KR102271003B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법이 제공된다. 상기 반도체 소자의 제조 방법은 기판 상에 트렌치를 포함하는 층간 절연막을 형성하고, 상기 트렌치 내에 제1 고유전율(high-k)막을 형성하고, 상기 고유전율막 상에 제1 금속층을 형성하고, 상기 제1 금속층이 노출된 상태에서, 상기 제1 고유전율막 및 상기 제1 금속층을 제1 온도로 제1 열처리를 하여 상기 제1 금속층에 포함된 산소를 상기 제1 고유전율막에 확산시켜 제2 고유전율막을 형성하고, 상기 제1 금속층이 노출된 상태에서, 상기 제2 고유전율막을, 상기 제1 온도보다 높은 피크(peak) 온도를 가지는 제2 열처리를 하고, 상기 제1 금속층 상에 제2 금속층을 형성하는 것을 포함한다.

Description

반도체 소자의 제조 방법{Fabricating method of Semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 여러가지 연구가 진행되고 있다.
게이트 절연막으로 주로 사용되는 실리콘 산화막은 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되었다. 따라서, 기존의 실리콘 산화막을 대체하기 위해, 고유전 상수를 갖는 고유전막에 대한 연구가 활발히 이루어지고 있다. 고유전막은 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있다.
또한, 게이트 물질로 주로 사용되는 폴리실리콘은 대부분의 메탈보다 저항이 크다. 따라서, 폴리실리콘 게이트 전극을 메탈 게이트 전극으로 대체하고 있다.
본 발명이 해결하려는 과제는, 신뢰성이 높은 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 기판 상에 트렌치를 포함하는 층간 절연막을 형성하고, 상기 트렌치 내에 고유전율(high-k)막을 형성하고, 상기 고유전율막 상에 제1 금속층을 형성하고, 상기 제1 금속층이 노출된 상태에서, 상기 고유전율막 및 상기 제1 금속층을 제1 온도로 제1 열처리를 하고, 상기 제1 금속층이 노출된 상태에서, 상기 고유전율막을, 상기 제1 온도보다 높은 피크(peak) 온도를 가지는 제2 열처리를 하고, 상기 제1 금속층 상에 제2 금속층을 형성하는 것을 포함한다.
여기서, 상기 고유전율막의 하부에 SiO2를 포함하는 인터페이스막을 형성하는 것을 더 포함할 수 있다.
상기 제2 열처리의 상기 Z피크 온도의 유지 시간은 100цs 내지 1s일 수 있다.
상기 제2 열처리의 온도는 800℃ 내지 1200℃일 수 있다.
상기 제1 금속층은 금속 질화물을 포함할 수 있다.
상기 금속 질화물은 TiN, TaN, WN 중 어느 하나 또는 그 조합일 수 있다.
상기 제2 금속층은 상기 제1 금속층과 서로 다른 물질을 포함할 수 있다.
상기 제2 금속층은 TiN, TaN, WN 중 어느 하나를 포함할 수 있다.
상기 제1 열처리는 NH3 가스를 사용할 수 있다.
상기 제1 열처리의 온도는 500℃ 내지 700℃일 수 있다.
상기 제1 열처리는 N2 플라즈마(plasma)를 포함할 수 있다.
상기 제1 열처리의 온도는15℃ 내지 400℃일 수 있다.
상기 제2 열처리는 스파이크 급속열처리(spike rapid thermal annealing, sRTA), 레이저 어닐(laser anneal), 플래시 어닐(flash anneal) 중 어느 하나 또는 그 조합일 수 있다.
상기 제1 및 제2 열처리를 하는 것은, 인시츄(in-situ) 공정으로 진행하는 것일 수 있다.
상기 기판 상에 더미게이트 및 상기 더미게이트의 일측에 형성되는 스페이서를 형성하고, 상기 더미게이트 절연막을 제거하여 상기 트렌치를 형성하는 것을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 제1 영역과 제2 영역을 포함하는 기판을 제공하고, 상기 제1 영역과 상기 제2 영역 상에 각각 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연막을 형성하고, 상기 제1 트렌치 및 제2 트렌치 내에 고유전율막을 형성하고, 상기 고유전율막 상에 제1 금속층을 형성하고, 상기 제1 금속층이 노출된 상태에서, 상기 고유전율막을 제1 온도로 제1 열처리를 하고, 상기 제1 금속층이 노출된 상태에서, 상기 고유전율막을, 상기 제1 온도보다 높은 피크(peak) 온도를 가지는 제2 열처리를 하고, 상기 제2 영역의 상기 제1 금속층 상에 제2 금속층을 형성하되, 상기 제1 영역의 상기 제1 금속층 상에는 제2 금속층을 형성하지 않는 것을 포함한다.
상기 제2 금속층을 형성하기 전에, 상기 제1 금속층 상에 TaN을 포함하는 식각 방지막을 형성하는 것을 더 포함하고, 상기 제2 금속층을 형성하는 것은, 상기 제1 및 제2 영역의 상기 식각 정지막 상에 제2 금속층을 형성하되, 상기 제1 영역의 제2 금속층을 습식 식각에 의해 선택적으로 제거하는 것일 수 있다.
여기서, 상기 제2 금속층은 제1 도전형의 일함수 조절막이고, 상기 제1 영역의 식각 방지막과, 상기 제2 영역의 제2 금속층 상에 제2 도전형의 일함수 조절막을 형성하는 것을 더 포함할 수 있다.
상기 제1 도전형은 P형을 포함하고, 상기 제2 도전형은 N형을 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 제1 및 제2 열처리 과정을 설명하기 위한 시간-온도 그래프이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14 및 도 15는 본 발명의 실시예들에 따라 제조된 반도체 소자의 일 예를 도시한 도면이다.
도 16은 본 발명의 실시예들에 따라 제조된 반도체 소자의 일 예를 도시한 도면이다.
도 17은 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 전자 시스템의 블록도이다
도 18 및 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 소자의 제조 방법에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
먼저, 도 1 내지 도 9를 참고하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 순서도이고, 도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 제1 및 제2 열처리 과정을 설명하기 위한 시간-온도 그래프이다.
도 1 내지 도 3을 참고하면, 기판 상에 트렌치 및 층간 절연막을 형성한다(S100).
기판(10)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester), 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸 메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이드(polyethylene naphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
기판(10)에 소자 분리막(12)을 형성할 수 있다. 소자 분리막(12)은 기판(10) 내에 형성되어, 활성 영역을 정의한다. 소자 분리막(12)은 소자 분리 특성이 우수하고 점유 면적이 작아 고집적화에 유리한 셸로우 트렌치 소자 분리(Shallow Trench Isolation; STI) 구조로 형성될 수 있으나, 이에 제한되는 것은 아니다. 소자 분리막(12)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
기판(10) 및 소자 분리막(12) 상에 더미 게이트 절연막 및 더미 게이트(50)를 순차적으로 형성할 수 있다. 더미 게이트 절연막은 도시되지는 않았지만, 더미 게이트(50)의 하부에 생성될 수 있다. 더미 게이트 절연막은 예를 들어, 유전율을 높이기 위해 질화(nitridation) 처리된 막일 수 있다. 본 발명의 몇몇 실시예에서, 더미 게이트 절연막은 그 유전율을 높이기 위해 실리콘산화막(SiO2)을 질화처리하여 형성된 실리콘산질화막(SiON)일 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 더미 게이트(50)는 예를 들어, 폴리 실리콘(poly silicon)으로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이렇게, 기판(10) 상에 더미 게이트 절연막과 더미 게이트(50)를 순차적으로 형성한 후, 더미 게이트 절연막과 더미 게이트(50)를 패터닝(patterning)한다. 이어서, 패터닝된 더미 게이트 절연막과 더미 게이트(50)의 상부로부터 측벽을 따라 스페이서(30)를 형성한다.
한편, 도 2에는 비록 스페이서(30)가 바(bar)형상으로 형성된 것이 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 스페이서(30)의 형상은 이와 다르게 얼마든지 L형 등으로 변형될 수 있다.
이렇게 스페이서(30)가 형성된 후, 기판(10) 내에 불순물을 주입하여 소오스 및 드레인을 형성한다. 이 때, 불순물을 주입하는 방법으로는 예를 들어, 이온 주입(ion implant)법이 사용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 기판(10)상에 층간 절연막(20)을 형성한다. 이 때, 층간 절연막(20)은 더미 게이트(50)의 상부에 형성된 스페이서(30)를 덮도록 형성될 수 있다. 이 후, 더미 게이트(50)의 상부에 형성된 층간 절연막(20)을 더미 게이트(50)의 상부가 노출될 때까지 평탄화하여 도 2에 도시된 더미 게이트(50) 및 스페이서(30)를 완성한다.
이어서, 습식 식각(wet etching) 등의 공정을 통해 더미 게이트 절연막 상에 형성된 더미 게이트(50)을 제거한다. 이 때, 더미 게이트(50)를 제거하는 식각 공정에서는 스페이서(30) 및 더미 게이트 절연막과 식각 선택비를 갖는 식각액을 사용한다. 이어서, 더미 게이트 절연막을 제거하는 데에는 예를 들어, 화학적 산소 제거법(COR; Chemical Oxide Removal) 등이 사용될 수 있다.
이렇게 더미 게이트 절연막이 제거되면, 기판(10)의 상면이 노출될 수 있다. 그러나 이에 제한되는 것은 아니며, 더미 게이트 절연막 하부에 다른 기능막이 형성되어 있었다면, 그 기능막의 상면이 노출될 수 있다.
상기와 같이, 더미 게이트(50) 및 더미 게이트 절연막이 제거되면 더미 게이트(50)와 더미 게이트 절연막이 있던 자리에 기판(10)의 상면이 노출될 수 있고, 트렌치(40)가 완성될 수 있다. 도시된 것과 같이, 트렌치(40)의 측벽에는 스페이서(30)가 형성될 수 있고, 트렌치(40)의 바닥면에는 기판(10)이 배치될 수 있으나, 이에 한정되는 것은 아니다.
다음, 도 1을 참조하면, 인터페이스막(interface layer)을 형성한다.
구체적으로, 도 3 및 도 4를 참고하면, 인터페이스막(60)은 기판(10)의 상면을 산화시켜 형성할 수 있다. 단, 이에 제한되는 것은 아니다. 인터페이스막(60)은 기판(10)과 도 4에 표시한 것처럼 제1 고유전율막(70) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 인터페이스막(60)은 유전율(k)이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막(SiO2, k는 약 4) 또는 실리콘 산질화막 (산소 원자 및 질소 원자 함량에 따라 k는 약 4~8)을 포함할 수 있다. 또는, 인터페이스막(60)은 실리케이트로 이루어질 수도 있으며, 앞서 예시된 막들의 조합으로 이루어질 수도 있다.
다시, 도 1을 참고하면, 제1 고유전율(high-k)막을 형성한다(S300).
구체적으로, 도 4를 참고하면, 고유전율막(70)은 인터페이스막(60)보다 높은 유전 상수를 갖는 고유전율을 갖는 물질로 이루어질 수 있다. 본 발명의 몇몇 실시예에서, 이러한 고유전율막(70)은 예를 들어, HfO2, Al2O3, ZrO2, TaO2 등의 물질로 이루어질 수 있으나, 본 발명이 이에 제한되는 것은 아니다. 고유전율막(70)은 층간 절연막(20)의 상면과 트렌치(40)의 측벽, 바닥면을 따라서 컨포말하게 형성된다. 이러한 고유전율막(70)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
다시, 도 1을 참고하면, 제1 금속층을 형성한다(S400).
구체적으로, 도 5를 참고하면, 제1 금속층(80)은 트렌치(40) 내의 고유전율막(70) 상에 형성될 수 있다. 도시된 것과 같이, 제1 금속층(80)은 트렌치(40)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제1 금속층(80)은 금속 질화물을 포함할 수 있다. 예를 들어, TiN, TaN, WN 중 어느 하나 또는 그 조합을 포함할 수 있으며, 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
다시, 도 1을 참고하면, 제1 열처리를 한다(S500).
구체적으로, 도 6을 참조하면, 제1 열처리는 제1 금속층(80)이 노출된 상태에서 수행될 수 있다. 즉, 제1 열처리는 제1 금속층(80)을 캡핑하는 비정질 실리콘 막 등이 없는 상태에서 수행될 수 있다.
제1 금속층(80)은 대기중에 노출된 상태에서 대기중의 산소에 의해 산화될 수 있다. 즉, 질화물로 이루어진 제1 금속층(80)의 상면은 산화에 의해 산화물로 변할 수 있다. 예를 들어, 제1 금속층(80)이 TiN으로 형성된 경우에는 제1 금속층(80)의 상면이 TiO로 산화될 수 있다.
제1 열처리는 제1 금속층(80)에 포함되어 있는 산화 산소를 다시 감소시키는 기능을 할 수 있다. 즉, 예를 들어, 제1 금속층(80)이 TiN으로 형성된 경우에는 제1 금속층(80)의 상면이 TiO로 산화되는 것을 다시 TiN으로 되돌릴 수 있다. 제1 금속층(80)에 포함된 산화 산소는 추후에 제2 열처리에 의해 고유전율막(70)으로 확산될 수 있다. 이 때, 확산되는 산소가 과다한 경우에는, 고유전율막(70)의 하부에 있는 인터페이스막(60)이 과도하게 성장할 수 있다. 따라서, 이를 방지하기 위해 미리 제1 금속층(80)에 있는 산화 산소의 양을 줄이는 과정이 필요하고, 이를 제1 열처리에 의해 수행할 수 있다.
구체적으로, 인터페이스막(60)은 산화막이므로 이러한 성장을 통해서, 전자 또는 정공의 모빌리티(Mobility)가 변화될 수 있다. 이러한 전자 또는 정공의 모빌리티의 변화는 트랜지스터의 문턱전압(Vt)의 변화를 불러올 수 있다. 따라서, 제조 공정이 원래 의도했던 문턱전압과 다른 트랜지스터가 생산될 수 있으므로, 트랜지스터 즉, 반도체 소자의 신뢰성이 문제가 될 수 있다.
상기 제1 열처리는 암모니아(NH3) 가스를 사용할 수 있다. 상기 제1 열처리는 약 500℃ 내지 700℃의 온도에서 수행될 수 있다. 단, 이에 제한되는 것은 아니다.
본 발명의 다른 실시예에서, 제1 열처리는 질소(N2) 플라즈마를 이용할 수 있다. 이 경우, 상기 제1 열처리는 약 15℃ 내지 400℃의 온도에서 수행될 수 있다.
제1 열처리에서 질소(N2) 플라즈마를 이용하는 경우에는 고유전율막(70) 내의 질소의 함유량이 적어지게 된다. 고유전율막(70)은 추후에 트랜지스터의 게이트 절연막의 역할을 할 수 있다. 따라서, 질소의 함유량이 과도하게 많아지게되면 내부에 결함(vacancy)이 생겨 전자 또는 정공의 모빌리티가 감소될 수 있다. 이에 따라 반도체 소자의 신뢰성이 감소될 수 있다. 따라서, 제1 열처리에서 질소(N2) 플라즈마를 이용하는 경우에, 고유전율막(70)의 질소 함유량이 줄어들어, 더 높은 신뢰성을 가지는 반도체 소자의 제조 방법을 제공할 수 있다.
다시, 도 1을 참고하면, 제2 열처리를 한다(S600).
구체적으로, 도 7을 참고하면, 제2 열처리는 제1 금속층(80)이 노출된 상태에서 고유전율막(70)에 수행될 수 있다. 제2 열처리는 제1 열처리의 온도보다 높은 온도에서 매우 짧은 시간 동안 수행될 수 있다.
상기와 같이 빠르게 고온의 피크 온도에 도달하였다가 내려오는 열처리의 경우, 제1 금속층(80) 내에 포함된 산소를 고유전율 막(70)으로 확산시킬 수 있다. 고유전율막(70)은 산화막이지만, 산소 원자 결함(oxygen vacancy)을 포함할 수 있다. 상기 산소 원자 결함은 캐리어(carrier)인 전자(electron) 또는 정공(hole)의 모빌리티에 영향을 줄 수 있다. 이에 따라, 반도체 소자의 신뢰성을 감소시킬 수 있다.
따라서, 상기 산소 원자 결함을 치유(curing)하기 위해, 제2 열처리를 통해, 제1 금속층(80) 내의 산소를 고유전율막(70)으로 확산시킬 수 있다. 이 때, 제1 금속층(80) 내에 과도한 산소가 있는 경우, 상기 산소 원자 결함이 다 치유되고, 여분의 산소가 확산되어 상술한 바와 같이 고유전율막(70) 하부의 인터페이스막(60)이 과도하게 성장할 수 있다. 이에 따라 반도체 소자의 신뢰성이 저하될 수 있다.
그러나, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 제1 열처리를 통해서 산화된 제1 금속층(80)의 산화 산소의 양을 줄여주고, 제2 열처리를 통해서 상기 줄어든 산화 산소를 고유전율막(70)에 확산시켜 과도한 산소가 확산되는 것을 방지할 수 있다. 이에 따라, 인터페이스막(60)이 과도하게 성장하지 않아 반도체 소자의 신뢰성을 제고할 수 있다.
도 10을 참고하면, 제1 및 제2 열처리(Ⅰ, Ⅱ)는 연속적으로 수행될 수 있다. 제1 열처리(Ⅰ)는 제2 열처리(Ⅱ)보다 낮은 온도에서 수행될 수 있다. 즉, 제1 열처리(Ⅰ)는 T2에서 수행될 수 있다. T2는 상술하였듯이, 제1 열처리(Ⅰ)가 암모니아 가스를 이용하는 경우 약 500℃ 내지 700℃의 온도에서 수행될 수 있다. 또한, 제1 열처리(Ⅰ)가 질소(N2) 플라즈마를 이용하는 경우에는 약 15℃ 내지 400℃의 온도에서 수행될 수 있다. 단, 이에 제한되는 것은 아니다.
제2 열처리(Ⅱ)는 피크(peak) 온도인 T1을 가질 수 있다. 상기 피크 온도(T1)는 제2 열처리(Ⅱ) 상에 가장 높은 온도를 말한다. 상기 피크 온도(T1)는 상기 제1 열처리(Ⅰ)의 온도(T2)보다 높을 수 있다. 예를 들어 제2 열처리(Ⅱ)의 피크 온도(T1)는 약 800℃ 내지 1200℃일 수 있다. 단, 이에 제한되는 것은 아니다. 제1 및 제2 열처리(Ⅰ, Ⅱ)는 인시츄(in-situ)공정으로 진행될 수 있다. 단, 이에 제한되는 것은 아니다.
제2 열처리(Ⅱ)는 온도가 빠르게 상승하여 피크 온도(T1)에 도달하였다가 다시 매우 빠르게 피크 온도(T1)에서 하강할 수 있다. 제2 열처리(Ⅱ)는 피크 온도(T1)에서 매우 짧은 시간(t1) 동안 온도를 유지하였다가 온도가 하강할 수 있다. 예를 들어, 제2 열처리(Ⅱ)의 상기 피크 온도에서 유지되는 시간(t1)은 약 100цs 내지 1s일 수 있다. 단, 이에 제한되는 것은 아니다. 제2 열처리(Ⅱ)는 예를 들어, 스파이크 급속열처리(spike rapid thermal annealing, sRTA), 레이저 어닐(laser anneal), 플래시 어닐(flash anneal) 중 어느 하나 또는 그 조합일 수 있다. 도 10에 도시되었듯이, 열처리의 온도의 그래프의 기울기는 상승할 때보다, 하강할 때 완만할 수 있다. 단, 이에 제한되는 것은 아니다.
고유전율막(70)으로 확산되는 산소의 양을 조절하기 위해서 비정질 실리콘 캐핑막을 제1 금속층(80) 상부에 형성하는 방법도 가능하다. 그러나, 상기 비정질 실리콘 캐핑막은 TiN으로 이루어진 제1 금속층(80)과 반응을 통해 반응층을 형성할 수 있고, 이러한 반응층은 쉽게 제거되지 않으므로 상기 비정질 실리콘 캐핑막의 식각 공정과 다른 별도의 식각 공정을 통해서 제거해야만 한다. 따라서, 상기 비정질 실리콘 캐핑막을 이용하는 공정은 비정질 실리콘 캐핑막을 증착하는 단계, 비정질 실리콘 캐핑막을 제거하는 단계에 더불어, 실리콘과 제1 금속층(80)의 반응층을 제거하는 단계를 모두 거쳐야하는 방식은 공정의 낭비가 심하였다.
이에 반해, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 이러한 비정질 실리콘 캐핑막의 증착 공정 없이 바로 열처리를 하여 상기 공정의 낭비를 줄이고, 결함이 적은 반도체 소자를 제공할 수 있다. 즉, 고온의 열처리를 빠르게 하므로써, 비정질 실리콘 캐핑막을 형성하는 단계뿐만 아니라, 비정질 실리콘 캐핑막을 제거하는 단계 및 실리콘과 제1 금속층(80)의 반응층을 제거하는 단계를 모두 생략할 수 있어 효율적인 공정을 제공할 수 있다.
다음, 도 1을 참고하면, 제2 금속층을 형성한다(S700).
도 8을 참고하면, 제2 열처리 이후에 제1 금속층(80) 상에 제2 금속층(90)을 형성할 수 있다. 제2 금속층(90)은 트렌치(40) 내의 제1 금속층(80) 상에 형성될 수 있다. 도시된 것과 같이, 제2 금속층(90)은 트렌치(40)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 제2 금속층(90)은 금속 질화물일 수 있다. 제2 금속층(90)은 제1 금속층(80)과 다른 물질로 이루어질 수 있다. 제2 금속층(90)은 예를 들어, TiN, TaN, WN 중 어느 하나를 포함할 수 있다. 여기서, 제2 금속층(90)은 추후에 제거되는 일함수 조절막을 제거하기 위해 형성되는 식각 방지막일 수 있다.
제2 금속층(90)을 형성한 후에 도시되지는 않았지만, 일함수 조절막이 반도체 장치(예를 들어, 트랜지스터)의 문턱 전압(Vt; threshold voltage)을 조절하기 위해 형성될 수 있다. 반도체 장치(예를 들어, 트랜지스터)의 도전형이 예를 들어, N형이라면, 일함수 조절막은 N형 일함수 조절막일 수 있다. 이러한 N형 일함수 조절막의 예로는, TiAl, TiAlN, TaC, TaAlN, TiC, HfSi 등을 들 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
한편, 반도체 장치(예를 들어, 트랜지스터)의 도전형이 예를 들어, P형이라면, 일함수 조절막은 P형 일함수 조절막일 수 있다. 이러한 P형 일함수 조절막의 예로는, TiN을 들 수 있으나 본 발명이 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시에에서, 일함수 조절막은 앞서 설명한 일함수 조절막들의 조합일 수도 있다. 즉, 일함수 조절막은 하부에 P형 일함수 조절막이 형성되고, 상부에 N형 일함수 조절막이 형성된 이중막 구조일 수 있다.
구체적으로, 상기 하부에 P형 일함수 조절막이 형성되고, 상부에 N형 일함수 조절막이 형성된 이중막 구조의 경우 트랜지스터는 P형이 되므로, P형 트랜지스터와 N형 트랜지스터를 동시에 제조하는 경우에는 공정의 효율성 상 N형 일함수 조절막을 P형 트랜지스터와 N형 트랜지스터 모두에 형성할 수 있다. 이러한 경우에 N형 트랜지스터를 위한 트렌치에는 P형 일함수 조절막이 없어야 하므로, P형 일함수 조절막을 생성하고 이를 선택적으로 제거하는 공정이 필요하다. 이러한 경우에는 상기 제2 금속층(90)을 제1 금속층(80)의 습식 식각(wet etching)을 방지하는 용도로 사용할 수 있다.
이어서, 도 9를 참고하면, 게이트 전극 구조물(100)을 상기 일함수 조절막 상에 형성할 수 있다. 게이트 전극 구조물(100)은 도전성을 갖는 금속 물질, 예를 들어, Al, W 등으로 이루어지거나 이들의 조합으로 이루어진 다중막 구조일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 층간 절연막(20)의 상면이 노출될 때까지 게이트 전극 구조물(100), 일함수 조절막, 제2 금속층(90), 제1 금속층(80) 및 고유전율막(70)을 평탄화한다. 이에 따라, 일함수 조절막, 제2 금속층(90), 제1 금속층(80) 및 고유전율막(70)은 도시된 것과 같이 스페이서(30)의 양 측벽을 따라 상부로 연장된 형상으로 형성될 수 있다.
이하, 도 11 내지 도 13을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법에 대해 설명하도록 한다. 상술한 실시예와 동일한 설명은 생략하거나 간략히 한다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 11을 참고하면, 상기 전술한 실시예의 제2 금속층(90)을 형성한 것과 동일한 반도체 소자를 제1 영역과 제2영역에 나누어 제공한다. 즉, 제1 영역(10)과 제2 영역(11)이 나누어진 기판을 제공한다. 이어서, 소자 분리막(12)을 형성한다.
제1 영역(10)은 상술한 실시예와 동일하게 제1 트렌치(40)를 포함하는 층간 절연막(20)을 형성하고, 상기 제1 트렌치(40)의 측면에는 제1 스페이서(30)를 형성한다. 제1 트렌치(40)의 바닥에 인터페이스막(60)을 형성하고, 순차적으로, 컨포말하게 고유전율막(70), 제1 금속층(80) 및 식각 방지막(90)을 형성한다. 상기 고유전율막(70) 및 제1 금속층(80)은 전술한 실시예와 동일하게 제1 및 제2 열처리를 한다. 그 이후에, 식각 방지막(90)을 형성한다.
제2 영역(11)도 상술한 실시예와 동일하게 제2 트렌치(41)를 포함하는 층간 절연막(21)을 형성하고, 상기 제2 트렌치(41)의 측면에는 제2 스페이서(31)를 형성한다. 제2 트렌치(41)의 바닥에 인터페이스막(61)을 형성하고, 순차적으로, 컨포말하게 고유전율막(71), 제1 금속층(81) 및 식각 방지막(91)을 형성한다. 상기 고유전율막(71) 및 제1 금속층(81)은 전술한 실시예와 동일하게 제1 및 제2 열처리를 한다. 그 이후에, 식각 방지막(91)을 형성한다.
이어서, 도 12를 참고하면, 제2 영역(11)의 식각 방지막(91) 상에 제2 금속층(110)을 형성하되, 제1 영역(10)에는 제2 금속층을 형성하지 않는다. 구체적으로, 제1 영역(10) 및 제2 영역(11)의 식각 방지막(90, 91) 상에 제2 금속층(110)을 형성하고, 이를 선택적으로 제거할 수 있다. 즉, 제1 영역(10)의 제2 금속층(110)을 식각하여 제거할 수 있다. 이 때, 제2 금속층(110)의 식각은 습식 식각일 수 있다.
식각 방지막(90, 91)은 이러한 습식 식각에서 제1 금속층(80)을 보호하기 위해 형성될 수 있다. 식각 방지막(90, 91)은 금속 질화물을 포함할 수 있다. 예를 들어, 식각 방지막(90, 91)은 TiN, TaN, WN 중 어느 하나를 포함할 수 있다.
제1 영역(10)의 제2 금속층(110)이 제거되면 제2 영역(11)의 제2 금속층(91)만이 남아있게된다. 이러한 제2 영역(11)의 제2 금속층(110)은 제1 도전형 일함수 조절막일 수 있다. 여기서 제1 도전형은 P형일 수 있다.
이어서, 도시되지는 않았지만, 제1 영역(10) 및 제2 영역(11)에 제2 도전형 일함수 조절막이 형성될 수 있다. 제2 도전형은 N형일 수 있다.
도 13을 참조하면, 제1 영역(10) 및 제2 영역(11)의 제2 도전형 일함수 조절막 상에 게이트 전극 구조물(100, 101)이 형성될 수 있다. 게이트 전극 구조물(100, 101)은 도전성을 갖는 금속 물질, 예를 들어, Al, W 등으로 이루어지거나 이들의 조합으로 이루어진 다중막 구조일 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 층간 절연막(20, 21)의 상면이 노출될 때까지 게이트 전극 구조물(100, 101), 제2 도전형 일함수 조절막, 제1 도전형 일함수 조절막인 제2 금속층(110), 제1 금속층(80, 81), 식각 방지막(90, 91) 및 고유전율막(70, 71)을 평탄화한다. 이에 따라, 게이트 전극 구조물(100, 101), 제2 도전형 일함수 조절막, 제1 도전형 일함수 조절막인 제2 금속층(110), 제1 금속층(80, 81), 식각 방지막(90, 91) 및 고유전율막(70, 71)은 도시된 것과 같이 제1 또는 제2 스페이서(30, 31)의 양 측벽을 따라 상부로 연장된 형상으로 형성될 수 있다.
제2 영역(11)은 제1 영역(10)과 달리 제2 금속층(110)을 더 포함할 수 있다. 제2 금속층(110)은 식각 방지막(90, 91)과 제1 도전형의 일함수 조절막 사이에 위치하며, 제2 트렌치(40)의 측벽과 바닥면을 따라 컨포멀하게 형성될 수 있다. 예를 들어, 제1 도전형 일함수 조절막은 N형 일함수 조절막을 포함하고, 제2 도전형 일함수 조절막 즉, 제2 금속층(110)은 P형 일함수 조절막을 포함할 수 있으며, 제1 도전형 일함수 조절막은 TiAl막이고, 제2 도전형 일함수 조절막 즉, 제2 금속층(110)은 TiN막일 수 있다. 제2 영역(11)의 트랜지스터는 제2 금속층(110)을 포함하기 때문에, 제1 영역(10)과는 다른 트랜지스터의 동작 특성을 가질 수 있다.
이하, 도 14 및 도 15를 참고하여, 본 발명의 실시예들에 따라 제조된 반도체 소자의 일 예를 설명하도록 한다.
도 14 및 도 15는 본 발명의 실시예들에 따라 제조된 반도체 소자의 일 예를 도시한 도면이다.
도 14 및 도 15를 참조하면, 본 발명의 실시예들에 따라 제조된 반도체 소자는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 14 및 도 15를 참조하면, 서로 이격된 제1 액티브 영역(310), 제2 액티브 영역(320), 제3 액티브 영역(330), 제4 액티브 영역(340)은 일 방향(예를 들어, 도 7의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 영역(320), 제3 액티브 영역(330)은 제1 액티브 영역(310), 제4 액티브 영역(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 11의 좌우 방향)으로 길게 연장되고, 제1 액티브 영역(310) 내지 제4 액티브 영역(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 액티브 영역(310)과 제2 액티브 영역(320)을 완전히 교차하고, 제3 액티브 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 액티브 영역(340)과 제3 액티브 영역(330)을 완전히 교차하고, 제2 액티브 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 액티브 영역(310), 제4 액티브 영역(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 액티브 영역(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 액티브 영역(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 액티브 영역(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 액티브 영역(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 액티브 영역(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
예를 들어, 제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2)은 도 15의 제2 영역(11)을 이용하여 설명한 구성을 가질 수 있고, 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 도 5를 이용하여 설명한 구성을 가질 수 있다.
도 16은 본 발명의 실시예들에 따라 제조된 반도체 소자의 일 예를 도시한 도면이다.
도 16을 참조하면, 본 발명의 실시예들에 따라 제조된 반도체 소자는 로직 영역(410)과 SRAM 영역(420)을 포함할 수 있다.
도 16을 이용하여 설명한 것과 같은 구조가 예를 들어, 로직 영역(410)에는 적용되고, SRAM 영역(420)에는 적용되지 않을 수 있다.
또는, 도 16을 이용하여 설명한 것과 같은 구조가 예를 들어, 로직 영역(410) 및 SRAM 영역(420)에 모두 적용될 수도 있다.
또는, 도 16을 이용하여 설명한 것과 같은 구조가 예를 들어, SRAM 영역(420)에는 적용되고, 로직 영역(410)에는 적용되지 않을 수 있다.
도 16에서는 예시적으로 로직 영역(410)과 SRAM 영역(420)을 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 로직 영역(410)과 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)에도 본 발명을 적용할 수 있다.
도 17은 본 발명의 실시예들에 따라 제조된 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18 및 도 19는 본 발명의 몇몇 실시예들에 따른 반도체 소자의 제조 방법에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다. 도 20은 태블릿 PC이고, 도 21은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 40: 트렌치
70: 고유전율막 80: 제1 메탈층
90: 제2 메탈층

Claims (10)

  1. 기판 상에 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 트렌치 내에 인터페이스막을 형성하고,
    상기 트렌치 내에 고유전율(high-k)막을 형성하되, 상기 고유전율막은 상기 인터페이스막 상에 형성되고 상기 트렌치의 측벽 상에서 연장되고,
    상기 고유전율막 상에 제1 금속층을 형성하되, 상기 제1 금속층은 상기 트렌치의 상기 측벽상에서 연장되고 산화된 부분을 포함하고,
    상기 제1 금속층이 노출된 상태에서, 상기 고유전율막 및 상기 제1 금속층을 제1 온도로 제1 열처리를 하되, 상기 제1 열처리는 상기 산화된 부분의 산화 산소를 줄여주고,
    상기 제1 금속층이 노출된 상태에서, 상기 고유전율막을, 상기 제1 온도보다 높은 피크(peak) 온도를 가지는 제2 열처리를 하되, 상기 제2 열처리는 상기 제1 금속층에서 상기 고유전율막으로 상기 산화 산소를 확산시켜주고,
    상기 제1 금속층 상에 제2 금속층을 형성하고,
    상기 제2 금속층 상에 게이트 전극 구조물을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제2 열처리의 상기 피크 온도의 유지 시간은 100цs 내지 1s인 반도체 소자의 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 금속층은 금속 질화물을 포함하는 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 제1 열처리는 NH3 가스를 사용하는 반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제1 열처리는 N2 플라즈마(plasma)를 포함하는 반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 제2 열처리는 스파이크 급속열처리(spike rapid thermal annealing, sRTA), 레이저 어닐(laser anneal), 플래시 어닐(flash anneal) 중 어느 하나 또는 그 조합인 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 제1 및 제2 열처리를 하는 것은,
    인시츄(in-situ) 공정으로 진행하는 것인 반도체 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 기판 상에 더미게이트 및 상기 더미게이트의 일측에 형성되는 스페이서를 형성하고,
    상기 더미게이트를 제거하여 상기 트렌치를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  9. 제1 영역과 제2 영역을 포함하는 기판을 제공하고,
    상기 제1 영역과 상기 제2 영역 상에 각각 제1 트렌치 및 제2 트렌치를 포함하는 층간 절연막을 형성하고,
    상기 제1 트렌치 및 제2 트렌치 내에 인터페이스막을 형성하고,
    상기 제1 트렌치 및 제2 트렌치 내에 고유전율막을 형성하되, 상기 고유전율막은 상기 인터페이스막 상에 형성되고 상기 제1 및 제2 트렌치의 측벽 상에서 연장되고,
    상기 고유전율막 상에 제1 금속층을 형성하되, 상기 제1 금속층은 상기 제1 및 제2 트렌치의 상기 측벽상에서 연장되고 산화된 부분을 포함하고,
    상기 제1 금속층이 노출된 상태에서, 상기 고유전율막을 제1 온도로 제1 열처리를 하되, 상기 제1 열처리는 상기 산화된 부분의 산화 산소를 줄여주고,
    상기 제1 금속층이 노출된 상태에서, 상기 고유전율막을, 상기 제1 온도보다 높은 피크(peak) 온도를 가지는 제2 열처리를 하되, 상기 제2 열처리는 상기 제1 금속층에서 상기 고유전율막으로 상기 산화 산소를 확산시켜주고,
    상기 제2 영역의 상기 제1 금속층 상에 제2 금속층을 형성하되, 상기 제1 영역의 상기 제1 금속층 상에는 제2 금속층을 형성하지 않고,
    상기 제2 금속층 상에 게이트 전극 구조물을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제 9항에 있어서,
    상기 제2 금속층은 제1 도전형의 일함수 조절막이고,
    상기 제1 영역의 식각 방지막과, 상기 제2 영역의 제2 금속층 상에 제2 도전형의 일함수 조절막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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