KR100706823B1 - 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법 - Google Patents

티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법 Download PDF

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Abstract

본 발명은 TiSi2의 대기노출로 인한 접촉저항 증가를 방지하고, 2번의 열처리에 의한 TiSi2 형성과 연속적으로 이루어지는 확산방지막 증착에 따른 공정의 복잡함을 단순화시키며, 확산방지막의 산화를 방지하는데 적합한 TiN 박막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법에 관한 것으로, 실리콘이 함유된 반도체층상에 티타늄이 잉여 함유된 티타늄나이트라이드 박막을 증착하는 단계, 실리콘함유 가스를 이용한 플라즈마처리를 통해 상기 티타늄나이트라이드 박막의 표면상에 상기 잉여 티타늄과 실리콘이 결합된 티타늄-실리콘 결합층을 형성하는 단계, 및 질소를 함유한 가스분위기의 열처리를 통해 상기 티타늄-실리콘 결합층을 티타늄실리콘나이트라이드로 개질시킴과 동시에 상기 티타늄나이트라이드 박막과 상기 반도체층의 계면에 티타늄실리사이드를 형성시키는 단계를 포함하여 이루어진다.
TiN, 티타늄실리사이드, 확산방지막, 오믹콘택, TiSiN, 열처리

Description

티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법{Method of simultaneously forming a diffusion barrier and a ohmic contact using titanium nitride}
도 1a 내지 도 1d는 종래기술의 제 1 예에 따른 확산방지막을 구비하는 반도체소자의 제조 방법을 도시한 공정 단면도,
도 2는 종래기술의 제 2 예에 따라 제조된 확산방지막 및 오믹콘택층을 구비하는 트랜지스터를 도시한 도면,
도 3a 내지 도 3c는 본 발명의 실시예에 따른 TiN박막을 이용한 TiSiN/TiN의 확산방지막과 TiSi2의 동시 형성 방법을 도시한 공정 단면도,
도 4a 내지 도 4c는 본 발명의 실시예를 적용한 트랜지스터의 제조 방법을 도시한 공정 단면도,
도 5a 내지 도 5c는 본 발명의 실시예를 적용한 캐패시터의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 실리콘층 32 : TixNy
33 : Ti-Si 결합층 34 : TiN
35 : TiSiN 36 : TiSi2
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 확산방지막과 오믹콘택층의 이중층을 구비하는 반도체소자의 제조 방법에 관한 것이다.
최근에 고집적, 고속화가 요구되는 반도체소자의 제조에 있어서, 기생 저항을 감소시키기 위한 배선 물질의 저저항화 연구가 활발하다.
예를 들어, 다층 배선의 경우, 금속배선을 구성하는 알루미늄(Al)의 고신뢰성 확보를 위해 알루미늄(Al)의 그레인 사이즈(Grain size)를 대형화, 고배향화하고 있는 한편, 높은 신뢰성을 확보하고 저저항화를 실현하기 위해 구리(Cu)로의 물질 변환이 검토되고 있다. 그리고, 게이트 전극(Gate electrode) 및 비트라인(Bitline)과 같은 도전층 배선의 경우에는 집적화에 따른 공정의 저온화를 위해 몰리브덴(Mo), 텅스텐(W)을 이용한 실리사이드에서 티타늄(Ti), 코발트(Co), 니켈(Ni) 등을 이용한 실리사이드로의 물질 변환이 함께 검토되고 있다.
상술한 몰리브덴(Mo)과 텅스텐(W)을 이용한 실리사이드는 800℃ 이하의 온도에서 80 μΩcm 이하의 비저항을 얻는 것이 어렵지만, 티타늄실리사이드(이하 'TiSi2'라 약칭함)에서는 C54 상에서 13∼20μΩcm로 낮아진다.
자세히 설명하면 TiSi2는 30∼60μΩcm 정도의 높은 비저항을 가지는 사방정계 기부 중심 상(Orthorhombic base-centered phase)(이하 'C49 상'이라 약칭함)과 12∼20μΩcm 정도의 비저항을 갖는 보다 열역학적으로 안정한 사방정계 면 중심상(Orthorhombic face-centered phase)(이하 'C54 상'이라 약칭함)으로서 존재한다.
한편, 반도체소자 제조시, 트랜지스터의 소스/드레인과 금속배선의 콘택저항을 개선시키고, 캐패시터의 플러그와 하부전극간의 접착성, 이온확산 방지 및 콘택 저항을 개선시키기 위해 확산방지막인 TiN과 오믹콘택층(Ohmic contact)인 TiSi2가 이중층을 이루는 구조를 적용하고 있다.
도 1a 내지 도 1c는 종래기술의 제 1 예에 따른 TiN/TiSi2의 이중층을 구비하는 트랜지스터의 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 게이트산화막(12), 게이트전극(13)을 순차적으로 형성한다. 이 때, 게이트전극(13)은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 적층막일 수 있는데, 바람직하게는 폴리실리콘을 이용한다.
계속해서, 게이트전극(13)을 마스크로 이용한 저농도 불순물 이온주입으로 반도체기판(11)에 LDD(Lightly Doped Drain) 영역(14)을 형성한 후, 전면에 절연막 을 증착 및 전면식각하여 게이트전극(13)의 양측벽에 접하는 스페이서(15)를 형성한다.
그리고, 게이트전극(13) 및 스페이서(15)를 마스크로 이용한 고농도 불순물 이온주입으로 LDD 영역(14)에 접속되는 소스/드레인(16)을 형성한다.
계속해서, 전면에 400℃에서 물리적기상증착법(Physical Vapor Depostion; PVD)으로 티타늄(이하 'Ti'라 약칭함)(17)을 증착한다.
도 1b에 도시된 바와 같이, 1차 열처리로서 질소분위기의 급속열처리(Rapid Thermal Process; RTP)를 실시하여 Ti(17)과 게이트 전극(13) 및 소스/드레인(16)의 실리콘(Si)간의 확산에 의해 불안정한 C49상 TiSi2(117a)가 형성되는데, C54 상으로의 상전이가 아직 이루어지지 않았기 때문에 C49상 TiSi2(17a)는 높은 비저항을 가진다.
도 1c에 도시된 바와 같이, 미반응 Ti을 화학용액에 의해 제거한 후, 1차 열처리보다 높은 온도에서 2차 열처리를 실시하여 C49상 TiSi2(17a)를 안정된 저저항의 C54상 TiSi2(17b)로 상전이시킨다.
도 1d에 도시된 바와 같이, 층간절연막(Inter Layer Dielectric; ILD)(18)을 증착한 후, 콘택홀을 형성하여 C54상 TiSi2(17b)를 노출시키고, 콘택홀에 확산방지막으로서 티타늄나이트라이드(이하 'TiN'이라 약칭함)(19a)와 금속배선(19b)을 증착한다.
그러나, 최근에 반도체 소자의 고집적화에 따라 게이트전극과 불순물확산층의 폭이 감소하여 고저항을 갖는 C49상 TiSi2에서 저저항의 C54상 TiSi2로의 상전이가 어려워지고 있다.
그 이유는, 반도체 소자의 크기가 작아지면서 게이트 선폭이 감소함에 따라실리콘과 Ti이 반응하여 형성되는 C49상 TiSi2의 내부에서 일어나는 C54상의 핵생성이 어려워지기 때문이다. C54상의 핵생성은 3개의 결정립이 만나서 이루는 결정립 경계에서 발생하므로 C49의 결정립 크기에 따라 C54의 단위면적당 핵의 개수가 달라진다.
전술한 것처럼, Ti과 폴리실리콘이 반응하여 게이트 상부에 형성시킨 C49상의 결정립 크기는 0.20㎛ 이상의 크기를 갖는다. 따라서, 게이트 선폭이 0.25㎛ 이하가 되면 C54상의 단위면적당 형성되는 핵의 수는 급격히 감소한다.
이로 인해, 0.25㎛의 최소 선폭을 가지는 소자에서는 상전이를 일으킬 수 있는 임계 핵생성에 필요한 Ti의 폭이 0.25㎛보다 커서 C49 구조에서 C54 구조로의 상변화가 일어나지 않기 때문에 게이트전극과 소스/드레인에서 TiSi2의 저항값이 급격히 증가하는 문제점이 있다.
또한, 종래기술은 TiSi2 형성 및 세정후 대기 노출에 의하여 TiSi2 표면층이 산화되는 문제가 있다. 이는 접촉저항 감소 및 공정의 단순화에도 영향을 미치며, 산화층을 제거하기 위한 잉여 공정의 도입으로 인한 경제적인 부담도 안고 있다.
도 2는 종래기술의 제 2 예에 따라 제조된 TiN/TiSi2의 이중층을 구비하는 캐패시터를 도시한 도면이다.
도 2를 참조하여 캐패시터의 제조 방법을 설명하면, 먼저 트랜지스터 및 비트라인의 제조 공정이 완료된 반도체기판(21)상에 층간절연막(ILD)(22)을 증착한 후, 층간절연막(22)상에 감광막을 이용한 스토리지노드 콘택 마스크를 형성한 후, 스토리지노드 콘택마스크로 층간절연막(22)을 식각하여 반도체기판(21)의 소정 표면이 노출되는 스토리지노드 콘택홀을 형성한다. 이후, 스토리지노드 콘택 마스크를 제거한다.
다음으로, 스토리지노드 콘택홀을 포함한 전면에 폴리실리콘을 형성한 후, 에치백(Etch back) 공정으로 소정 깊이만큼 리세스시켜 스토리지노드 콘택홀에 소정 부분 매립되는 폴리실리콘플러그(23)를 형성한다.
계속해서, 전면에 티타늄(Ti)을 증착한 후 급속열처리(Rapid Thermal Process; RTP) 공정을 실시하여 폴리실리콘 플러그(23)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 폴리실리콘 플러그(23)상에 TiSi2(24)를 형성한다. 이 때, TiSi2(15)는 폴리실리콘플러그(23)와 후속 하부전극과의 오믹 콘택을 형성해 주어 접촉저항을 개선시킨다.
계속해서, 습식식각을 통해 미반응 티타늄을 제거한 후, TiSi2(24)상에 확산방지 및 내산화특성이 우수한 배리어메탈로서 TiN(25)을 형성한 후, 층간절연막(25)의 표면이 노출될때까지 TiN(25)를 화학적기계적연마(CMP) 또는 에 치백하여 스토리지노드 콘택홀을 완전히 매립시킨다.
이 때, TiN(25)는 하부전극과 폴리실리콘플러그(23)간의 상호 확산을 방지하기 위한 확산방지막의 역할을 한다.
다음으로, TiN(25)를 포함한 층간절연막(22)상에 하부전극의 높이를 결정짓는 캐패시터산화막(26)을 증착한 후, 감광막을 이용한 캐패시터마스크(도시 생략)로 캐패시터산화막(26)를 식각하여 폴리실리콘플러그(23)에 정렬되는 하부전극이 형성될 부분을 노출시킨다.
계속해서, 하부전극이 형성될 부분이 노출된 캐패시터산화막(26)의 전면에 하부전극(27)을 증착한 후, 에치백 또는 화학적기계적연마를 통해 이웃한 셀간 하부전극을 격리시킨다.
다음으로, 이웃한 하부전극과 격리된 하부전극(27)상에 유전막(28), 상부전극(29)을 순차적으로 증착한다.
그러나, 종래기술의 제2예는 TiN/TiSi2의 이중층을 형성하기 위한 공정이 복잡할뿐만 아니라, TiN가 캐패시터 제조 공정 중의 고온에서 반도체기판과 하부전극간의 불순물 확산을 방지하는 하부전극의 확산 방지막으로 작용하지만, 후속 공정인 700℃ 이상의 고온에서 진행되는 유전막의 결정화를 위한 열공정시 TiN가 쉽게 산화됨에 따라 캐패시터의 누설전류특성이 저하되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, TiSi2의 대기노출로 인한 접촉저항 증가를 방지하고, 2번의 열처리에 의한 TiSi2 형성과 연속적으로 이루어지는 확산방지막 증착에 따른 공정의 복잡함을 단순화시키는데 적합한 TiN 박막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 후속 열공정에 따른 확산방지막의 산화를 방지하는데 적합한 캐패시터의 제조 방법을 제공하는데 있다.
상기의 목적을 달성하기 위한 본 발명의 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법은 실리콘이 함유된 반도체층상에 티타늄이 잉여 함유된 티타늄나이트라이드 박막을 증착하는 단계, 실리콘함유 가스를 이용한 플라즈마처리를 통해 상기 티타늄나이트라이드 박막의 표면상에 상기 잉여 티타늄과 실리콘이 결합된 티타늄-실리콘 결합층을 형성하는 단계, 및 질소를 함유한 가스분위기의 열처리를 통해 상기 티타늄-실리콘 결합층을 티타늄실리콘나이트라이드로 개질시킴과 동시에 상기 티타늄나이트라이드 박막과 상기 반도체층의 계면에 티타늄실리사이드를 형성시키는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 실리콘함유 가스를 이용한 플라즈마처리는, 25℃∼500℃에 서 SiH4 플라즈마로 이루어짐을 특징으로 한다.
바람직하게, 상기 질소를 함유한 가스분위기의 열처리는, 500℃∼800℃의 질소 또는 암모니아 중 어느 하나의 가스 분위기에서 이루어지되, 노열처리 또는 급속열처리 중에서 선택됨을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 티타늄나이트라이드 박막을 이용하여 확산방지막과 티타늄실리사이드막을 동시에 형성하는 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 실리콘이 함유된 반도체층(이하 실리콘층이라 약칭함)(31)상에 물리기상증착법(Physical Vapor Deposition; PVD), 화학기상증착법(Chemical Vapor Deposition; CVD) 또는 원자층증착법(Atomic Layer Deposition; ALD) 중에서 선택된 어느 하나의 증착법으로 25℃∼500℃에서 TixNy 박막(32)을 100Å∼1000Å 두께로 증착한다.
이 때, TixNy 박막(32)은 질소의 넓은 범위 조성에서 증착된 TixNy 박막을 이용하는데, 이는 상태도상에서 Ti:N의 조성이 50:50이 되지 않아도 TixNy 박막(32)이 형성될 수 있음을 의미한다.
즉, 실리콘층(31)상에 증착된 TixNy 박막(32)내에 Ti의 조성이 질소(N)량보다 잉여로 존재하는데, 증착된 TixNy박막(32)에서 x(50at%∼90at%)의 조성이 y(10at%∼50at%)의 조성보다 많다.
전술한 바에 의하면, TixNy 박막(32)은 잉여 Ti이 항상 존재하는 TiN박막(도 3c의 34)이다.
도 3b에 도시된 바와 같이, TixNy 박막(32)을 SiH4 플라즈마분위기의 25℃∼500℃에서 표면처리한다. 이 때, TixNy 박막(32)의 표면에는 SiH4 플라즈마내 실리콘(Si) 이온과 TixNy 박막(32)내 잉여 Ti이 반응하여 얇은 Ti-Si 결합층(33)이 형성된다.
다시 말하면, SiH4 플라즈마에서 표면처리하는 동안 TixNy 박막(32)내 잉여 Ti 중 소정량이 SiH4 플라즈마내 실리콘 이온과 결합하여 Ti-Si 결합(bonding)을 형성하며, 증착된 상태에서부터 TiN으로 되어 있는 부분은 반응에 참여하지 않는다.
도 3c에 도시된 바와 같이, 표면에 Ti-Si 결합층(33)이 형성된 TixNy(32)을 500℃∼800℃의 질소(N2) 또는 암모니아(NH3) 분위기에서 열처리하는데, 열처리는 노열처리(30분) 또는 급속열처리(10초∼300초) 중에서 선택된다.
이와 같은 열처리후, TixNy 박막(32)내 TiN(34)은 그대로 잔류하고, TixN y(32)상의 Ti-Si 결합층(33)은 열처리 분위기의 질소와 반응하여 TiSiN(35)로 개질된다.
그리고, TixNy 박막(32)내 나머지 잉여 Ti는 실리콘층(31)의 실리콘원자와 반응하여 TiN(34)과 실리콘층(31)의 계면에 저항이 낮은 C54상의 TiSi2(36)를 형성시킨다. 즉, 질소분위기의 고온 열처리동안 TixNy 박막(32)은 TiN(34)과 C54상 TiSi2(36)의 이중층으로 분리된다.
결국, Ti-Si 결합층(33)과 TixNy 박막(32)으로 이루어진 이중층을 질소분위기에서 고온 열처리하면, TiSiN/TiN(35/34)의 이중층과 C54상 TiSi2(36)이 동시에 형성된다.
한편, C54 상 TiSi2(36)이 형성되는 이유에 대해 설명하면 다음과 같다.
Ti 원자가 과량으로 TiN내에 존재하는 TixNy박막은 순수한 Ti 박막과 다른 미세 구조를 가지고 있다. 즉, 결정립(grain boundary) 크기가 순수하게 Ti에 의해서 증착된 결정립의 크기보다 매우 작다. 이는 TixNy 박막내에 Ti의 에너지가 높은 상태로 존재하는 것이며, 결국 Ti의 확산 구동력이 높다는 것을 의미한다.
예컨대, TixNy 박막을 질소 분위기에서 고온 열처리하면, TixNy 박막의 표면층은 얇은 TiN이 되고, 폴리실리콘 또는 단결정실리콘과 TixNy 박막 계면에서는 확산자인 실리콘과 에너지가 높은 상태의 잉여 Ti의 상호확산 및 반응에 의하여 C49상 TiSi2이 아닌 중간상 TiSi이 형성된다. 상기한 중간상 TiSi이 실리콘층과 반응하 여 C54상 TiSi2를 형성시킨다.
결국, 단 한번의 열처리로 고온에서 TiN 및 전기저항이 낮은 C54상 TiSi2을 동시에 형성시킬 수 있다.
본 발명의 실시예는 TiN박막의 한번의 증착과 SiH4 플라즈마 표면처리 및 질소열처리에 의해서 TiSiN/TiN의 이중층과 TiSi2의 세층을 형성할 수 있으므로, 공정이 단순할뿐만 아니라, TiSi2층의 대기 노출을 방지한다.
이와 같은 TiSiN/TiN(35/34)의 이중층과 C54상 TiSi2(36)은 트랜지스터 및 캐패시터의 확산방지막과 오믹콘택층에 적용될 수 있다.
먼저 TiSiN/TiN의 이중층과 C54상 TiSi2를 트랜지스터의 제조 방법에 적용하는 경우에 대해 설명하기로 한다.
도 4a 내지 도 4c는 본 발명의 실시예를 적용한 트랜지스터의 제조 방법을 도시한 도면이다.
도 4a에 도시된 바와 같이, 반도체기판(41)상에 게이트산화막(42), 게이트전극(43)을 순차적으로 형성하는데, 이 때, 게이트전극(43)은 폴리실리콘, 금속 또는 폴리실리콘과 금속의 적층막일 수 있는데, 바람직하게는 폴리실리콘을 이용한다.
계속해서, 게이트전극(43)을 마스크로 이용한 저농도 불순물 이온주입으로 반도체기판(41)에 LDD 영역(44)을 형성한 후, 전면에 절연막을 증착 및 전면식각하여 게이트전극(43)의 양측벽에 접하는 스페이서(45)를 형성한다.
다음으로, 게이트전극(43) 및 스페이서(45)를 마스크로 이용한 고농도 불순물 이온주입으로 LDD 영역(44)에 접속되는 소스/드레인(46)을 형성한 후, 소스/드레인(46)이 형성된 반도체기판(41)의 전면에 층간절연막(47)을 증착한다.
다음으로, 금속배선 콘택마스크로 층간절연막(47)을 식각하여 소스/드레인(46)의 표면이 노출되는 배선용 콘택홀을 형성한 후, 콘택홀을 포함한 전면에 확산방지막으로서 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 어느 하나의 증착법으로 25℃∼500℃에서 TixNy 박막(48)을 100Å∼1000Å 두께로 증착한다.
이 때, TixNy 박막(48)은 막내에 Ti의 조성이 질소(N)량보다 잉여로 존재하는데, 증착된 TixNy박막(48)에서 x(50at%∼90at%)의 조성이 y(10at%∼50at%)의 조성보다 많다.
계속해서, TixNy박막(48)을 에치백 또는 화학적기계적연마하여 콘택홀내에만 잔류시킨다.
도 4b에 도시된 바와 같이, SiH4 플라즈마분위기의 25℃∼500℃에서 표면처리한다. 이 때, TixNy 박막(48)의 표면에는 SiH4 플라즈마내 실리콘(Si) 이온과 막내 잉여 Ti이 반응하여 얇은 Ti-Si 결합층(49)이 형성된다.
도 4c에 도시된 바와 같이, 표면에 Ti-Si 결합층(49)이 형성된 TixNy(48)을 500℃∼800℃의 질소(N2) 또는 암모니아(NH3) 분위기에서 열처리하는데, 열처리는 노열처리(30분) 또는 급속열처리(10초∼300초) 중에서 선택된다.
이와 같은 열처리후, TixNy 박막(48)내 TiN(50)은 그대로 잔류하고, TixN y(48)상의 Ti-Si 결합층(49)은 열처리 분위기의 질소와 반응하여 TiSiN(51)을 형성시킨다. 그리고, TixNy 박막(48)내 나머지 잉여 Ti는 소스/드레인(46)의 실리콘원자와 반응하여 TiN(50)과 소스/드레인(46)의 계면에 TiSi2(52)를 형성시킨다. 즉, 질소분위기의 고온 열처리동안 TixNy 박막(48)은 TiN(50)과 C54상 TiSi2(52)의 이중층으로 분리된다.
결국, Ti-Si 결합층(49)과 TixNy 박막(48)으로 이루어진 이중층을 질소분위기에서 고온 열처리하면, TiSiN/TiN(51/50)의 이중층과 C54상 TiSi2(52)이 동시에 형성된다.
여기서, TiSiN/TiN(51/50)의 이중층은 후속 금속배선과 소스/드레인(46)간의 상호 확산을 방지하는 확산방지막으로 작용하며, C54상 TiSi2(52)는 금속배선과 소스/드레인(46)의 접촉저항을 개선시키는 오믹콘택층이다.
계속해서, TiSiN(51)을 포함한 전면에 금속배선(53) 물질로서 텅스텐, 알루미늄 또는 구리 중 어느 하나의 금속막을 증착 및 패터닝한다.
상술한 바와 같이, TixNy박막(48)의 한번의 증착과 SiH4 플라즈마 표면처리 및 질소열처리에 의해서 확산방지막과 오믹콘택층을 동시에 형성하므로 공정이 단 순할뿐만 아니라, TiN(50)이 존재한 상태에서 C54상 TiSi2(52)가 형성되므로 C54상 TiSi2(52)의 대기 노출을 방지한다.
또한, TixNy박막(48)내에 소량의 티타늄이 존재하므로 C54상 TiSi2(52)의 두께가 얇아 콘택저항을 더욱 개선시킬 수 있다.
도면에 도시되지 않았지만, 게이트전극의 면저항을 개선시키기 위해 게이트전극상에 동일한 공정에 의해 TiSiN/TiN의 이중층과 C54상 TiSi2를 동시에 형성할 수 있다.
이로써 소스/드레인의 저항과 게이트전극의 면저항을 개선시키고 금속배선의 콘택저항을 감소시켜 소자의 RC 지연시간을 감소시킬 수 있다.
다음으로, TiSiN/TiN의 이중층과 C54상 TiSi2를 캐패시터의 제조 방법에 적용하는 경우에 대해 설명하기로 한다.
도 5a 내지 도 5c는 본 발명의 실시예에 따라 제조된 확산방지막 및 티타늄실리사이드를 구비하는 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 트랜지스터 및 비트라인의 제조 공정이 완료된 반도체기판(61)상에 층간절연막(62)을 증착한 후, 감광막을 이용한 스토리지노드 마스크로 층간절연막(62)을 식각하여 스토리지노드 콘택홀을 형성한다. 그리고, 스토리지노드 콘택홀내에 폴리실리콘플러그(63)를 부분 매립시킨다.
다음으로, 스토리지노드 콘택홀내에 부분 매립된 폴리실리콘플러그(63)를 포 함한 층간절연막(62)상에 티타늄이 잉여 함유된 TixNy 박막(64)을 증착한 후, 에치백이나 화학적기계적연마를 통해 스토리지노드 콘택홀에 완전히 매립시킨다.
이 때, TixNy 박막(64)는 물리기상증착법(PVD), 화학기상증착법(CVD) 또는 원자층증착법(ALD) 중에서 선택된 어느 하나의 증착법으로 25℃∼500℃에서 100Å∼1000Å 두께로 증착되고, TixNy박막(64)에서 티타늄(x=50at%∼90at%)의 조성이 질소(y=10at%∼50at%)의 조성보다 많다.
계속해서, TixNy 박막(64)을 SiH4 플라즈마분위기의 25℃∼500℃에서 표면처리하여 TixNy 박막(64)의 표면에 Ti-Si 결합층(65)을 형성시킨다.
도 5b에 도시된 바와 같이, 500℃∼800℃의 질소(N2) 또는 암모니아(NH3) 분위기에서 열처리하여 TixNy 박막(64)내 TiN(66)은 그대로 잔류시키고, TixN y(64)상의 Ti-Si 결합층(65)은 열처리 분위기의 질소와 반응하여 TiSiN(67)을 형성시킨다.
그리고, TixNy 박막(64)내 나머지 잉여 Ti는 폴리실리콘플러그(63)의 실리콘원자와 반응하여 TiN(66)과 폴리실리콘플러그(63)의 계면에 TiSi2(68)를 형성시킨다.
이 때, TiSi2(68)는 폴리실리콘플러그(63)와 후속 하부전극과의 오믹 콘택을 형성해 주고, TiSiN/TiN(67/66)의 이중층은 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그(63) 또는 반도체기판(61)으로 불순물이 확산하는 것을 방지하는 확산방지막의 역할을 한다.
결국, Ti-Si 결합층(65)과 TixNy 박막(64)으로 이루어진 이중층을 한 번의 고온 열처리하여 TiSiN/TiN(67/66)의 이중 확산방지막과 C54상 TiSi2(68)의 오믹콘택층을 동시에 형성할 수 있다.
이 때, TixNy 박막(64)내 잉여 함유된 티타늄을 이용하여 C54 TiSi2(68)를 형성하므로, 통상의 티타늄증착 및 열처리에 의한 TiSi2에 비해 두께가 얇아 오믹콘택층의 저항특성을 더욱 개선시킬 수 있다.
도 4c에 도시된 바와 같이, TiSiN(67) 및 층간절연막(62)상에 하부전극의 높이를 결정짓는 캐패시터산화막(69)을 증착한 후, 감광막을 이용한 캐패시터마스크(도시 생략)로 캐패시터산화막(69)를 식각하여 폴리실리콘플러그(63)에 정렬되는 하부전극이 형성될 부분을 노출시킨다.
계속해서, 하부전극이 형성될 부분이 노출된 캐패시터산화막(69)의 전면에 하부전극(70)을 증착한 후, 에치백 또는 화학적기계적연마를 통해 이웃한 셀간 하부전극을 격리시킨다.
다음으로, 이웃한 하부전극과 격리된 하부전극(70)상에 유전막(71), 상부전극(72)을 순차적으로 증착한다.
한편, 유전막(71)을 증착한 후 결정화 및 유전특성 확보를 위한 열처리를 실시하는데, 이 때 확산방지막이 TiSiN/TiN(67/66)의 이중층으로 이루어지므로 내산화특성이 우수하다.
상술한 트랜지스터 및 캐패시터 제조시, TiSiN/TiN의 이중층을 확산방지막으로 이용하는 경우, TiSiN을 조밀화시키고 그 표면에 산소를 충진시키는 개질화 공정을 진행하여 확산방지막의 내산화특성을 더욱 강화시킨다.
TiSiN의 조밀화 및 산소 충진 방법은 다양하게 이루어질 수 있다.
제 1 예로서, TiSiN/TiN의 이중층을 형성한 후, 열처리 챔버내로 이송시켜 급속열처리(RTP)하는데, 급속열처리는 산소(O2) 분위기, 아르곤과 산소의 혼합분위기(Ar+O2), 또는 질소와 산소의 혼합분위기(N2+O2)에서 이루어지되 100℃∼650℃의 온도에서 1분∼5분동안 진행된다. 이 때, 각각 산소, 아르곤 및 질소의 유량을 변화시키면서 열처리한다.
제 2 예로서, TiSiN을 형성한 후, 챔버내에 산소를 유입한 후 이온화시키고, 반도체기판측의 전기장에 의해 이온화된 산소를 TiSiN측으로 가속시키므로써 TiSiN을 조밀화시킴과 동시에 막내에 산소를 충진시킨다.
제 3 예로서, 챔버내에 아르곤을 유입한 후 이온화시키고, 이온화된 아르곤을 TiSiN과 충돌시키므로써 TiSiN의 막질을 조밀하게 만들어준 후, 산소 이온을 추가로 유입시켜 TiSiN상에 균일한 산화막을 형성시킨다.
제 4 예로서, 챔버내에 질소를 유입한 후 이온화시키고, 이온화된 질소를 TiSiN과 충돌시키므로써 TiSiN의 막질을 조밀하게 만들어준 후, 산소 이온을 추가로 유입시켜 TiSiN상에 균일한 산화막을 형성시킨다.
제 5 예로서, 챔버내에 질소와 산소를 동시에 유입시킨 후 이온화시키고, 이 온화된 질소를 증착되는 TiSiN과 충돌시키므로써 TiSiN의 막질을 조밀하게 만들어준 후, 이온화된 산소를 이용하여 TiSiN상에 균일한 산화막을 형성시킨다.
제 6 예로서, 챔버내에서 NH4로 열처리하여 TiSiN을 조밀화시킨 후 추가로 산소를 유입 및 이온화시킨 후, 이온화된 산소를 이용하여 TiSiN상에 균일한 산화막을 형성시킨다.
제 7 예로서, 챔버내에서 NH4 플라즈마 처리하여 TiSiN을 조밀화시킨 후, 추가로 산소를 유입시킨 후 이온화시키고 이온화된 산소를 이용하여 TiSiN상에 균일한 산화막)을 형성시킨다.
제 8 예로서, 챔버내에서 UV 오존으로 열처리하여 TiSiN을 조밀화시킴과 동시에 TiSiN상에 균일한 산화막을 형성시킨다.
상술한 제 2 예 내지 제 8 예를 조합하여 TiSiN을 개질화시킬 수도 있으며, 제 2 예 내지 제 8 예는 모두 100℃∼650℃의 온도에서 1분∼5분동안 이루어진다.
상술한 본 발명은 확산방지막 및 티타늄실리사이드막을 구비하는 모든 반도체소자의 제조 공정에 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 공정의 단순화뿐만 아니라 TiSi2의 산화를 방지하여 깨끗한 계면을 유지할 수 있기 때문에 신뢰성 및 전기적 특성이 우수한 트랜지스터를 구현할 수 있는 효과가 있다.
또한, 플러그를 구비하는 캐패시터 제조시 플러그와 하부전극간의 상호확산및 산소확산을 방지하는 확산방지막과 플러그와 하부전극의 오믹콘택층을 동시에 형성하므로써 공정을 단순화시킬 수 있는 효과가 있다.
그리고, 내산화특성이 우수한 TiSiN/TiN의 이중층을 확산방지막으로 형성하므로써 확산방지막의 확산방지특성 및 내산화특성이 증가할뿐만 아니라, TiSi2를 대기노출없이 형성하므로 누설전류의 증가를 억제하여 캐패시터의 충분한 정전용량을 확보하므로 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (13)

  1. 반도체소자의 제조 방법에 있어서,
    실리콘이 함유된 반도체층상에 티타늄이 잉여 함유된 티타늄나이트라이드 박막을 증착하는 단계;
    실리콘함유 가스를 이용한 플라즈마처리를 통해 상기 티타늄나이트라이드 박막의 표면상에 상기 잉여 티타늄과 실리콘이 결합된 티타늄-실리콘 결합층을 형성하는 단계; 및
    질소를 함유한 가스분위기의 열처리를 통해 상기 티타늄-실리콘 결합층을 티타늄실리콘나이트라이드로 개질시킴과 동시에 상기 티타늄나이트라이드 박막과 상기 반도체층의 계면에 티타늄실리사이드를 형성시키는 단계
    를 포함하여 이루어짐을 특징으로 하는 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법.
  2. 제 1 항에 있어서,
    상기 실리콘함유 가스를 이용한 플라즈마처리는,
    25℃∼500℃에서 SiH4 플라즈마로 이루어짐을 특징으로 하는 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법.
  3. 제 1 항에 있어서,
    상기 질소를 함유한 가스분위기의 열처리는,
    500℃∼800℃의 질소 또는 암모니아 중 어느 하나의 가스 분위기에서 이루어지되, 노열처리 또는 급속열처리 중에서 선택됨을 특징으로 하는 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법.
  4. 제 1 항에 있어서,
    상기 티타늄이 잉여 함유된 티타늄나이트라이드 박막을 증착하는 단계는,
    물리기상증착법, 화학기상증착법 또는 원자층증착법 중에서 선택된 어느 하나의 증착법으로 이루어지되, 상기 티타늄나이트라이드 박막은 25℃∼500℃에서 100Å∼1000Å 두께로 증착됨을 특징으로 하는 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법.
  5. 제 1 항에 있어서,
    상기 티타늄이 잉여 함유된 티타늄나이트라이드 박막은,
    상기 티타늄이 50at%∼90at%의 조성비를 갖고, 상기 나이트라이드는 10at%∼50at%의 조성비를 갖는 것을 특징으로 하는 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법.
  6. 제 1 항에 있어서,
    상기 티타늄-실리콘 결합층을 티타늄실리콘나이트라이드로 개질시킨 후,
    상기 티타늄실리콘나이트라이드를 조밀화시킴과 동시에 산소를 충진시키기 위한 개질화 단계를 더 포함함을 특징으로 하는 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법.
  7. 제 6 항에 있어서,
    상기 티타늄실리콘나이트라이드를 개질화시키는 단계는,
    산소 분위기, 아르곤과 산소의 혼합분위기, 또는 질소와 산소의 혼합분위기에서 이루어지되 100℃∼650℃의 온도에서 1분∼5분동안 진행됨을 특징으로 하는 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법.
  8. 제 6 항에 있어서,
    상기 티타늄실리콘나이트라이드를 개질화시키는 단계는,
    이온화된 산소 상기 티타늄실리콘나이트라이드측으로 가속시켜 이루어짐을 특징으로 하는 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법.
  9. 제 6 항에 있어서,
    상기 티타늄실리콘나이트라이드를 개질화시키는 단계는,
    이온화된 아르곤 또는 질소 중 어느 하나를 상기 티타늄실리콘나이트라이드와 충돌시켜 조밀화시키는 단계; 및
    추가로 산소를 유입 및 이온화시켜 상기 조밀화된 티타늄실리콘나이트라이드의 표면을 산화시키는 단계
    를 포함하여 이루어짐을 특징으로 하는 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법.
  10. 제 6 항에 있어서,
    상기 티타늄실리콘나이트라이드를 개질화시키는 단계는,
    산소와 질소를 동시에 유입시킨 후 이온화시키는 단계;
    상기 이온화된 질소를 상기 티타늄실리콘나이트라이드와 충돌시켜 조밀화시키는 단계; 및
    상기 이온화된 산소를 이용하여 상기 조밀화된 티타늄실리콘나이트라이드의 표면을 산화시키는 단계
    를 포함하여 이루어짐을 특징으로 하는 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법.
  11. 제 6 항에 있어서,
    상기 티타늄실리콘나이트라이드를 개질화시키는 단계는,
    NH4 열처리, NH4 플라즈마처리 또는 UV-O3 처리 중 어느 하나를 실시하여 상기 티타늄실리콘나이트라이드를 조밀화시키는 단계; 및
    추가로 산소를 유입 및 이온화시켜 상기 티타늄실리콘나이트라이드의 표며을 산화시키는 단계
    를 포함하여 이루어짐을 특징으로 하는 티타늄나이트라이드막을 이용한 확산방지막과 오믹콘택층의 동시 형성 방법.
  12. 반도체소자의 제조 방법에 있어서,
    반도체기판에 트랜지스터의 게이트전극 및 소스/드레인을 형성하는 단계;
    상기 트랜지스터를 포함한 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 상기 소스/드레인의 소정 표면을 노 출시키는 배선용 콘택홀을 형성하는 단계;
    상기 배선용 콘택홀의 상기 소스/드레인에 콘택되며 티타늄이 잉여 함유된 티타늄나이트라이드박막을 형성하는 단계;
    상기 티타늄나이트라이드 박막의 표면상에 상기 티타늄-실리콘 결합층을 형성하는 단계;
    상기 티타늄-실리콘 결합층을 티타늄실리콘나이트라이드로 개질시킴과 동시에 상기 티타늄나이트라이드 박막과 상기 소스/드레인의 계면에 티타늄실리사이드를 형성시키는 단계; 및
    상기 티타늄실리콘나이트라이드상에 금속배선을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  13. 플러그에 접속되는 캐패시터의 제조 방법에 있어서,
    반도체기판상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;
    상기 콘택홀에 폴리실리콘플러그를 부분 매립시키는 단계;
    상기 부분 매립된 폴리실리콘플러그상에 티타늄이 잉여 함유된 티타늄나이트라이드 박막을 형성하는 단계;
    상기 티타늄나이트라이드 박막의 표면상에 상기 티타늄-실리콘 결합층을 형성하는 단계;
    상기 티타늄-실리콘 결합층을 티타늄실리콘나이트라이드로 개질시킴과 동시에 상기 티타늄나이트라이드 박막과 상기 폴리실리콘플러그의 계면에 티타늄실리사이드를 형성시키는 단계;
    상기 티타늄실리콘나이트라이드를 포함한 층간절연막상에 캐패시터산화막을 형성하는 단계;
    상기 캐패시터산화막을 선택적으로 식각하여 상기 폴리실리콘플러그에 정렬되는 개구부를 형성하는 단계; 및
    상기 개구부내에 하부전극을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
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* Cited by examiner, † Cited by third party
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US11401607B2 (en) 2017-06-02 2022-08-02 Eugenus, Inc. TiSiN coating method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980069067A (ko) * 1997-02-26 1998-10-26 김영환 반도체 소자의 캐패시터 제조방법
KR19990060904A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 확산 방지막 형성 방법
KR20000045274A (ko) * 1998-12-30 2000-07-15 김영환 캐패시터 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980069067A (ko) * 1997-02-26 1998-10-26 김영환 반도체 소자의 캐패시터 제조방법
KR19990060904A (ko) * 1997-12-31 1999-07-26 김영환 반도체 소자의 확산 방지막 형성 방법
KR20000045274A (ko) * 1998-12-30 2000-07-15 김영환 캐패시터 제조 방법

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