KR100695889B1 - 반응 방지막을 갖는 캐패시터 및 그 형성 방법 - Google Patents

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Abstract

반응 방지막을 갖는 캐패시터 및 형성 방법을 제공한다. 이 방법에 따르면, 기판 상에 실리콘으로 이루어진 하부 전극을 형성하고, 하부 전극 상에 금속 산화막 및 금속질화막 중에 어느 하나인 보조막을 형성한다. 질화 공정을 수행하여 하부 전극의 실리콘, 보조막 및 질화 공정에 의해 공급된 질소를 반응시켜 금속실리콘 산화질화막 및 금속실리콘 질화막 중에 하나인 반응방지막을 형성한다. 반응방지막 상에 고유전막 및 상부 전극을 형성한다.

Description

반응 방지막을 갖는 캐패시터 및 그 형성 방법{CAPACITOR HAVING REACTION PREVENTING LAYER AND METHODS OF FORMING THE SAME}
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 캐패시터를 나타내는 단면도이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 반응 방지막을 갖는 캐패시터 및 그 형성 방법에 관한 것이다.
캐패시터는 전하를 축적하는 특성으로 인하여 반도체 소자들에 다양한 용도로 사용되고 있다. 캐패시터가 사용되는 대표적인 반도체 소자는 디램 소자라 할 수 있다. 디램 소자의 단위 셀은 데이타를 저장하는 요소로서 캐패시터를 사용하고 있다. 반도체 소자의 고집적화 경향에 따라, 제한된 면적에서 캐패시터의 정전용량을 증가시키기 위한 많은 연구들이 활발히 진행되고 있다.
캐패시터의 정전용량을 증가시키는 일반적인 방법은 제한된 면적에서 캐패시 터의 양전극들간의 중첩 면적을 증가시키는 것이다. 이에 따라, 매우 높은 실린더형 하부 전극등이 제안되고 있다. 하지만, 반도체 소자의 고집적화 경향이 심화됨에 따라, 실린더형 하부 전극의 높이를 증가시키는 방법도 한계에 다달어 여러가지 문제점들을 유발시킬 수 있다. 예컨대, 실린더형 하부 전극의 높이가 증가될수록, 하부전극의 기울어짐, 주변회로 영역과 셀 영역간 단차가 심화되는 등의 문제점들이 발생될 수 있다.
정전용량을 증가시키는 다른 방안으로, 캐패시터의 유전체를 높은 유전상수를 갖는 고유전막으로 형성하는 방법이 있다. 유전체의 유전상수가 높을수록 캐패시터의 정전용량이 증가하는 것은 이미 공지된 사실이다. 하지만, 고유전막을 갖는 캐패시터에도 문제점이 발생될 수 있다. 즉, 고유전막으로 인해, 폴리실리콘으로 형성된 하부 전극이 산화될 수 있다. 폴리실리콘의 하부 전극의 표면이 산화되면, 낮은 유전상수의 실리콘 산화막이 형성되어 캐패시터의 정전용량을 감소시킬 수 있다. 또한, 실리콘 산화막은 누설전류 특성에 대해 취약한 면이 있어 캐패시터의 누설전류 특성이 열화될 수 있다. 이러한 고유전막과 하부 전극간의 반응등을 방지하기 위하여, 하부 전극과 고유전막 사이에 반응 방지막을 형성하는 방안이 제안된 바 있다.
한국공개특허공보 제2002-13189호는 반응 방지막으로서 질화막을 개시하고 있다. 한국공개특허공보 제2002-13189호에 따르면, 하부 전극 상에 유전막과 하부 전극의 반응을 방지하기 위한 질화막을 원자층 적층법으로 형성한다. 이때, 질화막의 일 예로서, 알루미늄실리콘 질화막(AlSiN)을 개시하고 있다.
하지만, 한국공개특허공보 제2002-13189호와 같이, 알루미늄실리콘 질화막을 원자층 적층법으로 형성할 경우, 캐패시터의 특성 열화를 야기시킬 수 있다. 통상적으로, 원자층 적층법은 대략 300℃ 내지 500℃ 정도의 낮은 온도에서 수행된다. 이에 따라, 알루미늄실리콘질화막 형성을 위한 소스 가스들은 이러한 낮은 온도에서 충분한 반응성을 가져야 한다. 하지만, 실리콘 소스 가스의 경우, 낮은 온도에서 충분한 반응성을 갖는 것이 매우 어려울 수 있다.
실리콘 소스 가스를 낮은 온도에서 충분한 반응성을 갖게 하기 위하여 촉매를 사용하는 방법이 제안된 바 있다. 즉, 할로겐화실리콘 화합물의 실리콘 전구체와 아민(amine)등의 촉매를 챔버내에 인입시킴으로써, 충분한 반응성을 갖는 실리콘 소스를 확보할 수 있다. 그러나, 이 경우에, 촉매로 사용되는 아민등의 부산물들, 특히, 아민내 탄소 성분등이 알루미늄실리콘질화막내에 포함되어 막 특성이 열화될 수 있다. 그 결과, 캐패시터의 누설전류가 증가될 수 있으며, 또한, 이러한 반응방지막의 특성 열화는 각종 전기적 특성 열화의 요인으로 작용할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반응방지막의 특성열화를 방지할 수 있는 반도체 소자의 캐패시터 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 누설전류를 최소화할 수 있는 반도체 소자의 캐패시터 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 캐패시터 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 기판 상에 실리콘으로 이루어진 하부 전극을 형성하고, 상기 하부 전극 상에 금속산화막 및 금속질화막 중에 어느 하나인 보조막을 형성한다. 질화 공정을 수행하여 상기 하부 전극의 실리콘, 상기 보조막 및 상기 질화 공정에 의해 공급된 질소를 반응시켜 금속실리콘 산화질화막 및 금속실리콘 질화막 중에 하나인 반응 방지막을 형성한다. 상기 반응 방지막 상에 고유전막을 형성하고, 상기 고유전막 상에 상기 하부 전극을 덮는 상부 전극을 형성한다.
구체적으로, 상기 방법은 상기 보조막을 형성하기 전에, 상기 하부 전극의 표면에 표면 질화 처리를 수행하는 단계를 더 포함할 수 있다. 상기 보조막은 알루미늄 산화막 및 알루미늄 질화막 중에 어느 하나로 형성하여 상기 반응 방지막은 알루미늄실리콘 산화질화막 및 알루미늄실리콘 질화막 중에 어느 하나로 형성될 수 있다. 상기 질화 공정은 질소 가스 및 암모니아 가스를 사용하는 급속 열질화법 및 플라즈마 질화법 중에 어느 하나로 수행할 수 있다. 상기 고유전막은 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 탄탈늄산화막(Ta2O5 ), 란탄늄산화막(La2O3), 지르코늄산화막(ZrO2), 티타늄산화막(TiO2) 및 니오븀산화막(Nb2O5) 중의 어느 하나의 단일막 혹은 이들의 조합막으로 형성할 수 있다.
상술한 기술적 과제들을 해결하기 위한 캐패시터를 제공한다. 본 발명의 일 실시예에 따른 캐패시터는 기판 상에 배치되되, 실리콘으로 형성된 하부 전극, 및 상기 하부 전극 상에 배치되며 금속실리콘 산화질화막으로 형성된 반응방지막을 포함할 수 있다. 상기 반응 방지막 상에 고유전막이 배치되고, 상기 고유전막 상에 상기 하부 전극을 덮는 상부 전극이 배치된다.
구체적으로, 상기 금속실리콘 산화질화막은 알루미늄실리콘 산화질화막인 것이 바람직하다. 상기 고유전막은 알루미늄산화막(Al2O3), 하프늄산화막(HfO2 ), 탄탈늄산화막(Ta2O5), 란탄늄산화막(La2O3), 지르코늄산화막(ZrO 2), 티타늄산화막(TiO2) 및 니오븀산화막(Nb2O5) 중의 어느 하나의 단일막 혹은 이들의 조합막으로 이루어질수 있다.
본 발명의 다른 실시예에 따른 캐패시터는 기판 상에 배치되되, 실리콘으로 형성된 하부 전극, 및 상기 하부 전극 상에 배치되되, 상기 하부 전극 상에 금속 산화막의 보조막을 형성하는 단계 및 질화 공정을 수행하는 단계를 포함하여 형성된 반응 방지막을 포함할 수 있다. 상기 반응 방지막 상에 고유전막이 형성되고, 상기 고유전체 상에 상기 하부 전극을 덮는 상부 전극이 형성된다. 이때, 상기 반응방지막은 금속실리콘 산화질화막으로 형성된다.
구체적으로, 상기 반응방지막은 상기 보조막을 형성하기 전에, 상기 하부 전극의 표면에 표면 질화 처리를 수행하는 단계를 더 포함하여 형성될 수 있다. 상기 보조막을 알루미늄산화막으로 형성하여 상기 반응방지막은 알루미늄실리콘 산화질화막으로 형성되는 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용 이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 3은 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100, substrate) 상에 하부 전극(110)을 형성한다. 상기 기판(100)은 절연막이 형성된 실리콘 기판일 수 있다. 이에 더하여, 상기 기판(100)은 상기 절연막을 관통하여 상기 실리콘 기판과 접속하는 플러그를 더 포함할 수 있다. 상기 하부 전극(110)은 평판 형태, 스택 형태 또는 실린더 형태로 형성될 수 있다. 상기 하부 전극(110)은 도전체이며, 실리콘으로 형성하는 것이 바람직하다. 예컨대, 상기 하부 전극(110)은 도핑된 폴리실리콘으로 형성할 수 있다.
상기 하부 전극(110)을 갖는 상기 기판(100)에 표면 질화 처리(surface nitridation treatment)를 수행할 수 있다. 상기 표면 질화 처리에 의해 상기 하부 전극(110)의 표면에는 SixNy의 표면층(112)이 형성된다. 상기 표면층(112)은 상기 하부 전극(110)의 표면에 자연산화막이 형성되는 것을 방지할 수 있다. 상기 표면 질화 처리는 질소(N2) 가스 또는 암모니아(NH3) 가스를 사용하는 급속 열질화법(RTN method ; Rapid Thermal Nitridation method) 또는 플라즈마 질화법(plasma nitridation method)등으로 수행할 수 있다.
이어서, 상기 기판(100) 상에 보조막(115, assistance layer)을 형성한다. 상기 보조막(115)은 금속산화막 및 금속질화막 중에 어느 하나로 형성한다. 특히, 상기 보조막(115)은 알루미늄 산화막 및 알루미늄 질화막 중에 어느 하나로 형성하는 것이 바람직하다. 상기 보조막(115)은 화학기상증착법, 원자층적층법 또는 스퍼터링 방식에 의해 형성될 수 있다.
상기 보조막(115)이 알루미늄 산화막으로 형성될 경우, 상기 보조막(115)을 형성하기 전에, 상기 표면 질화 처리를 수행하여 상기 표면층(112)을 형성하는 것이 바람직하다. 이 경우에, 상기 표면층(112)은 상기 하부 전극(110)의 표면에 자연산화막이 형성되는 것을 방지함과 동시에, 알루미늄산화막의 상기 보조막(115)이 형성되는 동안에 상기 하부 전극(110)의 표면이 산화되는 현상을 최소화시킨다.
상기 보조막(115)이 알루미늄 질화막으로 형성될 경우, 상기 보조막(115)을 형성하기 전에, 상기 표면 질화 처리를 수행하는 것을 생략할 수도 있다. 알루미늄 질화막의 상기 보조막(115)을 형성할 경우, 상기 하부 전극(110)의 표면은 산화되지 않기 때문이다. 물론, 상기 보조막(115)이 알루미늄 질화막으로 형성될지라도, 상기 표면 질화 처리를 수행하여 상기 표면층(112)을 형성할 수 있다. 이 경우에 상기 표면층(112)은 상기 하부 전극(110)의 표면에 자연산화막이 형성되는 것을 방 지하는 역할을 수행한다.
도 2를 참조하면, 상기 보조막(115)을 갖는 기판(100)에 질화 공정(nitridation process)을 수행한다. 상기 질화 공정은 상기 기판(100)에 활성화된 질소들을 공급한다. 또한, 상기 질화 공정은 상기 공급된 질소들, 상기 보조막(115)내의 성분들(즉, 금속 및 산소, 또는 금속 및 질소) 및 상기 하부 전극(110)의 실리콘들이 서로 반응할 수 있는 충분한 에너지를 공급한다. 따라서, 상기 질화 공정에 의하여 상기 하부 전극(110) 상에 반응 방지막(117)이 형성된다. 이때, 상기 반응 방지막(117)은 금속실리콘 산화질화막 및 금속실리콘 질화막 중에 어느 하나로 형성된다.
상기 질화 공정은 질소 가스 또는/및 암모니아 가스를 사용하는 급속 열질화법 또는 플라즈마 질화법 중에 하나로 수행하는 것이 바람직하다. 상기 질화 공정은 300℃ 내지 900℃의 공정온도에서 수행하는 것이 바람직하다. 구체적으로, 급속 열질화법으로 상기 질화 공정을 수행할 경우, 상기 질화 공정의 공정온도는 600℃ 내지 900℃인 것이 바람직하다. 플라즈마 질화법으로 상기 질화 공정을 수행할 경우, 상기 질화 공정의 공정온도는 300℃ 내지 600℃인 것이 바람직하다.
상기 보조막(115)이 금속 산화막으로 형성될 경우, 상기 반응 방지막(117)은 금속실리콘 산화질화막(metal-silicon oxynitride layer; AlwSixOyNz )으로 형성되며, 상기 보조막(115)이 금속 질화막으로 형성될 경우, 상기 반응 방지막(117)은 금속실리콘 질화막(metal-silcion nitride layer; AlxSiyNz)으로 형성된다. 바람직하게 는, 상기 보조막(115)을 알루미늄 산화막 및 알루미늄 질화막 중에 어느 하나로 형성하여 상기 반응 방지막(117)이 알루미늄실리콘 산화질화막 및 알루미늄실리콘 질화막 중에 어느 하나로 형성한다.
상기 보조막(115)과 상기 하부 전극(110) 사이에 상기 표면층(112)이 형성된 경우에, 상기 질화 공정에 의해 공급된 질소 성분들, 상기 하부 전극(110)의 실리콘 성분들, 상기 표면층(112) 및 보조막(115)이 반응하여 상기 반응 방지막(117)이 형성된다.
상기 반응 방지막(117)은 종래의 실리콘 소스를 위한 촉매를 사용하는 원자층 적층법으로 형성되지 않는다. 즉, 상기 반응 방지막(117)내의 실리콘은 상기 하부 전극(110)으로 부터 공급된다. 그 결과, 상기 반응 방지막(117)은 종래에 비하여 월등히 우수한 막특성을 가질 수 있다.
도 3을 참조하면, 상기 반응 방지막(117) 상에 고유전막(120)을 형성한다. 이때, 상기 반응 방지막(117)은 상기 고유전막(120)과 상기 하부 전극(110)간의 반응을 충분히 억제한다.
상기 고유전막(120)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 절연 물질로 형성한다. 예컨대, 상기 고유전막(120)은 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 탄탈늄산화막(Ta2O5), 란탄늄산화막(La2O3 ), 지르코늄산화막(ZrO2), 티타늄산화막(TiO2) 및 니오븀산화막(Nb2O5) 중의 어느 하나의 단일막 혹은 이들의 조합막으로 형성할 수 있다.
상기 고유전막(120) 상에 상기 하부 전극(110)을 덮는 상부 전극(125)을 형성한다. 상기 상부 전극(125)은 상기 고유전막(120)과의 반응이 최소화될 수 있는 도전 물질로 형성하는 것이 바람직하다. 예컨대, 상기 상부 전극(125)은 티타늄질화막 또는 탄탈늄질화막등과 같은 도전성 금속질화막, 또는 귀금속막등으로 형성할 수 있다. 상기 하부 전극(110), 반응 방지막(117), 고유전막(120) 및 상부 전극(125)은 캐패시터를 구성한다.
상술한 반도체 소자의 캐패시터의 형성 방법에 있어서, 상기 반응 방지막(117)은 상기 보조막(115)을 형성한 후에, 상기 질화 공정을 수행하여 형성된다. 즉, 상기 반응 방지막(117)내의 실리콘은 상기 하부 전극(110)으로부터 공급됨으로써, 종래의 원자층 적층법의 실리콘 전구체를 위한 촉매가 전혀 요구되지 않는다. 이에 따라, 상기 반응 방지막(117)은 종래의 불순물들이 포함되지 않기 때문에, 상기 반응 방지막(117)의 막특성은 매우 우수하다. 결과적으로, 상기 반응 방지막(117)을 갖는 상기 캐패시터는 누설전류가 최소화되며, 전기적 특성이 매우 안정화될 수 있다.
한편, 상기 반응 방지막(117)으로 형성되는 상기 금속실리콘 산화질화막 및 상기 금속실리콘 질화막은 모두 캐패시터의 누설전류 특성을 향상시킨다. 특히, 상기 금속실리콘 산화질화막은 상기 금속실리콘 질화막에 비하여 캐패시터의 누설전류 특성을 더욱 향상시킨다. 이는, 상기 금속실리콘 산화질화막내 산소들이 상기 반응 방지막(117)내의 트랩 상태들, 상기 반응 방지막(117)과 상기 하부 전극(110)간의 계면 트랩 상태들, 또는/및 상기 반응방지막(117)과 상기 고유전막(120)간의 계면 트랩 상태들에 결합되어 상술한 트랩들을 제거하는 것에 기인한다.
도 4는 본 발명의 실시예에 따른 반도체 소자의 캐패시터를 나타내는 단면도이다.
도 4를 참조하면, 실리콘 기판(90) 상에 층간 절연막(92)이 배치되고, 상기 층간 절연막(92)을 관통하여 상기 실리콘 기판(90)과 접촉하는 플러그(95)가 배치된다. 상기 실리콘 기판(90), 층간 절연막(92) 및 플러그(95)는 기판(100)을 구성한다.
상기 층간 절연막(92) 상에 하부 전극(110)이 배치된다. 고유전막(120)이 상기 하부 전극(110)을 덮고, 상기 하부 전극(110)과 상기 고유전막(120) 사이에 반응 방지막이 개재된다. 상기 고유전막(120) 상에 상기 하부 전극(110)을 덮는 상부 전극(125)이 배치된다.
상기 하부 전극(110)은 평판 형태, 스택 형태 또는 실린더 형태일 수 있다. 상기 하부 전극(110)은 도전체이며, 실리콘으로 이루어진다. 예컨대, 상기 하부 전극(110)은 도핑된 폴리실리콘으로 이루어지는 것이 바람직하다.
상기 반응 반지막(117)은 상기 하부 전극(110)과 상기 고유전막(120)간의 반응을 억제하는 물질로 이루어진다. 또한, 상기 반응 방지막(117)은 캐패시터의 누설전류를 최소화할 수 있는 물질로 이루어진다. 상기 반응 방지막(117)은 금속실리콘 산화질화막으로 이루어지는 것이 바람직하다.
상기 금속실리콘 산화질화막은 금속실리콘 질화막에 비하여 산소들을 더 포함한다. 상기 금속실리콘 산화질화막내 산소들은 막내의 트랩 상태들, 상기 하부 전극(110)과 상기 반응방지막(117)간 계면의 트랩 상태들, 또는/및 상기 반응 방지막(117)과 상기 고유전막(120)간 계면의 트랩 상태들에 결합된다. 다시 말해서, 상기 금속실리콘 산화질화막의 반응 방지막(117)을 갖는 캐패시터는 누설전류 패스로 작용할 수 있는 상술한 트랩들이 최소화됨으로써, 매우 우수한 누설전류 특성을 갖는다. 결과적으로, 상기 금속실리콘 산화질화막을 갖는 캐패시터는 금속실리콘 질화막을 갖는 캐패시터에 비하여 우수한 누설전류 특성을 갖는다. 예컨대, 상기 반응 방지막(117)은 알루미늄실리콘 산화질화막으로 이루어지는 것이 바람직하다.
상기 반응 방지막(117)으로 형성되는 상기 금속실리콘 산화질화막은 도 1 및 도 2를 참조하여 상술한 바와 같이, 상기 하부 전극(120) 상에 금속 산화막의 보조막(115, 도 1 참조)을 형성하는 단계 및 질화 공정을 수행하는 단계를 포함하여 형성된 것이 바람직하다. 그 결과, 상기 금속실리콘 산화질화막으로 이루어진 상기 반응 방지막(117)은 불순물들이 최소화되어 막특성이 우수하다. 이에 더하여, 상기 반응 방지막(117)은 상기 보조막을 형성하기 전에, 상기 하부 전극(120)의 표면에 표면 질화 처리를 수행하는 단계를 더 포함하여 형성된 것이 바람직하다. 상기 표면 질화 처리에 의해 상기 하부 전극(110)의 산화(자연 산화 또는/및 상기 보조막(115) 형성시의 상기 하부 전극(110)의 표면 산화)를 방지할 수 있다. 예컨대, 상기 보조막(115)을 알루미늄 산화막으로 형성하여 상기 반응 방지막(117)은 알루미늄실리콘 산화질화막으로 형성하는 것이 바람직하다.
상기 고유전막(120)은 실리콘 질화막에 비하여 높은 유전상수를 갖는 절연 물질로 이루어진다. 예컨대, 상기 고유전막(120)은 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 탄탈늄산화막(Ta2O5), 란탄늄산화막(La2O3 ), 지르코늄산화막(ZrO2), 티타늄산화막(TiO2) 및 니오븀산화막(Nb2O5) 중의 어느 하나의 단일막 혹은 이들의 조합막으로 이루어진 것이 바람직하다.
상기 상부 전극(125)은 도전물질로 이루어진다. 특히, 상기 상부 전극(125)은 상기 고유전막(125)과의 반응이 억제되는 도전 물질로 이루어지는 것이 바람직하다. 예컨대, 상기 상부 전극(125)은 티타늄질화막 또는 탄탈늄질화막과 같은 도전성 금속질화막, 또는 귀금속막등으로 이루어질 수 있다.
상술한 바와 같이, 본 발명에 따르면, 하부 전극 상에 보조막을 형성하고, 질화 공정을 수행하여 반응 방지막을 형성한다. 이때, 반응 방지막내 실리콘은 상기 하부 전극으로 부터 공급된다. 이에 따라, 종래의 촉매를 이용한 원자층 적층법에 의해 발생되는 반응 방지막의 막특성 열화를 방지할 수 있다.

Claims (11)

  1. 기판 상에 실리콘으로 이루어진 하부 전극을 형성하는 단계;
    상기 하부 전극 상에 금속산화막 및 금속질화막 중에 어느 하나인 보조막을 형성하는 단계;
    질화 공정을 수행하여 상기 하부 전극의 실리콘, 상기 보조막 및 상기 질화 공정에 의해 공급된 질소를 반응시켜 금속실리콘 산화질화막 및 금속실리콘 질화막 중에 하나인 반응방지막을 형성하는 단계;
    상기 반응방지막 상에 고유전막을 형성하는 단계; 및
    상기 고유전막 상에 상기 하부 전극을 덮는 상부 전극을 형성하는 단계를 포함하는 캐패시터의 형성 방법.
  2. 제 1 항에 있어서,
    상기 보조막을 형성하기 전에,
    상기 하부 전극의 표면에 표면 질화 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 형성 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 보조막을 알루미늄 산화막 및 알루미늄 질화막 중에 어느 하나로 형성하여 상기 반응 방지막은 알루미늄실리콘 산화질화막 및 알루미늄실리콘 질화막 중 에 어느 하나로 형성되는 것을 특징으로 캐패시터의 형성 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 질화 공정은 질소 가스 및 암모니아 가스를 사용하는 급속 열질화법 및 플라즈마 질화법 중에 어느 하나로 수행하는 것을 특징으로 하는 캐패시터의 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 고유전막은 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 탄탈늄산화막(Ta2O5), 란탄늄산화막(La2O3), 지르코늄산화막(ZrO 2), 티타늄산화막(TiO2) 및 니오븀산화막(Nb2O5) 중의 어느 하나의 단일막 혹은 이들의 조합막으로 형성하는 것을 특징으로 하는 캐패시터의 형성 방법.
  6. 기판 상에 배치되되, 실리콘으로 형성된 하부 전극;
    상기 하부 전극 상에 배치되며 금속실리콘 산화질화막으로 형성된 반응방지막;
    상기 반응방지막 상에 배치된 고유전막; 및
    상기 고유전막 상에 배치되되, 상기 하부 전극을 덮는 상부 전극을 포함하는 캐패시터.
  7. 제 6 항에 있어서,
    상기 금속실리콘 산화질화막은 알루미늄실리콘 산화질화막인 것을 특징으로 하는 캐패시터.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 고유전막은 알루미늄산화막(Al2O3), 하프늄산화막(HfO2), 탄탈늄산화막(Ta2O5), 란탄늄산화막(La2O3), 지르코늄산화막(ZrO 2), 티타늄산화막(TiO2) 및 니오븀산화막(Nb2O5) 중의 어느 하나의 단일막 혹은 이들의 조합막으로 이루어진 것을 특징으로 하는 캐패시터.
  9. 기판 상에 배치되되, 실리콘으로 형성된 하부 전극;
    상기 하부 전극 상에 배치되되, 상기 하부 전극 상에 금속산화막의 보조막을 형성하는 단계 및 질화 공정을 수행하는 단계를 포함하여 형성된 반응방지막;
    상기 반응방지막 상에 형성된 고유전막; 및
    상기 고유전막 상에 배치되되, 상기 하부 전극을 덮는 상부 전극을 포함하되, 상기 반응방지막은 상기 하부 전극의 실리콘, 상기 보조막 및 상기 질화 공정에 의해 공급된 질소가 반응하여 형성된 금속실리콘 산화질화막인 것을 특징으로 하는 캐패시터.
  10. 제 9 항에 있어서,
    상기 반응방지막은 상기 보조막을 형성하기 전에, 상기 하부 전극의 표면에 표면 질화 처리를 수행하는 단계를 더 포함하여 형성된 것을 특징으로 하는 캐패시터.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 보조막을 알루미늄산화막으로 형성하여 상기 반응방지막은 알루미늄실리콘 산화질화막으로 형성된 것을 특징으로 하는 캐패시터.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100678640B1 (ko) * 2005-11-12 2007-02-05 삼성전자주식회사 Ｍｉｍ 커패시터를 구비하는 반도체 집적 회로 장치 및이의 제조 방법
KR100904729B1 (ko) * 2006-06-30 2009-06-26 주식회사 하이닉스반도체 반도체소자의 듀얼 게이트 형성방법
US20130068972A1 (en) 2011-09-19 2013-03-21 Amot Controls Corp. Air shutoff swing gate valve
JP5824330B2 (ja) * 2011-11-07 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9111944B2 (en) 2013-09-09 2015-08-18 Cypress Semiconductor Corporation Method of fabricating a ferroelectric capacitor

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236479A (ja) * 1995-01-12 1996-09-13 Internatl Business Mach Corp <Ibm> 多層構造におけるＴａＳｉＮ酸素拡散バリア
KR970053963A (ko) * 1995-12-29 1997-07-31 김광호 반도체 장치의 캐패시터 제조방법
KR20010056976A (ko) * 1999-12-17 2001-07-04 박종섭 반도체 소자의 확산방지막 형성 방법
KR20010059285A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 캐패시터 형성방법
KR20030003322A (ko) * 2001-06-30 2003-01-10 주식회사 하이닉스반도체 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100343144B1 (ko) 1999-10-06 2002-07-05 윤종용 원자층 증착법을 이용한 박막 형성 방법
KR100594207B1 (ko) 1999-11-05 2006-07-03 삼성전자주식회사 원자층 증착법을 이용한 박막 형성방법
KR100663341B1 (ko) 2000-08-11 2007-01-02 삼성전자주식회사 원자층 증착 캐패시터 제조방법 및 장치
US7192827B2 (en) * 2001-01-05 2007-03-20 Micron Technology, Inc. Methods of forming capacitor structures
AU2003249254A1 (en) * 2002-07-19 2004-02-09 Aviza Technology, Inc. Metal organic chemical vapor deposition and atomic layer deposition of metal oxynitride and metal silicon oxynitride
US7102875B2 (en) * 2003-12-29 2006-09-05 Hynix Semiconductor Inc. Capacitor with aluminum oxide and lanthanum oxide containing dielectric structure and fabrication method thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236479A (ja) * 1995-01-12 1996-09-13 Internatl Business Mach Corp <Ibm> 多層構造におけるＴａＳｉＮ酸素拡散バリア
KR970053963A (ko) * 1995-12-29 1997-07-31 김광호 반도체 장치의 캐패시터 제조방법
KR20010056976A (ko) * 1999-12-17 2001-07-04 박종섭 반도체 소자의 확산방지막 형성 방법
KR20010059285A (ko) * 1999-12-30 2001-07-06 박종섭 반도체소자의 캐패시터 형성방법
KR20030003322A (ko) * 2001-06-30 2003-01-10 주식회사 하이닉스반도체 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법

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