KR100634241B1 - 반도체 커패시터 및 그 제조 방법 - Google Patents
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Abstract
SIM 구조의 반도체 커패시터에서, 상부 전극은 다결정의 4족 반도체 물질이 다층 구조를 이루고, 유전막은 금속 산화물을 포함하고, 하부 전극은 금속을 포함하는 물질로 이루어진다. 따라서, 상기 SIM 구조의 반도체 커패시터는 충분한 등가 산화막 두께를 확보할 수 있고, 또한 상기 상부 전극이 안정적인 다층 구조를 갖기 때문에 누설 전류 측면에서도 보다 유리하다.
Description
도 1은 본 발명의 일 실시예에 따른 반도체 커패시터를 나타내는 개략적인 단면도이다.
도 2a 내지 2j는 도 1의 반도체 커패시터의 제조 방법을 적용한 실린더 타입의 반도체 커패시터의 제조 방법을 나타내는 단면도들이다.
도 3은 본 발명의 반도체 커패시터에 대한 축적 용량을 평가한 결과를 나타내는 그래프이다.
도 4는 본 발명의 반도체 커패시터에 대한 누설 전류 특성을 평가한 결과를 나타내는 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 하부 전극
14 : 유전막 16 : 상부 전극
본 발명은 반도체 커패시터 및 그 제조 방법에 관한 것으로서, 보다 상세하 게는 상부 전극-유전막-하부 전극으로서 반도체 물질-고유전율 물질-금속을 포함하는 물질(이하, "SIM 구조"라 한다)의 반도체 커패시터 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 장치들 중에서 디램 장치는 단위 셀로서 하나의 엑세스 트랜지스터(access transistor)와 하나의 축적 커패시터(storage capacitor)를 포함한다. 그리고, 상기 커패시터는 집적도의 증가가 요구되는 반도체 장치에 부응하기 위하여 그 크기가 더욱 감소되어야 한다. 따라서, 축소된 크기와 높은 축적 용량을 갖는 커패시터를 제조하는 것이 상기 반도체 장치의 제조에서 보다 중요한 문제로 부각되고 있다. 실제로, 반도체 기판 상에서 상기 커패시터가 차지하는 수평 면적은 증가시키기 않은 상태에서 상기 축적 용량을 향상시키는 것이 과제로 대두되고 있다.
널리 알려진 바와 같이, 상기 커패시터의 축적 용량은 하기 수학식과 같이 나타낼 수 있다.
(상기 
및
각각은 진공 중에서의 유전율 및 유전막의 유전율을 의미하고, 상기 A는 하부 전극의 유효 면적을 나타내고, 상기 d는 유전막의 두께를 의미한다.)
상기 수학식을 참조하면, 상기 반도체 커패시터의 축적 용량을 향상시키기 위한 방법으로서는 하부 전극의 유효 면적 증가, 유전막의 두께 감소, 유전막으로서 고유전율 물질의 사용 등을 고려할 수 있다. 특히, 상기 고유전율 물질을 유전막으로 사용할 경우에는 얇은 등가 산화막 두께(equivalent oxide thickness, EOT)를 유지하면서도 하부 전극과 상부 전극 사이에서 빈번하게 발생하는 누설 전류를 충분하게 줄일 수 있는 장점이 있다. 따라서, 최근에는 상기 유전막으로서 고유전율 물질을 주로 사용한다. 상기 고유전율 물질의 예로서는 탄탈륨 산화물, 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 티타늄 산화물 등을 들 수 있다.
그러나, 상기 반도체 커패시터의 상부 전극-유전막-하부 전극이 금속을 포함하는 물질-고유전율 물질-반도체 물질(이하, "MIS 구조"라 한다)로 이루어질 경우에는 상기 유전막으로서 고유전율 물질을 사용하여도 상기 등가 산화막 두께를 약 25Å 이하로 낮추는 것이 용이하지 않다. 그 이유는, 상기 MIS 구조의 반도체 커패시터 제조에서, 상기 상부 전극의 금속을 포함하는 물질이 상기 유전막의 고유전율 물질을 고갈(depletion)시키기 때문이다.
실제로, 질화 티타늄과 폴리 실리콘의 혼합물-알루미늄 산화물과 하프늄 산화물의 혼합물-폴리 실리콘으로 이루어지는 상기 MIS 구조의 반도체 커패시터에서, 상기 유전막의 등가 산화막 두께가 약 24Å을 갖는 것으로 확인되어야 하지만, 상기 고갈에 의해 상기 유전막의 등가 산화막 두께는 약 28Å을 갖는 것으로 확인되고 있다. 또한, 상기 MIS 구조의 반도체 커패시터는 그 제조에서 하부 전극의 유효 표면 확장을 위한 에이치에스지(HSG : Hemi-spherical glass) 형성, 유전막의 표면 질화 처리 등과 같은 공정을 수행하기 때문에 그 제조 방법이 다소 복잡한 단점을 갖는다.
이에 따라, 최근에는 상기 반도체 커패시터의 상부 전극-유전막-하부 전극으로서 금속을 포함하는 물질-고유전율 물질-금속을 포함하는 물질(이하, "MIM 구조"라 한다)을 채택하고 있다. 상기 MIM 구조의 반도체 커패시터에 대한 일 예는 대한민국 공개특허 2004-88911호에 개시되어 있다. 특히, 상기 특허에 개시된 반도체 커패시터는 하부 전극으로서 질화 티타늄을 포함하고, 유전막으로서 알루미늄 산화물을 포함하고, 상기 상부 전극으로서 질화 티타늄과 다결정의 실리콘-게르마늄 혼합물을 포함한다.
상기 MIM 구조의 반도체 커패시터는 상기 MIS 구조의 반도체 커패시터에 비해 축적 용량의 측면에서 충분하게 유리하다. 그러나, 상기 MIM 구조의 반도체 커패시터의 경우에도 상기 상부 전극의 금속을 포함하는 물질이 상기 유전막의 고유전율 물질을 고갈시키기 때문에 상기 등가 산화막 두께를 충분하게 낮추지 못하는 단점을 갖는다. 또한, 상기 MIM 구조의 반도체 커패시터는 누설 전류 측면에서도 다소 불리하다.
그리고, 상기 특허에는 하부 전극으로서 질화 티타늄을 포함하고, 유전막으로서 알루미늄 산화물을 포함하고, 상부 전극으로서 상기 다결정의 실리콘-게르마늄을 단독으로 포함하는 상기 SIM 구조의 반도체 커패시터가 개시되어 있다.
상기 상부 전극으로서 다결정의 실리콘-게르마늄을 단독으로 포함하는 상기 SIM 구조의 반도체 커패시터는 상기 등가 산화막 두께를 충분하게 낮출 수 있지만, 축적 용량과 누설 전류 측면에서 다소 불리한 단점을 갖는다.
본 발명의 일 목적은 등가 산화막 두께를 충분히 낮추면서도 양호한 누설 전류 특성을 나타내는 반도체 커패시터를 제공하는데 있다.
본 발명의 다른 목적은 상기 반도체 커패시터를 용이하게 제조하는 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 반도체 커패시터는 반도체 기판 상에 형성되는 하부 전극과, 상기 하부 전극 상에 형성되는 유전막 및 상기 유전막 상에 형성되고, 다결정의 4족 반도체 물질이 다층 구조를 이루는 상부 전극을 포함한다.
상기 다른 목적을 달성하기 위한 본 발명의 바람직한 일 실시예에 따른 반도체 커패시터의 제조 방법은 반도체 기판 상에 하부 전극을 형성한 후, 상기 하부 전극 상에 유전막을 형성한다. 그리고, 상기 유전막 상에 다결정의 4족 반도체 물질이 다층 구조를 이루는 상부 전극을 형성한다.
보다 구체적으로, 반도체 기판 상에 개구부를 갖는 절연막 패턴을 형성한다. 그리고, 상기 개구부의 측벽과 저면 및 상기 절연막 패턴의 표면 상에 금속을 포함하는 물질의 하부 전극용 박막을 연속적으로 형성한다. 이어서, 상기 하부 전극용 박막을 갖는 결과물 상에 희생막을 형성하여 상기 개구부를 충분하게 매립한 후, 상기 절연막 패턴의 표면이 노출될 때까지 상기 희생막을 부분적으로 제거한다. 그 리고, 상기 개구부 내에 잔류하는 상기 희생막을 제거한다. 그 결과, 상기 반도체 기판 상에 상기 하부 전극용 박막의 금속 물질을 포함하는 실린더 타입의 하부 전극이 형성된다. 계속해서, 상기 하부 전극의 표면 상에 금속 산화물로 이루어지는 유전막을 형성한다. 그리고, 상기 유전막 상에 다결정의 4족 반도체 물질을 포함하는 제1 박막과, 상기 제1 박막 상에 상기 다결정의 4족 반도체 물질과 동일한 물질을 일부 포함하는 제2 박막을 형성한다. 그 결과, 상기 유전막 상에 상기 제1 박막과 제2 박막의 다층 구조를 이루는 상부 전극이 형성된다.
언급한 바와 같이, 본 발명에서는 상기 반도체 커패시터의 상부 전극을 다결정의 4족 반도체 물질을 포함하는 다층 구조로 형성한다. 따라서, 상기 상부 전극이 상기 유전막을 고갈시키기 않기 때문에 충분한 등가 산화막 두께를 확보할 수 있다. 또한, 상기 상부 전극이 안정적인 다층 구조를 갖기 때문에 누설 전류 측면에서도 보다 유리하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일 실시예를 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 커패시터를 나타내는 개략적인 단면도이다.
도 1을 참조하면, 상기 반도체 커패시터는 반도체 기판(10) 상에 순차적으로 형성된 하부 전극(12), 유전막(14) 및 상부 전극(16)을 포함한다.
구체적으로, 상기 하부 전극(12)은 금속을 포함하는 물질로 이루어지는 것이 바람직하고, 금속 질화물로 이루어지는 것이 보다 바람직하다. 그 이유는 상기 금속 질화물이 폴리 실리콘에 비해 보다 높은 축적 용량을 확보할 수 있기 때문이다. 그리고, 상기 하부 전극(12)으로 사용하기 위한 물질의 예로서는 티타늄, 질화 티타늄, 탄탈륨, 질화 탄탈륨, 루데늄(Ru), 텅스텐, 질화 텅스텐, 백금(Pt), 산화 루데늄(RuO2), 산화 스트론튬 루데늄(SrRuO3) 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 특히, 본 실시예에서는 상기 하부 전극(12)으로서 질화 티타늄을 사용한다.
그리고, 상기 유전막(14)은 금속 산화물을 포함하는 것이 바람직하다. 그리고, 상기 금속 산화물 이외에도 금속 산질화물을 포함하기도 한다. 그 이유는 상기 금속 산화물 또는 금속 산질화물이 산화물에 비해 보다 높은 유전율을 가지면서도 등가 산화막 두께를 낮출 수 있기 때문이다. 상기 유전막(14)으로 사용하기 위한 금속 산화물 또는 금속 산질화물의 예로서는 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 하프늄 실리콘 산화물(HfSiO2), 지르코늄 실리콘 산화물(ZrSiO), 티타늄 산화물(TiO2), 란탄 산화물(LaO), 납 티타늄 산화물(PbTiO3), 납 지르코늄 티타늄 산화물(Pb(Zr,Ti)O3), 스트론튬 티타늄 산화물(SrTiO3), 바륨 스크론튬 티타늄 산화물((Ba,Sr)TiO3), 알루미늄 산질화물, 하프늄 산질화물, 탄탈륨 산질화물, 지르코늄 산질화물, 하프늄 실리콘 산질화물, 지르코늄 실리콘 산질화물, 티타늄 산질화물, 란탄 산질화물 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 특히, 본 실시예에서는 상기 유전막(14)으로서 하프늄 산화물과 알루미늄 산화물을 포함하는 다층 박막을 사용한다.
특히, 본 실시예에서의 상기 상부 전극(16)은 다결정의 4족 반도체 물질을 포함하고, 다층 구조를 이룬다. 상기 다결정의 4족 반도체 물질을 사용하는 것은 상기 유전막(14)의 고갈을 감소시켜 등가 산화막 두께를 충분하게 낮추기 위함이고, 상기 다층 구조를 갖는 것은 누설 전류 특성을 보다 안정적으로 확보하기 위함이다. 상기 다결정의 4족 반도체 물질의 예로서는 실리콘, 게르마늄 등을 들 수 있다. 따라서, 상기 실리콘, 게르마늄의 4족 반도체 물질을 포함하는 다층 구조의 예로서는 하부(16a)의 실리콘과 상부(16b)의 실리콘-게르마늄 혼합물, 하부(16a)의 게르마늄과 상부(16b)의 실리콘-게르마늄 혼합물, 하부(16a)의 실리콘-게르마늄 혼합물과 상부(16b)의 실리콘, 하부(16a)의 실리콘-게르마늄 혼합물과 상부(16b)의 게르마늄 등을 들 수 있다. 그리고, 본 실시예에서는 상기 상부 전극(16)으로서 하부(16a)의 실리콘-게르마늄 혼합물과 상부(16b)의 실리콘을 사용한다.
본 실시예에서, 상기 실리콘-게르마늄 혼합물은 상기 실리콘 : 상기 게르마늄이 약 1 : 0.0001 내지 10,000의 혼합비를 갖는 것이 바람직하다. 그렇지만, 상기 혼합비가 약 1 : 0.01 내지 100인 것이 보다 바람직하고, 약 1 : 0.1 내지 10인 것이 보다 더 바람직하다. 따라서, 본 실시예에서는 상기 혼합비를 약 1 : 1로 조절한다.
또한, 본 실시예에의 상부 전극(16)인 4족 반도체 물질에는 3족 반도체 물질 또는 5족 반도체 물질이 도핑되는 것이 바람직하다. 그 이유는, 상기 3족 반도체 물질 또는 5족 반도체 물질을 도핑함으로서 전기적 제어가 보다 용이해지기 때문이다. 상기 3족 반도체 물질의 예로서는 보론(B) 등을 들 수 있고, 상기 5족 반도체 물질의 예로서는 포스포러스(P), 아르제닉(As) 등을 들 수 있다. 그리고, 본 실시예에서는 상기 도핑 물질로서 포스포러스를 사용한다.
본 실시예에서의 상기 상부 전극(16)은 주로 저압화학기상증착 공정을 수행하는 것이 바람직하다. 그러므로, 상기 상부 전극(16)은 약 400 내지 500℃의 온도에서 형성하는 것이 바람직하고, 약 400 내지 470℃의 온도에서 형성하는 보다 바람직하다. 이와 같이, 상기 500℃ 이하의 온도에서 상기 상부 전극(16)을 형성하기 때문에 유전막(14)에 가해지는 열적 부담을 충분하게 줄일 수 있고, 더불어 누설 전류 특성의 저하를 막을 수 있다. 아울러, 상기 저압화학기상증착은 약 0.2 내지 1.0Torr의 압력에서 수행하는 것이 바람직하고, 약 0.3 내지 0.5Torr의 압력에서 수행하는 것이 보다 바람직하다.
언급한 바와 같이, 본 실시예에서는 반도체 커패시터의 상부 전극(16)-유전막(14)-하부 전극(12)으로서 다결정의 4족 반도체 물질을 포함하는 다층 구조-고유전율 물질의 금속 산화물-금속 질화물을 포함한다. 그러므로, 본 실시예의 반도체 커패시터는 다층 구조의 상부 전극(16)을 포함하는 SIM 구조를 갖는다. 특히, 본 실시예에서의 상기 상부 전극(16)은 다결정의 4족 반도체 물질을 포함하는 다층 구조를 갖기 때문에 등가 산화막 두께를 충분하게 낮출 수 있을 뿐만 아니라 양호한 누설 전류 특성을 확보할 수 있다.
본 실시예의 상기 반도체 커패시터는 반도체 기판 상에 하부 전극, 유전막 및 상부 전극을 순차적으로 형성함으로서 수득할 수 있다.
그러므로, 이하에서는 본 실시예의 상기 SIM 구조의 반도체 커패시터의 제조 방법을 적용한 실린더 타입의 반도체 커패시터의 제조 방법에 대하여 설명하기로 한다.
도 2a 내지 2j는 도 1의 반도체 커패시터의 제조 방법을 적용한 실린더 타입의 반도체 커패시터의 제조 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 소자 분리 공정을 수행하여 반도체 기판(200)에 트렌치 소자 분리막(202)을 형성한다. 구체적으로, 상기 반도체 기판(200)을 부분적으로 식각하여 트렌치를 형성한다. 그리고, 상기 트렌치를 갖는 반도체 기판(200)에 주로 매립 특성이 우수한 산화물을 포함하는 박막을 형성한다. 이어서, 상기 반도체 기판(200)의 표면이 노출될 때까지 상기 박막을 제거한다. 그 결과, 상기 트렌치에만 상기 박막이 매립된 트렌치 소자 분리막(202)이 형성된다. 이외에도, 상기 트렌치 소자 분리막(202)의 형성에서는 패드 산화막과 패드 질화막을 사용하는 바람직하고, 상기 트렌치의 측벽과 저면에는 라이너를 형성하는 것이 바람직하다.
이와 같이, 상기 트렌치 소자 분리막(202)을 형성함으로서 상기 반도체 기판(200)은 활성 영역과 비활성 영역으로 한정된다. 본 실시예에서는 소자 분리 영역으로서 트렌치 소자 분리막(202)을 선택하지만, 상기 트렌치 소자 분리막(202) 대신에 필드 산화막을 선택하여도 무방하다. 다만, 상기 필드 산화막은 상기 트렌치 소자 분리막(202)에 비하여 집적도 측면에서 불리하다.
이어서, 상기 반도체 기판(200) 상에 절연막, 도전막 및 절연막을 순차적으로 형성한 후, 패터닝을 수행한다. 그 결과, 상기 반도체 기판(200)의 활성 영역 상에는 게이트 절연막(204a), 게이트 도전막(204b) 및 하드 마스크막(204c)을 포함하는 게이트 패턴(204)들이 형성된다. 여기서, 상기 게이트 절연막(204a)은 산화물을 포함하고, 상기 게이트 도전막(204b)은 폴리 실리콘과 텅스텐 실리사이드를 포함하고, 상기 하드 마스크막(204c)은 질화물을 포함한다. 특히, 상기 게이트 절연막(204a)의 산화물은 등가 산화막 두께를 충분히 낮출 수 있는 금속 산화물을 포함하는 것이 바람직하고, 상기 게이트 도전막(204b)은 고농도의 불순물이 도핑된 폴리 실리콘과 텅스텐 실리사이드가 순차적으로 적층된 구조인 것이 바람직하다. 또한, 상기 하드 마스크막(204c)은 경우에 따라서 생략할 수도 있다.
그리고, 게이트 패턴(204)의 양측벽들에 질화물로 이루어지는 제1 스페이서(206)를 더 형성한다.
계속해서, 게이트 패턴(204)들과 제1 스페이서(206)를 마스크로 이용하는 불순물 주입을 수행하여 게이트 패턴(204)들과 연결되는 반도체 기판(200) 표면 부위에 소스(205a)/드레인(205b)을 형성한다. 특히, 본 실시예에서는 상기 제1 스페이서를 형성하기 이전에도 불순물 주입을 수행하기 때문에 상기 소스(205a)/드레인(205b)은 엘디디(LDD) 구조를 갖는다.
이와 같이, 상기 불순물 주입을 수행함으로서 상기 반도체 기판(200)의 활성 영역에는 게이트 패턴(204), 소스(205a)/드레인(205b)으로 이루어지는 트렌지스터가 형성된다. 여기서, 상기 트렌지스터의 소스(205a)/드레인(205b) 중의 하나는 커 패시터의 하부 전극과 연결되는 커패시터 콘택 영역이고, 다른 하나는 비트 라인과 연결되는 비트 라인 콘택 영역이다. 본 실시예에서는 상기 소스(205a)가 커패시터 콘택 영역에 해당하고, 상기 드레인(205b)이 비트 라인 콘택 영역에 해당한다.
그리고, 상기 트렌지스터의 게이트 패턴(204)들 사이에 폴리 실리콘과 같은 도전 물질을 매립시켜 상기 커패시터의 하부 전극과 전기적으로 접촉시키기 위한 커패시터 콘택 패드(210a) 및 상기 비트 라인과 전기적으로 접촉시키기 위한 비트 라인 콘택 패드(210b)를 형성한다. 상기 도전 물질의 매립은 주로 적층과 평탄화를 순차적으로 수행한다. 특히, 상기 평탄화는 주로 화학기계적 연마를 선택하고, 경우에 따라서 식각 선택비를 이용한 전면 식각을 선택하기도 한다. 여기서, 상기 커패시터 콘택 영역에 매립된 도전 물질은 커패시터 콘택 패드(210a)에 해당하고, 상기 비트 라인 콘택 영역에 매립된 도전 물질은 비트 라인 콘택 패드(210b)에 해당한다.
도 2b를 참조하면, 비트 라인 콘택 패드(210b)와 전기적으로 접촉하는 비트 라인(220)을 형성한다. 구체적으로, 상기 게이트 패턴(204)과 상기 콘택 패드들(210a, 210b)을 갖는 결과물 상에 산화물의 제1 층간 절연막(222)을 형성한다. 이어서, 사진 식각 공정을 수행하여 상기 비트 라인 콘택 패턴(210b) 상에 형성된 제1 층간 절연막(222)을 제거한다. 그 결과, 상기 비트 라인 콘택 패드(210b)의 표면을 노출시키는 비트 라인용 개구부(223)가 형성된다. 이어서, 상기 비트 라인용 개구부(223)에 텅스텐과 같은 도전 물질(220a)을 매립시킨다. 상기 도전 물질(220a)의 매립 또한 적층과 평탄화를 순차적으로 수행한다. 계속해서, 상기 도전 물질 (220a)과 제1 층간 절연막(222) 상에 질화물을 포함하는 절연막을 적층한 후, 패터닝을 수행한다. 그 결과, 상기 도전 물질(220a)과 상기 도전 물질(220a) 상에 형성된 절연막 패턴(220b)을 포함하는 비트 라인 구조물(220)이 형성된다. 여기서, 상기 도전 물질(220a)은 비트 라인에 해당한다.
이어서, 상기 비트 라인 구조물(220)의 양측벽들에 질화물의 제2 스페이서(224)을 형성한다. 계속해서, 상기 비트 라인 구조물(220), 상기 제2 스페이서(224) 및 상기 제1 층간 절연막(222) 상에 산화물의 제2 층간 절연막(230)을 형성한다.
도 2c를 참조하면, 제2 층간 절연막(230) 및 제1 층간 절연막(225)을 연속적으로 식각하여 커패시터의 콘택 패드(210a)의 표면을 노출시키는 커패시터용 개구부(232)를 형성한다. 상기 식각은 제2 스페이서(224)의 질화물 및 제2 층간 절연막(230)과 제1층간 절연막(222)의 산화물에 대한 식각 속도 차이를 이용한다.
도 2d를 참조하면, 상기 커패시터용 개구부(232)에 하부 전극용 플러그(234)를 형성한다. 상기 하부 전극용 플러그(234)의 형성도 적층과 평탄화를 수행한다. 그리고, 상기 하부 전극용 플러그(234)의 예로서는 도전성 물질로서 다결정의 실리콘, 금속, 금속 질화물 등을 들 수 있다.
도 2e 내지 도 2h를 참조하면, 하부 전극용 플러그(234)와 연결되는 실린더 타입의 하부 전극(234a)을 형성한다.
먼저, 도 2e를 참조하면, 상기 제2 층간 절연막(230)과 상기 하부 전극용 플러그(234) 상에 제3 층간 절연막(도시되지 않음)을 형성한다. 그리고, 상기 제3 층 간 절연막을 패터닝하여 상기 하부 전극용 플러그(234)의 표면을 노출시키는 하부 전극용 개구부(313)를 갖는 제3 층간 절연막 패턴(310)을 형성한다. 이어서, 상기 하부 전극용 개구부(313)의 측벽과 저면 및 상기 제3 층간 절연막 패턴(310)의 표면 상에 하부 전극용 박막(311)을 연속적으로 형성한다.
특히, 본 실시예에서의 상기 하부 전극용 박막(311)은 금속, 금속 질화물을 포함하는 것이 바람직하다. 그렇지만, 본 실시예에서의 상기 하부 전극용 박막(311)은 금속 질화물인 질화 티타늄을 포함하고, 화학기상증착 공정을 수행하여 형성하는 것이 보다 바람직하다. 그러므로, 상기 질화 티타늄의 하부 전극용 박막(311)은 약 550℃ 이하의 온도에서 반응 가스로서 TiCl4 가스, NH3 가스 등을 사용하여 형성하는 것이 바람직하다.
이외에도, 상기 질화 티타늄의 하부 전극용 박막(311)은 원자층 적층, 스퍼터링 등을 수행하여 형성할 수도 있다. 그러나, 상기 원자층 적층의 경우에는 생산성 측면에서 다소 불리하고, 상기 스퍼터링의 경우에는 스텝 커버리지 측면에서 다소 불리하다.
도 2f를 참조하면, 상기 하부 전극용 박막(311)을 형성한 후, 상기 하부 전극용 박막(311)을 갖는 결과물 상에 희생막(315)을 형성한다. 그 결과, 상기 하부 전극용 개구부(313)에도 상기 희생막(315)이 충분하게 매립된다. 여기서, 상기 희생막(315)의 예로서는 산화물, 포토레지스트 등을 들 수 있고, 본 실시예에서는 상기 포토레지스트를 사용한다.
상기 포토레지스트의 희생막(315)을 형성한 후, 평탄화를 수행한다. 상기 평탄화는 주로 전면 식각을 수행한다. 먼저, 상기 하부 전극용 박막(311)의 표면이 노출될 때까지 상기 포토레지스트의 희생막(315)을 제거한다. 이어서, 상기 제3 층간 절연막 패턴(310)의 표면이 노출될 때까지 상기 제3 층간 절연막 패턴(310)의 표면 상에 형성된 상기 하부 전극용 박막(311)을 제거한다.
그 결과, 도 2g에 도시된 바와 같이. 제거가 이루어진 하부 전극용 박막(311a)은 상기 하부 전극용 개구부(313)의 측벽과 저면에만 형성되고, 제거가 이루어진 희생막(315a)은 상기 하부 전극용 개구부(313)에만 매립된다. 계속해서, 상기 하부 전극용 개구부(313)에 매립된 포토레지스트의 희생막(315a)을 완전히 제거한다. 그리고, 상기 반도체 기판(200) 상부에 잔류하는 제3 층간 절연막 패턴(310)을 완전히 제거한다. 상기 희생막(315a)의 완전한 제거와 상기 제3 층간 절연막 패턴(310)의 완전한 제거는 그 순서를 달리해도 무방하다.
이와 같이, 상기 희생막(315)과 상기 제3 층간 절연막 패턴(315)을 완전히 제거함으로서 상기 하부 전극용 박막(311)은, 도 2h에서와 같이, 노드가 분리된 실린더 타입의 하부 전극(234a)으로 형성된다.
도 2i를 참조하면, 상기 하부 전극(234a)의 표면 상에 유전막(236)을 형성한다. 상기 유전막(236)의 예로서는 등가 산화막 두께를 낮출 수 있는 금속 산화물, 금속 산질화물 등을 들 수 있다. 특히, 본 실시예에서는 상기 유전막(236)으로서 하프늄 산화물과 알루미늄 산화물을 사용한다. 그러므로, 본 실시예에서는 원자층 적층을 수행하여 하프늄 산화물과 알루미늄 산화물을 포함하는 유전막(236)을 형성 한다. 그리고, 상기 하프늄 산화물과 알루미늄 산화물의 유전막(236)은 원자층 적층을 수행하여 형성하는 바람직하다. 상기 원자층 적층의 경우에는 화학기상증착에 비해 유전막(236)의 두께를 용이하게 조절할 수 있기 때문이다.
이하, 상기 하프늄 산화막과 알루미늄 산화막의 유전막(236)을 원자층 적층을 수행하여 형성하는 방법에 대하여 설명하기로 한다.
먼저, 상기 유전막(236)을 형성하기 위한 공정 조건으로서 온도와 압력을 적절하게 조절한다. 상기 온도가 약 200℃ 미만이면 반응 물질의 반응성이 양호하지 않기 때문에 바람직하지 않고, 상기 온도가 약 400℃를 초과하면 상기 유전막(236)의 결정화가 진행되기 때문에 바람직하지 않고, 특히 화학기상증착의 특성을 나타내기 때문에 더욱 바람직하지 않다. 따라서, 상기 온도를 약 200 내지 400℃로 조절한다. 또한, 상기 압력이 약 0.1torr 미만이면 반응 물질의 반응성이 양호하지 않기 때문에 바람직하지 않고, 상기 압력이 약 3.0torr을 초과하면 공정 조건의 제어가 용이하지 않기 때문에 바람직하지 않다. 따라서, 상기 압력은 약 0.1 내지 약 3.0torr로 조절한다.
상기 온도와 압력을 조절한 상태에서 상기 반도체 기판(200) 상부로 반응 물질로서 TEMAH(tetrakis ethyl methyl amino hafnium, Hf[NC2H5CH3]4), 하프늄 부틸옥사이드(Hf(O-tBu)4) 등과 같은 하프늄 전구체 물질을 약 0.5 내지 3초 동안 제공한다. 이때, 상기 반응 물질은 버블러와 같은 부재를 사용하여 가스 상태로 제공된다. 그 결과, 상기 반응 물질의 제1 부분은 상기 반도체 기판(200) 상에 화학 흡착 된다. 그리고, 상기 반응 물질의 제1 부분을 제외한 제2 부분은 상기 반도체 기판(200) 상에 화학 흡착된 제1 부분에 물리 흡착되거나 상기 반도체 기판(200)의 주변에 표류한다.
이어서, 상기 반도체 기판(200) 상부로 아르곤 가스와 같은 퍼지 가스를 약 0.5 내지 20초 동안 제공한다. 그 결과, 상기 반응 물질의 제2 부분이 제거되고, 상기 반도체 기판(200) 상에 상기 반응 물질의 제1 부분인 하프늄 전구체 분자들이 남는다.
계속해서, 상기 반도체 기판(200) 상부로 O3, O2, H2O, 플라즈마 O2, 리모트 플라즈마 O2 등과 같은 산화제를 약 1 내지 7초 동안 제공한다. 그 결과, 상기 반도체 기판(200) 상에 화학 흡착된 하프늄 전구체 분자들과 화학적으로 반응하여 상기 하프늄 전구체 분자들을 산화시킨다.
그리고, 상기 반도체 기판(200) 상부로 언급한 바와 같이 동일한 방법으로 퍼지 가스를 제공한다. 그 결과, 상기 화학적으로 반응하지 않은 산화제가 제거되고, 상기 반도체 기판(200) 상에는 하프늄 산화물(HfO2)을 포함하는 고체 물질이 형성된다.
계속해서, 언급한 반응 물질 → 퍼지 → 산화제 → 퍼지의 순서로 적어도 1회 반복하여 수행한다. 그 결과, 상기 반도체 기판(200) 상에는 상기 하프늄 산화막이 형성된다.
이어서, 상기 하프늄 산화막 상에 알루미늄 산화막을 형성한다. 상기 알루미 늄 산화막을 형성하는 방법은 반응 물질로서 하프늄 전구체 물질 대신에 TMA(trimethyl aluminum, Al(CH3)3) 등과 같은 알루미늄 전구체를 사용하는 것을 제외하고는 언급한 하프늄 산화막을 형성하는 방법과 동일하다.
이와 같이, 본 실시예에서는 원자층 적층을 수행하여 하프늄 산화막과 알루미늄 산화막이 순차적으로 적층된 이중 박막 구조(double layer structure)의 유전막(236)을 형성한다. 실제로, 상기 하프늄 산화막과 알루미늄 산화막의 유전막(236)을 본 실시예의 SIM 구조의 커패시터에 적용한 결과, 상기 유전막의 등가 산화막 두께가 약 22Å인 것을 확인할 수 있었다. 따라서, 본 실시예에서는 높은 유전율을 가짐에도 불구하고 등가 산화막 두께가 충분하게 낮추어진 유전막(236)을 용이하게 수득할 수 있다.
도 2j를 참조하면, 상기 유전막(236) 상에 다결정의 4족 반도체 물질이 다층 구조(238a, 238b)를 이루는 상부 전극(238)을 형성한다. 언급한 바와 같이, 상기 4족 반도체 물질의 예로서는 실리콘, 게르마늄 등을 들 수 있다. 따라서, 상기 다층 구조는 다양하게 형성할 수 있고, 본 실시예에서는 하부의 실리콘-게르마늄 혼합물과 상부의 실리콘을 포함하는 상부 전극을 형성한다. 특히, 상기 실리콘-게르마늄 혼합물의 경우에는 상기 실리콘 : 상기 게르마늄이 약 1 : 0.0001 내지 10,000의 혼합비를 갖는데, 본 실시예에서는 상기 혼합비를 약 1 : 1로 조절한다. 또한, 상기 상부 전극(238)인 4족 반도체 물질에는 3족 반도체 물질 또는 5족 반도체 물질이 도핑되는데, 본 실시에에서는 포스포러스를 도핑시킨다. 아울러, 상기 상부 전 극(238)은 주로 약 400 내지 500℃의 온도 및 약 0.2 내지 1.0Torr의 압력에서 저압화학기상증착 공정을 수행하는 것이 바람직하다.
이하, 상기 하부의 실리콘-게르마늄 혼합물과 상부의 실리콘을 포함하는 상부 전극(238)을 저압화학기상증착 공정을 수행하여 형성하는 방법에 대하여 설명하기로 한다.
먼저, 상기 상부 전극(238)을 형성하기 위한 공정 조건으로서 온도와 압력을 적절하게 조절한다. 그러므로, 상기 온도는 약 450℃로 조절하고, 상기 압력은 약 0.4Torr로 조절한다.
이어서, 상기 반도체 기판(200) 상부로 실리콘 소스 가스인 SiH4 가스, Si2H6 가스 등과 같은 사일렌계 가스와 게르마늄 소스 가스인 GeH4, GeF4 등을 제공한다. 그 결과, 상기 유전막(236) 상에는 실리콘-게르마늄 혼합물의 제1 박막(238a)이 형성된다. 상기 제1 박막(238a)의 형성에서는 상기 실리콘과 게르마늄이 약 1 : 1의 혼합비를 갖도록 조절하는데, 이는 상기 실리콘 소스 가스와 상기 게르마늄 소스 가스의 유량비를 조절함으로서 달성할 수 있다. 아울러, 상기 제1 박막(238a)을 형성할 때 PH3 가스와 같은 불순물을 제공하여 상기 제1 박막(238a)에 확산시킨다. 그리고, 상기 제1 박막(238a)의 형성에서는 활성화 공정을 수행하지 않고, 상기 제1 박막(238a)을 곧바로 다결정으로 형성한다.
계속해서, 상기 실리콘-게르마늄 혼합물의 제1 박막(238a) 상에 언급한 바와 동일한 실리콘 소스 가스를 제공한다. 그 결과, 상기 제1 박막(238a) 상에는 실리 콘의 제2 박막(238b)이 형성된다. 그리고, 상기 제2 박막(238b)을 형성할 때 온도와 압력은 상기 제1 박막(238a)을 형성할 때와 동일하다. 아울러, 상기 제2 박막(238b)을 형성할 때에도 PH3 가스와 같은 불순물을 제공하여 상기 제2 박막(238b)에 확산시킨다. 마찬가지로, 상기 제2 박막(238b)의 형성에서도 활성화 공정을 수행하지 않고, 상기 제2 박막(238b)을 곧바로 다결정으로 형성한다. 특히, 상기 제1 박막(238a)과 제2 박막(238b)의 상부 전극(238)은 인-시튜로 형성하는 것이 바람직하다.
이에 따라, 상기 유전막(236) 상에는 상기 실리콘-게르마늄 혼합물의 제1 박막(238a)과 상기 실리콘의 제2 박막(238b)을 포함하는 상부 전극(238)이 형성된다. 특히, 상기 다결정의 4족 반도체 물질을 포함하는 다층 구조(238a, 238b)의 상부 전극(238)은 안정적인 구조를 갖기 때문에 누설 전류 측면에서 보다 유리하다.
축적 용량에 대한 평가
도 3은 본 발명의 반도체 커패시터에 대한 축적 용량을 평가한 결과를 나타내는 그래프이다.
도 3을 참조하면, 시료 1 내지 4는 질화 티타늄의 상부 전극-하프늄 산화물과 알루미늄 산화물의 유전막-반구형 표면(HSG)을 갖는 폴리 실리콘의 하부 전극을 포함하는 MIS 구조의 반도체 커패시터들이다. 그리고, 시료 5 및 6은 본 발명의 실리콘-게르마늄 혼합물과 실리콘을 포함하는 다층 구조의 상부 전극-하프늄 산화물 과 알루미늄 산화물의 유전막-질화 티타늄의 하부 전극을 포함하는 SIM 구조의 반도체 커패시터들이다. 또한, 시료 7 내지 12는 질화 티타늄의 상부 전극-하프늄 산화물과 알루미늄 산화물의 유전막-질화 티타늄의 하부 전극을 포함하는 MIM 구조의 반도체 커패시터들이다. 아울러, 시료 13 내지 15는 실리콘-게르마늄 혼합물을 포함하는 단일 구조의 상부 전극-하프늄 산화물과 알루미늄 산화물의 유전막-질화 티타늄의 하부 전극을 포함하는 SIM 구조의 반도체 커패시터들이다. 특히, 상기 시료 13 내지 15 각각은 언급한 대한민국 공개특허 2004-88911호에 개시된 SIM 구조의 반도체 커패시터와 유사하다.
상기 시료 1 내지 15 각각에 대한 축적 용량을 평가한 결과, 상기 시료 7 내지 12가 가장 높은 축적 용량을 갖는 것으로 확인되었다. 이는, 상기 시료 7 내지 12가 MIM 구조의 반도체 커패시터이기 때문이다.
그러나, 본 발명의 SIM 구조의 반도체 커패시터인 시료 5 및 6의 경우에는 상기 시료 7 내지 12에서의 축적 용량에는 미치지 못하지만, 시료 1 내지 4의 MIS 구조의 반도체 커패시터들과 시료 13 내지 15의 SIM 구조의 반도체 커패시터에 비해서는 다소 높은 축적 용량을 갖는 것을 확인할 수 있다.
누설 전류 특성에 대한 평가
도 4는 본 발명의 반도체 커패시터에 대한 누설 전류 특성을 평가한 결과를 나타내는 그래프이다.
도 4를 참조하면, 상기 축적 용량의 평가에 사용한 동일한 시료들을 사용하 여 누설 전류 특성에 대한 평가를 실시하였다. 상기 평가 결과, 본 발명의 SIM 구조의 반도체 커패시터인 시료 5 및 6의 누설 전류 특성이 가장 양호한 것으로 확인되었다.
언급한 바와 같이, 다결정의 4족 반도체 물질을 갖는 다층 구조의 상부 전극-금속 산화물의 유전막-금속을 포함하는 하부 전극으로 이루어지는 SIM 구조의 반도체 커패시터를 제공함으로서 등가 산화막 두께를 충분하게 낮출 수 있고, 우수한 누설 전류 특성을 확보할 수 있다.
그러므로, 본 발명은 전기적 신뢰성이 우수한 반도체 커패시터의 제공이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (20)
- 반도체 기판 상에 형성되는 하부 전극;상기 하부 전극 상에 형성되는 유전막; 및상기 유전막 상에 형성되고, 다결정의 4족 반도체 물질이 다층 구조를 이루는 상부 전극을 포함하는 반도체 커패시터.
- 제1 항에 있어서, 상기 4족 반도체 물질은 실리콘, 게르마늄 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 반도체 커패시터.
- 제2 항에 있어서, 상기 4족 반도체 물질의 다층 구조는 하부의 실리콘과 상부의 실리콘-게르마늄 혼합물, 하부의 게르마늄과 상부의 실리콘-게르마늄 혼합물, 하부의 실리콘-게르마늄 혼합물과 상부의 실리콘 또는 하부의 실리콘-게르마늄 혼합물과 상부의 게르마늄을 포함하는 것을 특징으로 하는 반도체 커패시터.
- 제3 항에 있어서, 상기 실리콘-게르마늄 혼합물은 상기 실리콘 : 상기 게르마늄이 1 : 0.0001 내지 10,000의 혼합비를 갖는 것을 특징으로 하는 반도체 커패시터.
- 제1 항에 있어서, 상기 상부 전극은 400 내지 500℃의 온도에서 형성하는 것 을 특징으로 하는 반도체 커패시터.
- 제1 항에 있어서, 상기 4족 반도체 물질에 3족 반도체 물질 또는 5족 반도체 물질을 더 포함하는 것을 특징으로 하는 반도체 커패시터.
- 반도체 기판 상에 하부 전극을 형성하는 단계;상기 하부 전극 상에 유전막을 형성하는 단계; 및상기 유전막 상에 다결정의 4족 반도체 물질이 다층 구조를 이루는 상부 전극을 형성하는 단계를 포함하는 반도체 커패시터의 제조 방법.
- 제7 항에 있어서, 상기 4족 반도체 물질은 실리콘, 게르마늄 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
- 제8 항에 있어서, 상기 4족 반도체 물질의 다층 구조는 하부의 실리콘과 상부의 실리콘-게르마늄 혼합물, 하부의 게르마늄과 상부의 실리콘-게르마늄 혼합물, 하부의 실리콘-게르마늄 혼합물과 상부의 실리콘 또는 하부의 실리콘-게르마늄 혼합물과 상부의 게르마늄을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
- 제9 항에 있어서, 상기 실리콘-게르마늄 혼합물은 상기 실리콘 : 상기 게르 마늄이 1 : 0.0001 내지 10,000의 혼합비를 갖는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
- 제7 항에 있어서, 상기 상부 전극을 형성하는 단계는 400 내지 500℃의 온도에서 수행하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
- 제7 항에 있어서, 상기 4족 반도체 물질에 3족 반도체 물질 또는 5족 반도체 물질을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
- 반도체 기판 상에 개구부를 갖는 절연막 패턴을 형성하는 단계;상기 개구부의 측벽과 저면 및 상기 절연막 패턴의 표면 상에 금속을 포함하는 물질의 하부 전극용 박막을 연속적으로 형성하는 단계;상기 하부 전극용 박막을 갖는 결과물 상에 희생막을 형성하여 상기 개구부를 충분하게 매립하는 단계;상기 절연막 패턴의 표면이 노출될 때까지 상기 희생막을 부분적으로 제거하는 단계; 및상기 개구부 내에 잔류하는 상기 희생막을 제거하여 상기 반도체 기판 상에 상기 하부 전극용 박막의 금속 물질을 포함하는 실린더 타입의 하부 전극을 형성하는 단계;상기 하부 전극의 표면 상에 금속 산화물로 이루어지는 유전막을 형성하는 단계;상기 유전막 상에 다결정의 4족 반도체 물질을 포함하는 제1 박막을 형성하는 단계; 및상기 제1 박막 상에 상기 다결정의 4족 반도체 물질과 동일한 물질을 일부 포함하는 제2 박막을 형성하여 상기 제1 박막과 제2 박막의 다층 구조를 이루는 상부 전극을 형성하는 단계를 포함하는 반도체 커패시터의 제조 방법.
- 제13 항에 있어서, 상기 하부 전극용 박막의 금속을 포함하는 물질은 티타늄 또는 질화 티타늄을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
- 제13 항에 있어서, 상기 희생막은 산화물 또는 포토레지스트를 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
- 제13 항에 있어서, 상기 유전막의 금속 산화물은 하프늄 산화물, 알루미늄 산화물 또는 이들의 혼합물을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
- 제13 항에 있어서, 상기 제1 박막의 4족 반도체 물질이 실리콘 또는 게르마늄을 포함할 때, 상기 제2 박막은 1 : 0.0001 내지 10,000의 혼합비를 갖는 실리콘 -게르마늄 혼합물을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
- 제13 항에 있어서, 상기 제1 박막의 4족 반도체 물질이 1 : 0.0001 내지 10,000의 혼합비를 갖는 실리콘-게르마늄 혼합물을 포함할 때, 상기 제2 박막은 실리콘 또는 게르마늄을 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
- 제13 항에 있어서, 상기 제1 박막과 상기 제2 박막을 형성하는 단계 각각은 400 내지 500℃의 온도에서 수행하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
- 제13 항에 있어서, 상기 제1 박막에 3족 반도체 물질 또는 5족 반도체 물질을 도핑하는 단계; 및상기 제2 박막에 3족 반도체 물질 또는 5족 반도체 물질을 도핑하는 단계를 더 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20050530 |
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| PA0201 | Request for examination | ||
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| PE0701 | Decision of registration |
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| GRNT | Written decision to grant | ||
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Comment text: Registration of Establishment Patent event date: 20061009 Patent event code: PR07011E01D |
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Payment date: 20061010 End annual number: 3 Start annual number: 1 |
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| PG1601 | Publication of registration | ||
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| PC1903 | Unpaid annual fee |