KR20060037970A - 반도체 장치의 커패시터 형성 방법 - Google Patents

반도체 장치의 커패시터 형성 방법 Download PDF

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Abstract

반도체 장치의 커패시터 형성 방법에 있어서, 기판 상에 하부 전극을 형성한 후, 유전막의 표면 모폴로지를 개선하기 위한 시드막을 상기 하부 전극 상에 형성한다. 그리고, 상기 시드막 상에 지르코늄 산화물을 포함하는 유전막을 형성한 후, 상기 유전막 상에 상부 전극을 형성한다. 따라서, 높은 유전율을 가지고, 등가 산화막 두께가 충분하게 낮으면서도 양호한 표면 모폴로지를 갖는 유전막의 형성이 가능하다. 그러므로, 상기 반도체 장치의 안정성과 신뢰성을 동시에 확보할 수 있다.

Description

반도체 장치의 커패시터 형성 방법{METHOD OF MANUFACTURING A CAPACITOR OF SEMICONDUCTOR DEVICE}
도 1은 종래의 방법에 따라 제조한 지르코늄 산화물을 포함하는 박막의 표면을 주사 전자 현미경으로 촬영한 사진이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형성 방법을 나타내는 단면도들이다.
본 발명은 반도체 장치의 커패시터 형성 방법에 관한 것으로서, 보다 상세하게는 원자층 적층을 수행하여 형성하는 지르코늄 산화물을 포함하는 박막을 유전막으로 적용하기 위한 반도체 장치의 커패시터 형성 방법에 관한 것이다.
최근, 반도체 장치가 고집적화됨에 따라 각각의 메모리 셀이 차지하는 면적이 점차 축소되고 있다. 상기 메모리 셀이 차지하는 면적이 축소됨에 따라 반도체 장치를 구성하는 각 셀에 포함되는 커패시터를 형성하기 위한 수평 면적 또한 축소되고 있다.
그리고, 상기 커패시터가 형성되는 수평 면적의 축소로 인해 셀 커패시턴스 도 함께 감소되고 있다. 상기 셀 커패시턴스가 감소되면 메모리 셀의 데이터 독출 능력(readability)이 열화되고, 소프트 에러(soft error) 발생율이 증가되며, 상기 반도체 장치가 저전압에서 만족스런 동작하는 것이 어렵게 된다. 따라서, 상기 셀이 차지하는 수평 면적에 영향을 미치지 않으면서 셀 커패시턴스를 증가시키기 위한 여러 가지 기술들이 개발되고 있다.
상기 셀 커패시턴스를 증가시키기 위한 방법으로서 최근 고유전율(high-k dielectric)을 갖는 물질을 사용하여 커패시터의 유전막을 형성하는 방법이 개발되고 있다. 특히, 상기 높은 유전율을 갖는 물질의 예로서는 Ta2O5, Y2O3 , HfO2, ZrO2, Nb2O5, BaTiO3, SrTiO3 등을 들 수 있다. 그리고, 주로 사용하고 있는 고유전율을 갖는 물질로서는 HfO2를 들 수 있다.
상기 HfO2로 이루어지는 박막을 형성하는 방법의 예들은 미합중국 특허 6,348,386호(issued to Gilmer), 미합중국 특허 6,420,279호(issued to Ono et al.) 등에 개시되어 있다.
그러나, 상기 HfO2로 이루어지는 박막의 경우, 상기 박막을 형성할 때 약 300℃의 온도에서부터 결정화가 시작되고, 그 결과 누설 전류가 급격하게 증가하는 상황이 빈번하게 발생한다. 따라서, 상기 HfO2로 이루어지는 박막을 유전막으로 적용하기에는 다소 한계가 있다.
이에 따라, 최근에는 상기 HfO2로 이루어지는 유전막 대신에 결정화 온도가 높고, 등가 산화막 두께(equivalent oxide thickness)를 충분하게 낮출 수 있는 ZrO2로 이루어지는 박막을 유전막으로 적용하고 있다.
상기 ZrO2로 이루어지는 박막을 형성하는 방법에 대한 예들은 미합중국 특허출원 공개공보 2004/033698호, 미합중국 특허출원 공개공보 2002/190294호 등에 개시되어 있다.
그러나, 상기 하부 전극 상에 ZrO2로 이루어지는 박막을 원자층 적층으로 형성할 경우에는, 도 1에 도시된 바와 같이, 표면 모폴로지(morphology)가 양호하지 못한 상황이 빈번하게 발생한다. 특히, 높은 단차를 갖는 실린더 타입의 하부 전극 상에 유전막으로서 상기 ZrO2로 이루어지는 박막을 원자층 적층으로 형성할 경우에는 상기 모폴로지가 더욱 악화되는 상황이 발생한다. 만약, 상기 모폴로지가 양호하지 못한 ZrO2로 이루어지는 박막을 유전막으로 형성할 경우에는 전장(electric field)이 집중되는 상황이 발생하고, 그 결과 누설 전류 등이 급격하게 높아져 커패시터의 전기적 신뢰성을 저하시킨다.
이와 같이, 상기 ZrO2로 이루어지는 박막은 결정화 온도가 높고, 등가 산화막 두께를 충분하게 낮출 수 있는 장점을 가짐에도 불구하고, 상기 모폴로지가 양호하지 못하기 때문에 상기 ZrO2로 이루어지는 박막을 커패시터의 유전막으로 사용하기에는 한계가 있다.
본 발명의 목적은 모폴로지 특성이 양호한 ZrO2로 이루어지는 박막을 유전막으로 적용하기 위한 반도체 장치의 커패시터 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 반도체 장치의 커패시터 형성 방법은 기판 상에 하부 전극을 형성한 후, 유전막의 표면 모폴로지를 개선하기 위한 시드막을 상기 하부 전극 상에 형성한다. 그리고, 상기 시드막 상에 지르코늄 산화물을 포함하는 유전막을 형성한 후, 상기 유전막 상에 상부 전극을 형성한다.
본 발명의 바람직한 실시예에 따르면, 원자층 적층을 수행하여 ZrO2로 이루어지는 박막을 상기 시드막 상에 형성할 경우 상기 박막의 표면 모폴로지를 충분하게 개선할 수 있다. 따라서, 높은 유전율을 가지고, 등가 산화막 두께가 충분하게 낮으면서도 양호한 표면 모폴로지를 갖는 유전막의 형성이 가능하다. 그러므로, 상기 박막을 반도체 장치의 커패시터에서 유전막으로 적용할 경우, 상기 반도체 장치의 안정성과 신뢰성을 동시에 확보할 수 있다.
실시예
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 반도체 장치의 커패시터 형 성 방법을 나타내는 단면도들이다.
도 2a를 참조하면, 일반적인 소자 분리 공정을 수행하여 반도체 기판(100)을 액티브 영역과 필드 영역(102)으로 분리한다. 이어서, 상기 기판(100) 상에 게이트 절연막(104), 게이트 패턴(110) 및 소스/드레인(116a, 116b)을 포함하는 트랜지스터를 형성한다. 상기 게이트 패턴(110)은 주로 폴리 실리콘막 패턴(106)과 금속 실리사이드막 패턴(108)을 포함한다. 그리고, 상기 게이트 패턴(110)의 상부에 주로 산화 실리콘을 포함하는 캡핑 절연막(112)을 형성하고, 상기 게이트 패턴(110)의 측면에 주로 질화 실리콘을 포함하는 측벽 스페이서(side wall spacer, 114)를 형성한다.
도 2b를 참조하면, 상기 트랜지스터가 형성된 기판(100) 상에 주로 산화물을 포함하는 절연 물질로 이루어지는 제1 절연막을 형성한다. 그리고, 사진 식각 공정을 수행하여 상기 제1 절연막을 패터닝한다. 그 결과, 상기 제1 절연막은 상기 소스(116a) 표면을 노출시키는 제1 콘택홀(120)을 갖는 제1 절연막 패턴(118)으로 형성된다. 이어서, 상기 제1 콘택홀(120)을 갖는 제1 절연막 패턴(118) 상에 폴리 실리콘으로 이루어지는 제1 도전막을 형성한다. 이때, 상기 제1 콘택홀(120)에는 상기 제1 도전막이 충분하게 매립된다. 그리고, 상기 제1 절연막 패턴(118)의 표면이 노출될 때까지 평탄화 공정을 수행한다. 그 결과, 상기 제1 콘택홀(120) 내부에 상기 제1 도전막으로 이루어지는 콘택 플러그(122)가 형성된다. 이때, 상기 평탄화 공정은 주로 전면 식각 또는 화학기계적 연마를 수행한다.
도 2c를 참조하면, 상기 콘택 플러그(122)와 제1 절연막 패턴(118) 상에 식 각 방지막(123)을 형성한다. 상기 식각 방지막(123)은 주로 실리콘 질화물 또는 실리콘 산질화물 등과 같이 상기 제1 절연막 패턴(118)에 비해 높은 식각비를 갖는 물질로 이루어지는 것이 바람직하다. 이어서, 상기 식각 방지막(123) 상에 주로 산화물로 이루어진 제2 절연막을 형성한 후, 사진 식각 공정을 수행하여 상기 제2 절연막을 패터닝한다. 그 결과, 상기 제2 절연막은 상기 콘택 플러그(122)의 표면을 노출시키는 제2 콘택홀(126)을 갖는 제2 절연막 패턴(124)으로 형성한다. 특히, 상기 제2 절연막 패턴(124)의 형성에서는 상기 식각 방지막(123)이 노출될 때까지 상기 제2 절연막을 식각하고, 그 다음에 상기 식각 방지막(123)을 식각한다. 또한, 상기 제2 콘택홀(126)의 경우에는 주로 수직 방향으로 기울기를 가지면서 형성되는데, 상기 제2 콘택홀(126)의 저면이 갖는 폭이 입구가 갖는 폭보다 좁다. 그 이유는 상기 제2 절연막의 패터닝 중에 상기 입구 부위에 비해 상기 저면 부위의 식각율이 다소 감소되기 때문이다.
이어서, 상기 제2 절연막 패턴(124)의 표면, 상기 제2 콘택홀(126)의 측면과 저면에 제2 도전막(127)을 연속적으로 형성한다. 상기 제2 도전막(127)은 커패시터의 하부 전극으로서, TiN, Ru, TaN, WN 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 만약, 상기 제2 도전막(127)으로서 폴리 실리콘을 사용할 경우에는 후속되는 유전막을 형성할 때 상기 유전막으로 상기 폴리 실리콘에 함유되어 있는 Si 성분이 침투하여 상기 유전막을 열화시키기 때문에 바람직하지 않다. 그리고, 본 실시예에서는 화학기상증착 또는 원자층 적층을 수행하여 상기 제2 도전막 (127)을 형성하는 것이 바람직하다.
도 2d를 참조하면, 상기 제2 도전막(127)을 갖는 결과물 상에 희생막(도시되지 않음)을 형성한 후, 상기 제2 절연막 패턴의 표면이 노출될 때까지 상기 희생막을 제거한다. 이어서, 상기 제2 절연막 패턴(124)의 표면 상에 형성된 제2 도전막(127)을 제거한다. 그 결과, 상기 제2 도전막(127)은 상기 제2 콘택홀(126)의 측면과 저면에 남겨진다. 이어서, 상기 제2 콘택홀(126) 내에 잔류하는 희생막을 완전히 제거하여 상기 제2 콘택홀(126)의 측면과 저면을 따라 형성된 제2 도전막(127)을 셀 단위로 분리시킨다. 따라서, 각각의 셀 영역에는 커패시터의 하부전극(128)이 형성된다. 특히, 상기 하부 전극(128)은 입구의 폭이 저면의 폭에 비해 넓은 원기둥 모양을 갖고, 그 높이는 약 10,000 내지 17,000Å을 갖는다. 즉, 상기 하부 전극(128)은 큰 단차를 갖는 실린더 타입으로 형성되는 것이다.
이어서, 상기 하부 전극의 표면 상에 시드막(129)을 형성한다. 상기 시드막(129)은 후속 공정에 형성할 유전막의 표면 모폴로지를 개선하기 위하여 형성한다. 그러므로, 상기 시드막(129)의 경우에도 상기 유전막과 동일한 전기적 성질을 갖는 것이 바람직하다. 따라서, 본 실시예에서는 상기 시드막(129)으로서 주로 산화 알루미늄막을 선택한다. 특히, 상기 산화 알루미늄막은 알루미늄을 포함하는 금속 전구체 및 산화제를 사용한 원자층 수행하여 형성하는 것이 바람직하다. 여기서, 상기 알루미늄을 포함하는 금속 전구체로서는 TMA(trimethylaluminum, Al(CH3)3)를 사용하는 것이 바람직하고, 상기 산화제로서는 O2, H2O 등을 사용하는 것이 바람직하 다. 이때, 상기 산화제의 경우에는 O2, H2O를 단독으로 사용하는 바람직하지만, 경우에 따라서는 O2, H2O를 혼합하여 사용할 수도 있다. 또한, 상기 시드막(129)은 약 1 내지 100Å의 두께를 갖도록 형성하는 것이 바람직하다.
상기 시드막으로 적용하기 위한 알루미늄 산화막을 원자층 적층으로 수행하는 방법을 구체적으로 설명한다.
먼저, 상기 하부 전극(128)을 갖는 기판(100)을 챔버 내에 위치시킨다. 이때, 상기 챔버 내부의 온도는 약 300℃로 조정하고, 압력은 약 1Torr로 조정한다. 특히, 상기 챔버 내부의 온도가 너무 낮을 경우에는 반응 물질들의 반응성이 양호하지 못하여 증착 속도가 저하되기 때문에 바람직하지 않고, 너무 높을 경우에는 원자층 적층의 특성보다는 화학기상증착의 특성을 나타내기 때문에 바람직하지 않다. 이어서, 상기 챔버 내에 위치시킨 상기 기판(100)의 하부 전극(128) 상부로 상기 TMA를 약 1초 동안 도입한다. 이에 따라, 상기 TMA의 제1 부분은 상기 하부 전극(128) 상에 화학 흡착된다. 그리고, 상기 TMA의 제1 부분을 제외한 제2 부분은 상기 하부 전극(128) 상에 화학 흡착된 제1 부분에 물리 흡착되거나 상기 챔버 내부에 표류한다. 계속해서, 상기 챔버 내부로 퍼지 가스로서 아르곤 가스를 약 10초 동안 도입한다. 이에 따라, 상기 챔버 내에 표류하거나 상기 TMA의 물리 흡착된 제2 부분은 제거된다. 그 결과, 상기 하부 전극(128) 상에는 상기 TMA의 화학 흡착된 제1 부분으로서 전구체 분자들이 남는다. 그리고, 상기 챔버 내부로 산화제를 약 5초 동안 도입한다. 본 실시예에서는 상기 산화제로서 O3를 사용한다. 이에 따라, 상 기 하부 전극(128) 상에 화학 흡착된 TMA의 제1 부분인 전구체 분자들과 화학적으로 반응하여 상기 전구체 분자들을 산화시킨다. 계속해서, 상기 챔버 내부로 상기 아르곤 가스를 약 10초 동안 도입한다. 이에 따라, 상기 챔버 내에 표류하거나 상기 화학적으로 반응하지 않은 산화제를 제거한다.
그리고, 상기 TMA → 상기 퍼지 가스 → 상기 산화제 → 상기 퍼지 가스의 도입을 원하는 두께를 얻을 때까지 반복적으로 수행한다. 이에 따라, 상기 하부 전극(128) 상에는 시드막(129)으로서 산화 알루미늄막이 형성된다.
도 2e를 참조하면, 상기 시드막(129)의 표면 상에 유전막(130)을 형성한다. 본 실시예에서는 상기 유전막(130)으로서 높은 유전율을 가지고, 등가 산화막 두께가 충분하게 낮은 산화 지르코늄막을 선택한다. 상기 산화 지르코늄막은 지르코늄을 포함하는 금속 전구체와 산화제를 사용하는 원자층 적층을 수행하여 형성하는 것이 바람직하다. 여기서, 상기 지르코늄을 포함하는 금속 전구체로서는 ZrCl4, Zr(n-OC4H9)4, TEMAZ(tetrakis methylethylamino zirconium, Zr[N(CH3)(C2H5)]4) 등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 그리고, 상기 산화제로서는 O2, H2O 등을 사용하는 것이 바람직하다. 이때, 상기 산화제의 경우에는 O2, H2O를 단독으로 사용하는 바람직하지만, 경우에 따라서는 O2, H2O를 혼합하여 사용할 수도 있다. 그리고, 상기 유전막(130)은 약 5 내지 500Å의 두께를 갖도록 형성하는 것이 바람직하다.
상기 유전막(130)으로 적용하기 위한 산화 지르코늄막을 원자층 적층으로 수행하는 방법을 구체적으로 설명한다.
먼저, 상기 시드막(129)을 갖는 기판(100)을 챔버 내에 위치시킨다. 이때, 상기 챔버 내부의 온도는 약 250℃로 조정하고, 압력은 약 0.2Torr로 조정한다. 특히, 상기 챔버 내부의 온도가 너무 낮을 경우에는 반응 물질들의 반응성이 양호하지 못하여 증착 속도가 저하되기 때문에 바람직하지 않고, 너무 높을 경우에는 원자층 적층의 특성보다는 화학기상증착의 특성을 나타내기 때문에 바람직하지 않다. 이어서, 상기 챔버 내에 위치시킨 상기 기판(100)의 시드막(129) 상부로 상기 TEMAZ를 약 1초 동안 도입한다. 이에 따라, 상기 TEMAZ의 제1 부분은 상기 시드막(129) 상에 화학 흡착된다. 그리고, 상기 TEMAZ의 제1 부분을 제외한 제2 부분은 상기 시드막(129) 상에 화학 흡착된 제1 부분에 물리 흡착되거나 상기 챔버 내부에 표류한다. 계속해서, 상기 챔버 내부로 퍼지 가스로서 아르곤 가스를 약 10초 동안 도입한다. 이에 따라, 상기 챔버 내에 표류하거나 상기 TEMAZ의 물리 흡착된 제2 부분은 제거된다. 그 결과, 상기 시드막(129) 상에는 상기 TEMAZ의 화학 흡착된 제1 부분으로서 전구체 분자들이 남는다. 그리고, 상기 챔버 내부로 산화제를 약 5초 동안 도입한다. 본 실시예에서는 상기 산화제로서 O3를 사용한다. 이에 따라, 상기 시드막(129) 상에 화학 흡착된 TEMAZ의 제1 부분인 전구체 분자들과 화학적으로 반응하여 상기 전구체 분자들을 산화시킨다. 계속해서, 상기 챔버 내부로 상기 아르곤 가스를 약 10초 동안 도입한다. 이에 따라, 상기 챔버 내에 표류하거나 상기 화 학적으로 반응하지 않은 산화제를 제거한다.
그리고, 상기 TEMAZ → 상기 퍼지 가스 → 상기 산화제 → 상기 퍼지 가스의 도입을 원하는 두께를 얻을 때까지 반복적으로 수행한다. 이에 따라, 상기 시드막(129) 상에는 유전막(130)으로서 산화 지르코늄막이 형성된다.
특히, 상기 유전막(130)인 산화 지르코늄막의 형성을 상기 시드막(129)인 산화 알루미늄막의 형성과 인-시튜로 수행할 수 있다. 즉, 상기 산화 지르코늄막을 형성하기 위한 원자층 적층을 수행한 후, 상기 산화 알루미늄막을 형성하기 위한 원자층 적층을 동일 챔버 내에서 연속적으로 수행하는 것이다.
본 실시예에서는 상기 유전막(130)인 산화 지르코늄막을 시드막(129) 상에 형성하기 때문에 상기 산화 지르코늄막의 표면 모폴로지를 충분하게 개선시킬 수 있다. 특히, 상기 하부 전극(128)이 실린더 타입인 경우에는 보다 효과적이다.
상기 산화 알루미늄막 상에 산화 지르코늄막을 형성하는 방법에 대한 예들은 미합중국 특허출원 공개공보 2002/0153579호, 미합중국 특허출원 공개공보 2002/011525호 등에 개시되어 있다.
상기 미합중국 특허출원 공개공보 2002/0153579호에는 고유전율을 갖는 게이트 절연막으로서 산화 알루미늄막으로 그 용도를 규정하고 있고, 특히 상기 산화 알루미늄막, 산화 지르코늄막, 실리콘막이 순차적으로 적층되는 게이트 절연막에 대하여 개시하고 있다. 또한, 상기 미합중국 특허출원 공개공보 2002/011525호에는 고유전율을 갖는 게이트 절연막으로서 산화 알루미늄막을 그 용도를 규정하고 있고, 특히 상기 산화 알루미늄막, 고유전율을 갖는 박막, 산화 알루미늄막이 순차적 으로 적층되는 게이트 절연막에 대하여 개시하고 있다.
그러나, 본 발명에서는 적층 구조를 산화 알루미늄막과 산화 지르코늄막으로 한정하고, 특히 상기 산화 알루미늄막을 산화 지르코늄막의 표면 모폴로지를 개선하기 위한 시드막으로 한정하고 있다. 특히, 본 발명에서는 상기 실린더 타입의 하부 전극 상에 형성되는 산화 지르코늄막의 경우 표면 모폴로지가 아주 열악하기 때문에 상기 시드막을 더 형성하여 상기 표면 모폴리지를 개선하기 위한 것으로 한정하고 있다.
도 2f를 참조하면, 상기 유전막(130)을 형성한 후에 상기 유전막(130)을 열처리하여 상기 유전막(130) 상에 형성되거나 상기 유전막(130) 내에 혼합되어 있는 오염물들을 제거하고 산소 결함들을 회복한다. 상기 열처리 공정은 주로 자외선 오존(UV-O3) 처리, 플라즈마 처리 등을 수행한다.
그리고, 상기 유전막(130)의 표면 상에 상부 전극(132)을 형성한다. 상기 상부 전극(132)은 폴리 실리콘, TiN, Ru, TaN, WN 등과 같은 물질을 사용하여 형성한다. 상기 물질은 단독으로 사용하는 것이 바람직하지만, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다. 또한, 상기 상부 전극(132)은 화학기상증착 또는 원자층 적층을 수행하여 형성하는 것이 바람직하다.
이에 따라, 상기 기판(100) 상에는 상기 하부 전극(128), 유전막(130) 및 상부 전극(132)으로 이루어지는 커패시터(C)가 형성되고, 상기 하부 전극(128)과 유전막(130) 사이에 시드막(129)이 더 형성된다.
이와 같이, 본 실시예에서는 상기 시드막을 형성함으로서 산화 지르코늄막의 표면 모폴로지를 충분하게 개선시킬 수 있다.
본 발명에 따르면, 상기 산화 지르코늄막의 표면 모폴로지를 충분하게 개선함으로서 상기 산화 지르코늄막을 커패시터의 유전막으로 적극적으로 적용할 수 있다. 따라서, 결정화 온도가 높고, 등가 산화막 두께를 충분하게 낮출 수 있는 커패시터의 유전막의 획득이 가능하다.
그러므로, 본 발명의 방법으로 커패시터를 형성할 경우 상기 커패시터는 특히 우수한 전기적 신뢰성을 갖는다.
상술한 바와 같이, 본 발명의 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 기판 상에 하부 전극을 형성하는 단계;
    유전막의 표면 모폴로지(morphology)를 개선하기 위한 시드막을 상기 하부 전극 상에 형성하는 단계;
    상기 시드막 상에 지르코늄 산화물을 포함하는 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 커패시터 형성 방법.
  2. 제1 항에 있어서, 상기 하부 전극은 TiN, Ru, TaN 및 WN으로 구성되는 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  3. 제1 항에 있어서, 상기 하부 전극은 원자층 적층 또는 화학기상증착을 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  4. 제1 항에 있어서, 상기 하부 전극은 단차를 갖는 실린더 타입인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  5. 제1 항에 있어서, 상기 시드막은 산화 알루미늄막인 것을 특징으로 하는 반 도체 장치의 커패시터 형성 방법.
  6. 제5 항에 있어서, 상기 산화 알루미늄막은 알루미늄을 포함하는 금속 전구체 및 산화제를 사용한 원자층 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  7. 제6 항에 있어서, 상기 알루미늄을 포함하는 금속 전구체는 TMA(trimethylaluminum, Al(CH3)3)이고, 상기 산화제는 O2, H2O 또는 이들의 혼합물인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  8. 제1 항에 있어서, 상기 시드막은 1 내지 100Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  9. 제1 항에 있어서, 상기 지르코늄 산화물을 포함하는 유전막은 지르코늄을 포함하는 금속 전구체 및 산화제를 사용한 원자층 적층을 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  10. 제9 항에 있어서, 상기 지르코늄을 포함하는 금속 전구체는 TEMAZ(tetrakis methylethylamino zirconium, Zr[N(CH3)(C2H5)]4), ZrCl4 및 Zr(n-OC4H9)4로 구성되는 그룹으로부터 선택되는 어느 하나이고, 상기 산화제는 O2, H2O 또는 이들의 혼합물인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  11. 제1 항에 있어서, 상기 유전막은 5 내지 500Å의 두께를 갖는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  12. 제1 항에 있어서, 상기 상부 전극은 폴리 실리콘, TiN, Ru, TaN 및 WN으로 구성되는 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  13. 제1 항에 있어서, 상기 상부 전극은 원자층 적층 또는 화학기상증착을 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
  14. 제1 항에 있어서, 상기 시드막의 형성과 상기 유전막의 형성은 인-시튜로 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 형성 방법.
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