KR100728959B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

반도체 소자의 캐패시터 형성방법 Download PDF

Info

Publication number
KR100728959B1
KR100728959B1 KR1020050075790A KR20050075790A KR100728959B1 KR 100728959 B1 KR100728959 B1 KR 100728959B1 KR 1020050075790 A KR1020050075790 A KR 1020050075790A KR 20050075790 A KR20050075790 A KR 20050075790A KR 100728959 B1 KR100728959 B1 KR 100728959B1
Authority
KR
South Korea
Prior art keywords
film
forming
layer
etching
mold insulating
Prior art date
Application number
KR1020050075790A
Other languages
English (en)
Other versions
KR20070021497A (ko
Inventor
이기정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050075790A priority Critical patent/KR100728959B1/ko
Priority to US11/254,261 priority patent/US7273781B2/en
Publication of KR20070021497A publication Critical patent/KR20070021497A/ko
Application granted granted Critical
Publication of KR100728959B1 publication Critical patent/KR100728959B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명의 방법은, 콘택플러그를 구비한 층간절연막 상에 식각베리어막과 몰드절연막을 차례로 형성하는 단계; 상기 몰드절연막과 식각베리어막을 식각하여 콘택플러그를 노출시킴과 아울러 스토리지전극이 형성될 영역을 한정하는 홀을 형성하는 단계; 상기 콘택플러그가 노출되게 홀의 측면 상에 몰드절연막 보다 느린 습식식각 속도를 갖는 물질로 이루어진 제1차단막을 형성하는 단계; 상기 제1차단막이 형성된 기판 결과물 상에 스토리지전극용 금속막과 상기 제1차단막과 동일 물질로 이루어진 제2차단막을 차례로 형성하는 단계; 상기 몰드절연막 상부에 형성된 제2차단막 및 금속막 부분을 제거하는 단계; 상기 몰드절연막을 습식식각으로 제거하여 원통형의 스토리지전극을 형성하는 단계; 상기 원통형의 스토리지전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트전극을 형성하는 단계;를 포함하며, 상기 몰드절연막의 습식식각시, 상기 제2차단막은 전부 제거되고, 상기 제1차단막은 식각베리어막과 스토리지전극 사이에 일부가 잔류되는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1은 종래의 문제점을 설명하기 위한 도면.
도 2는 종래의 습식 케미컬 침투에 의한 폴리플러그 및 층간절연막의 손상이 발생된 상태를 보여주는 TEM 사진.
도 3a 내지 도 3g는 본 발명에 따른 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
30 : 반도체기판 31 : 층간절연막
32 : 콘택홀 33 : 콘택플러그
34 : 식각베리어막 35 : 몰드절연막
36 : 홀 37 : 제1차단막
38 : 확산베리어막 39 : 제1금속막
39a,39b : 스토리지전극 40 : 제2차단막
41 : 유전막 42 : 플레이트전극
50 : 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 스토리지전극 물질로서 TiN막 또는 Ru막을 적용함에 있어서의 식각액 침투로 인한 스토리지전극 아래의 콘택플러그 손상 및 층간절연막의 파손 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근들어 반도체 공정 기술의 급속한 발전으로 인해 메모리 제품의 고집적화가 가속화되고 있으며, 이에 따라, 단위 셀의 면적이 크게 감소하고 있고, 동작전압의 저전압화가 이루어지고 있다. 그런데, 메모리 소자의 동작에 필요한 충전용량은 셀 면적의 감소에도 불구하고, 소프트 에러(soft erroer)의 발생과 리프레쉬 시간(refresh time)의 단축을 방지하기 위해 25fF/셀 이상의 충분한 용량이 지속적으로 요구되고 있다.
이와 같은 상황하에서 유전막으로서 Al2O3를 채용한 SIS(Silicon-Insulator-Silicon) 형태의 캐패시터가 512M 이상의 차세대 디램(DRAM) 제품에서 요구하는 충전용량을 확보하는데 그 한계를 보이고 있다. 이에, TiN 전극과 HfO2/Al2O3 유전막을 채용한 MIS(Metal-Insulator-Silicon) 형태의 캐패시터 개발이 활발하게 진행되고 있다.
한편, 이와 같은 MIS 형태의 캐패시터는 기대할 수 있는 등가산화막 두께(Tox; Equivalent Oxide Thickness)의 한계가 12Å 정도이기 때문에 70㎚급 이하의 금속배선 공정이 적용되는 디램 제품군에서는 오목(concave) 형태의 스토리지전극 구조로도 스토리지전극의 유효면적을 0.85㎛＾2/셀 이상으로 충분히 확보할 수 없으며, 그래서, 25fF/셀 이상의 셀 충전용량을 얻을 수 없다.
따라서, 70㎚급 이하의 미세 금속배선 공정이 채용되는 디램 제품에서는 스토리지전극의 유효면적 증대를 통한 25fF/셀 이상의 셀 충전용량을 얻기 위해 스토리지전극을 오목 형태에서 원통(cylinder) 형태로 전환하는 것이 기본적으로 필요하다. 아울러, 상기 디램 제품에서의 보다 큰 충전용량을 얻기 위해서는 현재 채용중인 HfO2/Al2O3 또는 HfO2/Al2O3/HfO2 보다 유전율이 더 큰 대체 유전막을 채용한 원통형 TIT(TiN-Insulator-TiN) 또는 RiT(Ru-Insulator-TiN)의 캐패시터가 요구된다.
그런데, 종래 기술에 따라 스토리지전극 물질로 TiN막 또는 Ru막을 적용하여 원통형 구조를 형성하는 경우에는 다음과 같은 문제가 있다.
일반적으로 원통형 캐패시터를 형성함에 있어서는 원통형 스토리지전극을 형성한 후에 몰드절연막(mold insulating layer)을 제거할 목적으로 희석된 HF 용액 또는 BOE(NH4F+HF) 용액과 같은 습식 케미컬(wet chemical)을 이용한 습식식각 공정을 진행하게 된다.
그런데, 스토리지전극 물질로서 TiN막 또는 Ru막을 적용한 경우, 도 1에 도시된 바와 같이, 습식식각 과정에서 습식 케미컬이 스토리지전극(15)을 관통하는 경로(path A) 및 스토리지전극(15)과 실리콘질화막으로 이루어진 식각베리어막(14)의 경계면을 따라 흘러들어가는 경로(path B)를 통해 침투함으로써, 상기 스토리지전극(15) 아래의 폴리실리콘 콘택플러그(12)와 층간절연막(11)이 소실되는 결함이 발생된다. 도면부호 13은 TiSi2의 확산베리어막을 나타낸다.
도 2는 몰드절연막 제거를 위한 습식식각 공정에서 습식 케미컬이 침투하여 TiSi2의 확산베리어막을 포함한 폴리실리콘의 콘택플러그와 층간절연막의 손상이 발생된 상태를 보여주는 TEM 사진이다.
특별히, 상기한 바와 같은 결함은 디램 동작이 안 되는 전기적 불량으로 이어질 뿐만 아니라, 웨이퍼 전면에 걸쳐 다발하기 때문에 수율 저하의 요인이 되는 바, 반드시 해결되어야 할 과제이다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 스토리지전극 물질로서 TiN막 또는 Ru막을 적용함에 있어서의 습식 케미컬 침투로 인한 콘택플러그 손상 및 층간절연막의 파손 발생을 방지할 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.
또한, 본 발명은 습식 케미컬 침투로 인한 콘택플러그 손상 및 층간절연막의 파손 발생을 방지함으로써 소자의 신뢰성 및 제조수율을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 콘택플러그를 구비한 층간절연막 상에 식각베리어막과 몰드절연막을 차례로 형성하는 단계; 상기 몰드절연막과 식각베리어막을 식각하여 콘택플러그를 노출시킴과 아울러 스토리지전극이 형성될 영역을 한정하는 홀을 형성하는 단계; 상기 콘택플러그가 노출되게 홀의 측면 상에 몰드절연막 보다 느린 습식식각 속도를 갖는 물질로 이루어진 제1차단막을 형성하는 단계; 상기 제1차단막이 형성된 기판 결과물 상에 스토리지전극용 금속막과 상기 제1차단막과 동일 물질로 이루어진 제2차단막을 차례로 형성하는 단계; 상기 몰드절연막 상부에 형성된 제2차단막 및 금속막 부분을 제거하는 단계; 상기 몰드절연막을 습식식각으로 제거하여 원통형의 스토리지전극을 형성하는 단계; 상기 원통형의 스토리지전극 상에 유전막을 형성하는 단계; 및 상기 유전막 상에 플레이트전극을 형성하는 단계;를 포함하며, 상기 몰드절연막의 습식식각시, 상기 제2차단막은 전부 제거되고, 상기 제1차단막은 식각베리어막과 스토리지전극 사이에 일부가 잔류되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법을 제공한다.
여기서, 상기 식각베리어막은 실리콘질화막으로 형성한다.
상기 몰드절연막은 TEOS, PSG, BPSG 및 USG로 구성된 그룹으로부터 선택되는 어느 하나의 산화막, 또는, 이들의 적층막으로 형성한다.
상기 몰드절연막과 식각베리어막의 식각은, 상기 식각베리어막을 식각정지층으로 이용해서 몰드절연막의 식각을 진행한 후, 과도식각 타겟을 10∼100%로 설정하여 식각베리어막의 식각을 진행한다.
상기 제1 및 제2차단막은 Al2O3, HfO2, TiO2, Ta2O5, ZrO2 및 La2O3로 구성된 그룹으로부터 선택되는 어느 하나의 유전막으로 형성하며, 상기 제1차단막은 10∼100Å 두께로 형성하고, 상기 제2차단막은 10∼200Å 두께로 형성한다.
상기 제1차단막을 형성하는 단계 후, 그리고, 상기 금속막과 제2차단막을 형성하는 단계 전, 상기 노출된 콘택플러그의 표면에 금속실리사이드를 형성하는 단계를 더 포함하며, 상기 금속 실리사이드는 TiSi2이다.
상기 몰드절연막의 습식식각은 HF 또는 BOE 용액을 사용하여 수행하며, 상기 제2차단막은 몰드절연막의 습식식각시 전부 제거되고, 상기 제1차단막은 몰드절연막의 습식식각시 식각베리어막과 스토리지전극 사이에 일부가 잔류된다.
상기 유전막은 HfO2막과 상기 HfO2막 상에 배치되는 TiO2, Ta2O5, ZrO2 및 La2O3으로 구성된 그룹으로부터 선택되는 어느 하나의 MxOy막의 적층막으로 형성하며, 상기 HfO2막은 10∼50Å 두께로 형성하고, 상기 MxOy막은 10∼100Å 두께로 형성한다.
상기 HfO2막과 MxOy막은, "소오스가스 플로우, 퍼지, 반응가스 플로우 및 퍼지"를 순차 진행하는 증착 싸이클을 소망하는 두께가 얻어질 때까지 반복 수행하는 ALD 공정을 이용해 형성한다.
상기 HfO2막은, Hf의 소오스가스로 C16H36HfO4를 사용하거나 Hf을 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성한다.
상기 TiO2막은, Ti의 소오스가스로 Ti[OCH(CH3)2]4를 사용하거나 Ti를 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성한다.
상기 Ta2O5막은, Ta의 소오스가스로 Ta(OC2H5) 또는 Ta(N(CH3)2)5를 사용하고, 반응가스로 O3, O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성한다.
상기 ZrO2막은, Zr의 소오스가스로 Zr[N(CH3)C2H5]4 또는 ZrCl4를 사용하거 나 Zr을 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성한다.
상기 La2O3막은, La의 소오스가스로 La[(CH3)2CH-CH3CONH2], La(CH3)3 및 La(C2H5)3로 구성된 그룹으로부터 선택되는 어느 하나의 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성한다.
상기 플레이트전극은 TiN막 또는 Ru막으로 형성하며, 100∼500Å의 두께로 형성한다.
상기 플레이트전극은 TiN막과 저항 감소를 위한 W 또는 WN막의 적층막으로 형성하며, 상기 W막 또는 WN막은 100∼500Å 두께로 형성한다.
상기 플레이트전극을 형성하는 단계 후, 구조적인 안정성을 확보하기 위한 보호막을 형성하는 단계를 더 포함한다.
상기 보호막은 Al2O3, HfO2, TiO2, Ta2O5, ZrO2 및 La2O3로 구성되는 그룹으로부터 선택되는 어느 하나의 유전막으로 형성하거나, 또는, TiN의 금속막으로 형성한다.
상기 보호막은 50∼200Å 두께로 형성한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 식각선택비를 이용해서 몰드절연막을 제거하기 위한 습식식각시의 스토리지전극 아래의 콘택플러그 및 층간절연막이 소실되는 것을 방지한다. 즉, 본 발명은 습식식각 속도가 몰드절연막으로 이용되는 TEOS, PSG, BPSG 및 USG 등과 같은 산화막 보다 느린 Al2O3, HfO2, TiO2, Ta2O5, ZrO2 및 La2O3 등과 같은 유전막을 스토리지전극 물질인 TiN막 또는 Ru막의 증착 전후에 각각 얇게 증착하여 상기 몰드절연막의 습식식각시 습식 케미컬의 침투 경로를 차단하거나, 또는, 억제하며, 이를 통해서 상기 스토리지전극 아래의 콘택플러그 및 층간절연막의 소실을 방지한다.
아울러, 본 발명은 유전막으로서 현재 채용되고 있는 HfO2/Al2O3 또는 HfO2/Al2O3/HfO2 보다 유전율이 더 큰 MxOy/HfO2의 이중막을 채용하며, 이를 통해서 등가산화막 두께를 12Å 보다 낮추어 60㎚급에서도 25fF/셀 이상의 충분한 셀 충전용량 값을 얻도록 한다. 여기서, 상기 MxOy 박막은 Al2O3(ε=9) 보다 유전율이 큰 TiO2(ε=40), Ta2O5(ε=25), ZrO2(ε=25) 또는 La2O3(ε=30) 중 어느 하나의 박막을 의미한다.
자세하게, 도 3a 내지 도 3g는 본 발명에 따른 캐패시터 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 트랜지스터 및 비트라인을 포함한 소정의 하부패턴(도시안됨)이 형성된 반도체기판(30)을 마련한다. 그런다음, 상기 하부패턴을 덮도록 기판(30)의 전면 상에 층간절연막(31)을 형성한 후, 상기 층간절연막(31)을 식각하여 하부패턴을 노출시키는 콘택홀(32)을 형성한다. 여기서, 자세하게 도시하지는 않았 으나, 상기 콘택홀(32)은 트랜지스터의 소오스영역 상에 형성된 랜딩플러그폴리(Landing Plug Poly)를 노출시키도록 형성되는 것으로 이해될 수 있다.
다음으로, 상기 콘택홀(32)을 매립하도록 층간절연막(31) 상에 폴리실리콘막을 증착한 후, 이를 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing)하여 폴리실리콘으로 이루어진 콘택플러그(33)를 형성한다. 그런다음, 상기 콘택플러그(33)를 포함한 층간절연막(31) 상에 실리콘질화막으로 이루어진 식각베리어막(34)을 형성한 후, 상기 식각베리어막(34) 상에 원통형 스토리지전극 구조를 얻기 위한 몰드절연막(35)을 증착한다. 상기 폴리실리콘으로 이루어진 콘택플러그(33)는, 예컨데, 1E20 이온/㎤ 이상의 인(P) 농도를 갖도록 형성한다. 상기 몰드절연막(35)은 TEOS, PSG, BPSG 및 USG 중 어느 하나의 산화막, 또는, 이들의 적층막으로 형성한다. 상기 식각베리어막(34)인 실리콘질화막은 LPCVD, PECVD 또는 RTP 장비를 사용하여 200∼800Å의 두께로 형성한다.
그다음, 상기 식각베리어막(34)을 이용해서 몰드절연막(35)을 식각한 후, 연이어, 상기 식각베리어막(34)을 식각하여 콘택플러그(33)를 노출시킴과 아울러 스토리지전극이 형성될 영역을 한정하는 홀(36)을 형성한다. 상기 몰드절연막(35)의 식각은 하부의 식각베리어막(34)을 식각정지층으로 이용해서 진행하며, 이때, 산화막과 질화막의 식각선택비는 5∼20:1로 유지한다. 상기 식각베리어막(34)의 식각은 상기 몰드절연막(35)의 식각 후에 과도식각 타겟을 10∼100%로 설정하여 진행한다.
다음으로, 상기 노출된 콘택플러그(33)를 포함한 결과물 상에 후속하는 습식식각 공정에서 스토리지전극과 식각베리어막(34)의 경계면을 따라 습식 케미컬이 침투하는 것을 차단하기 위한 제1차단막(37)을 형성한다. 상기 제1차단막(37)은 몰드절연막(35)과 비교해서 특정 습식 케미컬에 대해 식각선택비가 큰 물질, 보다 구체적으로, HF 또는 BOE 용액에 대해 몰드절연막(35) 보다 식각속도가 상대적으로 느린 물질로 형성한다. 예컨데, 상기 제1차단막(37)은 Al2O3, HfO2, TiO2, Ta2O5, ZrO2 또는 La2O3 중 어느 하나의 고유전율의 유전막으로 형성하며, 그 두께는 10∼100Å 정도로 한다.
도 3b를 참조하면, 제1차단막(37)을 에치백하여 몰드절연막(35) 및 콘택플러그(33) 상에 형성된 부분들을 제거하고, 이를 통해, 상기 콘택플러그(33)를 노출시킨다. 그런다음, 상기 폴리실리콘 콘택플러그(33)와 금속 스토리지전극간 오믹 콘택(ohmic contact)을 만들어주기 위해 상기 노출된 콘택플러그(33)를 포함한 결과물 상에 전이 금속막, 예컨데, Ti막(도시안됨)을 증착한 후, 기판 결과물에 대해 급속열공정을 진행해서 상기 콘택플러그(33)의 표면에 TiSi2의 오믹콘택층(38)을 형성한다. 그리고나서, 공지의 공정에 따라 미반응한 Ti막을 제거한다.
도 3c를 참조하면, TiSi2의 오믹콘택층(38)을 포함한 제1차단막(37) 및 몰드절연막(35) 상에 TiN막 또는 Ru막으로 이루어진 스토리지전극용 제1금속막(39)을 증착한다. 그런다음, 상기 제1금속막(39) 상에 후속하는 습식식각 공정에서 스토리지전극을 관통하여 습식 케미컬이 침투하는 것을 차단하기 위한 제2차단막(40)을 형성한다. 상기 제2차단막(40)은 제1차단막(37)과 동일하게 HF 또는 BOE 용액에 대해 몰드절연막(35) 보다 식각속도가 상대적으로 느린 물질, 예컨데, Al2O3, HfO2, TiO2, Ta2O5, ZrO2 또는 La2O3 등과 같은 고유전율의 유전막으로 형성하며, 그 두 께는 10∼200Å 정도로 한다.
도 3d를 참조하면, 후속하는 CMP 또는 에치백 공정에서 식각베리어로서 이용하기 위한 희생막(도시안됨)을 제2차단막(40) 상에 형성한다. 그런다음, 몰드절연막(35)이 노출되도록 상기 희생막과 상기 몰드절연막(35) 상에 형성된 제2차단막(40) 및 제1금속막(39) 부분을 CMP 또는 에치백하고, 이를통해, 스토리지전극(39a)을 형성함과 아울러 인접 스토리지전극들(39a)간의 분리를 이룬다. 그리고나서, 공지의 공정에 따라 홀(36) 내에 잔류된 희생막을 완전히 제거한다.
도 3e 및 도 3f를 참조하면, 기판 결과물에 대해 희석된 HF 또는 BOE 용액을 이용한 습식식각 공정을 진행해서 몰드절연막을 제거하고, 이를 통해, 원통형 구조를 갖는 스토리지전극(39b)을 형성한다.
여기서, 도 3e는 몰드절연막을 제거하기 위한 메인 식각(main etch) 공정을 완료하기 직전의 상태로 도시한 단면도이고, 도 3f는 메인 식각을 진행한 후에 10∼20% 정도의 과도 식각(over etch)을 진행한 후의 상태를 도시한 단면도이다. 도 3e에 도시된 바와 같이, 메인 식각을 완료하기 직전 제2차단막(40)은 제거되는 반면 제1차단막(37)은 원통형 스토리지전극(39b) 외측면에 어느 정도 잔류한다. 도 3f에 도시된 바와 같이, 과도 식각을 진행한 후에는 제1차단막(37)의 일부만이 원통형의 스토리지전극(39b)과 식각베리어막(34) 사이에 잔류한다.
따라서, 전술한 바와 같이, 고유전율의 유전막으로 이루어진 제1 및 제2차단막(37, 40)이 산화막으로 이루어진 몰드절연막(35)과 비교해서 HF 또는 BOE 용액과 같은 습식 케미컬에 대해 습식식각 속도가 느리기 때문에 상기 습식 케미컬이 TiN 막 또는 Ru막으로 이루어진 스토리지전극(39b)을 관통하여 침투하거나, 또는, 상기 스토리지전극(39a)과 식각베리어막(34)의 경계면을 따라 침투하는 현상을 억제 또는 차단된다. 그러므로, 본 발명은 스토리지전극(39a)의 아래에 있는 TiSix막(38)을 포함한 콘택플러그(33) 및 층간절연막(31)의 소실을 방지할 수 있으며, 그래서, 소자 신뢰성 및 제조수율 저하를 방지할 수 있다.
도 3g를 참조하면, 원통형의 스토리지전극(39b) 상에 "소오스가스 플로우, 퍼지, 반응가스 플로우, 퍼지"를 순차 진행하는 증착 싸이클을 소망하는 두께가 얻어질 때까지 반복 수행하는 원자층증착(Atomic Layer Deposition; 이하, ALD) 공정을 이용해 10∼50Å의 두께로 HfO2막을 증착한 후, 상기 HfO2막 상에 Al2O3 보다 큰 유전율을 갖는 TiO2, Ta2O5, ZrO2 또는 La2O3 중 어느 하나의 MxOy막을 10∼100Å의 두께로 증착하여 MxOy/HfO2의 이중막으로 이루어진 유전막(41)을 형성한다.
여기서, 상기 ALD 공정을 이용한 HfO2막의 증착시, Hf의 소오스가스로서는 C16H36HfO4를 사용하거나 Hf을 함유한 유기 금속 화합물(TDEAHf, TEMAHf 등)을 전구체로 사용하며, 그 플로우 속도는 50∼500sccm 정도로 하고, 반응가스로서는 O3(농도; 200±20g/㎥), O2, N2O, 플라즈마 N2O 또는 수증기(H2O) 중 어느 하나를 사용하며, 그 플로우 속도는 0.1∼1 slm 정도로 한다.
상기 ALD 공정을 이용한 TiO2, Ta2O5, ZrO2 또는 La2O3의 MxOy막 증착시, 상기 TiO2의 경우에 Ti의 소오스가스로서는 Ti[OCH(CH3)2]4를 사용하거나 Ti를 함유한 유기 금속 화합물을 전구체로 사용하며, 상기 Ta2O5의 경우에 Ta의 소오스가스로는 Ta(OC2H5) 또는 Ta(N(CH3)2)5를 사용하고, ZrO2의 경우에 Zr의 소오스가스로 Zr[N(CH3)C2H5]4 또는 ZrCl4를 사용하거나 Zr을 함유한 유기 금속 화합물을 전구체로 사용하며, 상기 La2O3의 경우에 La의 소오스가스로는 La[(CH3)2CH-CH3CONH2], La(CH3)3, La(C2H5)3와 같은 유기 금속 화합물 중의 어느 하나를 전구체로 사용한다. 그리고, 상기한 TiO2, Ta2O5, ZrO2 또는 La2O3 모두에 있어서 그 증착시의 반응가스로는 O3(농도; 200±20g/㎥), O2, N2O, 플라즈마 N2O 또는 수증기(H2O) 중 어느 하나를 이용한다.
그다음, 상기 유전막(41) 상에 CVD 공정에 따라 100∼500Å의 두께로 TiN막 또는 Ru막으로 이루어진 제2금속막을 증착해서 플레이트전극(42)을 형성하고, 이 결과로서, 본 발명에 따른 MIM 구조의 원통형 캐패시터(50)를 형성한다.
상기에서, 본 발명은 원통형 구조를 채용함과 아울러 유전막으로서 기존의 HfO2/Al2O3 또는 HfO2/Al2O3/HfO2 보다 유전율이 더 큰 MxOy/HfO2의 이중막을 채용함으로써 60㎚급에서도 25fF/셀 이상의 충분한 셀 충전용량 값을 얻을 수 있다.
한편, 상기 플레이트전극(42)을 TiN막으로 형성한 경우, 그의 저항을 감소시키기 위해 상기 TiN막 상에 상대적으로 저항이 작은 W막 또는 WN막을 100∼500Å 두께로 증착하는 것도 가능하다.
또한, 본 발명에 따른 원통형 캐패시터(50)의 형성 후, 후속하는 공정, 예컨데, 백-엔드(Back-end) 공정에서의 열 공정(Thermal process) 및 큐어링(curing process), 습식 공정, 그리고, 그밖의 패키징 공정 및 신뢰성 테스트 공정에서 습도, 온도 및 전기적 충격으로부터의 캐패시터의 구조적인 안정성을 확보하기 위한 일종의 보호막으로서 ALD 공정을 이용한 Al2O3, HfO2, TiO2, Ta2O5, ZrO2 및 La2O3 등과 같은 유전막, 또는, TiN막과 같은 금속막을 추가로 50∼200Å 정도 증착할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 스토리지전극 물질의 증착 전후에 몰드절연막 물질 보다 습식 식각속도가 느린 물질로 이루어진 제1차단막과 제2차단막을 각각 형성해줌으로써 후속하는 몰드절연막의 습식식각에서 상기 제1 및 제2차단막에 의해 습식 케미컬이 스토리지전극을 관통하여 침투하거나, 또는, 스토리지전극과 식각베리어막의 경계면을 따라 침투하는 것을 차단시킬 수 있다. 따라서, 본 발명은 스토리지전극 아래로의 습식 케미컬 침투를 차단시킬 수 있으므로, 상기 스토리지전극 아래의 콘택플러그 및 층간절연막의 소실을 방지할 수 있으며, 그래서, 캐패시터의 신뢰성 및 제조수율은 물론 소자의 제조수율을 향상시킬 수 있다.
또한, 본 발명은 원통형 구조를 채용함과 아울러 유전막으로서 HfO2/Al2O3 또는 HfO2/Al2O3/HfO2 보다 유전율이 더 큰 MxOy/HfO2의 이중막을 채용함으로써, 60㎚급에서도 25fF/셀 이상의 충분한 셀 충전용량 값을 갖는 캐패시터를 구현할 수 있으며, 그래서, 고용량의 디램 제품을 구현할 수 있다.

Claims (29)

  1. 콘택플러그를 구비한 층간절연막 상에 식각베리어막과 몰드절연막을 차례로 형성하는 단계;
    상기 몰드절연막과 식각베리어막을 식각하여 콘택플러그를 노출시킴과 아울러 스토리지전극이 형성될 영역을 한정하는 홀을 형성하는 단계;
    상기 콘택플러그가 노출되게 홀의 측면 상에 몰드절연막 보다 느린 습식식각 속도를 갖는 물질로 이루어진 제1차단막을 형성하는 단계;
    상기 제1차단막이 형성된 기판 결과물 상에 스토리지전극용 금속막과 상기 제1차단막과 동일 물질로 이루어진 제2차단막을 차례로 형성하는 단계;
    상기 몰드절연막 상부에 형성된 제2차단막 및 금속막 부분을 제거하는 단계;
    상기 몰드절연막을 습식식각으로 제거하여 원통형의 스토리지전극을 형성하는 단계;
    상기 원통형의 스토리지전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트전극을 형성하는 단계;를 포함하며,
    상기 몰드절연막의 습식식각시, 상기 제2차단막은 전부 제거되고, 상기 제1차단막은 식각베리어막과 스토리지전극 사이에 일부가 잔류되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 제 1 항에 있어서, 상기 식각베리어막은 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 제 1 항에 있어서, 상기 몰드절연막은 TEOS, PSG, BPSG 및 USG로 구성된 그룹으로부터 선택되는 어느 하나의 산화막, 또는, 이들의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 제 1 항에 있어서, 상기 몰드절연막과 식각베리어막의 식각은, 상기 식각베리어막을 식각정지층으로 이용해서 몰드절연막의 식각을 진행한 후, 과도식각 타겟을 10∼100%로 설정하여 식각베리어막의 식각을 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 제 1 항에 있어서, 상기 제1 및 제2차단막은 Al2O3, HfO2, TiO2, Ta2O5, ZrO2 및 La2O3로 구성된 그룹으로부터 선택되는 어느 하나의 유전막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 제 1 항에 있어서, 상기 제1차단막은 10∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 제 1 항에 있어서, 상기 제2차단막은 10∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 제 1 항에 있어서, 상기 제1차단막을 형성하는 단계 후, 그리고, 상기 금속막과 제2차단막을 형성하는 단계 전, 상기 노출된 콘택플러그의 표면에 금속실리사이드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 제 8 항에 있어서, 상기 금속 실리사이드는 TiSi2인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 제 1 항에 있어서, 상기 몰드절연막의 습식식각은 HF 또는 BOE 용액을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  11. 삭제
  12. 삭제
  13. 제 1 항에 있어서, 상기 유전막은 HfO2막과 상기 HfO2막 상에 배치되는 TiO2, Ta2O5, ZrO2 및 La2O3으로 구성된 그룹으로부터 선택되는 어느 하나의 MxOy 막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  14. 제 13 항에 있어서, 상기 HfO2막은 10∼50Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  15. 제 13 항에 있어서, 상기 MxOy막은 10∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  16. 제 13 항에 있어서, 상기 HfO2막과 MxOy막은 각각 "소오스가스 플로우, 퍼지, 반응가스 플로우 및 퍼지"를 순차 진행하는 증착 싸이클을 소망하는 두께가 얻어질 때까지 반복 수행하는 ALD 공정을 이용해 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  17. 제 16 항에 있어서, 상기 HfO2막은, Hf의 소오스가스로 C16H36HfO4를 사용하거나 Hf을 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  18. 제 16 항에 있어서, 상기 TiO2막은, Ti의 소오스가스로 Ti[OCH(CH3)2]4를 사용하거나 Ti를 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  19. 제 16 항에 있어서, 상기 Ta2O5막은, Ta의 소오스가스로 Ta(OC2H5) 또는 Ta(N(CH3)2)5를 사용하고, 반응가스로 O3, O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  20. 제 16 항에 있어서, 상기 ZrO2막은, Zr의 소오스가스로 Zr[N(CH3)C2H5]4 또는 ZrCl4를 사용하거나 Zr을 함유한 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  21. 제 16 항에 있어서, 상기 La2O3막은, La의 소오스가스로 La[(CH3)2CH-CH3CONH2], La(CH3)3 및 La(C2H5)3로 구성된 그룹으로부터 선택되는 어느 하나의 유기 금속 화합물을 전구체로 사용하고, 반응가스로 O3, O2, N2O, 플라즈마 N2O 및 수증기(H2O)로 구성된 그룹으로부터 선택되는 어느 하나를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  22. 제 1 항에 있어서, 상기 플레이트전극은 TiN막 또는 Ru막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  23. 제 1 항에 있어서, 상기 플레이트전극은 100∼500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  24. 제 1 항에 있어서, 상기 플레이트전극은 TiN막과 저항 감소를 위한 W 또는 WN막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  25. 제 24 항에 있어서, 상기 W막 또는 WN막은 100∼500Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  26. 제 1 항에 있어서, 상기 플레이트전극을 형성하는 단계 후, 구조적인 안정성을 확보하기 위한 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  27. 제 26 항에 있어서, 상기 보호막은 Al2O3, HfO2, TiO2, Ta2O5, ZrO2 및 La2O3로 구성되는 그룹으로부터 선택되는 어느 하나의 유전막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  28. 제 26 항에 있어서, 상기 보호막은 TiN의 금속막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  29. 제 26 항에 있어서, 상기 보호막은 50∼200Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
KR1020050075790A 2005-08-18 2005-08-18 반도체 소자의 캐패시터 형성방법 KR100728959B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050075790A KR100728959B1 (ko) 2005-08-18 2005-08-18 반도체 소자의 캐패시터 형성방법
US11/254,261 US7273781B2 (en) 2005-08-18 2005-10-20 Method of forming a capacitor in a semiconductor device without wet etchant damage to the capacitor parts

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050075790A KR100728959B1 (ko) 2005-08-18 2005-08-18 반도체 소자의 캐패시터 형성방법

Publications (2)

Publication Number Publication Date
KR20070021497A KR20070021497A (ko) 2007-02-23
KR100728959B1 true KR100728959B1 (ko) 2007-06-15

Family

ID=37767806

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050075790A KR100728959B1 (ko) 2005-08-18 2005-08-18 반도체 소자의 캐패시터 형성방법

Country Status (2)

Country Link
US (1) US7273781B2 (ko)
KR (1) KR100728959B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060072338A (ko) 2004-12-23 2006-06-28 주식회사 하이닉스반도체 유전체막 형성방법 및 이를 이용한 반도체 소자의캐패시터 형성방법
US7560392B2 (en) * 2006-05-10 2009-07-14 Micron Technology, Inc. Electrical components for microelectronic devices and methods of forming the same
DE102007004884A1 (de) * 2007-01-31 2008-08-14 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallschicht über einem strukturierten Dielektrikum durch stromlose Abscheidung unter Anwendung einer selektiv vorgesehenen Aktivierungsschicht
US7851353B2 (en) * 2008-06-20 2010-12-14 International Business Machines Corporation Method of forming a metal silicide layer, devices incorporating metal silicide layers and design structures for the devices
US8129844B2 (en) * 2008-06-20 2012-03-06 International Business Machines Corporation Method of forming a metal silicide layer, devices incorporating metal silicide layers and design structures for the devices
US8023250B2 (en) * 2008-09-12 2011-09-20 Avx Corporation Substrate for use in wet capacitors
KR102085526B1 (ko) 2013-10-01 2020-03-06 삼성전자 주식회사 반도체 소자 및 그 제조 방법
TWI671885B (zh) 2018-08-16 2019-09-11 華邦電子股份有限公司 記憶體裝置及其製造方法
CN110875316B (zh) * 2018-08-31 2023-08-08 华邦电子股份有限公司 存储器装置及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030038831A (ko) * 2001-11-03 2003-05-17 삼성전자주식회사 커패시터 제조방법
KR20030067821A (ko) * 2002-02-08 2003-08-19 삼성전자주식회사 반도체 장치의 커패시터 형성 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040049659A (ko) * 2002-12-06 2004-06-12 주식회사 하이닉스반도체 반도체소자의 캐패시터 형성방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030038831A (ko) * 2001-11-03 2003-05-17 삼성전자주식회사 커패시터 제조방법
KR20030067821A (ko) * 2002-02-08 2003-08-19 삼성전자주식회사 반도체 장치의 커패시터 형성 방법

Also Published As

Publication number Publication date
US20070042540A1 (en) 2007-02-22
KR20070021497A (ko) 2007-02-23
US7273781B2 (en) 2007-09-25

Similar Documents

Publication Publication Date Title
KR100728959B1 (ko) 반도체 소자의 캐패시터 형성방법
US7799631B2 (en) Multiple-layer dielectric layer and method for fabricating capacitor including the same
KR100519800B1 (ko) 란타늄 산화막의 제조방법 및 이를 이용한 모스 전계효과트랜지스터 및 캐패시터의 제조방법
KR100881730B1 (ko) 캐패시터 및 그 제조 방법
JP2001237400A (ja) 半導体素子のキャパシタ製造方法
JP2006060230A (ja) ３次元半導体キャパシタおよびその製造方法
JP2003100909A (ja) キャパシタ及びそれを有する半導体素子の製造方法
KR100763506B1 (ko) 커패시터 제조 방법
KR20060136191A (ko) 커패시터 제조 방법
KR100942958B1 (ko) 박막 형성방법 및 이를 이용한 반도체 소자의 커패시터형성방법
KR100826978B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100811255B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20020078307A (ko) 반도체 소자의 커패시터 제조 방법
KR100738576B1 (ko) 반도체 장치의 캐패시터 및 그 형성방법
KR20070045661A (ko) 캐패시터 제조 방법
KR100604664B1 (ko) 이중 유전막을 구비한 캐패시터 및 그 제조 방법
KR100680962B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100406547B1 (ko) 반도체 소자의 커패시터 제조 방법
KR20060136240A (ko) 반도체 장치의 캐패시터 및 그 형성방법
KR100683485B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100359784B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20040003967A (ko) 반도체장치의 캐패시터 제조방법
KR20040001902A (ko) 반도체장치의 캐패시터 제조방법
KR20010001450A (ko) 반도체소자의 저장전극 형성방법
KR20040051070A (ko) 금속 스토리지 노드를 갖는 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120524

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee