TWI671885B - 記憶體裝置及其製造方法 - Google Patents

Abstract

在此描述一種記憶體裝置及其製造方法。此記憶體裝置包括形成於基板上的層間絕緣層、形成於層間絕緣層中的導電接觸插塞、形成於導電接觸插塞上的導電阻障層以及形成於導電阻障層上的電容結構。導電接觸插塞的頂表面的面積小於導電阻障層的底表面的面積，且導電接觸插塞的頂表面完全地被導電阻障層的底表面所覆蓋。

Description

記憶體裝置及其製造方法

本發明係有關於一種記憶體裝置，且特別係有關於一種具有電容結構的記憶體裝置及其製造方法。

動態隨機存取記憶體(dynamic random access memory,DRAM)具有體積小、記憶容量大、讀寫速度快及產品壽命長等優點，因而廣泛地使用在各式各樣的電子產品中。

於習知的動態隨機存取記憶體的製作方法中，電容結構是形成於多層絕緣結構的多個孔洞中。在後續移除多層絕緣結構的過程中，電容結構的底部容易受到損傷，進而使後續的蝕刻液容易經損傷的電容結構滲入底下的層間絕緣層或導電接觸插塞。如此一來，會使層間絕緣層、導電接觸插塞，甚至更底下的基板中的元件受到損傷，進而大幅降低記憶體裝置的良率。

為改善上述問題，可增加電容結構的底層電極的厚度。然而，底層電極呈杯狀，隨著底層電極變厚，其側壁亦變厚，且內徑將縮小，進而使底層電極與設置於底層電極上的介電層的接觸表面積變小。如此，將導致電容結構的電容值變小，進而降低記憶體的效能。再者，這樣的解決方案難以降低臨界尺寸，而不利於記憶體的小型化。

隨著電子產品日漸小型化之趨勢，對於記憶體裝置亦有逐漸小型化的需求。然而，隨著記憶體裝置的小型化，提高產品的良率變得更為困難。因此，對於且具有高良率的記憶體裝置及其製造方法仍有所需求。

本發明之一實施例係揭示一種記憶體裝置，包括：層間絕緣層，形成於基板上；導電接觸插塞，形成於層間絕緣層中；導電阻障層，形成於導電接觸插塞上，導電接觸插塞的頂表面的面積小於導電阻障層的底表面的面積，且導電接觸插塞的頂表面完全地被導電阻障層的底表面所覆蓋；及電容結構，形成於導電阻障層上。此電容結構包括：第一電極層，形成於導電阻障層上，第一電極層定義出第一凹陷區；介電層，形成於第一電極層上；以及第二電極層，形成於介電層上。

本發明之另一實施例係揭示一種記憶體裝置的製造方法，包括：形成層間絕緣層於基板上；形成導電接觸插塞於層間絕緣層中；形成多層絕緣結構於層間絕緣層上；形成孔洞於多層絕緣結構中，其中孔洞露出導電接觸插塞；形成導電阻障層於孔洞的底部，其中導電接觸插塞的頂表面的面積小於導電阻障層的底表面的面積，且導電接觸插塞的頂表面完全地被導電阻障層的底表面所覆蓋；順應性地形成第一電極層於多層絕緣結構及導電阻障層上，其中第一電極層定義出凹陷區；移除多層絕緣結構；形成介電層於第一電極層上；以及形成第二電極層於介電層上。

為讓本發明之上述和其他目的、特徵、和優點能 更明顯易懂，下文特舉出較佳實施例，作詳細說明如下：

100‧‧‧記憶體裝置

102‧‧‧基板

104‧‧‧隔離結構

106‧‧‧埋入式字元線

112‧‧‧第一子層

114‧‧‧第二子層

115‧‧‧孔洞

116‧‧‧導電接觸插塞

116a‧‧‧第一導電部件

116b‧‧‧導電襯層

116c‧‧‧第二導電部件

120‧‧‧第一絕緣層

122‧‧‧第二絕緣層

124‧‧‧第三絕緣層

125‧‧‧孔洞

126‧‧‧第四絕緣層

127‧‧‧凹陷區

128‧‧‧第五絕緣層

135‧‧‧凹陷區

136‧‧‧犧牲層

138‧‧‧圖案化的罩幕層

140‧‧‧導電阻障層

140a‧‧‧第一阻障材料

140a’‧‧‧第一阻障層

140b‧‧‧第二阻障材料

140b’‧‧‧第二阻障層

142‧‧‧第一電極材料

142’‧‧‧第一電極層

144‧‧‧介電層

145‧‧‧中空區

146‧‧‧第二電極層

155‧‧‧中空區

160‧‧‧導電阻障層

200‧‧‧記憶體裝置

T1、T2、T3‧‧‧厚度

T4、T5‧‧‧厚度

H1、H2‧‧‧高度

第1圖至第9圖為本發明一些實施例之記憶體裝置在製程的各個階段的剖面示意圖。

第10圖為本發明另一些實施例之記憶體裝置的剖面示意圖。

為使本發明之上述和其他目的、特徵、優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。然而，任何所屬技術領域中具有通常知識者將會瞭解本發明中各種特徵結構僅用於說明，並未依照比例描繪。事實上，為了使說明更加清晰，可任意增減各種特徵結構的相對尺寸比例。再者，本揭露的不同範例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述外觀結構之間的關係。

在此，「約」、「大約」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內。在此給定的數量為大約的數量，意即在沒有特定說明的情況下，仍可隱含「約」、「大約」之含義。

第1圖至第9圖為本發明一些實施例之記憶體裝置100在製程的各個階段的剖面示意圖。

請參照第1圖，形成層間絕緣層於基板102上，圖案化層間絕緣層，以形成暴露出基板102的多個開口，並形成 多個導電接觸插塞116於這些開口中。基板102的材料可包括矽、含矽半導體、絕緣層上覆矽(silicon on insulator,SOI)、其他合適之材料或上述材料之組合。在本實施例中，基板102的材料為矽。基板102中可包括各種元件，例如，隔離結構104、埋入式字元線106及其他元件(未繪示)。舉例而言，隔離結構104的材料可為氧化矽，且埋入式字元線106可為金屬或合金。層間絕緣層可為單層結構或多層結構。在一些實施例中，層間絕緣層為單層結構，且由氮化物所形成。在另一些實施例中，層間絕緣層為雙層結構，且包括第一子層112及形成於第一子層112上的第二子層114。在本實施例中，第一子層112由氧化物所形成，且第二子層114由氮化物所形成。藉由以氮化物製作層間絕緣層的最上層，在後續的濕式蝕刻製程(即，第四蝕刻製程)期間，可減少滲透進入基板102中的蝕刻溶液的量，從而有助於改善記憶體裝置100的良率。

於本實施例中，導電接觸插塞116包括第一導電部件116a、導電襯層116b及第二導電部件116c。形成導電接觸插塞116的步驟包括：沉積導電材料於開口中，並藉由回蝕刻製程調整導電材料的厚度，以形成第一導電部件116a；順應性地沉積導電襯層116b於開口中；及於導電襯層116b上形成第二導電部件116c。第一導電部件116a可包括非金屬的導電材料，例如，經摻雜或未經摻雜的單晶矽或多晶矽。第二導電部件116c可包括金屬導電材料，例如，鎢、鋁、銅、金、銀、上述之合金或其他合適的金屬材料。導電襯層116b可包括導電性金屬化合物，例如，氮化鈦或氮化鉭。

在本實施例中，第一導電部件116a包括非金屬的導電材料，藉此可避免導電接觸插塞116與基板102中的導電元件(例如，埋入式字元線106)發生電性干擾。第二導電部件116c包括金屬導電材料，藉此可避免後續的蝕刻溶液滲透至基板102中，進而改善記憶體裝置100的良率。此外，導電襯層116b可改善第一導電部件116a與第一導電部件116a之間的黏著性，且可避免電阻值的急遽變化。

接著，形成多層絕緣結構於層間絕緣層上，並圖案化多層絕緣結構，以形成暴露出導電接觸插塞116的多個孔洞115。其中，各孔洞115的底表面大於導電接觸插塞116的頂表面。在本實施例中，多層絕緣結構包括依序形成於該層間絕緣層上的第一絕緣層120、第二絕緣層122、第三絕緣層124、第四絕緣層126及第五絕緣層128。形成多層絕緣結構的材料可包括氧化物、氮化物、氮氧化物或上述之組合。

在本實施例中，多層絕緣結構由交錯排列的兩種不同材料形成。更具體而言，第一絕緣層120、第三絕緣層124及第五絕緣層128由第一絕緣材料所形成，且第二絕緣層122及第四絕緣層126由第二絕緣材料所形成。再者，在後續的蝕刻製程(例如，第二、第三及第四蝕刻製程)中，第一絕緣材料與第二絕緣材料可具有高蝕刻選擇性。在本實施例中，第一絕緣材料為氮化物，且第二絕緣材料為氧化物。

接著，順應性地沉積第一阻障材料140a於多層絕緣結構與導電接觸插塞116上，使第一阻障材料140a覆蓋孔洞115的底部及側壁。第一阻障材料140a可為與第一絕緣層120之 黏著性良好的材料，藉此避免後續的蝕刻溶液沿著第一阻障材料140a與第一絕緣層120之間的縫隙滲透進入下方的層間絕緣層與基板102中。在一些實施例中，第一阻障材料140a為鈦(Ti)、氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)或氮化鉭(TaN)。

請參照第2圖，沉積第二阻障材料140b於第一阻障材料140a上，使第二阻障材料140b填滿孔洞115。接著，可視需要進行平坦化製程(例如，化學機械研磨製程)，以移除位於多層絕緣結構上的第二阻障材料140b。在一些實施例中，第二阻障材料140b為鎢(W)或銅(Cu)等導電性良好的金屬材料，以提供較低的電阻值，進而改善記憶體裝置100的效能。

接著，進行回蝕刻製程以選擇性移除一部分的第一阻障材料140a及第二阻障材料140b，藉以形成導電阻障層140，以及暴露出導電阻障層140的孔洞125。導電阻障層140包括第一阻障層140a’與第二阻障層140b’。第一阻障層140a’包括第一阻障材料140a，其形成於導電接觸插塞116上，且定義出凹陷區。第二阻障層140b’包括第二阻障材料140b，其形成於第一阻障層140a’上，並填滿凹陷區。由於此回蝕刻製程並未影響多層絕緣結構，因而導電阻障層140的底表面的面積大於導電接觸插塞116的頂表面的面積，且導電接觸插塞116的頂表面完全地被導電阻障層140的底表面所覆蓋。

應可理解的是，第3圖中省略繪示了最左側的孔洞125左側的多層絕緣結構，及最右側的孔洞125右側的多層絕緣結構。為了使圖式更加清晰，第3圖中以虛線表示最左側的孔洞125的左側側壁與最右側的孔洞125的右側側壁。

請參照第4圖，順應性地形成第一電極材料142於多層絕緣結構及導電阻障層140上。接著，形成犧牲層136於第一電極材料142上，以封閉孔洞125的開口，並且覆蓋多層絕緣結構。其中，犧牲層136僅填充於孔洞125的上部份，使孔洞125的下部分具有中空的結構。在一些實施例中，犧牲層136為氧化物。可藉由填洞能力較差的方法，例如，高密度電漿化學氣相沉積(High-density plasma CVD,HDP-CVD)製程，形成犧牲層136。接著，在犧牲層136上設置圖案化的罩幕層138。在一些實施例中，罩幕層為光阻。

第一電極材料142可易於黏著於第一阻障層140a’，藉以避免後續的蝕刻溶液沿著第一電極材料142與第一阻障層140a’之間的縫隙滲透至下方的層間絕緣層與基板102中。再者，第一電極材料142可易於黏著於第三絕緣層124，藉此可使第一電極材料142獲得支撐。在一些實施例中，第一電極材料142為鈦、氮化鈦、氮化鎢、鉭或氮化鉭。在本實施例中，第一電極材料142與第一阻障材料140a皆為氮化鈦，因而二者之間的黏著性良好，並可降低製程的複雜度。在其他實施例中，為提升製程的靈活度，第一電極材料142不同於第一阻障材料140a。

請參照第5圖，進行第一蝕刻製程，以移除圖案化的罩幕層138、一部分的犧牲層136、一部分的第一電極材料142及一部分的第五絕緣層128。其中，位於圖案化的罩幕層138下方的第五絕緣層128未被移除。未受到圖案化的罩幕層138覆蓋的第五絕緣層128被移除，以暴露出下方的第四絕緣層126，並 形成多個相互獨立的第一電極層142’。各第一電極層142’呈杯狀且具有U型的剖面輪廓，且其開口被犧牲層136所封閉。位於不同第一電極層142之中的封閉空間彼此獨立而並未相連。所有位於不同第一電極層142之間的多層絕緣結構為彼此相連。

請參照第6圖，進行第二蝕刻製程，以移除犧牲層136及第四絕緣層126，並暴露出第三絕緣層124。第二蝕刻製程為濕式蝕刻製程。由於所有位於第一電極層142’之間的多層絕緣結構皆為彼此相連，因此，第二蝕刻製程所使用的蝕刻溶液可移除所有位於第一電極層142’之間的第四絕緣層126。再者，在第二蝕刻製程中，第三絕緣層124及第五絕緣層128的蝕刻速率遠小於第四絕緣層126的蝕刻速率。因此，可僅移除第四絕緣層126，而不會移除第三絕緣層124及第五絕緣層128。在第二蝕刻製程之後，第一電極層142’定義出凹陷區127，且相鄰的第一電極層142’之間具有凹陷區135及中空區145。凹陷區127的位置對應於孔洞125的位置。

請參照第7圖，進行第三蝕刻製程，以移除凹陷區135底部的第三絕緣層124，並暴露出其下方的第二絕緣層122。第三蝕刻製程為乾式蝕刻製程。

請參照第8圖，進行第四蝕刻製程，以移除第二絕緣層122。第四蝕刻製程為濕式蝕刻製程。其中，第三絕緣層124及導電阻障層140的蝕刻速率遠小於第二絕緣層122的蝕刻速率。因此，可僅移除第二絕緣層122，而不會移除第三絕緣層124及導電阻障層140。在第四蝕刻製程之後，形成中空區155於中空區145下方，且二者間以第三絕緣層124分隔開。

請參照第9圖，在移除多層絕緣結構之後，順應性地沉積介電層144於第一電極層142’上。接著，沉積第二電極層146於介電層144上。位於不同第一電極層142之間的多層絕緣結構為彼此相連，所以凹陷區135與中空區145、155亦為彼此相連。因此，介電層144會順應性地成長於凹陷區127、135及中空區145、155的內側側壁上，且第二電極層146會填滿凹陷區127、135及中空區145、155的剩餘空間。在本說明書中，將第一電極層142’、介電層144及第二電極層146合稱為「電容結構」。可使用合適的高介電常數(high-k)材料形成介電層144。在一些實施例中，介電層144為氮化矽(Si₃N₄)、氧化鋁(Al₂O₃)、氧化釔(Y₂O₃)、氧化鈦(TiO)、二氧化鉿(HfO₂)或二氧化鋯(ZrO₂)。可使用導電性良好的材料形成第二電極層146，以降低第二電極層146的電阻值，進而改善記憶體裝置100的效能。在一些實施例中，第二電極層146的材料為矽鍺(SiGe)。在一些實施例中，第二電極層146可包括第一導電子層與第二導電子層，其中第一導電子層係順應性地形成於介電層144上，第二導電子層係填滿凹陷區127、135及中空區145、155在形成第一導電子層後的剩餘空間。即，第一導電子層設置於第二導電子層與介電層144之間。第一導電子層的材料例如為鈦、氮化鈦、氮化鎢、鉭或氮化鉭。第二導電子層的材料例如為矽鍺(SiGe)。藉此，可降低漏電流。

從上視圖中觀察時，電容結構為同心(concentric)的多層結構。在一些實施例中，第一電極層142’、介電層144及第二電極層146形成雙面電容結構。亦即，從凹陷區127的中 心起算，此雙面電容結構由內而外依序包括第二電極層146、介電層144、第一電極層142’、介電層144及第二電極層146。因此，所形成的電容結構是導體層/絕緣層/導體層/絕緣層/導體層的五層結構。相較之下，所謂「單面電容結構」，是指僅由導體層/絕緣層/導體層所形成的三層結構。對佔據相同基板面積的電容結構而言，本實施例的雙面電容結構的電容值可為單面電容結構的電容值的兩倍。因此，能夠降低記憶體裝置100的臨界尺寸，並提升記憶體裝置100的效能。

在本實施例中，從上視圖觀察時，電容結構為圓形。在另一些實施例中，從上視圖觀察時，電容結構可為規則多邊形(例如，正方形或正六邊形)或不規則多邊形。在形成電容結構之後，後續可進行其他習知的製程，以完成記憶體裝置100。為了簡化說明，關於其他習知的製程，在此亦不再詳述。

藉由本實施例中的導電阻障層140，在進行第三蝕刻製程時，即使第一電極層142’的底部受損，第四蝕刻製程所使用的蝕刻溶液仍會受到導電阻障層140的阻擋而難以滲透至導電接觸插塞116中。再者，由於導電接觸插塞116的頂表面完全地被導電阻障層140的底表面所覆蓋，因此，上述蝕刻溶液會受到導電阻障層140的阻擋，而不會滲透到第二子層114與第二導電部件116c的界面。此外，藉由第一阻障層140a’與第一絕緣層120的黏著性良好，也可避免上述蝕刻溶液沿著第一阻障層140a’與第一絕緣層120之間的界面滲透至基板102中。

如上所述，藉由形成導電阻障層140於第一電極層142’與導電接觸插塞116之間，可大幅減少或完全避免上述蝕 刻溶液滲透進入基板102中。如此一來，可大幅改善記憶體裝置100的良率。另一方面，在本實施例中，不需要增加第一電極材料142的厚度，也能夠大幅改善記憶體裝置100的良率。因此，記憶體裝置100可具有較佳的效能及較小的臨界尺寸。

為了使導電阻障層140具有較佳的阻障效果並使記憶體裝置100具有較佳的效能，請參照第8圖，第一阻障層140a’的底部在垂直於基板102頂表面的方向上具有第一厚度T1，且第二阻障層140b’具有第二厚度T2。在一些實施例中，導電阻障層140的總厚度(即，T1+T2)為5-40nm。在另一些實施例中，導電阻障層140的總厚度為10-20nm。

請參照第8圖及第9圖，為了提高電容結構的電容值，可增加第一電極層142’與介電層144的接觸面積。然而，隨著記憶體裝置100的小型化，凹陷區127底表面的面積越來越小。因此，可藉由增加第一電極層142’的高度(亦即，提高凹陷區127的深寬比)，以增加第一電極層142’與介電層144的接觸面積。其中，凹陷區127的深寬比取決於孔洞115(繪示於第1圖)的深寬比。在一些實施例中，孔洞115的深寬比可為20-80。在另一些實施例中，孔洞115的深寬比可為50-60。

請參照第8圖，在移除第二絕緣層122之後，多個具有杯狀結構的第一電極層142’以陣列的方式排列於基板102之上，且每一個第一電極層142’彼此獨立。如上所述，第一電極層142’的杯狀結構具有高深寬比。若第一電極層142的側壁厚度不足，則第一電極層142’有可能倒塌而與另一個第一電極層142’產生物理性接觸及電性接觸。如此一來，將導致相鄰的 電容結構發生短路，進而降低記憶體裝置100的良率。在本實施例中，在特定的位置保留一部分的第三絕緣層124及一部分的第五絕緣層128，如第8圖所示。殘留的第三絕緣層124及第五絕緣層可提供相鄰的第一電極層142’足夠的支撐。因此，可解決上述第一電極層142’倒塌的問題，進而大幅改善記憶體裝置100的良率。

為使第一電極層142’可獲得較佳的支撐，且更有效地降低導電阻障層140發生裂縫或破孔的風險，在一些實施例中，第三絕緣層124的厚度T4為10-50nm，且第五絕緣層128的厚度T5為50-300nm。

為了提供更佳的支撐效果，第三絕緣層124可位於第一電極層142’高度的30-60%的位置。換言之，中空區155的高度H1相對於中空區145的高度H2的比值(H1/H2)可為0.4-1.5。

為使第一電極層142’較不易倒塌，並使電容結構具有較佳的電容值，可調整第一電極層142’的側壁的厚度。請參照第8圖，在一些實施例中，第一電極層142’的側壁的厚度T3為5-40nm。在另一些實施例中，此厚度T3為10-30nm。

為使導電阻障層140的表面較為平坦，並改善記憶體裝置100的良率與臨界尺寸，可調整回蝕刻製程的選擇性。在一些實施例中，在如第3圖所示的回蝕刻製程中，第一阻障材料140a的蝕刻速率R1對第二阻障材料140b的蝕刻速率R2之比率(R1/R2)為0.8-1.2。在另一些實施例中，在回蝕刻製程中，第一阻障材料140a的蝕刻速率R1實質上相等於第二阻障材料140b的蝕刻速率R2。

為了使導電阻障層140具有較佳的阻障能力，在如第7圖所示的第三蝕刻製程中，可降低對導電阻障層140的蝕刻速率。在一些實施例中，在第三蝕刻製程中，第三絕緣層124的蝕刻速率R3對導電阻障層140的蝕刻速率R4之比率(R3/R4)為50-100。類似地，在如第8圖所示的第四蝕刻製程中，可降低對導電阻障層140的蝕刻速率。在一些實施例中，在第四蝕刻製程中，第二絕緣層122的蝕刻速率R5對導電阻障層140的蝕刻速率R6之比率(R5/R6)為50-100。

本發明之一些實施例提供一種記憶體裝置，請參照第9圖，本發明之記憶體裝置100包括形成於基板102上的層間絕緣層，形成於層間絕緣層中的導電接觸插塞116，形成於導電接觸插塞116上的導電阻障層140，及形成於導電阻障層140上的電容結構。在一些實施例中，層間絕緣層包括第一子層112及第二子層114。在一些實施例中，導電接觸插塞116包括第一導電部件116a、導電襯層116b及第二導電部件116c。在一些實施例中，導電阻障層140包括第一阻障層140a’及第二阻障層140b’。第一阻障層140a’形成於導電接觸插塞116上，且具有U型的剖面輪廓，以定義出一凹陷區(即，第9圖中第一阻障層140a’所包圍的區域)。第二阻障層140b’形成於第一阻障層140a’上，並且填滿第一阻障層140a’所定義的凹陷區。導電接觸插塞116的頂表面的面積小於導電阻障層140的底表面的面積，且導電接觸插塞116的頂表面完全地被導電阻障層140的底表面所覆蓋。

在一些實施例中，電容結構為由第一電極層142’、 介電層144及第二電極層146所形成的雙面電容結構。在一些實施例中，第一電極層142’形成於導電阻障層140上。第一電極層142’具有U型的剖面輪廓，且定義出凹陷區127(繪示於第8圖中)。如第9圖所示，第一電極層142’所定義的凹陷區的深度大於第一阻障層140a’所定義的凹陷區的深度。

如上所述，第9圖所繪示的記憶體裝置100可減少或避免蝕刻溶液的滲透以及第一電極層142’的倒塌。因此，可大幅改善記憶體裝置100的良率及效能，並且有利於記憶體裝置100的微小化。

第10圖為本發明另一些實施例之記憶體裝置200的剖面示意圖。第10圖與第9圖相似，差別在於第10圖中的導電阻障層160由單一材料所形成。第10圖與第9圖相同的元件使用相同的標號表示。為了簡化說明，關於相同於第9圖的元件及其形成製程步驟，在此不再贅述。

在一些實施例中，可選擇與第一絕緣層120之黏著性良好、導電性良好並且可阻擋蝕刻溶液滲透的材料形成導電阻障層160。在這樣的實施例中，藉由在單一個步驟中形成導電阻障層160，可節省製程時間與成本，並且降低製程的複雜度。再者，經過回蝕刻製程之後，導電阻障層160可具有實質上平坦的頂表面。如此將有利於改善記憶體裝置100的良率與臨界尺寸。在一些實施例中，導電阻障層160的材料為鎢或銅。

在一些實施例中，在形成孔洞115(繪示於第1圖中)之後，利用導電阻障材料填滿孔洞115。之後，進行如第3圖所示的回蝕刻製程，以選擇性移除一部分的導電阻障材料，以形 成導電阻障層160。藉由此回蝕刻製程，可將導電阻障層160的厚度調整為所期望的範圍。如此一來，可改善記憶體裝置100的良率，也可有利於記憶體裝置100的微小化。在一些實施例中，導電阻障層的厚度為5-40nm。在另一些實施例中，導電阻障層的厚度為10-20nm。

綜上所述，本發明之一些實施例提供一種可改善良率與臨界尺寸的記憶體裝置。再者，本發明之一些實施例提供一種記憶體裝置的製造方法，可用以形成良率與臨界尺寸均獲得改善的記憶體裝置。此製造方法可輕易地整合至既有的記憶體裝置製程中，而不需額外更換或修改生產設備。因此，可在不增加製程複雜度及生產成本的前提下，有效地改善記憶體裝置的良率與臨界尺寸。

雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (10)

1. 一種記憶體裝置，包括：一層間絕緣層，形成於一基板上；一導電接觸插塞，形成於該層間絕緣層中；一導電阻障層，形成於該導電接觸插塞上，其中該導電接觸插塞的頂表面的面積小於該導電阻障層的底表面的面積，且該導電接觸插塞的頂表面完全地被該導電阻障層的底表面所覆蓋；以及一電容結構，形成於該導電阻障層上，其中該電容結構包括：一第一電極層，形成於該導電阻障層上，其中該第一電極層定義出一第一凹陷區；一介電層，形成於該第一電極層上；以及一第二電極層，形成於該介電層上，其中該導電阻障層包括：一第一阻障層，形成於該導電接觸插塞上，其中該第一阻障層定義出一第二凹陷區；以及一第二阻障層，形成於該第一阻障層上，並填滿該第二凹陷區，且其中該第二阻障層的材料不同於該第一阻障層的材料。
2. 如申請專利範圍第1項所述之記憶體裝置，其中該第一阻障層的材料為鈦、氮化鈦、氮化鎢、鉭或氮化鉭。
3. 如申請專利範圍第1項所述之記憶體裝置，其中該導電阻障層的總厚度為5-40nm。
4. 如申請專利範圍第1項所述之記憶體裝置，其中該第一凹陷區的深度大於該第二凹陷區的深度。
5. 如申請專利範圍第1項所述之記憶體裝置，其中該第一電極層的側壁的厚度為5-40nm。
6. 一種記憶體裝置的製造方法，包括：形成一層間絕緣層於一基板上；形成一導電接觸插塞於該層間絕緣層中；形成一多層絕緣結構於該層間絕緣層上；形成一孔洞於該多層絕緣結構中，其中該孔洞露出該導電接觸插塞；形成一導電阻障層於該孔洞的底部，其中該導電接觸插塞的頂表面的面積小於該導電阻障層的底表面的面積，且該導電接觸插塞的頂表面完全地被該導電阻障層的底表面所覆蓋；順應性地形成一第一電極層於該多層絕緣結構及該導電阻障層上，其中該第一電極層定義出一凹陷區；移除該多層絕緣結構；形成一介電層於該第一電極層上；以及形成一第二電極層於該介電層上。
7. 如申請專利範圍第6項所述之記憶體裝置的製造方法，其中形成該導電阻障層於該孔洞的底部包括：利用一導電阻障材料填滿該孔洞；以及進行一回蝕刻製程，以移除一部分的該導電阻障材料。
8. 如申請專利範圍第6項所述之記憶體裝置的製造方法，其中形成該導電阻障層於該孔洞的底部包括：順應性地沉積一第一導電阻障材料於該多層絕緣結構與該導電接觸插塞上；利用一第二導電阻障材料填滿該孔洞，其中該第二導電阻障材料不同於該第一導電阻障材料；以及進行一回蝕刻製程，以移除一部分的第一導電阻障材料及該第二導電阻障材料。
9. 如申請專利範圍第8項所述之記憶體裝置的製造方法，其中在該回蝕刻製程中，該第一導電阻障材料的蝕刻速率對該第二導電阻障材料的蝕刻速率之比率為0.8-1.2。
10. 如申請專利範圍第6項所述之記憶體裝置的製造方法，其中該孔洞的一深寬比為20-80。