JPH1145983A - 化学的機械研磨法を利用したｄｒａｍキャパシタの製造法 - Google Patents
化学的機械研磨法を利用したｄｒａｍキャパシタの製造法Info
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- JPH1145983A JPH1145983A JP9370518A JP37051897A JPH1145983A JP H1145983 A JPH1145983 A JP H1145983A JP 9370518 A JP9370518 A JP 9370518A JP 37051897 A JP37051897 A JP 37051897A JP H1145983 A JPH1145983 A JP H1145983A
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Abstract
(57)【要約】
【課題】 製造工程が単純かつ簡略化され、一般の生産
ラインでの製造に適しており、かつ大幅な歩留まりの向
上とコスト削減が図れるＤＲＡＭキャパシタの製造法を
提供する。 【解決手段】 トランジスタを形成させた基板に第１誘
電層を堆積させて平坦化処理を施し、第１誘電層をエッ
チングしてトランジスタのソース／ドレイン域を露出さ
せてプラグのコンタクト域とキャパシタのコンタクト域
を形成し、全面に第１伝導層を堆積させてその第１伝導
層上にキャパシタの誘電膜となる第２誘電層を堆積さ
せ、その上に第２伝導層を堆積させ、その第２伝導層を
化学的機械研磨法（ＣＭＰ法）を使用して平坦化し、第
１誘電層、第１伝導層、および第２誘電層を露出させる
ことでキャパシタをキャパシタコンタクト域に形成させ
る。
ラインでの製造に適しており、かつ大幅な歩留まりの向
上とコスト削減が図れるＤＲＡＭキャパシタの製造法を
提供する。 【解決手段】 トランジスタを形成させた基板に第１誘
電層を堆積させて平坦化処理を施し、第１誘電層をエッ
チングしてトランジスタのソース／ドレイン域を露出さ
せてプラグのコンタクト域とキャパシタのコンタクト域
を形成し、全面に第１伝導層を堆積させてその第１伝導
層上にキャパシタの誘電膜となる第２誘電層を堆積さ
せ、その上に第２伝導層を堆積させ、その第２伝導層を
化学的機械研磨法（ＣＭＰ法）を使用して平坦化し、第
１誘電層、第１伝導層、および第２誘電層を露出させる
ことでキャパシタをキャパシタコンタクト域に形成させ
る。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭキャパシ
タの製造方法に関するもので、特に化学的機械研磨法
（ＣＭＰ法）を利用したＤＲＡＭキャパシタの製造法に
関するものである。
タの製造方法に関するもので、特に化学的機械研磨法
（ＣＭＰ法）を利用したＤＲＡＭキャパシタの製造法に
関するものである。
【０００２】
【従来の技術】ＤＲＡＭは、幅広く応用されている集積
回路（ＩＣ）である。ＭＯＳトランジスタなど、一般の
大記憶容量ＤＲＡＭのメモリセルでは、ゲートはワード
線に、ソース／ドレイン域の一方はビット線に接続さ
れ、他方はキャパシタを通して接地されている。当該技
術に熟知した者には明らかなように、キャパシタはデー
タを保存するためのもので、データが失われるのを防ぐ
ためには大きなキャパシタンスを有している必要があ
る。したがって、キャパシタのキャパシタンスの大きさ
が、ＤＲＡＭの特性の善し悪しに決定的な影響力をおよ
ぼす。
回路（ＩＣ）である。ＭＯＳトランジスタなど、一般の
大記憶容量ＤＲＡＭのメモリセルでは、ゲートはワード
線に、ソース／ドレイン域の一方はビット線に接続さ
れ、他方はキャパシタを通して接地されている。当該技
術に熟知した者には明らかなように、キャパシタはデー
タを保存するためのもので、データが失われるのを防ぐ
ためには大きなキャパシタンスを有している必要があ
る。したがって、キャパシタのキャパシタンスの大きさ
が、ＤＲＡＭの特性の善し悪しに決定的な影響力をおよ
ぼす。
【０００３】製造技術の発展に伴いＤＲＡＭ容量も増大
している。集積回路の集積度が高まるにつれ個々の素子
はますます小さくなる。それに伴って、キャパシタのキ
ャパシタンスが小さくなりすぎるという問題が発生す
る。これは、ＤＲＡＭの性質に重大な影響をおよぼす。
キャパシタンスを高くするには、２つの手段がある。一
つは電極間に配置される誘電層を薄くする方法で、もう
一つはキャパシタの電極面積を大きくする方法である。
誘導層を薄くする方法について言えば、現在製造されて
いるキャパシタでも既に極薄の誘電層が使用されてお
り、しかも誘電層は無制限に薄くできるわけではなく、
厚さが５０Å未満になると、ダイレクトキャリアトンネ
リングが原因で過度の電流漏れが発生し、素子の性質に
影響を及ぼす。このため、キャパシタの電極面積を増や
す方向で多くの研究が進められている。
している。集積回路の集積度が高まるにつれ個々の素子
はますます小さくなる。それに伴って、キャパシタのキ
ャパシタンスが小さくなりすぎるという問題が発生す
る。これは、ＤＲＡＭの性質に重大な影響をおよぼす。
キャパシタンスを高くするには、２つの手段がある。一
つは電極間に配置される誘電層を薄くする方法で、もう
一つはキャパシタの電極面積を大きくする方法である。
誘導層を薄くする方法について言えば、現在製造されて
いるキャパシタでも既に極薄の誘電層が使用されてお
り、しかも誘電層は無制限に薄くできるわけではなく、
厚さが５０Å未満になると、ダイレクトキャリアトンネ
リングが原因で過度の電流漏れが発生し、素子の性質に
影響を及ぼす。このため、キャパシタの電極面積を増や
す方向で多くの研究が進められている。
【０００４】キャパシタを改良した構造が多く提案され
ている。改良構造の設計方法は大きく２通りの方法に分
けられる。一つは、キャパシタ電極の表面形状に改良を
加え、凹凸のある表面を造り出してキャパシタの電極表
面積を大きくすることによりキャパシタンスを高める方
法で、もう一つは、トレンチ方式によってキャパシタの
電極面積を大きくしようとするものである。一般的に、
後者のトレンチ方式では、エッチングで深い溝を縦方向
に形成したうえで、さらに誘電層と伝導層とを埋め込む
必要があるので、製造工程が非常に困難でコストも相当
高くなる。
ている。改良構造の設計方法は大きく２通りの方法に分
けられる。一つは、キャパシタ電極の表面形状に改良を
加え、凹凸のある表面を造り出してキャパシタの電極表
面積を大きくすることによりキャパシタンスを高める方
法で、もう一つは、トレンチ方式によってキャパシタの
電極面積を大きくしようとするものである。一般的に、
後者のトレンチ方式では、エッチングで深い溝を縦方向
に形成したうえで、さらに誘電層と伝導層とを埋め込む
必要があるので、製造工程が非常に困難でコストも相当
高くなる。
【０００５】ＤＲＡＭ容量が２５６Ｍｂ、さらには１Ｇ
ｂ以上にまで増大するにつれて、電極の形状を変化させ
る方法には限界が生じている。面積を大きくする従来の
方法では、例えば多層ＦＩＮ構造のＤＲＡＭのように、
３次元の多層構造電極を形成することによって大きな面
積を得ようとしていたためである。大容量（１Ｇｂ或は
それ以上）のＤＲＡＭの製造において、３次元の多層構
造電極を形成すると、集積回路の集積度に深刻な影響を
及ぼす。したがって、電極構造を任意に変化させて面積
増大を図るだけでは不十分なのである。
ｂ以上にまで増大するにつれて、電極の形状を変化させ
る方法には限界が生じている。面積を大きくする従来の
方法では、例えば多層ＦＩＮ構造のＤＲＡＭのように、
３次元の多層構造電極を形成することによって大きな面
積を得ようとしていたためである。大容量（１Ｇｂ或は
それ以上）のＤＲＡＭの製造において、３次元の多層構
造電極を形成すると、集積回路の集積度に深刻な影響を
及ぼす。したがって、電極構造を任意に変化させて面積
増大を図るだけでは不十分なのである。
【０００６】以上に基づき、A.O.Parkらは、“A stack
capacitor technology with （Ba,Sr）TiO３ dielectr
ics and Pt electrodes for １Giga-bit density DRAM,
SYM.VLSI 1996” の論文に、１ＧｂＤＲＡＭの構造に適
したキャパシタ電極の製造技術を開示した。メモリセル
中のそのキャパシタの構造の概要は図１のとおりであ
る。半導体ウェハ１上に、ＭＯＳトランジスタを形成さ
せ、その上に層間絶縁層２を形成させ、その絶縁層２に
トランジスタの一方の不純物領域に達するホールを形成
させ、そのホールをプラグ３で詰め、そのプラグ３に接
触するように絶縁層２の表面部にキャパシタの下位電極
４を形成させ、その表面に誘電層５が形成されている。
capacitor technology with （Ba,Sr）TiO３ dielectr
ics and Pt electrodes for １Giga-bit density DRAM,
SYM.VLSI 1996” の論文に、１ＧｂＤＲＡＭの構造に適
したキャパシタ電極の製造技術を開示した。メモリセル
中のそのキャパシタの構造の概要は図１のとおりであ
る。半導体ウェハ１上に、ＭＯＳトランジスタを形成さ
せ、その上に層間絶縁層２を形成させ、その絶縁層２に
トランジスタの一方の不純物領域に達するホールを形成
させ、そのホールをプラグ３で詰め、そのプラグ３に接
触するように絶縁層２の表面部にキャパシタの下位電極
４を形成させ、その表面に誘電層５が形成されている。
【０００７】S.O.Parkらが論文で述べている内容によれ
ば、この製造法では、Ｃｌ2／Ｏ2ガスのドライエッチン
グ法、ウェットエッチング技術、ならびに（Ｂａ，Ｓ
ｒ）ＴｉＯ3または有機金属ＣＶＤ法、ＳｒＴｉＯ3のス
パッタ法などの諸方法を合わせて使用した非常に複雑困
難な工程を経ているため、歩留まりやコストにおいて非
常に不利である。
ば、この製造法では、Ｃｌ2／Ｏ2ガスのドライエッチン
グ法、ウェットエッチング技術、ならびに（Ｂａ，Ｓ
ｒ）ＴｉＯ3または有機金属ＣＶＤ法、ＳｒＴｉＯ3のス
パッタ法などの諸方法を合わせて使用した非常に複雑困
難な工程を経ているため、歩留まりやコストにおいて非
常に不利である。
【０００８】また、M.Aokiらもまた、“Fully self-ali
gned 6F2 cell technology for lowcoat 1Gb DRAM,SYM.
VLSI 1996”の論文において、１ＧｂＤＲＡＭに適した
セルフアライン６Ｆ2 メモリセルの製造技術を開示し
た。この文献で開示されている製造工程では、プラグ、
キャパシタ、水平絶縁層、および垂直絶縁層などの部位
をそれぞれ個別に形成させなければならないため、工程
が煩雑で困難であり、同時に歩留まりが悪く、またコス
トも上昇する。
gned 6F2 cell technology for lowcoat 1Gb DRAM,SYM.
VLSI 1996”の論文において、１ＧｂＤＲＡＭに適した
セルフアライン６Ｆ2 メモリセルの製造技術を開示し
た。この文献で開示されている製造工程では、プラグ、
キャパシタ、水平絶縁層、および垂直絶縁層などの部位
をそれぞれ個別に形成させなければならないため、工程
が煩雑で困難であり、同時に歩留まりが悪く、またコス
トも上昇する。
【０００９】
【発明が解決しようとする課題】以上の問題点に鑑み、
本発明は、製造工程が単純で簡略化され、キャパシタを
エッチングする必要がなく、かつ一般の生産ラインでＤ
ＲＡＭメモリセルのキャパシタを製造するのに適した製
造法を提供することを目的とするものである。
本発明は、製造工程が単純で簡略化され、キャパシタを
エッチングする必要がなく、かつ一般の生産ラインでＤ
ＲＡＭメモリセルのキャパシタを製造するのに適した製
造法を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】上述した目的を達成する
ため、本発明は、科学的機械的研磨法（ＣＭＰ法）を利
用したＤＲＡＭキャパシタの製造法を提供する。この製
造法は、半導体基板上に、ゲートとソース／ドレイン域
とからなるトランジスタ素子と、絶縁物とを形成し、前
記の半導体基板上に、材料が二酸化シリコン、ＰＳＧ、
ＢＰＳＧの中から選択された第１誘電層を堆積させ、さ
らに平坦化の処理を施して、回路パターンを定めて前記
の第１誘電層にエッチングを施し、前記のソース/ドレ
イン域を露出させ、それぞれをプラグのコンタクト域お
よびキャパシタのコンタクト域とし、前記の第１誘電層
の表面、ならびに前記のプラグのコンタクト部およびキ
ャパシタのコンタクト部のソース/ドレイン域上に第１
伝導層を堆積させ、このうち前記のキャパシタのコンタ
クト部の第１伝導層を前記のキャパシタの底電極とし、
また、前記の第１伝導層は一層または多層構造をなし、
その材料は、ポリシリコン、チタン、窒化チタン、タン
グステン、白金、ルテニウム、および酸化ルテニウムに
なりえ、前記の第１伝導層上に第２誘電層を堆積させ、
このうち前記の第２誘電層は高誘電率を有していなけれ
ばならず、一層または多層構造をなし、その材料は、酸
化タンタル、チタン酸バリウム・ストロンチウム、およ
びチタン・ジルコニウム酸鉛、またはこれらの混合物に
なりえ、前記の第２誘導層上に第２伝導層を堆積させ、
このうち前記の第２伝導層の材料は、一層または多層の
タングステン、白金、およびアルミニウム−シリコン−
銅合金になりえ、科学的機械的研磨法（ＣＭＰ法）を使
用して平坦化の工程を実施することにより、前記の第１
誘電層、第１伝導層、および第２誘電層を露出させ、プ
ラグおよびキャパシタの製造工程を完了する、という工
程からなる。また、前記のキャパシタのコンタクト部の
開口幅は、前記のプラグのコンタクト部の開口幅の２倍
以上であり、また、前記の第１伝導層の厚さは前記のプ
ラグのコンタクト部の開口幅の２分の１以上、かつ前記
のキャパシタのコンタクト部の開口幅の２分の１未満で
なければならない。
ため、本発明は、科学的機械的研磨法（ＣＭＰ法）を利
用したＤＲＡＭキャパシタの製造法を提供する。この製
造法は、半導体基板上に、ゲートとソース／ドレイン域
とからなるトランジスタ素子と、絶縁物とを形成し、前
記の半導体基板上に、材料が二酸化シリコン、ＰＳＧ、
ＢＰＳＧの中から選択された第１誘電層を堆積させ、さ
らに平坦化の処理を施して、回路パターンを定めて前記
の第１誘電層にエッチングを施し、前記のソース/ドレ
イン域を露出させ、それぞれをプラグのコンタクト域お
よびキャパシタのコンタクト域とし、前記の第１誘電層
の表面、ならびに前記のプラグのコンタクト部およびキ
ャパシタのコンタクト部のソース/ドレイン域上に第１
伝導層を堆積させ、このうち前記のキャパシタのコンタ
クト部の第１伝導層を前記のキャパシタの底電極とし、
また、前記の第１伝導層は一層または多層構造をなし、
その材料は、ポリシリコン、チタン、窒化チタン、タン
グステン、白金、ルテニウム、および酸化ルテニウムに
なりえ、前記の第１伝導層上に第２誘電層を堆積させ、
このうち前記の第２誘電層は高誘電率を有していなけれ
ばならず、一層または多層構造をなし、その材料は、酸
化タンタル、チタン酸バリウム・ストロンチウム、およ
びチタン・ジルコニウム酸鉛、またはこれらの混合物に
なりえ、前記の第２誘導層上に第２伝導層を堆積させ、
このうち前記の第２伝導層の材料は、一層または多層の
タングステン、白金、およびアルミニウム−シリコン−
銅合金になりえ、科学的機械的研磨法（ＣＭＰ法）を使
用して平坦化の工程を実施することにより、前記の第１
誘電層、第１伝導層、および第２誘電層を露出させ、プ
ラグおよびキャパシタの製造工程を完了する、という工
程からなる。また、前記のキャパシタのコンタクト部の
開口幅は、前記のプラグのコンタクト部の開口幅の２倍
以上であり、また、前記の第１伝導層の厚さは前記のプ
ラグのコンタクト部の開口幅の２分の１以上、かつ前記
のキャパシタのコンタクト部の開口幅の２分の１未満で
なければならない。
【００１１】
【発明の実施の形態】上述した本発明の目的、特徴、お
よび長所をさらに明確かつ分かり易くするため、以下に
好ましい実施形態を例にあげて詳しく説明する。図２か
ら図８は、本実施形態によるＣＭＰ法を利用したＤＲＡ
Ｍキャパシタの製造法の製造工程の概要を示した断面図
である。
よび長所をさらに明確かつ分かり易くするため、以下に
好ましい実施形態を例にあげて詳しく説明する。図２か
ら図８は、本実施形態によるＣＭＰ法を利用したＤＲＡ
Ｍキャパシタの製造法の製造工程の概要を示した断面図
である。
【００１２】第１工程 半導体基板２０上に、酸化膜などの絶縁物２１を部分的
に形成し、その酸化物を形成させていない基板の表面に
トランジスタ素子を形成する。トランジスタ素子は、Ｄ
ＲＡＭのワード線としてのゲート２２と、ソース／ドレ
イン域２３とからなる。図２を参照。
に形成し、その酸化物を形成させていない基板の表面に
トランジスタ素子を形成する。トランジスタ素子は、Ｄ
ＲＡＭのワード線としてのゲート２２と、ソース／ドレ
イン域２３とからなる。図２を参照。
【００１３】第２工程 トランジスタを形成させた基板２０全面に第１誘電層２
４を堆積させて平坦化処理を施す（図３を参照）。第１
誘電層２４の材料は、二酸化シリコン、ＰＳＧ、および
ＢＰＳＧのなかから任意に選択することができる。本実
施形態ではＢＰＳＧを使用している。
４を堆積させて平坦化処理を施す（図３を参照）。第１
誘電層２４の材料は、二酸化シリコン、ＰＳＧ、および
ＢＰＳＧのなかから任意に選択することができる。本実
施形態ではＢＰＳＧを使用している。
【００１４】第３工程 回路パターンを定め、第１誘電層にエッチングを施すこ
とにより基板２０のソース／ドレイン域２３および酸化
膜２１の一部を露出させる。二つのトランジスタに共通
のソース／ドレイン領域をプラグのコンタクト部Ｗ１と
し、他方のソース／ドレイン領域２３から酸化膜２１の
部分にかける領域をキャパシタのコンタクト部Ｗ２とす
る。図４を参照。キャパシタのコンタクト部Ｗ２の開口
幅をｄ２、プラグのコンタクト部Ｗ１の開口幅をｄ１と
すると、ｄ２≧２ｄ１である。本実施形態では、ｄ１を
２５００Å、ｄ２を６０００Åとする。
とにより基板２０のソース／ドレイン域２３および酸化
膜２１の一部を露出させる。二つのトランジスタに共通
のソース／ドレイン領域をプラグのコンタクト部Ｗ１と
し、他方のソース／ドレイン領域２３から酸化膜２１の
部分にかける領域をキャパシタのコンタクト部Ｗ２とす
る。図４を参照。キャパシタのコンタクト部Ｗ２の開口
幅をｄ２、プラグのコンタクト部Ｗ１の開口幅をｄ１と
すると、ｄ２≧２ｄ１である。本実施形態では、ｄ１を
２５００Å、ｄ２を６０００Åとする。
【００１５】第４工程 第１誘電層２４の表面、ならびに前記のプラグのコンタ
クト部Ｗ１およびキャパシタのコンタクト部Ｗ２のソー
ス／ドレイン域上に第１伝導層２５を堆積させる。キャ
パシタのコンタクト部Ｗ２の第１伝導層はキャパシタの
底電極である。図５を参照。この第１伝導層２５は一層
構造でもよく、また多層構造でもよい。その材料は、ポ
リシリコン、チタン、窒化チタン、タングステン、白
金、ルテニウム、および酸化ルテニウムを使用すること
ができる。その厚さをｄ３とすると、ｄ２／２＞ｄ３≧
ｄ１／２である。すなわち、第１伝導層２５の厚さは、
プラグのコンタクト部の開口幅の２分の１以上で、かつ
キャパシタのコンタクト部の開口幅の２分の１未満であ
る。本実施形態では、第１伝導層としてポリシリコンを
使用しており、ｄ３は１５００Åである。
クト部Ｗ１およびキャパシタのコンタクト部Ｗ２のソー
ス／ドレイン域上に第１伝導層２５を堆積させる。キャ
パシタのコンタクト部Ｗ２の第１伝導層はキャパシタの
底電極である。図５を参照。この第１伝導層２５は一層
構造でもよく、また多層構造でもよい。その材料は、ポ
リシリコン、チタン、窒化チタン、タングステン、白
金、ルテニウム、および酸化ルテニウムを使用すること
ができる。その厚さをｄ３とすると、ｄ２／２＞ｄ３≧
ｄ１／２である。すなわち、第１伝導層２５の厚さは、
プラグのコンタクト部の開口幅の２分の１以上で、かつ
キャパシタのコンタクト部の開口幅の２分の１未満であ
る。本実施形態では、第１伝導層としてポリシリコンを
使用しており、ｄ３は１５００Åである。
【００１６】第５工程 第１伝導層２５上に、第２誘電層を堆積させる。この第
２誘電層は、高誘電率を有していなけらばならず、一層
または多層構造をなし、その材料は、酸化タンタル（Ｔ
ａ2Ｏ5）、チタン酸バリウム・ストロンチウム（［Ｂ
ａ，Ｓｒ］ＴｉＯ3） 、およびチタン・ジルコニウム酸
鉛（［Ｐｂ（ＺｒＴｉ）Ｏ３］ＰＺＴ）、またはこれら
の混合物を利用することができる。本実施形態では、酸
化タンタルを使用する。
２誘電層は、高誘電率を有していなけらばならず、一層
または多層構造をなし、その材料は、酸化タンタル（Ｔ
ａ2Ｏ5）、チタン酸バリウム・ストロンチウム（［Ｂ
ａ，Ｓｒ］ＴｉＯ3） 、およびチタン・ジルコニウム酸
鉛（［Ｐｂ（ＺｒＴｉ）Ｏ３］ＰＺＴ）、またはこれら
の混合物を利用することができる。本実施形態では、酸
化タンタルを使用する。
【００１７】第６工程 第２誘電層２６上に第２伝導層２７を堆積させる。第２
伝導層２７は、一層または多層構造をなしたタングステ
ン、白金、またはアルミニウム−シリコン−銅合金であ
る。また、その厚さはキャパシタのコンタクト部を充填
できるだけの厚さを有してなければならない。
伝導層２７は、一層または多層構造をなしたタングステ
ン、白金、またはアルミニウム−シリコン−銅合金であ
る。また、その厚さはキャパシタのコンタクト部を充填
できるだけの厚さを有してなければならない。
【００１８】第７工程 化学機械研磨法（ＣＭＰ法）を使用して平坦化の工程を
実施して、第１誘電層２４、第１伝導層２５、および第
２誘電層２６を露出させ、キャパシタＣと、ビット線接
続用のプラグＰの製造を完了する。
実施して、第１誘電層２４、第１伝導層２５、および第
２誘電層２６を露出させ、キャパシタＣと、ビット線接
続用のプラグＰの製造を完了する。
【００１９】以上に本発明の好ましい実施形態を説明し
たが、これは本発明の範囲を限定するものではなく、当
該技術に熟知した者であれば、本発明の精神と領域を脱
しない範囲で変更や潤色を加えられるべきであり、した
がって本発明の保護範囲は特許請求の範囲を基準とす
る。
たが、これは本発明の範囲を限定するものではなく、当
該技術に熟知した者であれば、本発明の精神と領域を脱
しない範囲で変更や潤色を加えられるべきであり、した
がって本発明の保護範囲は特許請求の範囲を基準とす
る。
【００２０】
【発明の効果】以上より、本発明による製造工程は、単
純かつ簡略化され、またキャパシタにエッチングを施す
必要がないため、一般の生産ラインでＤＲＡＭメモリセ
ルのキャパシタを製造することができ、かつ大幅な歩留
まりの向上とコスト削減が図れる。
純かつ簡略化され、またキャパシタにエッチングを施す
必要がないため、一般の生産ラインでＤＲＡＭメモリセ
ルのキャパシタを製造することができ、かつ大幅な歩留
まりの向上とコスト削減が図れる。
【図１】 S.O.Parkらによる方法によって形成されたメ
モリセルのキャパシタの構造を示した図である。
モリセルのキャパシタの構造を示した図である。
【図２】本発明実施形態によるキャパシタ製造工程の概
要を示した断面図である。
要を示した断面図である。
【図３】本発明実施形態によるキャパシタ製造工程の概
要を示した断面図である。
要を示した断面図である。
【図４】本発明実施形態によるキャパシタ製造工程の概
要を示した断面図である。
要を示した断面図である。
【図５】本発明実施形態によるキャパシタ製造工程の概
要を示した断面図である。
要を示した断面図である。
【図６】本発明実施形態によるキャパシタ製造工程の概
要を示した断面図である。
要を示した断面図である。
【図７】本発明実施形態によるキャパシタ製造工程の概
要を示した断面図である。
要を示した断面図である。
【図８】本発明実施形態によるキャパシタ製造工程の概
要を示した断面図である。
要を示した断面図である。
１ 半導体ウェハ ２ 誘電層 ３ プラグ ４ キャパシタの下位電極 ５ キャパシタの誘電層 ２０ 半導体基板 ２１ 絶縁物 ２２ ゲート ２３ ソース/ドレイン域 ２４ 第１誘電層 ２５ 第１伝導層 ２６ 第２誘電層 ２７ 第２伝導層 Ｗ１ プラグのコンタクト部 Ｗ２ キャパシタのコンタクト部 ｄ１ プラグのコンタクト部Ｗ１の開口幅 ｄ２ キャパシタのコンタクト部Ｗ２の開口幅 ｄ３ 第１伝導層の厚さ Ｐ プラグ Ｃ ＤＲＡＭメモリセルのキャパシタ
Claims (8)
- 【請求項１】 半導体基板の表面にゲートとソース／ド
レイン域とからなるトランジスタ素子と、絶縁層とが形
成させ、 その半導体基板上に第１誘電層を堆積させ、それに平坦
化処理を施し、 回路パターンを定めて第１誘電層をエッチングして半導
体基板を選択的に露出させ、トランジスタ素子のソース
／ドレイン領域の一方にプラグのコンタクト部とトラン
ジスタ素子のソース／ドレイン領域の他方にキャパシタ
のコンタクト部を形成させ、 第１誘電層の表面、ならびにプラグのコンタクト部、キ
ャパシタのコンタクト部として露出させたそれぞれのソ
ース／ドレイン域上に、第１伝導層を堆積させ、キャパ
シタのコンタクト部の第１伝導層をキャパシタの底電極
とし、 第１伝導層上に、高誘電率を有する第２誘電層を堆積さ
せ、 第２誘電層上に、第２伝導層を堆積させ、 化学的機械研磨法を利用して第２伝導層に平坦化工程を
実施して第１誘電層、第１伝導層、および第２伝導層を
露出させることによってプラグおよびキャパシタを形成
させることを特徴とするＤＲＡＭキャパシタの製造法。 - 【請求項２】 キャパシタのコンタクト部の開口幅が、
プラグのコンタクト部の開口幅の２倍以上であることを
特徴とする請求項１記載の製造法。 - 【請求項３】 第１伝導層の厚さがプラグのコンタクト
部の開口幅の２分の１以上で、かつキャパシタのコンタ
クト部の開口幅の２分の１未満であることを特徴とする
請求項２記載の製造法。 - 【請求項４】 第１誘電層が、二酸化シリコン、ＰＳ
Ｇ、ＢＰＳＧのいずれかであることを特徴とする請求項
１記載の製造法 - 【請求項５】 第１伝導層が、一層または多層構造で、
その材料がポリシリコン、チタン、窒化チタン、タング
ステン、白金、ルテニウムおよび酸化ルテニウムのいず
れかであることを特徴とする請求項１記載の製造法。 - 【請求項６】 第２誘電層が、一層又は多層構造で、そ
の材料が酸化タンタル、チタン酸バリウム・ストロンチ
ウム、チタン・ジルコニウム酸鉛またはこれらの混合物
のいずれかであることを特徴とする請求項１記載の製造
法。 - 【請求項７】 第２伝導層が、一層または多層構造で、
その材料がタングステン、白金、アルミニウム−シリコ
ン−同合金のいずれかであることを特徴とする請求項１
記載の製造法。 - 【請求項８】 第２伝導層がキャパシタのコンタクト部
を満たすだけの厚さを有することを特徴とする請求項１
記載の製造法。
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|---|---|---|---|
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004235616A (ja) * | 2003-01-28 | 2004-08-19 | Hynix Semiconductor Inc | 半導体メモリ素子及びその製造方法 |
| KR100546112B1 (ko) * | 1999-12-28 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| CN112201748A (zh) * | 2020-09-27 | 2021-01-08 | 昕原半导体(上海)有限公司 | 阻变存储器的钨薄膜制备方法 |
-
1997
- 1997-12-24 JP JP9370518A patent/JP3030812B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100546112B1 (ko) * | 1999-12-28 | 2006-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2004235616A (ja) * | 2003-01-28 | 2004-08-19 | Hynix Semiconductor Inc | 半導体メモリ素子及びその製造方法 |
| CN112201748A (zh) * | 2020-09-27 | 2021-01-08 | 昕原半导体(上海)有限公司 | 阻变存储器的钨薄膜制备方法 |
| CN112201748B (zh) * | 2020-09-27 | 2024-04-16 | 昕原半导体(上海)有限公司 | 阻变存储器的钨薄膜制备方法 |
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