JP2000216362A - 集積回路のコンデンサ構造 - Google Patents
集積回路のコンデンサ構造Info
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- H10B12/485—Bit line contacts
Abstract
(57)【要約】
【課題】従来のＣＭＯＳ処理技術に適合する製造プロセ
スを利用して効率よく製作することが可能なコンパクト
な３次元強誘電体コンデンサ構造を提供する。 【解決手段】埋め込みコンデンサ構造１２を具現化した
不揮発性メモリ・セル１０には、基板２０に形成された
ソース領域１６及びドレイン領域１８によって形成され
る金属酸化物半導体（ＭＯＳ）パス・トランジスタ１４
と、ゲート２２も含まれている。コンデンサ構造１２に
は、蓄積ノード２４、底部電極２６、コンデンサ誘電体
２８、及び、上部電極３０が含まれている。不揮発性メ
モリ・セルは、基板２０の側方向におけるセル密度を高
めるＵ字形構造を備えている。パス・トランジスタ１４
は、この構造のベースを形成し、２つの脚は、パス・ト
ランジスタ１４のソース領域１６及びドレイン領域１８
に対する経路をなす。コンデンサ構造２０は、ドレイン
領域から始まる経路の一部を形成する。
スを利用して効率よく製作することが可能なコンパクト
な３次元強誘電体コンデンサ構造を提供する。 【解決手段】埋め込みコンデンサ構造１２を具現化した
不揮発性メモリ・セル１０には、基板２０に形成された
ソース領域１６及びドレイン領域１８によって形成され
る金属酸化物半導体（ＭＯＳ）パス・トランジスタ１４
と、ゲート２２も含まれている。コンデンサ構造１２に
は、蓄積ノード２４、底部電極２６、コンデンサ誘電体
２８、及び、上部電極３０が含まれている。不揮発性メ
モリ・セルは、基板２０の側方向におけるセル密度を高
めるＵ字形構造を備えている。パス・トランジスタ１４
は、この構造のベースを形成し、２つの脚は、パス・ト
ランジスタ１４のソース領域１６及びドレイン領域１８
に対する経路をなす。コンデンサ構造２０は、ドレイン
領域から始まる経路の一部を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般に、コンデン
サに関するものであり、とりわけ、不揮発性メモリ・セ
ルに利用可能な３次元強誘電体コンデンサ構造に関する
ものである。
サに関するものであり、とりわけ、不揮発性メモリ・セ
ルに利用可能な３次元強誘電体コンデンサ構造に関する
ものである。
【０００２】
【従来の技術】コンデンサは、半導体基板上に製作され
たメモリ・アレイにおける蓄積素子あるいは記憶素子と
して広く用いられている。コンデンサによって利用され
る一般的な誘電体材料は、それぞれ、誘電率が４及び７
の酸化珪素（ＳｉＯ2）及び窒化珪素（Ｓｉ3Ｎ4）であ
る。しかし、酸化珪素及び窒化珪素の低誘電率のため、
酸化珪素と窒化珪素のいずれかの誘電体材料によるコン
デンサの小型化は、制限される。コンデンサのジオメト
リが最小サイズ未満にまで縮小されると、酸化珪素また
は窒化珪素の誘電体材料は、必要とされる蓄積キャパシ
タンスを維持することができなくなる。メモリ・セルの
より小さい高密度記憶装置に対する需要が増すにつれ
て、コンデンサ誘電体として用いられる可能性のある候
補として、他の誘電体材料の研究が行われるようになっ
てきた。コンデンサ誘電体としての強誘電体材料の利用
が、高密度記憶装置用のコンデンサを製作する魅力的な
アプローチとして出現した。強誘電体の誘電率は、４０
０から１４００もの高さにまで及ぶ可能性がある。これ
は、強誘電性の誘電体コンデンサ構造を利用すると、５
μｍ2のダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）セルのサイズを、２０分の１に縮小するこ
とが可能になることを示している。
たメモリ・アレイにおける蓄積素子あるいは記憶素子と
して広く用いられている。コンデンサによって利用され
る一般的な誘電体材料は、それぞれ、誘電率が４及び７
の酸化珪素（ＳｉＯ2）及び窒化珪素（Ｓｉ3Ｎ4）であ
る。しかし、酸化珪素及び窒化珪素の低誘電率のため、
酸化珪素と窒化珪素のいずれかの誘電体材料によるコン
デンサの小型化は、制限される。コンデンサのジオメト
リが最小サイズ未満にまで縮小されると、酸化珪素また
は窒化珪素の誘電体材料は、必要とされる蓄積キャパシ
タンスを維持することができなくなる。メモリ・セルの
より小さい高密度記憶装置に対する需要が増すにつれ
て、コンデンサ誘電体として用いられる可能性のある候
補として、他の誘電体材料の研究が行われるようになっ
てきた。コンデンサ誘電体としての強誘電体材料の利用
が、高密度記憶装置用のコンデンサを製作する魅力的な
アプローチとして出現した。強誘電体の誘電率は、４０
０から１４００もの高さにまで及ぶ可能性がある。これ
は、強誘電性の誘電体コンデンサ構造を利用すると、５
μｍ2のダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）セルのサイズを、２０分の１に縮小するこ
とが可能になることを示している。
【０００３】強誘電体コンデンサ用に可能性のある電極
材料の中から、プラチナ（Ｐｔ）が最も一般的に用いら
れる材料になってきた。プラチナは、導電性が高く、強
誘電性の誘電体を堆積させ、アニーリングを施すプロセ
スに対する許容度が大きい。さらに、Ｐｔ電極を利用し
た強誘電性のジルコン酸チタン酸鉛（ＰＺＴ）デバイス
は低い漏洩電流を示す（＜１０-9Ａ／ｃｍ2）。さら
に、Ｐｔは、最良のスイッチング特性をもたらす配向を
なすように、ＰＺＴペロブスカイト結晶(PZT perovskit
e crystal)の形成を促進する。
材料の中から、プラチナ（Ｐｔ）が最も一般的に用いら
れる材料になってきた。プラチナは、導電性が高く、強
誘電性の誘電体を堆積させ、アニーリングを施すプロセ
スに対する許容度が大きい。さらに、Ｐｔ電極を利用し
た強誘電性のジルコン酸チタン酸鉛（ＰＺＴ）デバイス
は低い漏洩電流を示す（＜１０-9Ａ／ｃｍ2）。さら
に、Ｐｔは、最良のスイッチング特性をもたらす配向を
なすように、ＰＺＴペロブスカイト結晶(PZT perovskit
e crystal)の形成を促進する。
【０００４】しかし、Ｐｔ電極及び強誘電性コンデンサ
誘電体のパターン形成において、いくつかの製作上の複
雑な状況に遭遇する。Ｐｔのエッチングによる電極の形
成は、化学反応に対するＰｔの不活性度が高いため、困
難なプロセスであり、一般に、スパッタ・エッチングに
よるＰｔ残留物を生じることになる。Ｐｔ残留物によっ
て、甚大なコンデンサ漏れを生じる可能性がある。さら
に、強誘電性誘電体は、１回のドライ・エッチング・プ
ロセスでパターン形成するのが困難である。コンデンサ
の漏れを減少させるには、複数ステップにわたるレジス
ト層のパターン形成及びＰｔまたは強誘電体材料のドラ
イ・エッチングが必要になる可能性がある。
誘電体のパターン形成において、いくつかの製作上の複
雑な状況に遭遇する。Ｐｔのエッチングによる電極の形
成は、化学反応に対するＰｔの不活性度が高いため、困
難なプロセスであり、一般に、スパッタ・エッチングに
よるＰｔ残留物を生じることになる。Ｐｔ残留物によっ
て、甚大なコンデンサ漏れを生じる可能性がある。さら
に、強誘電性誘電体は、１回のドライ・エッチング・プ
ロセスでパターン形成するのが困難である。コンデンサ
の漏れを減少させるには、複数ステップにわたるレジス
ト層のパターン形成及びＰｔまたは強誘電体材料のドラ
イ・エッチングが必要になる可能性がある。
【０００５】典型的な強誘電体コンデンサ構造では、コ
ンデンサ電極として、２つの平坦な平行プレートを備
え、強誘電体材料がそのプレート間に挟まれた、２次元
構造が利用される。この構造は、高さが、プレートと誘
電体材料の単なる厚さの関数であるため、「２次元」と
呼ばれる。すなわち、２次元コンデンサ構造の長さと幅
は、設定可能であるが、高さ寸法は、単なる層厚の和に
すぎない。これらのコンデンサのため、電極材料及び／
または強誘電体材料のパターン形成ドライ・エッチング
・プロセスは、コンデンサ・セルの形成にとって不可欠
である。しかし、さらに最近になって開発された強誘電
体コンデンサ構造では、３次元構造、すなわち、少なく
とも１つの非平面構造の層を備えたコンデンサ構造が利
用されている。
ンデンサ電極として、２つの平坦な平行プレートを備
え、強誘電体材料がそのプレート間に挟まれた、２次元
構造が利用される。この構造は、高さが、プレートと誘
電体材料の単なる厚さの関数であるため、「２次元」と
呼ばれる。すなわち、２次元コンデンサ構造の長さと幅
は、設定可能であるが、高さ寸法は、単なる層厚の和に
すぎない。これらのコンデンサのため、電極材料及び／
または強誘電体材料のパターン形成ドライ・エッチング
・プロセスは、コンデンサ・セルの形成にとって不可欠
である。しかし、さらに最近になって開発された強誘電
体コンデンサ構造では、３次元構造、すなわち、少なく
とも１つの非平面構造の層を備えたコンデンサ構造が利
用されている。
【０００６】1997 Symposium on VLSI Technology Dige
st of Technical Paperの１７〜１８ページにおける、
Ｋｏｈｙａｍａ他による「A Fully Printable, Self-al
igned and Planarized Stacked Capacitor DRAM Cell T
echnology for 1Gbit DRAM and Beyond（１ギガビット
以上のＤＲＡＭ用全印刷可能、自己配置及び平坦化積層
コンデンサＤＲＡＭセル技術）」と題する論文には、強
誘電体材料を備えた３次元コンデンサ構造の記載があ
る。Ｋｏｈｙａｍａ他のコンデンサ構造は、ポリシリコ
ンのプラグの上方にある窒化珪素の層の空洞内に形成さ
れる。窒化珪素層上及び空洞内に、ルテニウム（Ｒｕ）
からなる第１の層のスパッタリングが施され、空洞の床
と側壁がＲｕの層によって被われる。次に、Ｒｕ層に化
学機械的平坦化（ＣＭＰ）プロセスによるエッチングを
施して、Ｒｕ層の空洞外の部分が除去される。従って、
Ｒｕ層は、空洞の床及び側壁に存在するだけである。空
洞内におけるこの第１のＲｕ層は、コンデンサの底部電
極の働きをする。次に、強誘電体材料、チタン酸バリウ
ム・ストロンチウム（ＢＳＴ）、及び、Ｒｕの順次スパ
ッタリングを施すことによって、ＢＳＴ層と第２のＲｕ
層が形成される。第２のＲｕ層は、コンデンサの上部電
極の働きをする。次に、エッチ・バック・プロセスによ
って第２のＲｕ層にパターン形成を施し、コンデンサの
駆動ラインが形成される。
st of Technical Paperの１７〜１８ページにおける、
Ｋｏｈｙａｍａ他による「A Fully Printable, Self-al
igned and Planarized Stacked Capacitor DRAM Cell T
echnology for 1Gbit DRAM and Beyond（１ギガビット
以上のＤＲＡＭ用全印刷可能、自己配置及び平坦化積層
コンデンサＤＲＡＭセル技術）」と題する論文には、強
誘電体材料を備えた３次元コンデンサ構造の記載があ
る。Ｋｏｈｙａｍａ他のコンデンサ構造は、ポリシリコ
ンのプラグの上方にある窒化珪素の層の空洞内に形成さ
れる。窒化珪素層上及び空洞内に、ルテニウム（Ｒｕ）
からなる第１の層のスパッタリングが施され、空洞の床
と側壁がＲｕの層によって被われる。次に、Ｒｕ層に化
学機械的平坦化（ＣＭＰ）プロセスによるエッチングを
施して、Ｒｕ層の空洞外の部分が除去される。従って、
Ｒｕ層は、空洞の床及び側壁に存在するだけである。空
洞内におけるこの第１のＲｕ層は、コンデンサの底部電
極の働きをする。次に、強誘電体材料、チタン酸バリウ
ム・ストロンチウム（ＢＳＴ）、及び、Ｒｕの順次スパ
ッタリングを施すことによって、ＢＳＴ層と第２のＲｕ
層が形成される。第２のＲｕ層は、コンデンサの上部電
極の働きをする。次に、エッチ・バック・プロセスによ
って第２のＲｕ層にパターン形成を施し、コンデンサの
駆動ラインが形成される。
【０００７】Ｅｌｌｕｌ他に対する米国特許第５，３９
４，０００号には、関心を引くもう１つの３次元コンデ
ンサ構造の記載がある。Ｅｌｌｕｌ他の特許には、コン
デンサ誘電体に関して可能性のある誘電体材料として、
強誘電体を用いることが可能であるという明確な記述は
ない。その代わり、誘電体材料の具体例として、酸化珪
素が挙げられている。Ｅｌｌｕｌ他によるコンデンサ
は、基板のエッチングによるトレンチ（溝）内に形成さ
れる。トレンチは、より小さい矩形の箱形領域によって
さらに拡張された矩形の主箱形領域を備えている。Ｅｌ
ｌｕｌ他によるコンデンサを製作するため、誘電体材料
層を基板上に堆積させて、トレンチの底部及び側壁並び
にトレンチの外側の表面に対するカバー層が形成され
る。次に、誘電体材料層の上に第１の導電層を堆積させ
て、コンデンサの底部電極が形成される。第１の導電層
は、トレンチの小さい矩形箱形領域を完全に充填するの
で、矩形の主箱形領域に、わずかな矩形トレンチが残さ
れるだけである。小さい矩形箱形領域内に含まれる第１
の導電層は、コンデンサの蓄積ノードあるいは記憶ノー
ドの働きをする。次に、第１の導電層の上に、コンデン
サ誘電体材料層が堆積させられる。最後に、コンデンサ
誘電体材料層の上に、第２の導電体層が堆積させられ
る。この第２の導電体層によって、小さい矩形トレンチ
の残りの部分が充填されて、コンデンサの上部電極が形
成される。導電層材料の具体例として、ポリシリコンが
挙げられている。第２の導電層の堆積後、余分な材料を
除去するため、ＣＭＰプロセスが利用され、トレンチの
上部まで結果生じる構造で平坦化される。ＣＭＰプロセ
スによって、上部電極及び底部電極が露出し、コンデン
サへの電荷の書き込み及びコンデンサからの電荷の読み
取りのため、平坦化表面に電気接点のパターン形成が施
される。
４，０００号には、関心を引くもう１つの３次元コンデ
ンサ構造の記載がある。Ｅｌｌｕｌ他の特許には、コン
デンサ誘電体に関して可能性のある誘電体材料として、
強誘電体を用いることが可能であるという明確な記述は
ない。その代わり、誘電体材料の具体例として、酸化珪
素が挙げられている。Ｅｌｌｕｌ他によるコンデンサ
は、基板のエッチングによるトレンチ（溝）内に形成さ
れる。トレンチは、より小さい矩形の箱形領域によって
さらに拡張された矩形の主箱形領域を備えている。Ｅｌ
ｌｕｌ他によるコンデンサを製作するため、誘電体材料
層を基板上に堆積させて、トレンチの底部及び側壁並び
にトレンチの外側の表面に対するカバー層が形成され
る。次に、誘電体材料層の上に第１の導電層を堆積させ
て、コンデンサの底部電極が形成される。第１の導電層
は、トレンチの小さい矩形箱形領域を完全に充填するの
で、矩形の主箱形領域に、わずかな矩形トレンチが残さ
れるだけである。小さい矩形箱形領域内に含まれる第１
の導電層は、コンデンサの蓄積ノードあるいは記憶ノー
ドの働きをする。次に、第１の導電層の上に、コンデン
サ誘電体材料層が堆積させられる。最後に、コンデンサ
誘電体材料層の上に、第２の導電体層が堆積させられ
る。この第２の導電体層によって、小さい矩形トレンチ
の残りの部分が充填されて、コンデンサの上部電極が形
成される。導電層材料の具体例として、ポリシリコンが
挙げられている。第２の導電層の堆積後、余分な材料を
除去するため、ＣＭＰプロセスが利用され、トレンチの
上部まで結果生じる構造で平坦化される。ＣＭＰプロセ
スによって、上部電極及び底部電極が露出し、コンデン
サへの電荷の書き込み及びコンデンサからの電荷の読み
取りのため、平坦化表面に電気接点のパターン形成が施
される。
【０００８】
【発明が解決しようとする課題】既知のコンデンサ構造
は、その意図する目的にうまく適合するものではある
が、本発明の目的は、従来のＣＭＯＳ処理技術に適合す
る、あるいは従来のＣＭＯＳ処理技術に互換性のある製
造プロセスを利用して効率よく製作することが可能なコ
ンパクトな３次元強誘電体コンデンサ構造を提供するこ
とにある。
は、その意図する目的にうまく適合するものではある
が、本発明の目的は、従来のＣＭＯＳ処理技術に適合す
る、あるいは従来のＣＭＯＳ処理技術に互換性のある製
造プロセスを利用して効率よく製作することが可能なコ
ンパクトな３次元強誘電体コンデンサ構造を提供するこ
とにある。
【０００９】
【課題を解決するための手段】コンデンサ構造またはコ
ンデンサ・アレイ、及び、該構造の製作方法において、
２つの３次元電極プレートを形成する半導体層の積重ね
に形成される空洞の輪郭が利用される。３次元電極プレ
ートによって、キャパシタンスをあまり犠牲にすること
なく、コンデンサ構造の側方サイズが縮小される。コン
デンサ構造の製作は、従来のＣＭＯＳ処理技術に適合す
るものであり、結果得られるコンデンサ構造は、ＣＭＯ
Ｓ素子と垂直方向においてアライメントをとることが可
能である。例えば、コンデンサ構造をＭＯＳパス・トラ
ンジスタと共に製作することによって、高セル密度を可
能にするＵ字形構造を備えた１トランジスタ−１コンデ
ンサ不揮発性メモリ・セルを形成することが可能であ
る。パス・トランジスタは、Ｕ字形構造のベースを形成
し、２つの脚が、ソース／ドレイン領域からの経路にな
る。コンデンサ構造は、脚の一方の少なくとも一部を形
成するように製作されている。しかし、このコンデンサ
構造は、他の用途に用いることも可能である。
ンデンサ・アレイ、及び、該構造の製作方法において、
２つの３次元電極プレートを形成する半導体層の積重ね
に形成される空洞の輪郭が利用される。３次元電極プレ
ートによって、キャパシタンスをあまり犠牲にすること
なく、コンデンサ構造の側方サイズが縮小される。コン
デンサ構造の製作は、従来のＣＭＯＳ処理技術に適合す
るものであり、結果得られるコンデンサ構造は、ＣＭＯ
Ｓ素子と垂直方向においてアライメントをとることが可
能である。例えば、コンデンサ構造をＭＯＳパス・トラ
ンジスタと共に製作することによって、高セル密度を可
能にするＵ字形構造を備えた１トランジスタ−１コンデ
ンサ不揮発性メモリ・セルを形成することが可能であ
る。パス・トランジスタは、Ｕ字形構造のベースを形成
し、２つの脚が、ソース／ドレイン領域からの経路にな
る。コンデンサ構造は、脚の一方の少なくとも一部を形
成するように製作されている。しかし、このコンデンサ
構造は、他の用途に用いることも可能である。
【００１０】３次元コンデンサ構造は、空洞内に異なる
材料の複数層を堆積させることによって形成される。層
のうちの２つは、３次元電極プレートになり、別の層
は、コンデンサ誘電体になる。従って、３次元電極プレ
ートの形状は、テーパ状側壁と平面底部を含むことが望
ましい空洞の輪郭と一致する。
材料の複数層を堆積させることによって形成される。層
のうちの２つは、３次元電極プレートになり、別の層
は、コンデンサ誘電体になる。従って、３次元電極プレ
ートの形状は、テーパ状側壁と平面底部を含むことが望
ましい空洞の輪郭と一致する。
【００１１】３次元電極プレートは、導電率の高いプラ
チナ（Ｐｔ）で製作するのが望ましい。しかし、ルテニ
ウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ2）、イリジウ
ム（Ｉｒ）、酸化イリジウム（ＩｒＯ2）、及び、窒化
タンタル（ＴａＮ）といった他の導電材料を利用して、
電極プレートを形成することが可能である。電極プレー
ト間には、コンデンサ誘電体が配置されている。望まし
い実施態様の場合、コンデンサ誘電体は、ジルコン酸チ
タン酸鉛（ＰＺＴ）またはチタン酸バリウム・ストロン
チウム（ＢＳＴ）のような強誘電体材料である。
チナ（Ｐｔ）で製作するのが望ましい。しかし、ルテニ
ウム（Ｒｕ）、酸化ルテニウム（ＲｕＯ2）、イリジウ
ム（Ｉｒ）、酸化イリジウム（ＩｒＯ2）、及び、窒化
タンタル（ＴａＮ）といった他の導電材料を利用して、
電極プレートを形成することが可能である。電極プレー
ト間には、コンデンサ誘電体が配置されている。望まし
い実施態様の場合、コンデンサ誘電体は、ジルコン酸チ
タン酸鉛（ＰＺＴ）またはチタン酸バリウム・ストロン
チウム（ＢＳＴ）のような強誘電体材料である。
【００１２】コンデンサ構造の蓄積ノードは、底部電極
プレートの下に位置する。蓄積ノードは、底部電極プレ
ートと容量結合しており、上部電極プレート及び蓄積ノ
ードが電位差をかけられると、蓄積ノードに電荷が蓄積
されるようになっている。蓄積ノードは、タングステン
（Ｗ）から造られるのが望ましい。
プレートの下に位置する。蓄積ノードは、底部電極プレ
ートと容量結合しており、上部電極プレート及び蓄積ノ
ードが電位差をかけられると、蓄積ノードに電荷が蓄積
されるようになっている。蓄積ノードは、タングステン
（Ｗ）から造られるのが望ましい。
【００１３】半導体デバイスのコンデンサ構造を製作す
る方法には、層スタックの第１の誘電体層にエッチング
されたバイア(via)にＷを堆積させることによって蓄積
ノードを形成することが含まれる。バイアは、プラズマ
・エッチング・プロセスによってエッチングすることが
可能である。蓄積ノードの形成後、第１の誘電体層及び
蓄積ノードの上に、第２の誘電体層が形成される。次
に、蓄積ノードの上部表面が露出するように、第２の誘
電体層に空洞のエッチングが施される。プラズマ・エッ
チングを利用して、第２の誘電体層に空洞を形成するこ
とが可能である。
る方法には、層スタックの第１の誘電体層にエッチング
されたバイア(via)にＷを堆積させることによって蓄積
ノードを形成することが含まれる。バイアは、プラズマ
・エッチング・プロセスによってエッチングすることが
可能である。蓄積ノードの形成後、第１の誘電体層及び
蓄積ノードの上に、第２の誘電体層が形成される。次
に、蓄積ノードの上部表面が露出するように、第２の誘
電体層に空洞のエッチングが施される。プラズマ・エッ
チングを利用して、第２の誘電体層に空洞を形成するこ
とが可能である。
【００１４】次に、空洞内に、２つの電極プレート及び
コンデンサ誘電体が形成される。最初に、空洞の表面を
含む第２の誘電体層の上に、接着材料層が堆積させられ
る。従って、接着層の一部は、蓄積ノードの上部表面に
結合されることになる。接着材料は、スズ（Ｔｉ）また
は窒化スズ（ＴｉＮ）とすることが可能である。第１の
導電性材料の層を接着層の上に堆積させることによっ
て、底部電極プレートが形成される。接着層によって、
第１の導電性材料の層と蓄積ノードが導電結合される。
第１の導電性材料は、プラチナ（Ｐｔ）が望ましい。第
１の導電性材料層の上に、誘電体材料の層を堆積させる
ことによって、コンデンサ誘電体が形成される。最後
に、誘電体材料層の上に、第２の導電性材料の層を堆積
させることによって、上部電極プレートが形成される。
第２の誘電体層の上に形成される４つの層は、集合的に
「コンデンサ・スタック」と呼ぶことにする。望ましい
実施態様の場合、接着材料層及び導電性材料層の堆積
は、目標表面に対して適合する材料のスパッタリングを
施すことによって実施される。例えば、接着層にＰｔの
スパッタリングを施すことによって、接着層の上に第１
の導電材料層を堆積させることができる。この望ましい
実施態様の場合、誘電体材料層は、金属有機化学蒸着
（ＭＯＣＶＤ）プロセスによって第１の導電性材料層の
上に堆積させられる。
コンデンサ誘電体が形成される。最初に、空洞の表面を
含む第２の誘電体層の上に、接着材料層が堆積させられ
る。従って、接着層の一部は、蓄積ノードの上部表面に
結合されることになる。接着材料は、スズ（Ｔｉ）また
は窒化スズ（ＴｉＮ）とすることが可能である。第１の
導電性材料の層を接着層の上に堆積させることによっ
て、底部電極プレートが形成される。接着層によって、
第１の導電性材料の層と蓄積ノードが導電結合される。
第１の導電性材料は、プラチナ（Ｐｔ）が望ましい。第
１の導電性材料層の上に、誘電体材料の層を堆積させる
ことによって、コンデンサ誘電体が形成される。最後
に、誘電体材料層の上に、第２の導電性材料の層を堆積
させることによって、上部電極プレートが形成される。
第２の誘電体層の上に形成される４つの層は、集合的に
「コンデンサ・スタック」と呼ぶことにする。望ましい
実施態様の場合、接着材料層及び導電性材料層の堆積
は、目標表面に対して適合する材料のスパッタリングを
施すことによって実施される。例えば、接着層にＰｔの
スパッタリングを施すことによって、接着層の上に第１
の導電材料層を堆積させることができる。この望ましい
実施態様の場合、誘電体材料層は、金属有機化学蒸着
（ＭＯＣＶＤ）プロセスによって第１の導電性材料層の
上に堆積させられる。
【００１５】第２の導電性材料の層を形成した後、第２
の誘電体層の空洞内に堆積したコンデンサ・スタック材
料だけが残されるように、コンデンサ・スタックの一部
が第２の誘電体層の表面まで除去される。残りのコンデ
ンサ・スタックによって、上部及び底部電極プレート、
並びに、コンデンサ誘電体が形成される。望ましい実施
態様の場合、コンデンサ・スタック部分の選択的除去
が、化学機械的平坦化（ＣＭＰ）プロセスを利用してコ
ンデンサ・スタックを研磨し、第２の誘電体層の表面ま
で有効に平坦化することによって実施される。代替案で
は、スパッタ・エッチ・バック・プロセスを利用して、
選択されたコンデンサ・スタック部分を除去することが
可能である。その後、上部電極プレートの上に電気的接
点を形成して、上部電極プレートと低電圧源を接続する
ことが可能である。
の誘電体層の空洞内に堆積したコンデンサ・スタック材
料だけが残されるように、コンデンサ・スタックの一部
が第２の誘電体層の表面まで除去される。残りのコンデ
ンサ・スタックによって、上部及び底部電極プレート、
並びに、コンデンサ誘電体が形成される。望ましい実施
態様の場合、コンデンサ・スタック部分の選択的除去
が、化学機械的平坦化（ＣＭＰ）プロセスを利用してコ
ンデンサ・スタックを研磨し、第２の誘電体層の表面ま
で有効に平坦化することによって実施される。代替案で
は、スパッタ・エッチ・バック・プロセスを利用して、
選択されたコンデンサ・スタック部分を除去することが
可能である。その後、上部電極プレートの上に電気的接
点を形成して、上部電極プレートと低電圧源を接続する
ことが可能である。
【００１６】本発明の利点は、ＣＭＰまたはドライ・エ
ッチ・バック・プロセスに関連した空洞の利用によっ
て、材料の各層毎に個々にパターン形成を施して、コン
デンサ構造の電極プレート、コンデンサ誘電体、及び、
接着層を形成する必要がなくなるという点である。もう
１つの利点は、コンデンサ構造の製作プロセスが、従来
のＣＭＯＳ処理技術に適合するという点である。さらに
もう１つの利点は、３次元コンデンサ構造を用いること
によって、ジオメトリの小さい半導体デバイスが得ら
れ、このため、複数のコンデンサ及びトランジスタ構成
を有する回路要素の密度を増すことが可能になるという
点である。
ッチ・バック・プロセスに関連した空洞の利用によっ
て、材料の各層毎に個々にパターン形成を施して、コン
デンサ構造の電極プレート、コンデンサ誘電体、及び、
接着層を形成する必要がなくなるという点である。もう
１つの利点は、コンデンサ構造の製作プロセスが、従来
のＣＭＯＳ処理技術に適合するという点である。さらに
もう１つの利点は、３次元コンデンサ構造を用いること
によって、ジオメトリの小さい半導体デバイスが得ら
れ、このため、複数のコンデンサ及びトランジスタ構成
を有する回路要素の密度を増すことが可能になるという
点である。
【００１７】
【発明の実施の形態】図１を参照すると、本発明による
埋め込みコンデンサ構造１２を具現化した不揮発性メモ
リ・セル１０の断面図が示されている。不揮発性メモリ
・セル１０には、基板２０に形成されたソース領域１６
及びドレイン領域１８によって形成される金属酸化物半
導体（ＭＯＳ）パス・トランジスタ１４と、ゲート２２
も含まれている。コンデンサ構造１２には、蓄積ノード
２４、底部電極２６、コンデンサ誘電体２８、及び、上
部電極３０が含まれている。従って、不揮発性メモリ・
セル１０は、１トランジスタ・１コンデンサ不揮発性メ
モリ・セルである。
埋め込みコンデンサ構造１２を具現化した不揮発性メモ
リ・セル１０の断面図が示されている。不揮発性メモリ
・セル１０には、基板２０に形成されたソース領域１６
及びドレイン領域１８によって形成される金属酸化物半
導体（ＭＯＳ）パス・トランジスタ１４と、ゲート２２
も含まれている。コンデンサ構造１２には、蓄積ノード
２４、底部電極２６、コンデンサ誘電体２８、及び、上
部電極３０が含まれている。従って、不揮発性メモリ・
セル１０は、１トランジスタ・１コンデンサ不揮発性メ
モリ・セルである。
【００１８】不揮発性メモリ・セルは、基板２０の側方
向におけるセル密度を高めるＵ字形構造を備えている。
パス・トランジスタ１４は、この構造のベースを形成
し、２つの脚は、パス・トランジスタ１４のソース領域
１６及びドレイン領域１８に対する経路をなす。コンデ
ンサ構造２０は、ドレイン領域から始まる経路の一部を
形成する。
向におけるセル密度を高めるＵ字形構造を備えている。
パス・トランジスタ１４は、この構造のベースを形成
し、２つの脚は、パス・トランジスタ１４のソース領域
１６及びドレイン領域１８に対する経路をなす。コンデ
ンサ構造２０は、ドレイン領域から始まる経路の一部を
形成する。
【００１９】コンデンサ構造１２の製作は、従来のＣＭ
ＯＳ処理技術に適合する。従って、適用可能であれば、
一般的なＣＭＯＳ用語を用いることにする。すなわち、
「誘電体１」、「誘電体２」、「金属１」、及び、「金
属２」といった用語は、ＣＭＯＳ技術において一般に用
いられるように、用いることにする。
ＯＳ処理技術に適合する。従って、適用可能であれば、
一般的なＣＭＯＳ用語を用いることにする。すなわち、
「誘電体１」、「誘電体２」、「金属１」、及び、「金
属２」といった用語は、ＣＭＯＳ技術において一般に用
いられるように、用いることにする。
【００２０】基板２０には、ソース領域１６及びドレイ
ン領域１８、並びに、浅いトレンチ分離部分（ＳＴＩ）
３２及び３４が含まれている。基板は、Ｐタイプ基板と
することが可能である。「誘電体１」層には、下方誘電
体層３６及び上方誘電体層３８が含まれている。導電経
路は、ＭＯＳトランジスタ１４のドレイン領域１８を駆
動ライン６０に接続し、ソース領域をコネクタ６２に接
続するため、非導電性材料に形成されるので、２つの別
個に形成された誘電体層３６及び３８の組み合わせは、
従来の「誘電体１」層に相当する。誘電体層３６及び３
８は、酸化珪素または窒化珪素の層とすることが可能で
ある。
ン領域１８、並びに、浅いトレンチ分離部分（ＳＴＩ）
３２及び３４が含まれている。基板は、Ｐタイプ基板と
することが可能である。「誘電体１」層には、下方誘電
体層３６及び上方誘電体層３８が含まれている。導電経
路は、ＭＯＳトランジスタ１４のドレイン領域１８を駆
動ライン６０に接続し、ソース領域をコネクタ６２に接
続するため、非導電性材料に形成されるので、２つの別
個に形成された誘電体層３６及び３８の組み合わせは、
従来の「誘電体１」層に相当する。誘電体層３６及び３
８は、酸化珪素または窒化珪素の層とすることが可能で
ある。
【００２１】下方誘電体層３６は、蓄積ノード２４及び
接触プラグ３７と同一の広がりを示す。蓄積ノード２４
及び接触プラグ３７は、同一構造とすることが可能であ
る。可能性のある用途の１つでは、蓄積ノード２４及び
接触プラグ３７は、円筒形の導電性プラグである。蓄積
ノード２４及び接触プラグ３７は、タングステン（Ｗ）
から構成されるのが望ましい。誘電体層３６によって、
ゲート２２も封じ込められる。ゲート２２と基板２０の
間には、ゲート分離層４０が形成される。ゲートの両側
には、側壁４２及び４４が設けられる。ゲート分離層４
０及び側壁４２及び４４は、酸化物材料から構成するこ
とが可能である。
接触プラグ３７と同一の広がりを示す。蓄積ノード２４
及び接触プラグ３７は、同一構造とすることが可能であ
る。可能性のある用途の１つでは、蓄積ノード２４及び
接触プラグ３７は、円筒形の導電性プラグである。蓄積
ノード２４及び接触プラグ３７は、タングステン（Ｗ）
から構成されるのが望ましい。誘電体層３６によって、
ゲート２２も封じ込められる。ゲート２２と基板２０の
間には、ゲート分離層４０が形成される。ゲートの両側
には、側壁４２及び４４が設けられる。ゲート分離層４
０及び側壁４２及び４４は、酸化物材料から構成するこ
とが可能である。
【００２２】上部誘電体層３８には、それぞれ、蓄積ノ
ード２４及び接触プラグ３７の上に配置された導電性コ
ネクタ４６及び４８が含まれている。コネクタ４６及び
４８は、アルミニウム（Ａｌ）から造ることが可能であ
る。コネクタ４６の上には、底部及び上部電極２６及び
３０と、誘電体２８が配置される。導電性接着層５０に
よって、底部電極２６の底部表面が被覆される。接着層
５０は、スズ（Ｔｉ）または窒化スズ（ＴｉＮ）から造
ることが可能である。接着層５０によって、底部電極２
６とコネクタ４６との適正な結合が保証される。電極２
６及び３０は、プラチナ（Ｐｔ）から造るのが望まし
い。しかし、ルテニウム（Ｒｕ）、酸化ルテニウム（Ｒ
ｕＯ2）、イリジウム（Ｉｒ）、酸化イリジウム（Ｉｒ
Ｏ2）、または、窒化タンタル（ＴａＮ）を電極２６及
び３０に利用することも可能である。望ましい実施態様
の場合、誘電体２８は、ジルコン酸チタン酸鉛（ＰＺ
Ｔ）またはチタン酸バリウム・ストロンチウム（ＢＳ
Ｔ）のような強誘電体材料から造られる。上部誘電体層
３８から、接触プラグ５２及び５４が延びている。接触
プラグ５２は、上部電極３０に導電結合され、接触プラ
グ５４は、コネクタ４８に導電結合される。接触プラグ
５２及び５４は、Ｗから造るのが望ましい。
ード２４及び接触プラグ３７の上に配置された導電性コ
ネクタ４６及び４８が含まれている。コネクタ４６及び
４８は、アルミニウム（Ａｌ）から造ることが可能であ
る。コネクタ４６の上には、底部及び上部電極２６及び
３０と、誘電体２８が配置される。導電性接着層５０に
よって、底部電極２６の底部表面が被覆される。接着層
５０は、スズ（Ｔｉ）または窒化スズ（ＴｉＮ）から造
ることが可能である。接着層５０によって、底部電極２
６とコネクタ４６との適正な結合が保証される。電極２
６及び３０は、プラチナ（Ｐｔ）から造るのが望まし
い。しかし、ルテニウム（Ｒｕ）、酸化ルテニウム（Ｒ
ｕＯ2）、イリジウム（Ｉｒ）、酸化イリジウム（Ｉｒ
Ｏ2）、または、窒化タンタル（ＴａＮ）を電極２６及
び３０に利用することも可能である。望ましい実施態様
の場合、誘電体２８は、ジルコン酸チタン酸鉛（ＰＺ
Ｔ）またはチタン酸バリウム・ストロンチウム（ＢＳ
Ｔ）のような強誘電体材料から造られる。上部誘電体層
３８から、接触プラグ５２及び５４が延びている。接触
プラグ５２は、上部電極３０に導電結合され、接触プラ
グ５４は、コネクタ４８に導電結合される。接触プラグ
５２及び５４は、Ｗから造るのが望ましい。
【００２３】代替実施態様の場合、コネクタ４６及び４
８は、利用されない。代わりに、電極２６及び３０、誘
電体２８、及び、接着層５０が下方に延長され、接着層
５０が蓄積ノード２４に直接結合される。同様に、接触
プラグ５４が延長されて、接触プラグ３７に直接結合す
る。従って、コネクタ４６及び４８は、本発明にとって
不可欠なものではない。
８は、利用されない。代わりに、電極２６及び３０、誘
電体２８、及び、接着層５０が下方に延長され、接着層
５０が蓄積ノード２４に直接結合される。同様に、接触
プラグ５４が延長されて、接触プラグ３７に直接結合す
る。従って、コネクタ４６及び４８は、本発明にとって
不可欠なものではない。
【００２４】拡散層５６によって、上部誘電体層３８と
誘電体層５８が分離される。誘電体層５８は、機能的
に、従来のＣＭＯＳデバイスに関する従来の「誘電体
２」層に相当する。拡散層５６及び誘電体層５８は、酸
化珪素または窒化珪素の層とすることが可能である。接
触プラグ５２及び５４は、拡散層５６を通って延びてい
る。誘電体層５８には、駆動ライン６０及び導電性コネ
クタ６２が含まれている。駆動ライン６０及びコネクタ
６２は、従来のＣＭＯＳデバイスに関する「金属１」素
子である。駆動ライン６０及び６２は、アルミニウム
（Ａｌ）から造られるのが望ましい。誘電体層５８に
は、コネクタ６２をビット・ライン６６に接続する接触
プラグ６４も含まれている。他の接触プラグと同様、接
触プラグ６４は、Ｗから造ることが可能である。ビット
・ライン６６は、誘電体層５８の上に形成される。ビッ
ト・ライン６６は、従来のＣＭＯＳデバイスに関する
「金属２」素子である。ビット・ライン６６は、Ａｌま
たは銅（Ｃｕ）から構成することが可能である。
誘電体層５８が分離される。誘電体層５８は、機能的
に、従来のＣＭＯＳデバイスに関する従来の「誘電体
２」層に相当する。拡散層５６及び誘電体層５８は、酸
化珪素または窒化珪素の層とすることが可能である。接
触プラグ５２及び５４は、拡散層５６を通って延びてい
る。誘電体層５８には、駆動ライン６０及び導電性コネ
クタ６２が含まれている。駆動ライン６０及びコネクタ
６２は、従来のＣＭＯＳデバイスに関する「金属１」素
子である。駆動ライン６０及び６２は、アルミニウム
（Ａｌ）から造られるのが望ましい。誘電体層５８に
は、コネクタ６２をビット・ライン６６に接続する接触
プラグ６４も含まれている。他の接触プラグと同様、接
触プラグ６４は、Ｗから造ることが可能である。ビット
・ライン６６は、誘電体層５８の上に形成される。ビッ
ト・ライン６６は、従来のＣＭＯＳデバイスに関する
「金属２」素子である。ビット・ライン６６は、Ａｌま
たは銅（Ｃｕ）から構成することが可能である。
【００２５】動作時、コンデンサ構造１２は、データ・
ビットを電荷として蓄積する。高電荷によって、デジタ
ル「１」を表すことが可能であり、一方、低電荷によっ
て、デジタル「０」を表すことが可能である。データ
は、記憶すべきデータに従って、ビット・ライン６６に
高または低の電圧を印加することによって、不揮発性メ
モリ・セル１０に記憶される。「１」を記憶すべき場
合、ビット・ライン６６に高電圧が印加される。「０」
を記憶すべき場合、ビット・ライン６６に低電圧が印加
される。次に、ゲート２２に電圧を印加すると、ビット
・ライン６６がコンデンサ構造１２に導電接続される。
ゲート２２にかかる電圧によって、ＭＯＳトランジスタ
１４が起動し、電荷をソース領域１６からドレイン領域
１８に移動させることが可能になる。コンデンサ構造１
２は、上部電極３０と底部電極２６の電圧差によって生
じる電荷を蓄積する。ゲート２２の電圧を除去すると、
コンデンサ構造１２の電荷が、捕捉すなわち蓄積され
る。次に、ＭＯＳトランジスタ１４を起動し、ビット・
ライン２２における蓄積電荷を検知することによって、
蓄積された電荷を読み取ることが可能になる。
ビットを電荷として蓄積する。高電荷によって、デジタ
ル「１」を表すことが可能であり、一方、低電荷によっ
て、デジタル「０」を表すことが可能である。データ
は、記憶すべきデータに従って、ビット・ライン６６に
高または低の電圧を印加することによって、不揮発性メ
モリ・セル１０に記憶される。「１」を記憶すべき場
合、ビット・ライン６６に高電圧が印加される。「０」
を記憶すべき場合、ビット・ライン６６に低電圧が印加
される。次に、ゲート２２に電圧を印加すると、ビット
・ライン６６がコンデンサ構造１２に導電接続される。
ゲート２２にかかる電圧によって、ＭＯＳトランジスタ
１４が起動し、電荷をソース領域１６からドレイン領域
１８に移動させることが可能になる。コンデンサ構造１
２は、上部電極３０と底部電極２６の電圧差によって生
じる電荷を蓄積する。ゲート２２の電圧を除去すると、
コンデンサ構造１２の電荷が、捕捉すなわち蓄積され
る。次に、ＭＯＳトランジスタ１４を起動し、ビット・
ライン２２における蓄積電荷を検知することによって、
蓄積された電荷を読み取ることが可能になる。
【００２６】図２〜２１は、埋め込みコンデンサ構造１
２の製作方法の個々のステップを例示した、未完成の半
導体デバイスの断面図である。図２の場合、基板２０上
におけるＭＯＳトランジスタ１４の形成が済んでいる。
領域１６及び１８、ＳＴＩ３２及び３４、ゲート分離層
４０、ゲート２２、及び、側壁４２及び４４の形成は、
従来のＣＭＯＳ手順を利用して実施される。従って、本
明細書では、図２に示す構成要素を形成する製作ステッ
プについての説明は控えることにする。
２の製作方法の個々のステップを例示した、未完成の半
導体デバイスの断面図である。図２の場合、基板２０上
におけるＭＯＳトランジスタ１４の形成が済んでいる。
領域１６及び１８、ＳＴＩ３２及び３４、ゲート分離層
４０、ゲート２２、及び、側壁４２及び４４の形成は、
従来のＣＭＯＳ手順を利用して実施される。従って、本
明細書では、図２に示す構成要素を形成する製作ステッ
プについての説明は控えることにする。
【００２７】側壁４２及び４４の形成後、基板２０上に
酸化珪素の層を形成することによって、図３に示すよう
に、誘電体層３６が得られる。次に、誘電体層３６は、
例えば、ＣＭＰプロセスによって平坦化される。平坦化
が済むと、従来のフォトレジスト・イメージング・プロ
セスによって、誘電体層３６上にフォトレジスト層６８
を堆積させ、パターン形成が施される。結果生じるパタ
ーン形成が施されたフォトレジスト層６８には、露出領
域７０が含まれている。次に、誘電体層３６にドライ・
エッチングを施し、図４に示すように、領域７０にバイ
ア７２が形成される。例えば、プラズマ・エッチング技
法を利用して、誘電体層３６にバイア７２を形成するこ
とが可能である。バイア７２の形成後、レジスト層６８
が除去される。
酸化珪素の層を形成することによって、図３に示すよう
に、誘電体層３６が得られる。次に、誘電体層３６は、
例えば、ＣＭＰプロセスによって平坦化される。平坦化
が済むと、従来のフォトレジスト・イメージング・プロ
セスによって、誘電体層３６上にフォトレジスト層６８
を堆積させ、パターン形成が施される。結果生じるパタ
ーン形成が施されたフォトレジスト層６８には、露出領
域７０が含まれている。次に、誘電体層３６にドライ・
エッチングを施し、図４に示すように、領域７０にバイ
ア７２が形成される。例えば、プラズマ・エッチング技
法を利用して、誘電体層３６にバイア７２を形成するこ
とが可能である。バイア７２の形成後、レジスト層６８
が除去される。
【００２８】次に、誘電体層３６の上にＷを堆積させる
ことによって、バイア７２にＷが充填され、蓄積ノード
２４及び接触プラグ３７が形成される。誘電体３６の表
面及びバイア７２上の余分なＷがＣＭＰプロセスによっ
て除去され、結果として、図５に示すように平坦化表面
が得られる。蓄積ノード２４及び接触プラグ３７の形成
後、下方誘電体層３６の上にＡｌ層を堆積させ、さら
に、エッチングを施して、図６の導電性コネクタ４６及
び４８が形成される。Ａｌ層のエッチングは、周知のプ
ロセスであり、従って、本明細書では説明を控えること
にする。コネクタ４６及び４８の形成後、下方誘電体層
３６及びコネクタ４６及び４８の上に酸化珪素の層を形
成することによって、図７の上方誘電体層３８が得られ
る。次に、ＣＭＰプロセスによって、誘電体層３８の表
面に平坦化が施される。
ことによって、バイア７２にＷが充填され、蓄積ノード
２４及び接触プラグ３７が形成される。誘電体３６の表
面及びバイア７２上の余分なＷがＣＭＰプロセスによっ
て除去され、結果として、図５に示すように平坦化表面
が得られる。蓄積ノード２４及び接触プラグ３７の形成
後、下方誘電体層３６の上にＡｌ層を堆積させ、さら
に、エッチングを施して、図６の導電性コネクタ４６及
び４８が形成される。Ａｌ層のエッチングは、周知のプ
ロセスであり、従って、本明細書では説明を控えること
にする。コネクタ４６及び４８の形成後、下方誘電体層
３６及びコネクタ４６及び４８の上に酸化珪素の層を形
成することによって、図７の上方誘電体層３８が得られ
る。次に、ＣＭＰプロセスによって、誘電体層３８の表
面に平坦化が施される。
【００２９】誘電体層３８の平坦化後、誘電体層３８の
上にフォトレジスト層７４を堆積させて、パターン形成
が施され、図７に示すように、露出領域７６が形成され
ることになる。露出領域７６は、直径約０．８μｍの円
形領域を形成することが望ましいが、これはクリティカ
ルではない。次に、フォトレジスト層７４の領域７６に
よって露出された誘電体層３８の一部をエッチングで除
去することによって、図８に示すように、空洞７８が形
成される。例えば、空洞７８は、プラズマ・エッチング
・プロセスによって形成可能である。エッチングによる
空洞７８は、上部の大きい開口部と、テーパ状の側壁を
備える、バケットに似た形状が望ましい。空洞７８は、
上部における直径を約０．８μｍとし、底部における直
径が約０．４μｍになるように狭めることが可能であ
る。空洞７８の形成が済むと、パターン形成されたフォ
トレジスト層７４が除去される。
上にフォトレジスト層７４を堆積させて、パターン形成
が施され、図７に示すように、露出領域７６が形成され
ることになる。露出領域７６は、直径約０．８μｍの円
形領域を形成することが望ましいが、これはクリティカ
ルではない。次に、フォトレジスト層７４の領域７６に
よって露出された誘電体層３８の一部をエッチングで除
去することによって、図８に示すように、空洞７８が形
成される。例えば、空洞７８は、プラズマ・エッチング
・プロセスによって形成可能である。エッチングによる
空洞７８は、上部の大きい開口部と、テーパ状の側壁を
備える、バケットに似た形状が望ましい。空洞７８は、
上部における直径を約０．８μｍとし、底部における直
径が約０．４μｍになるように狭めることが可能であ
る。空洞７８の形成が済むと、パターン形成されたフォ
トレジスト層７４が除去される。
【００３０】次に、図９を参照すると、ＴｉＮ層８０に
よって、空洞７８の底部及び側壁が被覆され、導電性接
着層５０が形成されるように、ＴｉＮ層８０が誘電体層
３８に堆積させられる。次に、ＴｉＮ層８０の上にＰｔ
層８２を堆積させて、底部電極２６が形成される。Ｔｉ
ＮとＰｔの堆積は、目標表面にＴｉＮ及びＰｔのスパッ
タリングを施すことによって実施される。ＴｉＮ層８０
は、約４００オングストロームの厚さを備えることが可
能であり、一方、Ｐｔ層８２は、約１，０００オングス
トロームの厚さを備えることが可能である。
よって、空洞７８の底部及び側壁が被覆され、導電性接
着層５０が形成されるように、ＴｉＮ層８０が誘電体層
３８に堆積させられる。次に、ＴｉＮ層８０の上にＰｔ
層８２を堆積させて、底部電極２６が形成される。Ｔｉ
ＮとＰｔの堆積は、目標表面にＴｉＮ及びＰｔのスパッ
タリングを施すことによって実施される。ＴｉＮ層８０
は、約４００オングストロームの厚さを備えることが可
能であり、一方、Ｐｔ層８２は、約１，０００オングス
トロームの厚さを備えることが可能である。
【００３１】Ｐｔの堆積後、Ｐｔ層８２の上にＰＺＴ層
８４を堆積させて、図１０に示すように、コンデンサ誘
電体２８が形成される。ＰＺＴは、金属有機化学蒸着
（ＭＯＣＶＤ）プロセスによって形成されるのが望まし
い。ＰＺＴ層８４は、約１，０００オングストロームの
厚さを備えることが可能である。次に、Ｐｔ層８６は、
図１１に示すように、ＰＺＴ層８４の上に堆積させられ
る。Ｐｔ層８２と同様、Ｐｔ層８６は、約１，０００オ
ングストロームの厚さになるまで、ＰＺＴ層８４にＰｔ
のスパッタリングを施すことによって形成することが可
能である。
８４を堆積させて、図１０に示すように、コンデンサ誘
電体２８が形成される。ＰＺＴは、金属有機化学蒸着
（ＭＯＣＶＤ）プロセスによって形成されるのが望まし
い。ＰＺＴ層８４は、約１，０００オングストロームの
厚さを備えることが可能である。次に、Ｐｔ層８６は、
図１１に示すように、ＰＺＴ層８４の上に堆積させられ
る。Ｐｔ層８２と同様、Ｐｔ層８６は、約１，０００オ
ングストロームの厚さになるまで、ＰＺＴ層８４にＰｔ
のスパッタリングを施すことによって形成することが可
能である。
【００３２】Ｐｔ層８６の形成後、図１２に示すよう
に、空洞７８内にない層８０〜８６の部分が除去され
る。層８０〜８６の前記部分は、ＣＭＰプロセスによっ
て、層８０〜８６を誘電体層３８まで研磨することによ
って除去される。ＣＭＰプロセスには、酸性スラリが利
用される。ＣＭＰプロセスによって、その表面が誘電体
層３８の上方表面まで有効に平坦化される。次に、研磨
表面は、機械的スクラッバによって清浄化され、残留ス
ラリ粒子がスパッタ・エッチ・バック・プロセスによっ
て除去される。層８０〜８６の残りの部分は、それぞ
れ、導電性接着層５０、底部電極２６、コンデンサ誘電
体２８、及び、上部電極３０である。代替方法では、Ｃ
ＭＰプロセスの代わりに、スパッタ・エッチ・バック・
プロセスを利用して、層８０〜８６の前記部分を除去す
ることが可能である。
に、空洞７８内にない層８０〜８６の部分が除去され
る。層８０〜８６の前記部分は、ＣＭＰプロセスによっ
て、層８０〜８６を誘電体層３８まで研磨することによ
って除去される。ＣＭＰプロセスには、酸性スラリが利
用される。ＣＭＰプロセスによって、その表面が誘電体
層３８の上方表面まで有効に平坦化される。次に、研磨
表面は、機械的スクラッバによって清浄化され、残留ス
ラリ粒子がスパッタ・エッチ・バック・プロセスによっ
て除去される。層８０〜８６の残りの部分は、それぞ
れ、導電性接着層５０、底部電極２６、コンデンサ誘電
体２８、及び、上部電極３０である。代替方法では、Ｃ
ＭＰプロセスの代わりに、スパッタ・エッチ・バック・
プロセスを利用して、層８０〜８６の前記部分を除去す
ることが可能である。
【００３３】次に、図１３を参照すると、誘電体層３８
の上に酸化物層を堆積させて、拡散層５６が形成され
る。拡散層５６の形成後、拡散層５６の上にフォトレジ
スト層８８を堆積させて、パターン形成を施すことによ
り、露出領域９０が得られる。図１４には、パターン形
成を施されたフォトレジスト層８８が例示されている。
パターン形成されたフォトレジスト層８８を利用して、
図１５に示すように、バイア９２及び９４のエッチング
が行われる。バイア９２及び９４は、プラズマ・エッチ
ング・プロセスによって形成されるのが望ましい。バイ
ア９２は、拡散層５６を通って上部電極３０まで延び、
一方、バイア９４は、導電性コネクタ４８まで延びる。
の上に酸化物層を堆積させて、拡散層５６が形成され
る。拡散層５６の形成後、拡散層５６の上にフォトレジ
スト層８８を堆積させて、パターン形成を施すことによ
り、露出領域９０が得られる。図１４には、パターン形
成を施されたフォトレジスト層８８が例示されている。
パターン形成されたフォトレジスト層８８を利用して、
図１５に示すように、バイア９２及び９４のエッチング
が行われる。バイア９２及び９４は、プラズマ・エッチ
ング・プロセスによって形成されるのが望ましい。バイ
ア９２は、拡散層５６を通って上部電極３０まで延び、
一方、バイア９４は、導電性コネクタ４８まで延びる。
【００３４】バイア９２及び９４の形成が済むと、バイ
ア９２及び９４にＷを充填し、図１６の接触プラグ５２
及び５４が形成される。次に、ＴｉＮ層が、ＣＭＰプロ
セスを用いて、拡散層５６の表面まで研磨される。拡散
層５６の上にＡｌ層を堆積させ、エッチングを施して、
図１７に示すように、駆動ライン６０及び導電性コネク
タ６２が形成される。
ア９２及び９４にＷを充填し、図１６の接触プラグ５２
及び５４が形成される。次に、ＴｉＮ層が、ＣＭＰプロ
セスを用いて、拡散層５６の表面まで研磨される。拡散
層５６の上にＡｌ層を堆積させ、エッチングを施して、
図１７に示すように、駆動ライン６０及び導電性コネク
タ６２が形成される。
【００３５】拡散層５６の上に酸化物層を堆積させ、図
１８に示すように誘電体層５８が形成される。次に、誘
電体層５８の上にフォトレジスト層９８を堆積させ、パ
ターン形成が施される。パターン形成されたフォトレジ
スト層９８には、露出領域１００が含まれている。パタ
ーン形成されたフォトレジスト層９８を利用して、誘電
体層５８にエッチングを施し、図１９に示すように、領
域１００によって輪郭が示されていたバイア１０２が形
成される。バイア１０２の形成後、誘電体層５８の上
に、Ｗ層を堆積させ、バイア１０２がＷで充填される。
次に、Ｗ層がＣＭＰプロセスによって研磨され、図２０
に示すように、誘電体層５８の表面及びバイア１０２の
上の余分なＷが除去される。次に、誘電体層５８の上に
Ａｌ層を堆積させ、パターン形成して、図２１に示すよ
うに、ビット・ライン６６が形成される。
１８に示すように誘電体層５８が形成される。次に、誘
電体層５８の上にフォトレジスト層９８を堆積させ、パ
ターン形成が施される。パターン形成されたフォトレジ
スト層９８には、露出領域１００が含まれている。パタ
ーン形成されたフォトレジスト層９８を利用して、誘電
体層５８にエッチングを施し、図１９に示すように、領
域１００によって輪郭が示されていたバイア１０２が形
成される。バイア１０２の形成後、誘電体層５８の上
に、Ｗ層を堆積させ、バイア１０２がＷで充填される。
次に、Ｗ層がＣＭＰプロセスによって研磨され、図２０
に示すように、誘電体層５８の表面及びバイア１０２の
上の余分なＷが除去される。次に、誘電体層５８の上に
Ａｌ層を堆積させ、パターン形成して、図２１に示すよ
うに、ビット・ライン６６が形成される。
【００３６】コンデンサ構造１２は、１トランジスタ・
１コンデンサ不揮発性メモリ・セルに組み込まれるもの
として説明してきたが、１つ以上のコンデンサ構造を含
む他の半導体デバイスに組み込むことも可能である。さ
らに、コンデンサ構造１２の製作に利用される特定の材
料を、同様の材料と交換することも可能である。すなわ
ち、電極２６及び３０は、Ｒｕ、ＲｕＯ2、Ｉｒ、Ｉｒ
Ｏ2、または、ＴａＮを堆積させることによって形成す
ることが可能であり、コンデンサ誘電体２８は、ＢＳＴ
を堆積させることによって形成することが可能である。
１コンデンサ不揮発性メモリ・セルに組み込まれるもの
として説明してきたが、１つ以上のコンデンサ構造を含
む他の半導体デバイスに組み込むことも可能である。さ
らに、コンデンサ構造１２の製作に利用される特定の材
料を、同様の材料と交換することも可能である。すなわ
ち、電極２６及び３０は、Ｒｕ、ＲｕＯ2、Ｉｒ、Ｉｒ
Ｏ2、または、ＴａＮを堆積させることによって形成す
ることが可能であり、コンデンサ誘電体２８は、ＢＳＴ
を堆積させることによって形成することが可能である。
【００３７】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
が、以下、本発明の各実施態様の例を示す。
【００３８】（実施態様１）集積回路のコンデンサ構造
（１２）であって、第１の縁を備え、少なくとも一部の
輪郭が、前記第１の縁からの距離が増すにつれてテーパ
状をなし、内側と外側を備える内側電極（３０）と、前
記内側電極の前記外側に沿って延びる誘電体層（２８）
と、前記第１の縁とほぼ同一平面上にある第２の縁を備
え、前記誘電体層によって前記内側電極から分離されて
いる外側電極（２６）と、電位差を用いて、電荷を蓄積
し、前記蓄積した電荷を読み取るための前記内側及び外
側電極に対する接続部（２４及び５２）とを備えるコン
デンサ構造（１２）。
（１２）であって、第１の縁を備え、少なくとも一部の
輪郭が、前記第１の縁からの距離が増すにつれてテーパ
状をなし、内側と外側を備える内側電極（３０）と、前
記内側電極の前記外側に沿って延びる誘電体層（２８）
と、前記第１の縁とほぼ同一平面上にある第２の縁を備
え、前記誘電体層によって前記内側電極から分離されて
いる外側電極（２６）と、電位差を用いて、電荷を蓄積
し、前記蓄積した電荷を読み取るための前記内側及び外
側電極に対する接続部（２４及び５２）とを備えるコン
デンサ構造（１２）。
【００３９】（実施態様２）前記誘電体層（２８）が、
前記第１及び第２の縁とほぼ同一平面上にある第３の縁
を備えていることと、これにより、前記誘電体が、前記
内側及び外側の電極（３０及び２６）と同一の広がりを
有することを特徴とする、実施態様１に記載のコンデン
サ構造（１２）。
前記第１及び第２の縁とほぼ同一平面上にある第３の縁
を備えていることと、これにより、前記誘電体が、前記
内側及び外側の電極（３０及び２６）と同一の広がりを
有することを特徴とする、実施態様１に記載のコンデン
サ構造（１２）。
【００４０】（実施態様３）前記外側電極（２６）が、
容器状の構造（７８）を備えており、内側表面の形状
が、前記内側電極（３０）の前記輪郭と一致しているの
で、前記内側電極と前記外側電極との間隔が、前記内部
表面に沿ってほぼ等しいままであることを特徴とする、
実施態様１または２に記載のコンデンサ構造（１２）。
容器状の構造（７８）を備えており、内側表面の形状
が、前記内側電極（３０）の前記輪郭と一致しているの
で、前記内側電極と前記外側電極との間隔が、前記内部
表面に沿ってほぼ等しいままであることを特徴とする、
実施態様１または２に記載のコンデンサ構造（１２）。
【００４１】（実施態様４）前記誘電体層（２８）が、
前記容器状構造（７８）及び前記内側電極と同軸をなす
軸を備えていることと、前記接続部（２４及び５２）
に、前記外側電極（２６）と電気的に通じていて、前記
容器状構造とほぼ同軸をなし、前記電荷を蓄積するため
の蓄積ノード（２４）が含まれていることを特徴とす
る、実施態様３に記載のコンデンサ構造（１２）。
前記容器状構造（７８）及び前記内側電極と同軸をなす
軸を備えていることと、前記接続部（２４及び５２）
に、前記外側電極（２６）と電気的に通じていて、前記
容器状構造とほぼ同軸をなし、前記電荷を蓄積するため
の蓄積ノード（２４）が含まれていることを特徴とす
る、実施態様３に記載のコンデンサ構造（１２）。
【００４２】（実施態様５）前記誘電体層（２８）が、
強誘電体材料から形成されており、前記内側及び外側電
極（３０及び２６）が、プラチナ、ルテニウム、酸化ル
テニウム、イリジウム、酸化イリジウム、及び、窒化タ
ンタルから構成されるグループから選択された導電性材
料から形成されていることを特徴とする、実施態様１な
いし４のいずれかに記載のコンデンサ構造（１２）。
強誘電体材料から形成されており、前記内側及び外側電
極（３０及び２６）が、プラチナ、ルテニウム、酸化ル
テニウム、イリジウム、酸化イリジウム、及び、窒化タ
ンタルから構成されるグループから選択された導電性材
料から形成されていることを特徴とする、実施態様１な
いし４のいずれかに記載のコンデンサ構造（１２）。
【００４３】（実施態様６）半導体デバイス（１０）の
コンデンサ構造（１２）の製造方法であって、第１の導
電性材料を堆積させて、蓄積ノード（２４）を形成する
ことを含む、基板（２０）上に前記蓄積ノード（２４）
を形成するステップと、前記蓄積ノード（２４）の上に
第１の層（３８）を形成するステップと、前記第１の層
に空洞（７８）を開けるステップと、前記第１の層上に
第２の導電性材料の層（８２）を堆積させて、第２の導
電性材料の前記層が、前記空洞の輪郭と一致し、前記蓄
積ノードと電気的に通じるようにするステップと、第２
の導電性材料の前記層上に誘電体材料の層（８４）を堆
積させるステップと、前記誘電体材料の層上に第３の導
電性材料の層（８６）を堆積させるステップと、前記空
洞の外側にある前記第２の導電性材料、前記誘電体材
料、及び、前記第３の導電性材料のそれぞれをまとめて
除去して、前記空洞内の残りの材料によって、コンデン
サ構造の電極板（２６及び３０）とコンデンサ誘電体
（２８）が形成され、これによって、前記電極板と前記
コンデンサ誘電体が同一の広がりを備えるようにするス
テップとを含む方法。
コンデンサ構造（１２）の製造方法であって、第１の導
電性材料を堆積させて、蓄積ノード（２４）を形成する
ことを含む、基板（２０）上に前記蓄積ノード（２４）
を形成するステップと、前記蓄積ノード（２４）の上に
第１の層（３８）を形成するステップと、前記第１の層
に空洞（７８）を開けるステップと、前記第１の層上に
第２の導電性材料の層（８２）を堆積させて、第２の導
電性材料の前記層が、前記空洞の輪郭と一致し、前記蓄
積ノードと電気的に通じるようにするステップと、第２
の導電性材料の前記層上に誘電体材料の層（８４）を堆
積させるステップと、前記誘電体材料の層上に第３の導
電性材料の層（８６）を堆積させるステップと、前記空
洞の外側にある前記第２の導電性材料、前記誘電体材
料、及び、前記第３の導電性材料のそれぞれをまとめて
除去して、前記空洞内の残りの材料によって、コンデン
サ構造の電極板（２６及び３０）とコンデンサ誘電体
（２８）が形成され、これによって、前記電極板と前記
コンデンサ誘電体が同一の広がりを備えるようにするス
テップとを含む方法。
【００４４】（実施態様７）前記空洞（７８）を開ける
前記ステップに、テーパ状の側壁と平面の底部を備える
ように前記空洞を形成するステップが含まれ、前記蓄積
ノード（２４）が前記底部において露出していることを
特徴とする、実施態様６に記載の方法。
前記ステップに、テーパ状の側壁と平面の底部を備える
ように前記空洞を形成するステップが含まれ、前記蓄積
ノード（２４）が前記底部において露出していることを
特徴とする、実施態様６に記載の方法。
【００４５】（実施態様８）前記部分をまとめて除去す
る前記ステップに、化学機械的平坦化（ＣＭＰ）プロセ
スを利用して、前記第１の層（３８）の上部表面と同一
平面をなすレベルまで、第２の導電性材料、誘電体材
料、及び、第３の導電性材料の前記層（８２、８４、及
び、８６）を平坦化するステップが含まれることを特徴
とする、実施態様６または７に記載の方法。
る前記ステップに、化学機械的平坦化（ＣＭＰ）プロセ
スを利用して、前記第１の層（３８）の上部表面と同一
平面をなすレベルまで、第２の導電性材料、誘電体材
料、及び、第３の導電性材料の前記層（８２、８４、及
び、８６）を平坦化するステップが含まれることを特徴
とする、実施態様６または７に記載の方法。
【００４６】（実施態様９）前記部分をまとめて除去す
る前記ステップに、スパッタ・エッチ・バック・プロセ
スを利用して、前記第１の層（３８）の上部表面と同一
平面をなすレベルまで、第２の導電性材料、誘電体材
料、及び、第３の導電性材料の前記層（８２、８４、及
び、８６）にエッチングを施すことによって、前記部分
を除去するステップが含まれることを特徴とする、実施
態様６または７に記載の方法。
る前記ステップに、スパッタ・エッチ・バック・プロセ
スを利用して、前記第１の層（３８）の上部表面と同一
平面をなすレベルまで、第２の導電性材料、誘電体材
料、及び、第３の導電性材料の前記層（８２、８４、及
び、８６）にエッチングを施すことによって、前記部分
を除去するステップが含まれることを特徴とする、実施
態様６または７に記載の方法。
【００４７】（実施態様１０）第２の導電性材料及び第
３の導電性材料の前記層（８２及び８６）を堆積させる
ステップに、プラチナ、ルテニウム、酸化ルテニウム、
イリジウム、酸化イリジウム、及び、窒化タンタルから
構成されるグループから選択された材料のスパッタリン
グが含まれることと、誘電体材料の前記層（８４）を堆
積させる前記ステップに、強誘電体材料のスパッタリン
グが含まれることとを特徴とする、実施態様６ないし９
のいずれかに記載の方法。
３の導電性材料の前記層（８２及び８６）を堆積させる
ステップに、プラチナ、ルテニウム、酸化ルテニウム、
イリジウム、酸化イリジウム、及び、窒化タンタルから
構成されるグループから選択された材料のスパッタリン
グが含まれることと、誘電体材料の前記層（８４）を堆
積させる前記ステップに、強誘電体材料のスパッタリン
グが含まれることとを特徴とする、実施態様６ないし９
のいずれかに記載の方法。
【００４８】
【発明の効果】以上のように、本発明を用いると、従来
のＣＭＯＳ処理技術に適合する製造プロセスを利用して
効率よく製作することが可能なよりコンパクトな３次元
強誘電体コンデンサ構造を提供することができる。ま
た、本発明の利点は、ＣＭＰまたはドライ・エッチ・バ
ック・プロセスに関連した空洞の利用によって、材料の
各層毎に個々にパターン形成を施して、コンデンサ構造
の電極プレート、コンデンサ誘電体、及び、接着層を形
成する必要がなくなるという点である。もう１つの利点
は、コンデンサ構造の製作プロセスが、従来のＣＭＯＳ
処理技術に適合するという点である。さらにもう１つの
利点は、３次元コンデンサ構造を用いることによって、
ジオメトリの小さい半導体デバイスが得られ、このた
め、複数のコンデンサ及びトランジスタ構成を有する回
路要素の密度を増すことが可能になるという点である。
のＣＭＯＳ処理技術に適合する製造プロセスを利用して
効率よく製作することが可能なよりコンパクトな３次元
強誘電体コンデンサ構造を提供することができる。ま
た、本発明の利点は、ＣＭＰまたはドライ・エッチ・バ
ック・プロセスに関連した空洞の利用によって、材料の
各層毎に個々にパターン形成を施して、コンデンサ構造
の電極プレート、コンデンサ誘電体、及び、接着層を形
成する必要がなくなるという点である。もう１つの利点
は、コンデンサ構造の製作プロセスが、従来のＣＭＯＳ
処理技術に適合するという点である。さらにもう１つの
利点は、３次元コンデンサ構造を用いることによって、
ジオメトリの小さい半導体デバイスが得られ、このた
め、複数のコンデンサ及びトランジスタ構成を有する回
路要素の密度を増すことが可能になるという点である。
【図１】本発明によるコンデンサ構造を具現化した１ト
ランジスタ・１コンデンサ不揮発性メモリ・セルの断面
図である。
ランジスタ・１コンデンサ不揮発性メモリ・セルの断面
図である。
【図２】本発明に従って図１の不揮発性メモリ・セルを
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
【図３】本発明に従って図１の不揮発性メモリ・セルを
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
【図４】本発明に従って図１の不揮発性メモリ・セルを
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
【図５】本発明に従って図１の不揮発性メモリ・セルを
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
【図６】本発明に従って図１の不揮発性メモリ・セルを
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
【図７】本発明に従って図１の不揮発性メモリ・セルを
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
【図８】本発明に従って図１の不揮発性メモリ・セルを
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
【図９】本発明に従って図１の不揮発性メモリ・セルを
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
製作する方法の個々のステップを例示する、未完成の半
導体デバイスの断面図である。
【図１０】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
【図１１】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
【図１２】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
【図１３】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
【図１４】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
【図１５】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
【図１６】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
【図１７】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
【図１８】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
【図１９】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
【図２０】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
【図２１】本発明に従って図１の不揮発性メモリ・セル
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
を製作する方法の個々のステップを例示する、未完成の
半導体デバイスの断面図である。
１０：半導体デバイス １２：コンデンサ構造 １４：パス・トランジスタ １６：ソース領域 １８：ドレイン領域 ２０：基板 ２２：ゲート ２４：蓄積ノード ２６：外側電極（底部電極） ２８：誘電体層（コンデンサ誘電体） ３０：内側電極（上部電極） ３２、３４：浅いトレンチ分離部分 ３６：下方誘電体層 ３７：接触プラグ ３８：第１の層（上方誘電体層） ４０：ゲート分離層 ４２、４４：側壁 ４６、４８：導電性コネクタ ５０：導電性接着層 ５２、５４：接触プラグ ５６：拡散層 ５８：誘電体層 ６０：駆動ライン ６２：コネクタ ６４：接触プラグ ６６：ビット・ライン ７８：空洞 ８２：第２の導電性材料層 ８４：誘電体材料層 ８６：第３の導電性材料層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/788 29/792 (71)出願人 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐ ａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎｉａ Ｕ．Ｓ．Ａ. (72)発明者 ゲイリー・ダブリュ・レイ アメリカ合衆国カリフォルニア州マウンテ ンビュウ ブレントン・コート 131エー (72)発明者 フロレンス・エシュバッハ アメリカ合衆国カリフォルニア州ポートラ バレイ ベア・ポー 25
Claims (1)
- 【請求項１】集積回路のコンデンサ構造であって、 第１の縁を備え、少なくとも一部の輪郭が、前記第１の
縁からの距離が増すにつれてテーパ状をなし、内側と外
側を備える内側電極と、 前記内側電極の前記外側に沿って延びる誘電体層と、 前記第１の縁とほぼ同一平面上にある第２の縁を備え、
前記誘電体層によって前記内側電極から分離されている
外側電極と、 電位差を用いて、電荷を蓄積し、前記蓄積した電荷を読
み取るための前記内側及び外側電極に対する接続部とを
備えるコンデンサ構造。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053245A (ja) * | 1999-07-05 | 2001-02-23 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ・デバイス及びその製造方法 |
| FR2824423A1 (fr) * | 2001-05-02 | 2002-11-08 | St Microelectronics Sa | Procede de fabrication d'un composant tel qu'une capacite dans un circuit integre et composant de circuit integre |
| JP2005093714A (ja) * | 2003-09-17 | 2005-04-07 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2005223339A (ja) * | 2004-02-04 | 2005-08-18 | Samsung Electronics Co Ltd | キャパシタを有する半導体素子およびその製造方法 |
| US7268036B2 (en) | 2002-03-28 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100280288B1 (ko) * | 1999-02-04 | 2001-01-15 | 윤종용 | 반도체 집적회로의 커패시터 제조방법 |
| US6927160B1 (en) * | 1999-06-09 | 2005-08-09 | National Semiconductor Corporation | Fabrication of copper-containing region such as electrical interconnect |
| DE10022655C2 (de) * | 2000-04-28 | 2002-03-07 | Infineon Technologies Ag | Verfahren zur Herstellung von Kondensatorstrukturen |
| US6597028B2 (en) * | 2000-06-26 | 2003-07-22 | Ramtron International Corporation | Capacitively coupled ferroelectric random access memory cell and a method for manufacturing the same |
| US6366489B1 (en) * | 2000-08-31 | 2002-04-02 | Micron Technology, Inc. | Bi-state ferroelectric memory devices, uses and operation |
| US6737728B1 (en) * | 2000-10-12 | 2004-05-18 | Intel Corporation | On-chip decoupling capacitor and method of making same |
| US6794694B2 (en) * | 2000-12-21 | 2004-09-21 | Agere Systems Inc. | Inter-wiring-layer capacitors |
| US6710425B2 (en) * | 2001-04-26 | 2004-03-23 | Zeevo, Inc. | Structure to increase density of MIM capacitors between adjacent metal layers in an integrated circuit |
| US6900498B2 (en) * | 2001-05-08 | 2005-05-31 | Advanced Technology Materials, Inc. | Barrier structures for integration of high K oxides with Cu and Al electrodes |
| FR2828764B1 (fr) * | 2001-08-16 | 2004-01-23 | St Microelectronics Sa | Circuit integre et son procede de fabrication, et cellule de memoire incorporant un tel circuit |
| US6673664B2 (en) * | 2001-10-16 | 2004-01-06 | Sharp Laboratories Of America, Inc. | Method of making a self-aligned ferroelectric memory transistor |
| EP1324392B1 (en) * | 2001-12-28 | 2009-12-09 | STMicroelectronics S.r.l. | Capacitor for semiconductor integrated devices |
| US6706632B2 (en) * | 2002-04-25 | 2004-03-16 | Micron Technology, Inc. | Methods for forming capacitor structures; and methods for removal of organic materials |
| US6611449B1 (en) * | 2002-09-24 | 2003-08-26 | Infineon Technologies Aktiengesellschaft | Contact for memory cells |
| US6858442B2 (en) * | 2003-02-25 | 2005-02-22 | Infineon Technologies Aktiengesellschaft | Ferroelectric memory integrated circuit with improved reliability |
| US6720232B1 (en) * | 2003-04-10 | 2004-04-13 | Taiwan Semiconductor Manufacturing Company | Method of fabricating an embedded DRAM for metal-insulator-metal (MIM) capacitor structure |
| JP4041785B2 (ja) * | 2003-09-26 | 2008-01-30 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| KR100572382B1 (ko) * | 2003-11-21 | 2006-04-18 | 삼성전자주식회사 | 반도체 장치의 커패시터 및 이의 제조 방법 |
| FR2886050A1 (fr) * | 2005-05-18 | 2006-11-24 | St Microelectronics Crolles 2 | Condensateur integre a tension de claquage elevee |
| JP2008053300A (ja) * | 2006-08-22 | 2008-03-06 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
| TWI339443B (en) | 2007-04-13 | 2011-03-21 | Au Optronics Corp | A pixel and a storage capacitor of the pixel and a method of forming thereof |
| US8022458B2 (en) * | 2007-10-08 | 2011-09-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Capacitors integrated with metal gate formation |
| US8022547B2 (en) * | 2008-11-18 | 2011-09-20 | Seagate Technology Llc | Non-volatile memory cells including small volume electrical contact regions |
| US9590027B2 (en) * | 2009-04-20 | 2017-03-07 | Nxp B.V. | Method for fabricating an integrated-passives device with a MIM capacitor and a high-accuracy resistor on top |
| US8395196B2 (en) | 2010-11-16 | 2013-03-12 | International Business Machines Corporation | Hydrogen barrier liner for ferro-electric random access memory (FRAM) chip |
| US9768181B2 (en) * | 2014-04-28 | 2017-09-19 | Micron Technology, Inc. | Ferroelectric memory and methods of forming the same |
| KR102616129B1 (ko) * | 2016-02-26 | 2023-12-21 | 에스케이하이닉스 주식회사 | 멀티 레벨 강유전체 메모리 장치 및 그 제조방법 |
| US11621269B2 (en) * | 2019-03-11 | 2023-04-04 | Globalfoundries U.S. Inc. | Multi-level ferroelectric memory cell |
| US11342379B2 (en) * | 2019-05-10 | 2022-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Trench formation scheme for programmable metallization cell to prevent metal redeposit |
| US11855125B2 (en) * | 2019-09-04 | 2023-12-26 | Intel Corporation | Capacitors with nanoislands on conductive plates |
| TWI730736B (zh) | 2020-04-24 | 2021-06-11 | 力晶積成電子製造股份有限公司 | 靜態隨機存取記憶體元件及其製造方法 |
| CN111968980B (zh) * | 2020-08-26 | 2021-11-23 | 无锡拍字节科技有限公司 | 一种存储器件的制造方法及其电容器 |
| CN111968981B (zh) * | 2020-08-26 | 2021-12-24 | 无锡拍字节科技有限公司 | 一种fcob存储器件的制造方法及其电容器 |
| US11855230B2 (en) * | 2021-08-06 | 2023-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal-insulator-metal capacitor within metallization structure |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5081559A (en) | 1991-02-28 | 1992-01-14 | Micron Technology, Inc. | Enclosed ferroelectric stacked capacitor |
| US5275974A (en) | 1992-07-30 | 1994-01-04 | Northern Telecom Limited | Method of forming electrodes for trench capacitors |
| US5622882A (en) | 1994-12-30 | 1997-04-22 | Lsi Logic Corporation | Method of making a CMOS dynamic random-access memory (DRAM) |
| KR0147640B1 (ko) | 1995-05-30 | 1998-08-01 | 김광호 | 반도체 장치의 커패시터 및 그 제조방법 |
| JPH10242426A (ja) * | 1996-12-26 | 1998-09-11 | Sony Corp | 半導体メモリセルのキャパシタ構造及びその作製方法 |
| US5976928A (en) * | 1997-11-20 | 1999-11-02 | Advanced Technology Materials, Inc. | Chemical mechanical polishing of FeRAM capacitors |
-
1999
- 1999-01-22 US US09/236,048 patent/US6281535B1/en not_active Expired - Fee Related
-
2000
- 2000-01-21 JP JP12613A patent/JP2000216362A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001053245A (ja) * | 1999-07-05 | 2001-02-23 | Hyundai Electronics Ind Co Ltd | 不揮発性強誘電体メモリ・デバイス及びその製造方法 |
| JP4593733B2 (ja) * | 1999-07-05 | 2010-12-08 | 株式会社ハイニックスセミコンダクター | 不揮発性強誘電体メモリ・デバイス及びその製造方法 |
| FR2824423A1 (fr) * | 2001-05-02 | 2002-11-08 | St Microelectronics Sa | Procede de fabrication d'un composant tel qu'une capacite dans un circuit integre et composant de circuit integre |
| US7008842B2 (en) | 2001-05-02 | 2006-03-07 | Stmicroelectronics, S.A. | Process for fabricating a component, such as a capacitor in an integrated circuit, and integrated-circuit component |
| US7268036B2 (en) | 2002-03-28 | 2007-09-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP2005093714A (ja) * | 2003-09-17 | 2005-04-07 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2005223339A (ja) * | 2004-02-04 | 2005-08-18 | Samsung Electronics Co Ltd | キャパシタを有する半導体素子およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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