KR100572382B1 - 반도체 장치의 커패시터 및 이의 제조 방법 - Google Patents

반도체 장치의 커패시터 및 이의 제조 방법 Download PDF

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KR100572382B1
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Abstract

반도체 장치의 커패시터 및 커패시터 제조 방법이 개시되어 있다. 기판 상에 증착된 하부 절연막과, 상기 하부 절연막을 관통하여 형성된 스토로지 노드 콘택과, 상기 스토로지 노드 콘택 상부면 및 하부 절연막 상부면에 걸쳐 접속되도록 바닥면이 형성되고, 상기 바닥면으로부터 이어지는 실린더 기둥의 상부는 상기 스토로지 노드 콘택의 상부면에서 수직 연장된 위치로부터 소정 방향으로 쉬프트된 위치에 형성되어 있는 실린더형의 하부 전극과, 상기 실린더형의 하부 전극의 실린더 내부면 및 외부면에 형성된 유전막 및 상부 전극으로 이루어지는 반도체 장치의 커패시터를 제공한다. 상기 커패시터는 하부 전극의 유효 면적이 증가되고, 하부 구조가 안정적이다.

Description

반도체 장치의 커패시터 및 이의 제조 방법{Capacitor and method for the same}
도 1은 본 발명의 제1 실시예에 따른 DRAM 장치의 커패시터를 나타내는 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 DRAM장치의 평면도이다.
도 3a 내지 도 3k는 본 발명의 제1 실시예에 따른 DRAM 장치의 제조 방법을 나타내는 단면도이다.
도 4a 내지 도 4i는 본 발명의 제2 실시예에 따른 DRAM 장치의 제조 방법을 나타내는 단면도이다.
도 5a 내지 도 5h는 본 발명의 제3 실시예에 따른 DRAM 장치의 커패시터의 제조 방법을 나타내는 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판 22, 122 : 비트 라인
24, 124 : 하부 절연막 30 : 스토로지 노드 콘택
32 : 제1 층간 절연막 36, 62 : 버퍼 패턴
38, 64 : 식각 저지막 40, 66 : 몰드 산화막
54, 80 : 실린더형 하부 전극 56, 82 : 유전막
58, 84 : 상부 전극
본 발명은 커패시터 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 실린더형 커패시터 및 이의 제조 방법에 관한 것이다.
반도체 장치들은 기능적인 면에 있어 높은 축적 용량을 가지면서 고속 동작이 요구된다. 이를 위하여 상기 반도체 장치는 집적도, 응답 속도 및 신뢰도를 향상시키기 위한 방향으로 제조 기술들이 개발되고 있다.
상기 반도체 장치로서는 정보의 입력과 출력이 자유롭고, 고용량을 갖는 디램(DRAM) 장치가 범용적으로 이용되고 있다. 상기 디램 장치의 각 메모리 셀에는 하나의 액세스 트랜지스터(access transistor)와 하나의 축적 커패시터가 구비된다. 상기 메모리 셀의 집적도가 증가됨에 따라, 각 셀이 형성되는 수평 면적은 더욱 감소되고 있다. 때문에, 상기 축소된 면적 내에 높은 커패시턴스를 갖는 커패시터를 형성하는 것이 보다 중요한 문제로 부각되고 있다.
상기 커패시터의 커패시턴스 증가를 위하여, 유전율이 높은 유전막을 적용하는 방법 및 커패시터 전극의 유효면적의 증가시키는 방법을 생각할 수 있다. 상기 커패시터 전극의 유효 면적을 증가시키기 위해, 초기의 평면 커패시터구조에서 스택(stack)형 또는 트렌치(trench)형 커패시터구조로 변화되고 있으며, 스택형 커패시터 구조에서도 실린더형 커패시터 구조로 변화되고 있다. 상기 실린더형 커패시 터 형성 방법의 일 예는 미합중국 특허 제 6,136,643호에 개시되어 있다.
상기 실린더형의 커패시터에서는 커패시터의 축척 용량을 증가시키기 위하여 하부 전극의 높이를 최대로 높게 형성하고 있다. 그러나, 상기 하부 전극의 높이가 증가되면, 상기 하부 전극의 실린더 상부가 기울어지거나 쓰러져 이웃하는 하부 전극들 간이 접촉하는 불량이 빈번하게 발생한다. 따라서, 상기 하부 전극의 높이를 증가시키는데에도 한계가 있다.
따라서, 본 발명의 제1 목적은 하부 전극이 기울어지는 불량이 감소되는 실린더형 커패시터를 제공하는데 있다.
본 발명의 제2 목적은 하부 전극이 기울어지는 불량이 감소되는 실린더형 커패시터 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은, 기판 상에 증착된 하부 절연막과, 상기 하부 절연막을 관통하여 형성된 스토로지 노드 콘택과, 상기 스토로지 노드 콘택 상부면 및 하부 절연막 상부면에 걸쳐 접속되도록 바닥면이 형성되고, 상기 바닥면으로부터 이어지는 기둥의 상부는 상기 스토로지 노드 콘택의 상부면에서 수직 연장된 위치로부터 소정 방향으로 쉬프트된 위치에 형성되어 있는 실린더형의 하부 전극과, 상기 실린더형의 하부 전극의 실린더 내부 및 실린더 외부 표면에 형성된 유전막 패턴 및 상기 유전막 패턴 표면에 형성된 상부 전극으로 이루어지는 반도체 장치의 커패시터를 제공한다.
상기 실린더형 하부 전극의 실린더 하부 측면에는 식각 저지막이 구비된다.
상기 실린더형 하부 전극의 실린더 하부는 상기 식각 저지막 및 층간 절연막 내에 삽입된 형태를 갖는다. 또는, 상기 실린더형 하부 전극의 실린더 하부는 상기 식각 저지막 내에 삽입된 형태를 갖는다.
상기 실린더형 하부 전극은 바닥면으로부터 상부로 이어지는 기둥의 하부가 상기 기둥의 상부에 비해 넓다. 따라서, 상기 실린더형 하부 전극이 안정되게 지지될 수 있고, 이로 인해 상기 실린더형 하부 전극의 기울어짐을 최소화할 수 있다.
그리고, 상기 실린더형 하부 전극의 하부가 확장됨에 따라, 상기 커패시터의 커패시턴스를 증가시킬 수 있다.
상기한 제2 목적을 달성하기 위하여 본 발명은, 기판 상에 하부 절연막을 증착한다. 상기 하부 절연막을 관통하여 콘택 형성 영역과 접속하는 스토로지 노드 콘택을 형성한다. 상기 스토로지 노드 콘택 상부면 및 층간 절연막 상부면에 걸쳐 접속되는 바닥면이 구비되고, 상기 바닥면으로부터 이어지는 기둥의 상부는 상기 스토로지 노드 콘택의 상부면에서 수직 연장된 위치로부터 소정 방향으로 쉬프트된 위치에 구비되는 실린더형의 하부 전극을 형성한다. 이어서, 상기 실린더형의 하부 전극의 실린더 내부 및 외부 표면에 유전막 패턴 및 상부 전극을 형성하여, 반도체 장치의 커패시터를 제조하는 방법을 제공한다.
상기 실린더형 하부 전극은, 구체적으로 상기 스토로지 노드 콘택 상부면 및 하부 절연막 상부면에 걸쳐 위치하는 버퍼 패턴을 형성한다. 상기 버퍼 패턴 상에 몰드 산화막을 형성한다. 상기 몰드 산화막을 패터닝하여, 상기 버퍼 패턴의 상부 면을 일부 노출시키는 제1 개구부를 형성한다. 상기 버퍼 패턴을 선택적으로 제거하여 상기 제1 개구부의 하단부가 확장된 실린더 형성용 개구부를 형성한다. 이어서, 상기 실린더 형성용 개구부 내벽 및 내부 저면에, 실린더형의 하부 전극용 도전 물질을 증착함으로서 형성한다.
상기 버퍼 패턴은 몰드 산화막과 버퍼 패턴간의 식각 선택비가 1:100 이상인 물질로서 형성하여야 한다. 구체적으로, 상기 버퍼 패턴은 실리콘 게르마늄으로 형성할 수 있다.
또한, 상기 버퍼 패턴 상에는 식각 저지막을 더 형성할 수 있다.
상기한 제2 목적을 달성하기 위한 또다른 방법으로서 본 발명은, 기판 상에 하부 절연막을 증착한다. 상기 하부 절연막을 관통하여 콘택 형성 영역과 접속하도록 버퍼 패턴을 형성한다. 상기 층간 절연막 및 버퍼 패턴 상에 몰드 산화막을 형성한다. 상기 몰드 산화막을 식각하여, 상기 버퍼 패턴 상부면을 일부 노출시키는 제1 개구부를 형성한다. 상기 노출된 버퍼 패턴을 선택적으로 등방성 식각하여 확장된 실린더 형성용 개구부를 형성한다. 상기 실린더 형성용 개구부 내벽 및 내부 저면에, 실린더형의 하부 전극을 형성한다. 상기 버퍼 패턴 상부에 잔류하는 산화막을 제거한다. 이어서, 상기 실린더형 하부 전극의 실린더 내부 및 외부 표면에 유전막 및 상부 전극을 형성하는 반도체 장치의 커패시터 제조 방법을 제공한다.
상기 방법에 의하면, 상기 실린더형 하부 전극이 안정되게 지지될 수 있고, 이로 인해 상기 실린더형 하부 전극의 기울어짐을 최소화할 수 있다. 또한, 상기 실린더형 하부 전극의 하부가 확장됨에 따라, 커패시터의 커패시턴스를 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 제1 실시예에 따른 DRAM 장치의 커패시터를 나타내는 단면도이다. 도 2는 본 발명의 제1 실시예에 따른 DRAM장치의 평면도이다.
도 1 내지 도 2를 참조하면, 기판(10) 상에 하부 절연막(24)이 구비된다. 상기 하부 절연막(24) 내에는 트랜지스터(미도시), 상기 트랜지스터의 드레인 영역과 접속하는 비트 라인(22) 및 패드 전극(20)이 구비된다.
상기 하부 절연막(24)을 관통하여 상기 트랜지스터의 소오스 영역과 접속하는 스토로지 노드 콘택(30)이 구비된다. 상기 스토로지 노드 콘택(30)은 폴리실리콘 또는 텅스텐과 같은 금속 물질로 이루어진다.
상기 스토로지 노드 콘택(30) 상부면 및 상기 스토로지 노드 콘택(30)으로부터 연장되는 하부 절연막(24) 상에는 실린더형의 커패시터 하부 전극(54)이 구비된다.
구체적으로, 상기 실린더형의 하부 전극(54)은 상기 스토로지 노드 콘택(30) 상부면 및 상기 스토로지 노드 콘택(30)으로부터 연장되는 하부 절연막(24)에 걸쳐 접속되도록 바닥면(54a)이 형성된다. 그리고, 상기 바닥면(54a)으로부터 이어지는 실린더 기둥의 하부(54b)는 상기 바닥면(54a) 가장자리로부터 수직으로 연장되고, 상기 실린더 기둥의 상부(54c)는 상기 스토로지 노드 콘택(30)의 상부면으로부터 수직 연장된 위치로부터 소정 방향으로 쉬프트(shift)된 위치로 연장되어 형성된 다. 따라서, 상기 실린더형의 하부 전극(54)에서 실린더 기둥 하부(54b)는 실린더 기둥 상부(54c)에 비해 실린더 내부가 확장되어 있다.
즉, 상기 스토로지 노드 콘택(30)의 위치와 관계없이 상기 실린더 기둥 상부(54c)를 위치시킬 수 있어, 이웃하는 실린더들 간의 간격이 최대로 넓어지도록 상기 실린더 기둥들을 각각 배치할 수 있다.
상기 실린더형 하부 전극(54)의 실린더 기둥의 하부(54b)는 식각 저지막(38)과 실리콘 산화물로 이루어지는 제1 층간 절연막(32)으로 지지되어 있다. 구체적으로, 상기 실린더 기둥의 하부(54b)는 상기 제1 층간 절연막(32) 및 식각 저지막(38) 내에 삽입된 형태를 갖는다. 상기 식각 저지막(38)은 실리콘 질화물로 이루어진다. 따라서, 상기 실린더형 하부 전극(54)의 상기 실린더 기둥의 구조가 더욱 안정된다.
상기 실린더형의 하부 전극(54)의 실린더 내부 및 외부 표면에 유전막(56)이 구비된다.
상기 유전막(56) 표면에 상부 전극(58)이 구비된다.
상기 실린더형의 하부 전극의 실린더 기둥 하부가 확장되어 있으므로 하부 전극의 유효 표면적이 증가하게 되고, 이로 인해 커패시터의 커패시턴스가 증가된다. 또한, 상기 실린더형 하부 전극의 실린더 기둥의 구조가 안정되어 상기 실린더의 기울어짐이 감소되고, 이로인해 상기 실린더 기둥 상부가 서로 접촉하여 발생하는 동작 불량이 최소화된다.
도 3a 내지 도 3k는 본 발명의 제1 실시예에 따른 DRAM 장치의 제조 방법을 나타내는 단면도이다. 도 3a 내지 도 3k는 도 2의 A_A'방향으로 절단한 단면도이다.
도 3a 및 도 2를 참조하면, 반도체 기판(10)에 통상의 소자 분리 공정을 수행하여 액티브 영역(12b) 및 필드 영역(12a)을 정의한다. 이어서, 상기 기판(10) 상에 트랜지스터(미도시), 패드 전극(20) 및 비트 라인(22)을 내부에 포함하는 하부 절연막(24)을 형성한다.
이를 구체적으로 설명하면, 열산화법(thermal oxidation)으로 액티브 영역의 표면에 얇은 게이트 산화막(미도시)을 성장시킨 후, 그 상부에 워드 라인으로 제공되는 트랜지스터의 게이트 전극(14, 도2)을 형성한다. 바람직하게는, 게이트 전극(14)은 통상의 도핑 공정, 예컨대 확산 공정, 이온주입 공정 또는 인-시튜 도핑 공정에 의해 고농도의 불순물로 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드 구조로 형성된다. 상기 게이트 전극(14)은 그 상부가 산화막이나 질화막으로 캡핑되며, 그 측벽에 산화막이나 질화막으로 이루어진 스페이서(미도시)가 형성된다. 이어서, 게이트 전극(14)을 마스크로 이용하여 불순물을 이온주입함으로써 소자영역의 표면에 트랜지스터의 소오스/드레인 영역을 형성한다. 상기 도핑 영역들 중의 하나는 캐패시터의 스토리지 전극이 접촉되어질 캐패시터 노드 콘택 영역(16)이며, 다른 하나는 비트라인이 접촉되어질 비트라인 콘택 영역이다. 본 실시예에서는 소오스 영역이 캐패시터 노드 콘택 영역(16)이라하여 설명한다.
이어서, 트랜지스터 및 기판(10) 상에 제1 하부 절연막(24a)을 증착하고 이를 사진 식각 공정으로 소오스/드레인 영역을 각각 노출하는 콘택홀(미도시)을 형 성시킨다. 상기 결과물의 전면에 도핑된 폴리실리콘을 증착하고 연마하여 상기 소오스/드레인 영역에 각각 접촉하는 패드 전극(20)을 형성한다. 상기 패드 전극(20) 및 제1 하부 절연막(24a)상에 제2 하부 절연막(24b)을 형성하고, 이를 평탄화한다.
이어서, 상기 제2 하부 절연막(24b)의 소정 부위를 식각하여 비트라인 콘택 영역, 즉 드레인 영역과 접촉하고 있는 패드 전극을 노출시키는 비트라인 콘택홀(미도시)을 형성한다. 상기 비트라인 콘택홀을 채우도록 도전 물질을 증착시키고, 이를 패터닝하여 DRAM의 각 셀들에 전기적 신호를 전달하는 비트 라인(22)을 형성한다.
이어서, 상기 비트 라인(22)을 매립하는 제3 하부 절연막(24c)을 형성하고 이를 평탄화한다.
도 3b를 참조하면, 상기 제3 하부 절연막(24c) 및 제2 하부 절연막(24b)의 소정 부위를 식각하여, 상기 커패시터 콘택 영역, 즉 소오스 영역과 접촉하고 있는 패드 전극을 노출시키는 스토로지 노드 콘택홀(미도시)을 형성한다. 이어서, 상기 스토로지 노드 콘택홀을 채우도록 도전 물질을 증착시키고, 이를 연마하여 스토로지 노드 콘택(30)을 형성한다. 상기 도전 물질은 폴리 실리콘 물질 또는 금속 물질을 포함한다. 상기 스토로지 노드 콘택(30)은 하부의 패드 전극(20)과 정얼라인되면서 상기 패드 전극(20)과 접속된다. 따라서, 상기 스토로지 노드 콘택(30)은 상기 액티브 영역 상에 소오스 영역의 수직 연장선상에 위치한다.
도 3c를 참조하면, 상기 스토로지 노드 콘택(30) 및 상기 제3 하부 절연막(24c) 상에 제1 층간 절연막(32)을 형성한다. 상기 제1 층간 절연막(32)의 두께는 후속으로 형성되는 실린더형의 하부 전극의 확장된 기둥 하부의 높이를 결정한다. 따라서, 상기 제1 층간 절연막(32)의 두께를 조절함으로서, 상기 실린더형 하부 전극 전체의 높이 및 커패시턴스를 조절할 수 있다.
이어서, 상기 제1 층간 절연막(32)의 소정 부위를 사진 식각하여 상기 스토로지 노드 콘택(30)의 상부면 및 상기 스토로지 콘택 상부면(30)과 연장되어 있는 상기 제3 하부 절연막(24c)을 동시에 노출하는 제1 개구부(34)를 형성한다. 상기 제1 개구부(34)는 후속 공정에서 형성되는 실린더형의 하부 전극이 위치하는 영역을 정의한다.
도 3d를 참조하면, 상기 제1 개구부(34)내를 매립하도록 버퍼막을 형성하고, 상기 제1 층간 절연막(32)이 노출되도록 상기 버퍼막을 평탄화하여 상기 제1 층간 절연막(32) 내에 스토로지 노드 콘택(30)과 접속하는 버퍼 패턴(36)을 형성한다. 상기 버퍼 패턴(36)은 실리콘 산화물과 상기 버퍼 패턴간의 등방성 식각비가 1:100 이상으로 높은 물질로서 형성하여야 한다. 바람직하게는 상기 실리콘 산화물과 상기 버퍼 패턴(36)의 등방성 식각비는 1:500 이상이어야 한다. 이를 위해, 상기 버퍼막은 실리콘 게르마늄으로 형성하는 것이 바람직하다. 상기 실리콘 게르마늄의 경우 소정의 식각 조건하에서 상기 실리콘 산화물과의 등방성 식각비가 1:500 이상이다.
상기 실리콘 산화물과 버퍼 패턴 간의 등방성 식각비가 작을 경우에, 후속 공정 시에 하부 전극을 형성하기 위한 개구부를 형성할 시에 개구부 프로파일을 정상적으로 형성하기가 매우 어려워진다.
도 3e를 참조하면, 상기 버퍼 패턴(36) 및 상기 제1 층간 절연막(32) 상에 실리콘 질화물을 증착시켜 식각 저지막(38)을 형성한다. 이어서, 상기 식각 저지막(38) 상에 몰드 산화막(40)을 형성한다. 상기 몰드 산화막(40)의 두께는 후속으로 형성되는 실린더형의 하부 전극의 실린더 기둥 상부의 높이를 결정한다. 상기 몰드 산화막(40)은 10000Å이상의 두께로 형성한다.
도 3f를 참조하면, 상기 몰드 산화막(40)의 소정 부위를 식각하고, 상기 식각 저지막(38)을 식각하여, 상기 버퍼 패턴(36) 상부면의 일부를 노출시키는 제2 개구부(42)를 형성한다.
상기 제2 개구부(42)의 위치는 상기 실린더형 하부 전극의 실린더 기둥 상부의 위치를 결정한다. 따라서, 제2 개구부(42)는 이웃하는 상기 제2 개구부(42)들 간의 간격이 최대로 넓게 되도록 위치시키는 것이 바람직하다. 도 2에 도시된 바와 같이, 상기 하부 전극의 실린더들 간의 간격을 최대로 넓히기 위해 상기 실린더 상부는 상기 스토로지 노드 콘택(30) 상부면에서 수직 연장된 위치로부터 소정 방향으로 쉬프트되어 있다.
도 3g를 참조하면, 상기 제2 개구부(42) 바닥에 노출되어 있는 상기 버퍼 패턴(36)을 선택적으로 등방성 식각하여, 하부가 확장된 제3 개구부(44)를 형성한다. 상기 제3 개구부의 내부면에는 후속 공정을 통해 하부 전극이 형성되므로, 상기 제3 개구부의 내부면의 프로파일이 매우 중요하다. 때문에, 상기 등방성 식각 공정 시에는, 몰드 산화막 및 제1 층간 절연막이 최소한으로 식각되면서 상기 버퍼 패턴이 식각되어야 한다. 그런데, 실리콘 산화물과 상기 버퍼 패턴과의 식각 선택비가 1:100 이상으로 매우 높기 때문에, 상기 제3 개구부는 원하는 내부 프로파일을 갖도록 형성할 수 있다.
상기 등방성 식각 공정은 습식 식각 또는 케미컬 건식 식각 공정을 포함한다. 상기 버퍼 패턴을 실리콘 게르마늄으로 형성하는 경우, 상기 등방성 식각 공정은 H2O2 및 CH3COOH를 주성분으로 하는 습식 식각액을 사용하여 수행할 수 있다. 상기 습식 식각액에는 HF를 첨가될 수 있다.
도 3h를 참조하면, 상기 제3 개구부(44)의 내부 표면 및 상기 몰드 산화막 (40)상에 하부 전극막(50)을 증착한다. 상기 제3 개구부(44) 내부 표면에 균일한 두께로 상기 하부 전극막(50)을 형성하기 위해, 상기 하부 전극막(50)은 스텝커버러지 특성이 양호한 특성을 갖는 도전 물질로 형성하여야 한다. 상기 하부 전극막(50)은 구체적으로 폴리실리콘으로 형성한다.
도 3i를 참조하면, 상기 하부 전극막(50)이 증착되어 있는 제3 개구부(44) 내부를 완전히 매립하도록 희생 산화막(52)을 형성한다. 이어서, 상기 몰드 산화막(40) 상에 증착되어 있는 하부 전극막(50)이 제거되도록 상기 희생 산화막(52) 및 하부 전극막(50)을 연마하여, 실린더형의 하부 전극(54)을 형성한다.
구체적으로, 상기 실린더형의 하부 전극(54)의 실린더 바닥면(54a)은 상기 스토로지 노드 콘택 상부면(30) 및 하부 절연막(24) 상부면에 걸쳐 접속된다. 상기 바닥면(54a)으로부터 이어지는 실린더 기둥의 하부(54b)는 상기 바닥면(54a)의 가장자리로부터 수직 방향으로 연장되고, 상기 실린더 기둥의 상부(54c)는 상기 스토 로지 노드 콘택(30)의 상부면에 수직 연장된 부위로부터 소정 방향으로 쉬프트된 위치에 형성된다.
도 3j를 참조하면, 상기 희생 산화막(52) 및 몰드 산화막(40)을 선택적으로 등방성 식각하여 식각 저지막(38)을 노출시킨다. 상기 등방성 식각 공정은 HF를 포함하는 수용액을 식각액으로 사용하는 습식 식각 공정을 포함한다. 상기 공정을 수행하면, 상기 실린더형 하부 전극(54)의 실린더 바닥(54a) 부위 및 실린더 기둥 하부(54b)는 상기 제1 층간 절연막(32) 및 식각 저지막(38)에 삽입된 형태를 갖는다. 따라서, 상기 실린더형 하부 전극의 실린더 기둥이 안정된 구조를 갖는다. 또한, 상기 실린더 기둥 상부(54c)는 내부면 및 외부면이 모두 노출된다.
도 3k를 참조하면, 상기 실린더형 하부 전극(54)의 노출된 내부면 및 외부면과 상기 식각 저지막(38) 상부면에 유전막(56)을 증착한다. 이 때, 상기 실린더형의 하부 전극(54)의 외부면은 상기 실린더 기둥의 상부(54c) 측면만이 노출되어 있고, 상기 실린더형의 하부 전극(54)의 내부면은 실린더 기둥 전체(54b, 54c) 측면 및 실린더 바닥면(54a)이 모두 노출되어 있다. 이어서, 상기 유전막(56) 상에 상부 전극(58)을 증착한다.
상기 방법으로 형성된 반도체 장치의 커패시터는 실린더형의 하부 전극의 실린더 기둥 하부가 확장되어 있으므로 커패시턴스가 증가된다. 또한, 상기 실린더형 하부 전극의 실린더 기둥의 구조가 안정되어 상기 실린더의 기울어짐이 감소되고, 이로 인해 상기 실린더 기둥 상부가 서로 접촉하여 발생하는 동작 불량이 최소화된다.
도 4a 내지 도 4i는 본 발명의 제2 실시예에 따른 DRAM 장치의 제조 방법을 나타내는 단면도이다. 이하에서 설명하는 제2 실시예에 따른 방법은 버퍼 패턴을 형성하는 방법을 제외하고는 제1 실시예의 방법과 거의 동일하다.
도 4a를 참조하면, 도 3a 내지 도 3b에 설명한 공정들을 수행하여, 반도체 기판(10) 상에 트랜지스터, 패드 전극(20) 및 비트 라인(22)을 내부에 포함하는 하부 절연막(24)을 형성한다.
이어서, 상기 하부 절연막(24)의 소정 부위를 식각하여, 상기 커패시터 콘택 영역, 즉 소오스 영역과 접촉하고 있는 패드 전극을 노출시키는 스토로지 노드 콘택홀(미도시)을 형성한다. 이어서, 상기 스토로지 노드 콘택홀을 채우도록 도전 물질을 증착시키고, 이를 연마하여 스토로지 노드 콘택(30)을 형성한다.
도 4b를 참조하면, 상기 스토로지 노드 콘택(30) 및 상기 하부 절연막(24) 상에 버퍼막(60)을 형성한다. 상기 버퍼막(60)은 실리콘 산화막과 상기 버퍼막(60)간의 등방성 식각비가 1:100 이상으로 높은 물질로서 형성하여야 한다. 바람직하게는 상기 실리콘 산화막과 상기 버퍼막(60)의 등방성 식각비는 1:500 이상이어야 한다. 이를 위해, 상기 버퍼막(60)은 실리콘 게르마늄으로 형성하는 것이 바람직하다.
도 4c를 참조하면, 상기 버퍼막(60)을 사진 식각 공정에 의해 패터닝하여, 상기 스토로지 노드 콘택(30)의 상부면 및 상기 스토로지 콘택(30) 상부면과 연장되어 있는 상기 하부 절연막(24) 상에 걸쳐서 놓여지는 버퍼 패턴(62)을 형성한다. 따라서, 상기 버퍼 패턴(62)은 상기 스토로지 노드 콘택(30)의 상부면에 비해 넓은 사이즈를 갖는다.
상기 버퍼 패턴(62)은 후속 공정에서 형성되는 실린더형의 하부 전극이 위치하는 영역을 정의한다. 즉, 상기 버퍼 패턴(62)은 상기 실린더형의 하부 전극의 상부 실린더가 위치하는 영역 및 상기 스토로지 노드 콘택의 상부면을 모두 커버하도록 형성하여야 한다.
상기 버퍼 패턴(62)의 두께는 후속으로 형성되는 실린더형의 하부 전극의 확장된 기둥 하부의 높이를 결정한다. 따라서, 상기 버퍼 패턴의 두께를 조절함으로서, 상기 실린더형 하부 전극 전체의 높이 및 커패시턴스를 조절할 수 있다.
도 4d를 참조하면, 상기 버퍼 패턴(62) 및 상기 하부 절연막(24) 상에 실리콘 질화물을 증착시켜 식각 저지막(64)을 형성한다. 이어서, 상기 식각 저지막(64) 상에 몰드 산화막(66)을 형성한다. 상기 몰드 산화막(66)의 두께는 후속으로 형성되는 실린더형의 하부 전극의 실린더 기둥 상부의 높이를 결정한다. 상기 몰드 산화막(66)은 10000Å이상의 두께로 형성한다.
도 4e를 참조하면, 상기 몰드 산화막(66)의 소정 부위를 식각하고, 상기 식각 저지막(64)을 식각하여, 상기 버퍼 패턴(62) 상부면의 일부를 노출시키는 제1 개구부(68)를 형성한다.
상기 제1 개구부(68)의 위치는 상기 실린더형 하부 전극의 실린더 기둥 상부의 위치를 결정한다. 따라서, 제1 개구부(68)는 이웃하는 상기 제1 개구부(68)들 간의 간격이 최대로 넓게 되도록 각각 위치시키는 것이 바람직하다. 상기 하부 전극의 실린더들 간의 간격을 최대로 넓히기 위해, 상기 실린더 상부는 상기 스토로 지 노드 콘택 상부면에서 수직 연장된 위치로부터 소정 방향으로 쉬프트되어 있다.
도 4f를 참조하면, 상기 제1 개구부(68) 바닥에 노출되어 있는 상기 버퍼 패턴(62)을 선택적으로 등방성 식각하여, 하부가 확장된 제2 개구부(70)를 형성한다. 상기 등방성 식각 공정은 습식 식각 또는 케미컬 건식 식각 공정을 포함한다. 상기 버퍼 패턴(62)을 실리콘 게르마늄으로 형성하는 경우, 상기 등방성 식각 공정은 H2O2 및 CH3COOH를 주성분으로 하는 습식 식각액을 사용하여 수행할 수 있다. 상기 습식 식각액에는 HF를 첨가될 수 있다.
도 4g를 참조하면, 상기 제2 개구부(70)의 내부 표면 및 상기 몰드 산화막(66) 상에 하부 전극막을 증착한다. 이어서, 상기 하부 전극막이 증착되어 있는 개구부 내부를 완전히 매립하도록 희생 산화막(72)을 형성한다. 이어서, 상기 몰드 산화막(66) 상에 증착되어 있는 하부 전극막이 제거되도록 상기 희생 산화막(72) 및 하부 전극막을 연마하여, 실린더형의 하부 전극(80)을 형성한다.
구체적으로, 상기 실린더형의 하부 전극(80)의 실린더 바닥면(80a)은 상기 스토로지 노드 콘택(30) 상부면 및 하부 절연막(24) 상부면에 걸쳐 접속된다. 상기 바닥면(80a)으로부터 이어지는 실린더 기둥의 하부(80b)는 상기 바닥면(80a)의 가장자리로부터 수직 방향으로 연장되고, 상기 실린더 기둥의 상부(80c)는 상기 스토로지 노드 콘택(30)의 상부면으로부터 소정 방향으로 쉬프트된 위치에 형성된다.
도 4h를 참조하면, 상기 희생 산화막(72) 및 몰드 산화막(66)을 선택적으로 등방성 식각하여 식각 저지막(64)을 노출시킨다. 상기 등방성 식각 공정은 HF를 포함하는 수용액을 식각액으로 사용하는 습식 식각 공정을 포함한다. 상기 공정을 수 행하면, 상기 실린더형 하부 전극(80)의 실린더 기둥 하부(80b) 표면에는 식각 저지막(64)이 형성되어 있어 상기 실린더 기둥 하부(80b)가 상기 식각 저지막(64)에 삽입된다. 또한, 상기 실린더 기둥 상부(80c)는 내부면 및 외부면이 모두 노출된다.
도 4i를 참조하면, 상기 실린더형 하부 전극(80)의 노출된 내부면 및 외부면과 상기 식각 저지막(64) 상부면에 유전막(82)을 증착한다. 이어서, 상기 유전막 상에 상부 전극(84)을 증착한다.
상기 방법에 의하면, 제1 실시예의 방법에 비해 버퍼 패턴 형성 공정이 단순화되는 장점이 있다.
도 5a 내지 도 5h는 본 발명의 제3 실시예에 따른 DRAM 장치의 커패시터의 제조 방법을 나타내는 단면도이다.
도 5a를 참조하면, 도 3a에서 설명한 것과 동일한 공정을 수행하여, 반도체 기판(100)에 통상의 소자 분리 공정을 수행하여 액티브 영역 및 필드 영역(100a)을 정의한다. 이어서, 상기 기판 상에 트랜지스터, 패드 전극(120) 및 비트 라인(122)을 내부에 포함하는 하부 절연막(124)을 형성한다.
도 5b를 참조하면, 상기 하부 절연막(124)의 소정 부위를 식각하여, 상기 커패시터 콘택 영역, 즉 소오스 영역(116)과 접촉하고 있는 패드 전극(120)을 노출시키는 제1 개구부를 형성한다.
이어서, 상기 제1 개구부를 매립하도록 버퍼막을 증착시키고, 상기 제1 개구부의 내부에만 상기 버퍼막이 남아있도록 연마하여 버퍼 패턴(130)을 형성한다. 즉, 종래의 스토로지 노드 콘택이 형성되었던 부위에 상기 스토로지 노드 콘택 대신 버퍼 패턴(130)을 형성한다. 그리고, 상기 버퍼 패턴(130)의 두께만큼 후속 공정에 의해 형성되는 실린더형 하부 전극이 높이가 증가된다.
상기 버퍼 패턴(130)은 실리콘 산화물과 상기 버퍼 패턴(130)간의 등방성 식각비가 1:100 이상으로 높은 물질로서 형성하여야 한다. 바람직하게는 상기 실리콘 산화물과 상기 버퍼 패턴의 등방성 식각비는 1:500 이상이어야 한다. 이를 위해, 상기 버퍼막은 실리콘 게르마늄으로 형성하는 것이 바람직하다.
도 5c를 참조하면, 상기 버퍼 패턴(130) 및 하부 절연막(124) 상에 실리콘 질화물을 증착시켜 식각 저지막(132)을 형성한다. 이어서, 상기 식각 저지막(132) 상에 몰드 산화막(134)을 형성한다. 상기 몰드 산화막(134)의 두께는 후속으로 형성되는 실린더형의 하부 전극의 실린더 기둥 상부의 높이를 결정한다.
도 5d를 참조하면, 상기 몰드 산화막(134)의 소정 부위를 식각하고, 상기 식각 저지막(132)을 식각하여, 상기 버퍼 패턴(130) 상부면을 노출시키는 제2 개구부(136)를 형성한다. 이 때, 상기 제2 개구부(136)의 바닥면에는 상기 버퍼 패턴(130)의 상부면의 일부만 노출되어도 되어도 큰 영향은 없다.
도 5e를 참조하면, 상기 제2 개구부(136) 바닥에 노출되어 있는 상기 버퍼 패턴(130)을 선택적으로 등방성 식각하여, 상기 제2 개구부(136)보다 깊은 제3 개구부(138)를 형성한다. 상기 등방성 식각 공정은 습식 식각 또는 케미컬 건식 식각 공정을 포함한다. 상기 버퍼 패턴(130)을 실리콘 게르마늄으로 형성하는 경우, 상기 등방성 식각 공정은 H2O2 및 CH3COOH를 주성분으로 하는 습식 식각액을 사용하 여 수행할 수 있다. 상기 습식 식각액에는 HF를 첨가될 수 있다.
도 5f를 참조하면, 상기 제3 개구부(138)의 내부 표면 및 상기 몰드 산화막(134) 상에 하부 전극막을 증착한다. 상기 하부 전극막이 증착되어 있는 제3 개구부(138) 내부를 완전히 매립하도록 희생 산화막(140)을 형성한다. 이어서, 상기 몰드 산화막(134) 상에 증착되어 있는 하부 전극막이 제거되도록 상기 희생 산화막 (140)및 하부 전극막을 연마하여, 실린더형의 하부 전극(142)을 형성한다.
구체적으로, 상기 실린더형의 하부 전극(142)의 실린더 바닥면(142a)은 상기 패드 전극(120)에 접속된다. 즉, 종래에 스토로지 노드 콘택이 형성되는 부위까지 하부 전극(142)으로 사용되어, 상기 하부 전극(142)의 유효면적이 증가된다.
도 5g를 참조하면, 상기 희생 산화막(140) 및 몰드 산화막(134)을 선택적으로 등방성 식각하여 상기 식각 저지막(132)을 노출시킨다. 상기 등방성 식각 공정은 HF를 포함하는 수용액을 식각액으로 사용하는 습식 식각 공정을 포함한다. 상기 공정을 수행하면, 상기 실린더형 하부 전극(142)의 실린더 바닥(142a) 부위 및 실린더 기둥 하부(142b)는 상기 하부 절연막(124) 및 식각 저지막(132)에 삽입되어 지지된다. 또한, 상기 실린더 기둥 상부(142c)는 내부면 및 외부면이 모두 노출된다.
도 5h를 참조하면, 상기 실린더형 하부 전극(142)의 노출된 내부면 및 외부면과 상기 식각 저지막(132) 상부면에 유전막(144)을 증착한다. 이어서, 상기 유전막(120) 상에 상부 전극(146)을 증착한다.
상기 방법으로 형성된 반도체 장치의 커패시터는 실린더형의 하부 전극의 실 린더 기둥 높이가 증가하게 되어 커패시턴스가 증가된다. 또한, 상기 실린더형 하부 전극의 실린더 기둥의 구조가 안정되어 상기 실린더의 기울어짐이 감소되고, 이로 인해 상기 실린더 기둥 상부가 서로 접촉하여 발생하는 동작 불량이 최소화된다.
상술한 바와 같이 본 발명에 의하면, 실린더형의 하부 전극의 유효 표면적이 증가하여 커패시터의 커패시턴스가 증가된다. 또한, 상기 실린더형 하부 전극의 실린더 기둥의 구조가 안정되어 상기 실린더의 기울어짐이 감소되고, 이로인해 상기 실린더 기둥 상부가 서로 접촉하여 발생하는 동작 불량이 최소화된다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (21)

  1. 기판 상에 증착된 하부 절연막;
    상기 하부 절연막을 관통하여 형성된 스토로지 노드 콘택;
    상기 스토로지 노드 콘택 상부면 및 하부 절연막 상부면에 걸쳐 접속되도록 바닥면이 형성되고, 상기 바닥면으로부터 이어지는 실린더 기둥의 하부는 상기 바닥면으로부터 수직 연장되고, 실린더 기둥의 상부는 상기 스토로지 노드 콘택의 상부면에서 수직 연장된 위치로부터 소정 방향으로 쉬프트된 위치에 형성되어 있는 실린더형의 하부 전극; 및
    상기 실린더형의 하부 전극의 실린더 내부면 및 외부면에 형성된 유전막 및 상부 전극으로 이루어지는 것을 특징으로 하는 반도체 장치의 커패시터.
  2. 제1항에 있어서, 상기 실린더형 하부 전극의 실린더 하부의 외측면에는 식각 저지막을 구비하는 것을 특징으로 하는 반도체 장치의 커패시터.
  3. 제2항에 있어서, 상기 식각 저지막은 실리콘 질화물로 형성된 것을 특징으로 하는 반도체 장치의 커패시터.
  4. 제2항에 있어서, 상기 하부 절연막 및 식각 저지막 사이에는 층간 절연막이 더 구비되고, 상기 실린더형 하부 전극의 실린더 하부는 상기 식각 저지막 및 층간 절연막 내에 삽입된 형태를 갖는 것을 특징으로 하는 반도체 장치의 커패시터.
  5. 제2항에 있어서, 상기 실린더형 하부 전극의 실린더 하부는 식각 저지막 내에 삽입된 형태를 갖는 것을 특징으로 하는 반도체 장치의 커패시터.
  6. 제1항에 있어서, 상기 하부 절연막 내부에는 비트라인을 포함하는 것을 특징으로 하는 반도체 장치의 커패시터.
  7. 기판 상에 하부 절연막을 증착하는 단계;
    상기 하부 절연막을 관통하여 콘택 형성 영역과 접속하는 스토로지 노드 콘택을 형성하는 단계;
    상기 스토로지 노드 콘택 상부면 및 하부 절연막 상부면에 걸쳐 접속되는 바닥면이 구비되고, 상기 바닥면으로부터 이어지는 기둥의 상부는 상기 스토로지 노드 콘택의 상부면에서 수직 연장된 위치로부터 소정 방향으로 쉬프트된 위치에 구비되는 실린더형의 하부 전극을 형성하는 단계; 및
    상기 실린더형의 하부 전극의 실린더 내부 및 외부 표면에 유전막 및 상부 전극을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  8. 제7항에 있어서, 상기 실린더형 하부 전극은,
    상기 스토로지 노드 콘택 상부면 및 하부 절연막 상부면에 걸쳐 위치하는 버 퍼 패턴을 형성하는 단계;
    상기 버퍼 패턴 상에 몰드 산화막을 형성하는 단계;
    상기 몰드 산화막을 패터닝하여, 상기 버퍼 패턴의 상부면을 일부 노출시키는 제1 개구부를 형성하는 단계;
    상기 버퍼 패턴을 선택적으로 제거하여 상기 제1 개구부의 하단부가 확장된 실린더 형성용 개구부를 형성하는 단계; 및
    상기 실린더 형성용 개구부 내벽 및 내부 저면에, 실린더형의 하부 전극용 도전 물질을 형성하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치에서 커패시터 제조 방법.
  9. 제8항에 있어서, 상기 실린더형의 하부 전극용 도전 물질은,
    상기 실린더 형성용 개구부 내부 표면 및 상기 몰드 산화막 상에 도전막을 형성하는 단계;
    상기 몰드 산화막에 형성된 실린더 형성용 개구부 내부를 매립하는 희생 산화막을 형성하는 단계;
    상기 몰드 산화막 상부 표면 상에 형성된 도전막이 제거되도록 상기 몰드 산화막 및 희생 산화막을 연마하는 단계; 및
    상기 남아있는 몰드 산화막 및 희생 산화막을 습식 식각에 의해 선택적으로 제거하는 단계를 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  10. 제8항에 있어서, 상기 버퍼 패턴을 형성하는 공정은,
    상기 스토로지 노드 콘택 및 하부 절연막 상에 버퍼막을 형성하는 단계; 및
    상기 버퍼막을 사진 식각 공정에 의해 패터닝하는 단계를 수행하여 이루어지는 것을 특징으로 하는 반도체 장치에서 커패시터 제조 방법.
  11. 제8항에 있어서, 상기 버퍼 패턴을 형성하는 공정은,
    상기 스토로지 노드 콘택 및 하부 절연막 상에 실리콘 산화막을 형성하는 단계;
    상기 실리콘 산화막의 소정 부위를 식각하여, 상기 스토로지 노드 콘택 및 층간 절연막 상부면을 노출시키는 개구부를 형성하는 단계;
    상기 개구부 내를 매립하는 버퍼막을 형성하는 단계; 및
    상기 실리콘 산화막 표면이 노출되도록 버퍼막을 연마하는 단계를 수행하여 이루어지는 것을 특징으로 하는 반도체 장치에서 커패시터 제조 방법.
  12. 제8항에 있어서, 상기 버퍼 패턴의 제거는 등방성 식각 공정으로 수행하는 것을 특징으로 하는 반도체 장치에서 커패시터 제조 방법.
  13. 제8항에 있어서, 상기 버퍼 패턴은 상기 몰드 산화막과 버퍼 패턴간의 식각 선택비가 1:100 이상인 물질로서 형성하는 것을 특징으로 하는 반도체 장치에서 커패시터 제조 방법.
  14. 제8항에 있어서, 상기 버퍼 패턴은 실리콘 게르마늄으로 형성하는 것을 특징으로 하는 반도체 장치에서 커패시터 제조 방법.
  15. 제8항에 있어서, 상기 버퍼 패턴 상에 식각 저지막을 더 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  16. 제15항에 있어서, 상기 식각 저지막은 실리콘 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  17. 제7항에 있어서, 상기 기판 상의 하부 절연막 내부에 비트라인을 형성하는 단계를 더 수행하는 것을 특징으로 하는 반도체 장치의 커패시터.
  18. 기판 상에 하부 절연막을 증착하는 단계;
    상기 하부 절연막을 관통하여 콘택 형성 영역과 접속하도록 버퍼 패턴을 형성하는 단계;
    상기 층간 절연막 및 버퍼 패턴 상에 몰드 산화막을 형성하는 단계;
    상기 몰드 산화막을 식각하여, 상기 버퍼 패턴 상부면을 일부 노출시키는 제1 개구부를 형성하는 단계;
    상기 노출된 버퍼 패턴을 선택적으로 등방성 식각하여 확장된 실린더 형성용 개구부를 형성하는 단계;
    상기 실린더 형성용 개구부 내벽 및 내부 저면에, 실린더형의 하부 전극을 형성하는 단계;
    상기 버퍼 패턴 상부에 잔류하는 산화막을 제거하는 단계; 및
    상기 실린더형 하부 전극의 실린더 내부 및 외부 표면에 유전막 및 상부 전극을 형성하는 단계를 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  19. 제18항에 있어서, 상기 버퍼 패턴은 상기 몰드 산화막과 버퍼 패턴간의 식각 선택비가 1:100 이상인 물질로서 형성하는 것을 특징으로 하는 반도체 장치에서 커패시터 제조 방법.
  20. 제18항에 있어서, 상기 버퍼 패턴은 실리콘 게르마늄으로 형성하는 것을 특징으로 하는 반도체 장치에서 커패시터 제조 방법.
  21. 제18항에 있어서, 상기 버퍼 패턴 상에 식각 저지막을 더 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
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