JP2011108823A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】微細化に対応した大容量のキャパシタ素子を形成する。
【解決手段】（１）半導体基板に電気的に接続されたコンタクト上に形成された第１層間絶縁膜１５に、コンタクト上面を露出する第１のシリンダ開孔を形成し、第１のシリンダ開孔内にコンタクトに接続されるシリンダ形状の第１下部電極１８を形成する工程、（２）第１層間絶縁膜１５上に、第１下部電極で囲まれた空間を全て埋め込むことなく第２層間絶縁膜１９を形成した後、第１下部電極で囲まれた空間の開口部を全て露出する位置に第１下部電極の内壁面を露出するように、第２の層間絶縁膜に第２のシリンダ開孔を形成する工程、（３）第１下部電極１８の内壁から第２のシリンダ開孔内壁に連続して、少なくとも第２のシリンダ開孔内でシリンダ形状を有する第２下部電極２２を形成する工程、とを有する。
【選択図】図１１

Description

本発明は、半導体装置及びその製造方法に関し、特にＤＲＡＭ等の記憶素子におけるキャパシタの下部電極構造及びその製造方法に関する。

ＤＲＡＭの高集積化を進めるには、メモリセルのサイズの縮小が重要である。メモリセルサイズを縮小した場合にも、メモリセルで使用するキャパシタ素子の静電容量は所定値以上を確保する必要がある。このため、半導体基板上に設けた絶縁膜にストレージノードホールを開口し、そのホールの内壁を「型枠」として導電性膜を形成することで、３次元構造のキャパシタ電極を形成することが一般に行われている。

このような３次元構造のキャパシタ素子の静電容量を増加させるには、できるだけ深いストレージノードホールを形成して、キャパシタ電極の高さを増加させればよい。

しかし、アスペクト比が高くなるほど、ストレージノードホール内に電極を形成することが困難となる。すなわち、高アスペクト比なる故に、ストレージノードホールの開口時に中間部分が膨らんだボーイング形状となりやすく、隣接するホール同士の接触が起きやすい。ホール同士が接触すると、その内壁に形成するキャパシタ電極同士が短絡してしまい、正常な動作が行えない。また、アスペクト比の高いホールでは、内壁に形成する導電膜の被覆性が悪化すると言う問題もある。このような問題を回避するため、ストレージノードホールを多段で形成する方法が提案されている。（特許文献１）。ストレージノードホールを多段で形成することで、各段毎はアスペクト比の低いホールとなり、ボーイング形状が形成されず、キャパシタ電極同士の短絡を抑制して、所定の静電容量を備えたキャパシタ電極を形成できる。

また、キャパシタ用の下部電極をシリンダ形状（円筒）に形成して、その内壁および外壁の双方を電極として利用することで静電容量を増加させるクラウン型キャパシタも提案されている（特許文献２）。この場合は、下部電極の高さを低くしても所定の静電容量が得られるため、下部電極形成時のストレージノードホールのアスペクト比を下げることができる。

特開２００４−３９６８３号公報 特開２００３−２９７９５２号公報

さらなる微細化を進めるためには、特許文献２のようなクラウン型キャパシタを用いる場合にも、電極形成に使用するストレージノードホールを深くして、下部電極の高さを高くする必要がある。アスペクト比の高い（例えば２０以上の）ストレージノードホールを、ボーイング形状になるのを防止して所定の形状に形成することは困難である。このため、例えば特許文献１のような技術を用い、２回に分けて形成した深いホールを用いて、そのホールの内壁を利用してクラウン型キャパシタを形成しようとすると、以下のような新たな問題が発生する。

２段構造のホールを形成する場合には、上段と下段のホールの位置ずれ（アライメントずれ）の影響で、その境界部分には層間絶縁膜に階段状の段差が生じる。その結果、下部電極の成膜時に段差部での被覆性が低下して膜厚が薄くなるので、電極の強度低下と電極自体の電気抵抗が増大するという問題があった。クラウン型キャパシタのように型枠として使用する層間絶縁膜を除去すると、強度低下した電極が破壊されやすくなる。特に、特許文献２に示されているように、層間絶縁膜除去の際の電極倒壊を防止する梁材（サポート膜）を形成すると、その部分に応力が集中し、強度が低下した部分が破壊されやすくなる。

このため、従来の方法では、微細化に対応した大容量のキャパシタ素子を形成することは困難であった。

上記課題の少なくとも一つを解決するため、本発明では、第１の層間絶縁膜に形成した第１のシリンダ開孔の内壁を覆う第１の導電膜（第１下部電極）を形成してから、第１の導電膜で囲まれた空間の内部を第２の層間絶縁膜で埋設しないようにして、第１の層間絶縁膜上に第２の層間絶縁膜を形成する。その後、第１のシリンダ開孔上に位置するように、第２の層間絶縁膜を貫通させて形成した第２のシリンダ開孔を形成する。第２の開孔の内壁を覆うように、第２の導電膜（第２下部電極）を形成する。その結果、第１の導電膜の内壁面が第２の導電膜に覆われた積層構造になると共に、第１下部電極の上端部からさらに上方に延在するシリンダ形状の第２下部電極を備えた下部電極を得る。

すなわち、本発明の一実施形態によれば、
キャパシタ素子を備えた半導体装置であって、
該キャパシタ素子の下部電極が
半導体基板に電気的に接続されたコンタクトに接続されるシリンダ形状の第１下部電極と、
少なくとも前記第１下部電極の上端部内壁に接しており、第１下部電極の上端部より上方に延在するシリンダ形状の第２下部電極と、
を有する半導体装置が提供される。

また、本発明の一実施形態によれば、
キャパシタ素子を備えた半導体装置であって、
該キャパシタ素子の下部電極が
半導体基板に電気的に接続されたコンタクトに接続される、少なくとも２層の導電膜の積層構造の下層と
前記積層構造の内層側導電膜が前記下層上方に延在したシリンダ形状の上層と
を有する半導体装置が提供される。

さらに、本発明の一実施形態によれば、
キャパシタ素子を備えた半導体装置の製造方法であって、
半導体基板に電気的に接続されたコンタクト上に形成された第１層間絶縁膜に、前記コンタクト上面を露出する第１のシリンダ開孔を形成し、該第１のシリンダ開孔内に前記コンタクトに接続されるシリンダ形状の第１下部電極を形成する工程、
前記第１層間絶縁膜上に、前記第１下部電極で囲まれた空間を全て埋め込むことなく第２層間絶縁膜を形成した後、前記第１下部電極で囲まれた空間の開口部を全て露出する位置に、第１下部電極の内壁面を露出するように、前記第２の層間絶縁膜に第２のシリンダ開孔を形成する工程、
前記第１下部電極の内壁から前記第２のシリンダ開孔内壁に連続して、少なくとも前記第２のシリンダ開口内でシリンダ形状を有する第２下部電極を形成する工程、
とを有する半導体装置の製造方法が提供される。

高アスペクト比の開孔（ストレージノードホール）を一回の異方性ドライエッチングで形成する必要がないので、開孔がボーイング形状となることを回避し、所望の形状の開孔を形成できるのはもちろんのこと、開孔の下層と上層の境界部分で下部電極の膜厚が薄くなるのを防止できるので、下部電極の強度が向上する。さらに、電気抵抗の上昇も防止できる。

このため、ＤＲＡＭ素子の微細化が容易になり、高集積度のＤＲＡＭ素子を容易に製造できる。

本発明の半導体装置の製造工程の一例を示す断面図である。 本発明の半導体装置の製造工程の一例を示す断面図である。 本発明の半導体装置の製造工程の一例を示す断面図である。 本発明の半導体装置の製造工程の一例を示す断面図である。 本発明の半導体装置の製造工程の一例を示す断面図である。 本発明の半導体装置の製造工程の一例を示す上面図である。 本発明の半導体装置の製造工程の一例を示す断面図である。 本発明の半導体装置の製造工程の一例を示す断面図である。 第１のシリンダ開孔及び第１の溝内に第１下部電極を形成していない比較例を示す断面図である。 本発明の半導体装置の製造工程の一例を示す断面図である。 本発明の半導体装置の製造工程の一例を示す断面図である。 本発明の半導体装置の製造工程の一例を示す断面図である。 本発明の半導体装置の製造工程の一例を示す上面図である。 本発明の半導体装置の製造工程の一例を示す断面図である。 本発明の半導体装置の製造工程の一例を示す断面図である。 本発明の半導体装置の製造工程の別の一例を示す断面図である。 本発明の半導体装置の製造工程の別の一例を示す断面図である。 本発明の半導体装置の製造工程のさらに別の一例を示す断面図である。 本発明の半導体装置の製造工程のさらに別の一例を示す断面図である。 本発明の半導体装置の製造工程のさらに別の一例を示す断面図である。 本発明の半導体装置の製造工程のさらに別の一例を示す断面図である。 本発明の半導体装置の製造工程のさらに別の一例を示す断面図である。

以下、図面を参照しつつ本発明の実施の形態について説明するが、本発明はこれらの実施形態のみ限定されるものではない。

〔第１の実施例〕
本発明の半導体装置の製造方法を用いて、メモリセルにシリンダ型キャパシタを備えたＤＲＡＭ素子を形成する場合を、図面を参照して説明する。なお各図において、右側はメモリセル領域の中央部、左側はメモリセル領域の端部と周辺回路領域を示す。

周辺回路領域は、メモリセルアレイ以外の回路配置領域で、センスアンプ回路やワード線の駆動回路等の配置領域も含まれる。

図１に示したように、シリコン等の半導体基板１に、ＭＯＳトランジスタを形成したものを用意する。

本実施例では、メモリセル領域には溝型のゲート電極を備えたＭＯＳトランジスタが配置され、周辺回路領域には、プレーナ型のゲート電極を備えたＭＯＳトランジスタが配置されている。各トランジスタは、ＳＴＩ［Shallow Trench Isolation］等の素子分離領域５０によって区画された、半導体基板１上の活性領域内に形成されている。

メモリセル領域の溝型ゲート電極のＭＯＳトランジスタは、溝内に形成したゲート絶縁膜２を介して、半導体基板１と対向するように、溝内にゲート電極３の一部が充填されて形成されている。周辺回路領域のプレーナ型ゲート電極のＭＯＳトランジスタは、半導体基板１の上面に形成したゲート絶縁膜２ａを介して、半導体基板１と対向するように、ゲート電極３ａが形成されている。ゲート電極（３、３ａ）は、不純物を導入したポリシリコン上にタングステン（Ｗ）等の金属膜を積層した導電体によって形成され、導電体の上面部分にシリコン窒化膜（Ｓｉ_３Ｎ_４）等の保護絶縁膜を備えている。また、ゲート電極の側面には、絶縁膜を用いて形成したサイドウォール５１が設けられている。

ゲート電極（３、３ａ）で覆われていない活性領域には、不純物が導入された拡散層４（セル領域）および、拡散層４ａ（周辺回路領域）が形成されている。拡散層４、４ａはそれぞれのＭＯＳトランジスタのソース・ドレイン電極として機能する。また、メモリセル領域のゲート電極３は、ＤＲＡＭ素子のワード線として機能する。

トランジスタ上を覆うように層間絶縁膜５を形成する。層間絶縁膜５の材料としては、ＣＶＤ法［Chemical Vapor Deposition］で形成した酸化シリコン（ＳｉＯ_２）や、塗布絶縁材料のＳＯＤ膜［Spin On Dielectrics］等を用いることができる。層間絶縁膜５を形成してから、ＣＭＰ［Chemical Mechanical Polishing］で層間絶縁膜５の上面の平坦化を行う。

層間絶縁膜５上へ塗布したフォトレジスト膜に露光と現像を行い、セル領域に設けた拡散層４上で開孔（コンタクトホール）のマスクパターンを形成し、ドライエッチングを行うことで層間絶縁膜４を貫通した第１開孔（図示せず）を形成する。不純物を導入したポリシリコン等の導電膜を用いて第１開孔を埋め込み、上面のＣＭＰ加工を行うことで、セルコンタクトプラグ６を形成し、拡散層４と接続する。セルコンタクトプラグ６の形成に際しては、ゲート電極側面に設けたサイドウォール５１を利用した、セルフアライメント技術が利用できる。

層間絶縁膜５上に、ＣＶＤ法を用いて形成したシリコン酸化膜等で、層間絶縁膜７を形成する。周辺回路領域に設けた拡散層４ａと接続するように、層間絶縁膜５および７を貫通した周辺コンタクトプラグ８を形成する。周辺コンタクトプラグ８には、タングステン（Ｗ）等の導電材料が使用できる。

また、メモリセル領域に設けたセルコンタクトプラグ６と接続するように、層間絶縁膜７を貫通したビットコンタクトプラグ９を形成する。ビットコンタクトプラグ９には、タングステン等の導電材料が使用できる。

層間絶縁膜７上に、５０ｎｍ程度の膜厚のタングステン膜と、表面保護用及びドライエッチング技術を用いてパターニングを行う際のマスクとして使用する２５０ｎｍ程度の膜厚の窒化シリコン膜を成膜し、リソグラフィ技術とドライ技術によりパターニングを行い、ビット線１０を形成する。ビット線１０はビットコンタクトプラグ９と接続している。また、周辺回路領域ではビット線１０を形成したのと同じ導電層をパターニングすることで、周辺配線層１０ａを形成する。周辺配線層１０ａは周辺コンタクトプラグ８と接続している。ビット線１０および周辺配線層１０ａの側面部分には、窒化シリコン膜等の絶縁膜を用いてサイドウォール５２を形成する。

酸化シリコン膜等で層間絶縁膜１１を形成し、上面はＣＭＰで平坦化する。このとき上記シリコン窒化膜をストッパーとして用いる。最終的にはシリコン窒化膜を７０ｎｍ残す程度まで削り込む。

層間絶縁膜１１上へ塗布したフォトレジスト膜に露光と現像を行い、ビットコンタクトプラグ９が接続していないセルコンタクトプラグ６上に、開孔（コンタクトホール）のマスクパターンを形成する。ドライエッチングを行うことで、層間絶縁膜１１および７を貫通した第２開孔（図示せず）を形成する。タングステン等の導電膜を用いて第２開孔を埋め込み、ＣＭＰ加工を行うことで、セルコンタクトプラグ６と接続する容量コンタクトプラグ１２を形成する。

層間絶縁膜１１上に５０ｎｍ程度の膜厚のタングステン等の導電膜を成膜してから、リソグラフィ技術とドライ技術を用いてパターニングすることで、容量コンタクトパッド１３を形成する。容量コンタクトパッド１３は容量コンタクトプラグ１２と接続している。またメモリセル領域の端部においては、メモリセル領域の外周を囲むように、所定の幅を備えた容量コンタクトパッド１３ａを配置する。なお、本発明では、容量コンタクトプラグ１２と容量コンタクトパッド１３とを合わせて容量コンタクトと定義する。

容量コンタクトパッド（１３、１３ａ）上を覆うように、後述するシリンダー開孔時に１度深さをそろえるため、さらにウェットエッチングのストッパー膜１４として、ＣＶＤ法を用いて５０ｎｍ程度の膜厚の窒化シリコン膜を形成する。

次に、図２に示すように、ストッパー膜１４上に、ＣＶＤ法を用いて１μｍ程度の膜厚の酸化シリコン膜を堆積し、第１層間絶縁膜１５を形成する。第１層間絶縁膜１５は、ＢＰＳＧ膜［Boro Phospho Silicate Glass］と酸化シリコン膜の積層構造としてもよい。

第１層間絶縁膜１５上に、ＣＶＤ法を用いて１００ｎｍ程度の膜厚の窒化シリコン膜を堆積し、第１サポート膜１６を形成する。

図３に示すように、キャパシタ素子の下部電極を形成する位置に、ストッパー膜１４、第１層間絶縁膜１５、第１サポート膜１６を貫通する第１のシリンダ開孔１７を形成する。第１のシリンダ開孔１７の底部には、容量コンタクトパッド１３の上面が露出する。同時に、メモリセル領域の外周を囲むように、所定の幅を備えた第１の溝１７ａを形成する。第１の溝１７ａは第１層間絶縁膜１５と第１サポート膜１６を貫通し、その底部では容量コンタクトパッド１３ａの上面が露出している。なお、工程数が増加するが、第１の溝１７ａを第１のシリンダ開孔１７とは別に形成しても良い。

図４に示すように、第１サポート膜１６上に、例えば６００〜７００℃の温度条件の下、ＣＶＤ法によりチタン（Ｔｉ）を厚み５ｎｍ程度成膜し、さらに同温度条件の下、ＣＶＤ法により窒化チタン（ＴｉＮ）を５〜１０ｎｍの厚みに積層した導電膜１８Ａを形成し、第１のシリンダ開孔１７および第１の溝１７ａの側壁と底部を導電膜１８Ａで覆う。導電膜１８Ａは、第１サポート膜１６の側壁部分も覆っている。導電膜１８Ａは多層膜の代わりに単層膜でもよい。

図５に示すように、第１のシリンダ開孔１７および第１の溝１７ａの側壁と底部を被覆している導電膜１８Ａを残して、第１サポート膜１６上の導電膜１８Ａを除去することで、第１のシリンダ開孔１７の内部に、シリンダ形状の第１下部電極１８を形成する。また、第１の溝１７ａ内には樋（とい）状の第１下部電極１８ａを形成する。

この形成には、図６に示す様に、メモリセル領域の開口１６Ａおよび周辺回路領域の開口１６Ｂ（詳細は後述）を備えた第１サポート膜パターン形成のためのマスクパターンを用いて、リソグラフィ技術とエッチング技術により、第１サポート膜１６および導電膜１８Ａを貫通して第１層間絶縁膜１５に達する開口パターンを形成する。このエッチングに際しては、第１のシリンダ開孔１７および第１の溝１７ａの内部には、パターン形成に使用するフォトレジスト膜が充填されたまま残存するようにする。ついで、第１のシリンダ開孔１７および第１の溝１７ａの底部にはフォトレジスト膜を残存させて、パターン形成に使用した表面部分のフォトレジスト膜を除去し、表面に導電膜１８Ａが露出した状態で窒化チタン（ＴｉＮ）とチタン（Ｔｉ）の積層膜をエッチバックすることで、第１サポート膜１６の表面に残存していた導電膜１８Ａの残りの部分を除去する。第１のシリンダ開孔１７および第１の溝１７ａの底部の導電膜１８Ａは、フォトレジスト膜によって保護されている。この後に、第１のシリンダ開孔１７および第１の溝１７ａの底部に残存しているフォトレジスト膜を完全に除去する。

図６に示す様な開口１６Ａおよび開口１６Ｂを備えた第１サポート膜パターンの形成後、表面の導電膜１８Ａの除去にＣＭＰを用いる場合には、第１サポート膜のパターン形成に使用したフォトレジスト膜を完全に除去した後に、ＣＭＰ用のスラリーが第１のシリンダ開孔や第１の溝内に入り込むのを防止する充填物（絶縁体）を再度埋め込んでから、ＣＭＰ実施後に充填物を除去する。

第１サポート膜の一部を除去して形成した開口１６Ａおよび開口１６Ｂについて説明する。開口１６Ａは、メモリセル領域に薬液を浸透させるため、メモリセル領域内において、第１サポート膜の強度が損なわれない位置に複数形成する。開口部１６Ａの位置や平面形状は特に限定されない。周辺回路領域上では、第１サポート膜１６を図６に示したように、第１の溝１７ａを囲むように所定の幅（ｄ１およびｄ２）だけ残存させて、それよりも外周部では完全に除去する（開口１６Ｂ）。これは薬液を浸透させて層間絶縁膜を除去するためではなく、後の工程で周辺回路領域にコンタクトプラグを形成する際に、コンタクトホールのドライエッチングを容易にするためである。周辺回路領域上に残存させる所定の幅ｄ１とｄ２は同じ値でもよい。

図７に示すように、第１層間絶縁膜１５および第１サポート膜１６上に、１μｍ程度の膜厚で第２層間絶縁膜１９を形成する。この際に、第１下部電極１８および１８ａで囲まれた空間の内部を第２層間絶縁膜１９で埋め込まないように、膜の形成条件を設定する。

設計ルール５５ｎｍよりも微細なサイズで形成されたＤＲＡＭ素子の場合、第１のシリンダ開孔１７の内径は、約６５ｎｍ以下のサイズとなる。第１の溝１７ａについても、第１のシリンダ開孔の内径と同程度以下の幅となるように、あらかじめ設定しておく。このような開口寸法が概略１５０ｎｍ以下の微細な開孔の場合、成膜時のカバレッジの悪いＰＥ−ＣＶＤ法［Plasma Enhanced CVD］を用いて酸化シリコン膜を形成することで、開孔内を酸化シリコン膜が完全に充填するより前に開孔の上端部分を酸化シリコン膜で閉塞することができる。このため、第１下部電極１８および１８ａで囲まれた空間（開孔）内を絶縁膜で埋め込むことなく、第２層間絶縁膜１９を形成できる。

設計ルールの微細化によって、ある程度アスペクト比の高いストレージノードホールの場合、上記のカバレッジの悪いＰＥ−ＣＶＤ法を用いて酸化シリコン膜を成膜すると、第１下部電極１８の側面及び底面にほとんど膜が付かない。また、成膜されても数ｎｍレベルのため、第２のシリンダー開孔時のエッチングやその後に酸化膜ウェットエッチの処理を加えて、除去することが可能である。

具体的には、設計ルール５４ｎｍのＤＲＡＭ素子の場合、以下の条件で酸化シリコン膜を堆積することで、第２層間絶縁膜１９を形成した。

成膜方式：ＰＥ−ＣＶＤ
圧力：４００Ｐａ
温度：３８０℃
プロセスガス：ＴＥＯＳ［Tetra Ethyl Ortho Silicate］（２２５ｓｃｃｍ）／酸素（２０７０ｓｃｃｍ）
高周波パワー／低周波パワー：４２０／５３０Ｗ
また、別の成膜方法として、ＰＥ−ＣＶＤ法の一種であるバイアスＨＤＰ［High Density Plasma］−ＣＶＤ法を用いて、酸化シリコン膜を形成してもよい。例えば、以下のような条件設定とすることで、開孔内を埋め込むことなく、第２層間絶縁膜１９を形成できる。

成膜方式：バイアスＨＤＰ−ＣＶＤ
圧力：０．８Ｐａ（６ｍＴｏｒｒ）
温度：６６０℃
プロセスガス（流量）：モノシラン（１５０ｓｃｃｍ）／酸素（２４４ｓｃｃｍ）／ヘリウム（３００ｓｃｃｍ）
ソースパワー／バイアスパワー：８０００／３８００Ｗ
上記の条件は一例であり、開孔および溝のサイズに応じて、最適となるように成膜条件を設定すればよい。

なお、第１下部電極１８および１８ａで囲まれた空間内部に第２層間絶縁膜１９が形成されるのを完全に抑制する必要は無く、少なくとも第１下部電極１８で囲まれた空間内に空洞部が残存していれば、第１下部電極１８（１８ａ）の側面および底面に第２層間絶縁膜１９が多少付着していても問題は無い。

また、第２層間絶縁膜１９は、複数の積層膜で形成してもよい。その場合には、開孔の上端部分が閉塞するまで最初の絶縁膜の形成を行い、引き続き別の成膜条件で層間絶縁膜の形成を行えばよい。

第２層間絶縁膜１９の上面は、リソグラフィ時のフォーカスマージン向上のため、ＣＭＰ等を用いて平坦化を行う。さらに第２層間絶縁膜１９上に、１００ｎｍ程度の膜厚の窒化シリコン膜を堆積し、第２サポート膜２０を形成する。

図８に示すように、第１のシリンダ開孔１７および第１の溝１７ａの上部に、第２層間絶縁膜１９および第２サポート膜２０を貫通して、第２のシリンダ開孔２１および第２の溝２１ａを形成する。第２のシリンダ開孔２１の底部は第１のシリンダ開孔１７の上部と接続し、第１下部電極１８が露出する。この時、第１下部電極で囲まれた空間の開口部が全て露出するように第２シリンダ開孔２１を形成する。また、第２の溝２１ａの底部は第１の溝１７ａの上部と接続し、第１下部電極１８ａが露出する。本発明では、少なくとも第１下部電極１８で囲まれた空間内部を埋め込まないように第２層間絶縁膜が形成されているので、第２のシリンダ開孔２１を形成するドライエッチングの工程において、アスペクト比の高いシリンダ開孔を一度に形成する必要が無い。このためシリンダ開孔がボーイング形状となるのを防止できる。なお、図７で説明した工程において、第１下部電極１８（１８ａ）の側面および底面に第２層間絶縁膜１９が多少付着した場合でも、第２のシリンダ開孔２１および第２の溝２１ａを形成するドライエッチングの際に、付着していた第２層間絶縁膜１９は除去される。

ここで、比較例として、第１のシリンダ開孔１７および第１の溝１７ａ内にあらかじめ第１下部電極１８（１８ａ）を形成しておかなかった場合を図９に示す。第２のシリンダ開孔２１を形成する際には、第１のシリンダ開孔の位置に対するアライメントずれ（例えば約５ｎｍ程度）が発生する。このため、開孔の接続部分に段差５５、５６が生じる。この状態で、下部電極として、第１のシリンダ開孔１７および第２のシリンダ開孔２１の側面を覆う導電膜を形成すると、この段差５５、５６の部分で導電膜が薄膜化して電気抵抗が上昇すると共に、下部電極の機械強度が低下する。特にオーバーハングとなる段差５５における導電膜が薄膜化しやすい。これに対して本発明では、図８に示したように、事前に第１のシリンダ開孔１７の内部に第１下部電極１８を形成しているので、後述するように、このような薄膜化の問題を回避できる。

なお、この比較例による２段構造のシリンダ開孔は、例えば、特許文献１に開示されているように、第１のシリンダ開孔１７内をＳＯＧ膜等の容易に除去できる材料で充填してから第２層間絶縁膜を積層し、第２のシリンダ開孔２１を形成し、第１のシリンダ開孔１７内の充填物をウエットエッチングで除去することで形成できる。本発明では、第１下部電極で囲まれた空間は第１のシリンダ開孔よりもアスペクト比が高くなり、第２のシリンダ開孔を介しての薬液の浸透がより困難となる。この結果、第１下部電極で囲まれた空間内に充填物を充填して後からウエットエッチング等で除去する従来法は、底部の充填物の除去が不完全となる。そのため、本発明では上記の方法を採用している。

図１０に示すように、第２サポート膜２０上に、例えば６００〜７００℃の温度条件の下、ＣＶＤ法によりTiを厚み５ｎｍ程度成膜し、さらに同温度条件の下、ＣＶＤ法により窒化チタン（ＴｉＮ）を１０〜１５ｎｍの厚みに積層した導電膜２２Ａを形成し、第２のシリンダ開孔２１および第２の溝２１ａの側壁を導電膜２２Ａで覆うと共に、第１導電膜１８（１８ａ）の表面も導電膜２２Ａで覆う。導電膜２２Ａは多層膜の代わりに単層膜でもよい。

図１１に示すように、第２のシリンダ開孔２１および第２の溝２１ａの側壁を被覆している導電膜２２Ａを残して、サポート膜２０上の導電膜２２Ａを除去することで、第２のシリンダ開孔２１に対してシリンダ形状の第２下部電極２２を形成する。また、第２の溝２１ａに対して、樋状の第２下部電極２２ａを形成する。この形成にも、図５で説明した工程と同様に、第２のシリンダ開孔２１および第２の溝２１ａ内にフォトレジストを埋め込んで、第２サポート膜パターンのパターニング後に、表面の導電膜２２Ａのエッチバックまたは、絶縁体を埋め込んだ後にＣＭＰを用いることにより形成することが出来る。

第１の開孔１７内では、第１下部電極１８と第２下部電極２２が接触して、厚膜の一体となった下部電極３０が形成される。同様に、第１の溝１７ａ内では、第１下部電極１８ａと第２下部電極２２ａが接触して、厚膜の一体となった下部電極（ガードリング）３０ａが形成される。また、図９の比較例で説明した、第１のシリンダ開孔１７と第２のシリンダ開孔２１の接続部で発生する段差部においても、本発明では、第１下部電極１８と第２下部電極の重ね合わせ構造とすることで、下部電極の膜厚が薄くなるのを防止できる。

第２サポート膜２０には、第２層間絶縁膜１９をウェットエッチングによって除去するため、フォトリソグラフィ技術とドライエッチング技術により、第２サポート膜２０の一部を除去して、薬液を浸透させる開口部２０Ａが形成されている。なお周辺回路領域では、第２サポート膜２０を除去していない。これは、周辺回路領域の第２層間絶縁膜１９および第１層間絶縁膜１５を残すために、薬液の浸透から保護するためである。従って、周辺回路領域上は、第２サポート膜２０で覆われている。

図１２に示すように、メモリセル領域の第１層間絶縁膜１５と第２層間絶縁膜１９をウェットエッチング技術によって除去する。この時のウェットエッチング条件は、例えば以下の通りである。

方式：バッチ式処理
薬液：フッ化水素酸を含んだ溶液。例えば、５０ｗｔ％フッ化水素酸（ＨＦ）
薬液温度：室温
ウェットエッチング処理によって、第１下部電極１８と第２下部電極２２は、その外壁が露出される。この処理によって、第１下部電極１８と第２下部電極２２が一体となり、内壁および外壁が露出したストレージノード用の下部電極３０を得ることが出来る。ストッパー膜１４は薬液に対する耐性を備えているので、ストッパー膜１４よりも下層部分には薬液は浸透しない。

なお、下部電極３０は、その側壁が露出しても、第１サポート膜１６と第２サポート膜２０で支えられているので倒壊することはない。

図１３は、メモリセル領域の端部における、第２の溝２１ａおよび第２のシリンダ開孔２１のレイアウトを示す平面図である。開口２０Ａで示した領域は第２サポート膜２０が除去されており、その他の領域は第２サポート膜２０で覆われている。

図１３に示したように、第２下部電極２２の側壁と第２サポート膜２０を接続させているが、個々の第２下部電極２０の外周部分は、第２サポート膜２０で完全に取り囲まれているのでは無く、第２サポート膜と接続されていない部分が存在している。従って、ＡＡ’断面である図１１において、一見ウェットエッチングの薬液が浸透出来ないように見える第２層間絶縁膜１９でも、第２サポート膜に設けられた開口２０Ａから薬液が十分浸透して、第２層間絶縁膜１９を除去することが出来る。第１下部電極１８と第１サポート膜１６についても同じことで、一見ウェットエッチングの薬液が浸透出来ないように見える第１層間絶縁膜１５も、あらかじめ第１サポート膜１６に設けておいた開口１６Ａを介して薬液を浸透させて、除去することが出来る。

周辺回路領域については、上面が第２サポート膜２０で覆われ、側面部分が第１および第２の溝（１７ａ、２１ａ）内に形成された第１および第２下部電極（１８ａ、２２ａ）で覆われている。従って薬液の浸透を防止することができる。

図１４に示すように、下部電極３０、３０ａの表面上に、容量絶縁膜２３を形成した後に、上部電極（プレート電極）２４として、窒化チタン膜を形成する。下部電極３０と上部電極２４が容量絶縁膜２３を介して対向することにより、キャパシタ素子として機能する。容量絶縁膜としては、酸化ジルコニウム（ＺｒＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）等の高誘電体膜や、それらの積層膜が使用できる。また、上部電極は、窒化チタン膜を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した構造としてもよい。

図１５に示すように、フォトリソグラフィ技術とドライエッチング技術によって、周辺回路領域上の不要な膜（上部電極２４、容量絶縁膜２３、サポート膜２０）を除去する。この後に、第３層間絶縁膜２５で上部電極２４上を覆い、ＣＭＰによって第３層間絶縁膜２５上を平坦化する。周辺回路領域に、周辺配線層１０ａまで到達するコンタクトプラグ２６および、上層の金属配線層２７を形成する。コンタクトプラグ２６にはタングステン等が利用できる。また、金属配線層２７には、アルミニウム（Ａｌ）や銅（Ｃｕ）等が利用できる。また、上部電極２４に所定の電位を与えるための回路と接続するための金属配線層２７ａおよびコンタクトプラグ２６ａを形成する。コンタクトプラグ２６ａと２６は同時に形成してもよい。

上記の従来技術により更に上層の配線及び電極を作製し、表面を覆う保護膜（図示せず）等を形成すれば、半導体装置としてのＤＲＡＭ素子が完成する。

本発明の製造方法においては、下層の第１のシリンダ開孔内に第１下部電極を形成してから、下層のホール内を埋め込まないように上層の層間絶縁膜を形成し、さらに、上層の第２のシリンダ開孔を形成する。このため、高アスペクト比のホールを一回の異方性エッチングで形成する必要が無く、所望の形状のストレージノードホールを形成できる。また、下層部分に先に設けておいた電極と上層部分に設けた電極の一部が積層されて下部電極を形成するため、層間絶縁膜の上層と下層の境界部分に形成される段差で、下部電極が薄膜化するのを回避できる。このため、下部電極の強度が向上すると共に、電極の電気抵抗が増大するのを防止できる。

〔第２の実施例〕
本発明の半導体装置の他の製造方法について、図面を参照して説明する。なお各図において、右側はメモリセル領域の中央部、左側はメモリセル領域の端部と周辺回路領域を示す。

まず、図１から図８までは第１の実施例と同様に実施して、第２のシリンダ開孔２１および第２の溝２１ａまで形成した後に、図１６に示すように、第２のシリンダ開孔２１および第２の溝２１ａの側壁を、例えば６００〜７００℃の温度条件の下、ＣＶＤ法によりＴｉを厚み１０ｎｍ程度成膜し、さらに同温度条件の下、ＣＶＤ法により窒化チタン（ＴｉＮ）を２０〜４０ｎｍの積層したような導電膜２８Ａで被覆する。ここで第１の実施例とは異なり、第１のシリンダ開孔１７の内部は導電膜２８Ａで埋め込まれて、第１下部電極１８と積層されたプラグ構造となっている。導電膜２８Ａの膜厚は、第１のシリンダ開孔のサイズに合わせて、内部を埋め込めるように調節する。第１の溝１７ａの内部に関しては、すきまが生じていてもかまわない。導電膜２８Ａは合計膜厚が４０〜５０ｎｍ多層でも単層膜でよい。

図１７に示すように、第２のサポート膜２０上の導電膜２８Ａを除去することで、第２下部電極２８（２８ａ）を形成する。この形成にも、図５と同様にエッチバックや、ＣＭＰなどを用いることが出来る。第２サポート膜２０にはウェットエッチングのための開口２０Ａを形成する。

以下、第１の実施例と同様にして、メモリセル領域の第１層間絶縁膜１５と第２層間絶縁膜１９をウェットエッチングによって除去する。この後に、容量絶縁膜および上部電極を形成すればキャパシタ素子が完成する。

本実施例においては、下層の第１のシリンダ開孔内に第１下部電極を形成してから、上層の第２下部電極を形成して第１下部電極で囲まれた空間内を完全に埋め込むため、前記段差部分における下部電極が積層構造となって薄膜化を回避できると共に、第１の実施例の場合よりも下部電極の強度が向上する。また、最初に下層のホール内を完全に埋め込むプラグ形状の電極を形成して、その上部に後から形成したシリンダ形状の電極を接合した場合には、接合部の強度が低下しやすい。これに対して本実施例では、下層のプラグ形状の電極に、後から形成する上層部分の電極の一部が含まれた積層構造となっている。このため電極強度の低下を抑制できるともに、接合部の強度も増加するアンカー効果が得られる。

但し、第１の実施例と同じサイズで形成した場合には、第１の実施例の場合よりもキャパシタ素子の静電容量が低下するため、適用するＤＲＡＭ素子に必要なキャパシタ素子の静電容量および電極強度を考慮し、最適な方を選択すればよい。

本実施例では、第２下部電極を形成するための導電膜２８Ａの膜厚を厚膜化しているが、これに限定されず、第１下部電極を厚膜化して、導電膜２８Ａが第１の実施例と同程度の膜厚でも第１下部電極で囲まれた空間内を埋め込めるようにしても良い。その場合には、第２下部電極の内径の減少が少なくなり、静電容量の低下の抑制に寄与する。但し、第１下部電極の膜厚が大きくなりすぎると、第１下部電極の上端面での第２下部電極の接合面積が大きくなり、プラグ形状の下層の電極を形成してから上層のシリンダ形状の電極を接合した場合と変わらなくなる。少なくとも第２下部電極の膜厚と同程度の開口径を有する空間が残る膜厚で第１下部電極を形成することが好ましい。なお、第１下部電極で囲まれた空間の開口径や第２下部電極の厚みによっては、該空間内を完全に埋め込むことができない、すなわち、該空間の上端部は閉塞されるが、底部にボイド（空洞）が形成される場合であっても、第２下部電極が第１下部電極の内側面に接合するために所定のアンカー効果が期待できる。

第１および第２の実施例では２段の積層の場合を説明したが、３段以上に積層する場合にも本発明を適用することができる。段数が増えるほど、第２の実施例で示したように、下層の下部電極で囲まれる空間が上層の下部電極材料で埋め込まれる確率が高くなる。

〔第３の実施例〕
第１および第２の実施例では第１下部電極、第２下部電極をそれぞれ支持する第１サポート膜、第２サポート膜を形成しているが、第２下部電極の下部は第１下部電極に接続されているため、第１サポート膜のみ形成して、第２サポート膜を省略しても良い。その場合、図５に示すような周辺回路領域上の開口１６Ｂを形成せず、周辺回路領域上の第１サポート膜を残しておく（図１８）。

次に、第１の実施例と同様に第１下部電極１８で囲まれた空間を埋めることなく第２層間絶縁膜１９を積層し、第２のシリンダ開孔２１および第２の溝２１ａを形成する。第２下部電極材料を第２のシリンダ開孔２１を埋めない膜厚で第２層間絶縁膜１９上、第２のシリンダ開孔２１および第２の溝２１ａ内壁及び第１下部電極１８，１８ａ上に形成する。続いて、第２層間絶縁膜１９上の第２下部電極材料を除去して第２下部電極２０，２０ａを形成する。この例では第２サポート膜は形成していない（図１９）。

続いて、第２層間絶縁膜１９を第１の実施例と同様に除去し、さらに、開口１６Ａを介して第１層間絶縁膜１５を除去する（図２０）。この時、周辺回路領域については、上面が第１サポート膜１６で覆われ、側面部分が第１の溝（１７ａ）内に形成された第１下部電極（１８ａ）で覆われている。従って薬液の浸透を防止することができる。

図２１に示すように、下部電極３０、３０ａの表面上に、容量絶縁膜２３を形成した後に、上部電極（プレート電極）２４を形成する。

図２２に示すように、フォトリソグラフィとドライエッチング技術によって、周辺回路領域上の不要な膜（上部電極２４、容量絶縁膜２３、第１サポート膜１６）を除去する。この後に、第３層間絶縁膜２５で上部電極２４上を覆い、ＣＭＰによって第３層間絶縁膜２５上を平坦化する。周辺回路領域に、周辺配線層１０ａまで到達するコンタクトプラグ２６および、上層の金属配線層２７を形成する。また、上部電極２４に所定の電位を与えるための回路と接続するための金属配線層２７ａおよびコンタクトプラグ２６ａを形成する。

上記の従来技術により更に上層の配線及び電極を作製し、表面を覆う保護膜（図示せず）等を形成すれば、半導体装置としてのＤＲＡＭ素子が完成する。

本実施例では、第２サポート膜を省略しているので、工程がその分少なくなり、また、第２下部電極の上端が第２サポート膜で覆われていない分、表面積を確保することができる。

また、本実施例の変形例として、第１サポート膜を省略し、第２サポート膜のみを形成するようにしても良い。その場合の第２サポート膜の加工方法は、上記第１の実施例に準ずる。さらに３段以上に下部電極を積み重ねる場合、格段毎にサポート膜を形成しても良いし、一部を省略しても良い。いずれにしても、下部電極の外壁面を露出させるための層間絶縁膜除去の際に下部電極の倒壊が防止できる策が講じられていればよい。

本実施例においても、第２の実施例と同様に第１下部電極で囲まれた空間内を第２下部電極で充填しても良い。

さらに、以上の実施例においては、ストッパ膜１４を周辺回路領域にも残しているが、ストッパ膜１４の膜厚が厚い場合には、後工程でコンタクトプラグ２６の形成を容易にするため、周辺回路領域のストッパ膜１４を予め除去しておいても良い。

さらに、上記の実施例では同一基板上に周辺回路領域を有するＤＲＡＭ等の半導体装置について説明したが、これに限定されず、メモリセルのみの構成であっても良い。その場合、上記実施例で形成している第１及び第２の溝を省略しても良い。

また、第１層間絶縁膜、第２層間絶縁膜などの層間絶縁膜を多層に形成する場合、サポート膜を間に挟んで形成することも可能であり、上記の実施例に示すような各下部電極の上端部以外の中間部で下部電極を支持する構造が形成できる。

１ 半導体基板
２ ゲート絶縁膜
３ ゲート電極
４ 拡散層
５ 層間絶縁膜
６ セルコンタクトプラグ
７ 層間絶縁膜
８ コンタクトプラグ
９ ビット線コンタクトプラグ
１０ ビット線
１１ 層間絶縁膜
１２ 容量コンタクトプラグ
１３ コンタクトパッド
１４ ストッパー膜
１５ 第１層間絶縁膜
１６ 第１サポート膜
１６Ａ，１６Ｂ 第１サポート膜に形成した開口
１７ 第１のシリンダ開孔
１７ａ 第１の溝
１８ シリンダ形状の第１下部電極
１８ａ 樋状の第１下部電極
１９ 第２層間絶縁膜
２０ 第２サポート膜
２０Ａ 第２サポート膜に形成した開口
２１ 第２のシリンダ開孔
２１ａ 第２の溝
２２、２８ シリンダ形状の第２下部電極
２２ａ、２８ａ 樋状の第２下部電極
２３ 容量絶縁膜
２４ 上部電極
２５ 第３層間絶縁膜
２６、２６ａ コンタクトプラグ
２７、２７ａ 上層配線

Claims (15)

1. キャパシタ素子を備えた半導体装置であって、
   該キャパシタ素子の下部電極が
   半導体基板に電気的に接続されたコンタクトに接続されるシリンダ形状の第１下部電極と、
   少なくとも前記第１下部電極の上端部内壁に接しており、第１下部電極の上端部より上方に延在するシリンダ形状の第２下部電極と、
   を有する半導体装置。
2. 前記第１下部電極の内壁に接する第２下部電極が、前記第１下部電極の内壁全面に接している請求項１に記載の半導体装置。
3. 前記第２下部電極が、前記第１下部電極の内壁に接する領域においても、空洞を有するシリンダ形状である請求項２に記載の半導体装置。
4. 前記第１下部電極の内壁で規定される領域が、少なくともその上部で前記第２下部電極で閉塞されている請求項１又は２に記載の半導体装置。
5. キャパシタ素子を備えた半導体装置であって、
   該キャパシタ素子の下部電極が
   半導体基板に電気的に接続された導電体に接続される、少なくとも２層の導電膜の積層構造を有する下層と
   前記積層構造の内層側導電膜が前記下層の上方に延在したシリンダ形状の上層と
   を有する半導体装置。
6. 前記キャパシタ素子は、
   前記下部電極の外壁及び内壁に形成された容量絶縁膜と、
   該容量絶縁膜上に形成された上部電極とを有する請求項１乃至５のいずれかに記載の半導体装置。
7. 隣接する前記下部電極間に、各下部電極の外壁に接する絶縁性のサポート膜を有する請求項６に記載の半導体装置。
8. 前記半導体装置がキャパシタ素子の形成されるメモリセル領域と、メモリセルアレイ以外の回路が配置される周辺回路領域とを含み、
   前記メモリセル領域と周辺回路領域の境界のメモリセル領域端部に
   樋状の第１下部電極と
   少なくとも該樋状の第１下部電極の上端部内壁に接しており、該樋状の第１下部電極の上端部より上方に延在する樋状の第２下部電極と
   を有する請求項１乃至７のいずれかに記載の半導体装置。
9. キャパシタ素子を備えた半導体装置の製造方法であって、
   半導体基板に電気的に接続されたコンタクト上に形成された第１層間絶縁膜に、前記コンタクト上面を露出する第１のシリンダ開孔を形成し、該第１のシリンダ開孔内に前記コンタクトに接続されるシリンダ形状の第１下部電極を形成する工程、
   前記第１層間絶縁膜上に、前記第１下部電極で囲まれた空間を全て埋め込むことなく第２層間絶縁膜を形成した後、前記第１下部電極で囲まれた空間の開口部を全て露出する位置に第１下部電極の内壁面を露出するように、前記第２の層間絶縁膜に第２のシリンダ開孔を形成する工程、
   前記第１下部電極の内壁から前記第２のシリンダ開孔内壁に連続して、少なくとも前記第２のシリンダ開孔内でシリンダ形状を有する第２下部電極を形成する工程、
   とを有する半導体装置の製造方法。
10. 前記第２層間絶縁膜が、少なくとも最初に前記第１下部電極で囲まれた空間の上端が閉塞されるまでＰＥ−ＣＶＤ法で形成される請求項９に記載の半導体装置の製造方法。
11. 前記第２下部電極が、前記第１下部電極の内壁面全面に接して形成される請求項９又は１０に記載の半導体装置の製造方法。
12. 前記第２下部電極が、少なくとも前記第１下部電極で囲まれた空間の上端部を閉塞する膜厚で形成される請求項９乃至１１のいずれかに記載の半導体装置の製造方法。
13. さらに、
    前記第２及び第１下部電極の周囲の前記第２及び第１層間絶縁膜を除去する工程、
    前記第２下部電極の内壁及び前記第１及び第２下部電極の外壁に容量絶縁膜を形成し、該容量絶縁膜上に上部電極を形成する工程、
    とを有する請求項９乃至１２のいずれかに記載の半導体装置の製造方法。
14. 前記第１及び第２のシリンダ開孔の少なくとも一方は、各開孔の形成される層間絶縁膜上又は層間絶縁膜中に、該層間絶縁膜除去の際に下部電極の倒壊を防止するサポート膜を形成した後、該サポート膜を貫通して形成されたものである請求項１３に記載の半導体装置の製造方法。
15. 前記半導体装置がキャパシタ素子の形成されるメモリセル領域と、メモリセルアレイ以外の回路が配置される周辺回路領域とを含み、前記メモリセル領域と周辺回路領域の境界のメモリセル領域端部の第１及び第２層間絶縁膜にそれぞれ、前記第１のシリンダ開孔及び第２のシリンダ開孔の形成と同時又は別に第１及び第２の溝が形成され、該第１及び第２の溝内壁面にそれぞれ第１及び第２下部電極材料が成膜され、第１下部電極材料の内壁面に第２下部電極材料が接触している請求項９乃至１４のいずれかに記載の半導体装置の製造方法。

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