KR102664275B1 - 반도체장치 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 신뢰성이 개선된 캐패시터를 구비하는 반도체장치 및 그 제조 방법을 제공하며, 본 기술에 따른 캐패시터는, 복수의 하위 하부전극; 상기 하위 하부전극들의 일부를 지지하며, 복수의 하위 서포터오프닝을 포함하는 하위 서포터; 상기 하위 하부전극들 상에 각각 형성된 상위 하부전극들; 및 상기 상위 하부전극들의 일부를 지지하며, 복수의 상위 서포터오프닝을 포함하는 상위 서포터를 포함하고, 상기 하위 서포터오프닝들과 상위 서포터오프닝들은 수직하게 비-오버랩될 수 있다.
Description
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 캐패시터를 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 제한된 면적 내에서 충분한 캐패시턴스(capacitance)를 갖는 캐패시터가 요구된다. 캐패시터의 캐패시턴스는 전극의 표면적 및 유전물질의 유전율에 비례하며, 유전물질의 등가산화막 두께(equivalent oxide thickness)와 반비례한다. 이에 따라, 제한된 면적 내에서 캐패시터의 캐패시턴스를 증가시키는 방법으로는, 3차원 구조의 캐패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전물질의 등가산화막 두께를 감소시키거나, 유전율(dielectric constant)이 높은 유전물질을 이용하는 방법이 있다.
본 발명의 실시예들은 신뢰성이 개선된 캐패시터를 구비하는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 캐패시터는, 복수의 하위 하부전극; 상기 하위 하부전극들을 지지하며, 복수의 하위 서포터오프닝을 포함하는 하위 서포터; 상기 하위 하부전극들 상에 각각 형성된 상위 하부전극들; 및 상기 상위 하부전극들을 지지하며, 복수의 상위 서포터오프닝을 포함하는 상위 서포터를 포함하고, 상기 하위 서포터오프닝들과 상위 서포터오프닝들은 수직하게 비-오버랩될 수 있다.
본 발명의 실시예에 따른 캐패시터 제조 방법은 반도체 기판 상부에 복수의 하위 하부전극들 및 상기 하위 하부전극들의 일부를 부분적으로 노출시키는 복수의 하위 서포터오프닝을 갖는 하위 서포터를 포함하는 하부 캐패시터 모듈을 형성하는 단계; 및 상기 하부 캐패시터 모듈 상에 복수의 상위 하부전극들 및 상기 상위 하부전극들의 일부를 부분적으로 노출시키는 복수의 상위 서포터오프닝을 갖는 상위 서포터를 포함하는 상부 캐패시터 모듈을 형성하는 단계를 포함하되, 상기 하위 서포터오프닝들과 상위 서포터오프닝들은 수직하게 비-오버랩되도록 형성할 수 있다.
본 기술은 고종횡비의 캐패시터를 모듈별로 나누어 형성하므로, 하부전극의 벤딩이 감소하여 캐패시터의 특성 및 수율이 개선될 수 있다.
본 기술은 서포터오프닝의 오픈면적을 증가시켜 캐패시턴스를 증대시킬 수 있다.
도 1a는 일 실시예에 따른 반도체장치를 도시한 도면이다.
도 1b는 도 1a의 하부 캐패시터 모듈의 평면도이다.
도 1c는 도 1a의 상부 캐패시터 모듈의 평면도이다.
도 2a 내지 도 2j는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 3 내지 도 5는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 6a 내지 도 6e는 비교예에 따른 캐패시터 제조 방법을 설명하기 위한 도면이다.
도 7a 내지 도 8b는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 9는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 10a 내지 도 10d는 도 9에 도시된 반도체장치를 제조하는 방법을 설명하기 위한 도면이다.
도 1b는 도 1a의 하부 캐패시터 모듈의 평면도이다.
도 1c는 도 1a의 상부 캐패시터 모듈의 평면도이다.
도 2a 내지 도 2j는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다.
도 3 내지 도 5는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 6a 내지 도 6e는 비교예에 따른 캐패시터 제조 방법을 설명하기 위한 도면이다.
도 7a 내지 도 8b는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 9는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 10a 내지 도 10d는 도 9에 도시된 반도체장치를 제조하는 방법을 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
후술하는 실시예들은, 고종횡비의 캐패시터를 형성할 때, 하부전극의 벤딩(Bending)에 대한 저항성을 강화시키기 위해 모듈별로 캐패시터를 형성할 수 있다. 여기서, 모듈별로 캐패시터를 형성하는 공정은, 복수의 캐패시터 모듈을 포함할 수 있다. 예를 들어, 복수의 캐패시터 모듈은 하부 캐패시터 모듈과 상부 캐패시터 모듈을 포함할 수 있다. 하부 캐패시터 모듈을 미리 형성한 후에 상부 캐패시터 모듈을 형성할 수 있다. 하부 캐패시터 모듈과 상부 캐패시터 모듈은 각각 하부전극들 및 서포터를 포함할 수 있고, 상부전극은 하부 캐패시터 모듈과 상부 캐패시터 모듈이 공유할 수 있다.
위와 같이 모듈별로 캐패시터를 형성하므로, 하부전극의 벤딩이 감소하여 캐패시터의 특성 및 수율이 개선될 수 있다.
도 1a는 일 실시예에 따른 반도체장치를 도시한 도면이다. 도 1b는 도 1a의 A-A'에 따른 하부 캐패시터 모듈의 평면도이고, 도 1c는 도 1a의 B-B'에 따른 상부 캐패시터 모듈의 평면도이다.
도 1a 내지 도 1c를 참조하면, 반도체장치(100)는 캐패시터(100C)를 포함할 수 있다. 캐패시터(100C)는 하부 캐패시터 모듈(110) 및 상부 캐패시터 모듈(120)을 포함할 수 있다. 하부 캐패시터 모듈(110) 상에 상부 캐패시터 모듈(120)이 위치할 수 있고, 하부 캐패시터 모듈(110)과 상부 캐패시터 모듈(120)은 수직하게 접속될 수 있다.
반도체장치(100)는 반도체 기판(101), 반도체 기판(101) 상의 스토리지노드콘택플러그(103)를 더 포함할 수 있다. 스토리지노드콘택플러그(103)는 반도체 기판(101) 상의 층간절연층(102)을 관통할 수 있다. 스토리지노드콘택플러그(103) 및 층간절연층(102) 상에 식각정지층(104)이 더 형성될 수 있다. 하부 캐패시터 모듈(110)은 스토리지노드콘택플러그(103) 및 층간절연층(102) 상에 형성될 수 있다.
하부 캐패시터 모듈(110)은 하위 하부전극(Lower bottom electrode, 111) 및 하위 서포터(Lower supporter, 112)를 포함할 수 있다. 하부 캐패시터 모듈(110)은 유전층(130) 및 상부전극(140)을 더 포함할 수 있다. 유전층(130)은 하위 하부전극(111)의 외벽을 커버링할 수 있고, 하위 서포터(112)의 표면을 커버링할 수 있다.
상부 캐패시터 모듈(120)은 상위 하부전극(Upper bottom electrode, 121) 및 상위 서포터(Upper supporter, 122)를 포함할 수 있다. 하위 하부전극(111)과 상위 하부전극(121)은 수직하게 접속될 수 있다. 상부 캐패시터 모듈(120)은 유전층(130) 및 상부전극(140)을 더 포함할 수 있다. 유전층(130)은 상위 하부전극(121)의 외벽을 커버링할 수 있고, 상위 서포터(122)의 표면을 커버링할 수 있다.
하부 캐패시터 모듈(110)과 상부 캐패시터 모듈(120)은 유전층(130) 및 상부전극(140)을 공유할 수 있다. 후술하겠지만, 유전층(130) 및 상부전극(140)은 1회의 공정에 의해 형성될 수 있다.
하위 하부전극(111) 및 상위 하부전극(121)은 동일 물질 또는 서로 다른 물질일 수 있다. 하위 하부전극(111) 및 상위 하부전극(121)은 금속함유물질을 포함할 수 있다. 하위 하부전극(111) 및 상위 하부전극(121)은 금속, 금속질화물, 도전성 금속산화물 또는 이들의 조합을 포함할 수 있다. 하위 하부전극(111) 및 상위 하부전극(121)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄, 이리듐, 루테늄산화물, 이리듐산화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 하위 하부전극(111) 및 상위 하부전극(121)은 실리콘함유물질을 포함할 수 있다. 하위 하부전극(111) 및 상위 하부전극(121)은 실리콘층, 실리콘저마늄층 또는 이들의 조합을 포함할 수 있다.
유전층(130)은 싱글층, 다층 또는 라미네이트 구조일 수 있다. 유전층(130)은 하위 하부전극(111) 및 상위 하부전극(121)에 접촉할 수 있다. 유전층(130)은 고유전율 물질(High-k material)을 포함할 수 있다. 유전층(130)은 실리콘산화물(SiO2)보다 유전율이 높을 수 있다. 실리콘산화물은 약 3.9의 유전율을 가질 수 있고, 유전층(130)은 4 이상의 유전율을 갖는 물질을 포함할 수 있다. 고유전율 물질은 약 20 이상의 유전율을 가질 수 있다. 고유전율 물질은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(130)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 유전층(130)은 지르코늄-베이스 산화물(Zr-base oxide)로 형성될 수 있다. 유전층(130)은 지르코늄산화물(ZrO2)을 포함하는 다층 구조일 수 있다. 유전층(130)은 ZAZ(ZrO2/Al2O3/ZrO2)를 포함할 수 있다. ZAZ는 지르코늄산화물, 알루미늄산화물 및 지르코늄산화물이 순차적으로 적층된 구조일 수 있다. ZAZ는 지르코늄산화물-베이스층(ZrO2-base layer)이라고 지칭될 수 있다. 다른 실시예에서, 유전층(130)은 하프늄-베이스 산화물(Hf-base oxide)로 형성될 수 있다. 유전층(130)은 하프늄산화물을 포함하는 다층 구조일 수 있다. 예컨대, 유전층(130)은 HAH(HfO2/Al2O3/HfO2)를 포함할 수 있다. HAH는 하프늄산화물, 알루미늄산화물 및 하프늄산화물이 순차적으로 적층된 구조일 수 있다. HAH는 하프늄산화물-베이스층(HfO2-base layer)이라고 지칭될 수 있다.
ZAZ(ZrO2/Al2O3/ZrO2) 및 HAH(HfO2/Al2O3/HfO2)에서 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 밴드갭이 클 수 있다. 알루미늄산화물(Al2O3)은 지르코늄산화물(ZrO2) 및 하프늄산화물(HfO2)보다 유전율이 낮을 수 있다. 따라서, 유전층(130)은 고유전물질 및 고유전물질보다 밴드갭이 큰 고밴드갭물질의 스택을 포함할 수 있다. 유전층(130)은 알루미늄산화물 외에 다른 고밴드갭물질로서 실리콘산화물(SiO2)을 포함할 수도 있다. 유전층(130)은 고밴드갭물질을 포함하므로써 누설이 억제될 수 있다.
다른 실시예에서, 유전층(130)은 알루미늄이 도핑된 지르코늄산화물(Al-doped ZrO2) 또는 알루미늄이 도핑된 하프늄산화물(Al-doped HfO2)을 포함할 수 있다. 유전층(130)은 ZAZZ(ZrO2/Al-doped ZrO2/ZrO2) 또는 HAHH(HfO2/Al-dope HfO2/HfO2)를 포함할 수 있다. ZAZZ(ZrO2/Al-doped ZrO2/ZrO2)는 지르코늄산화물들 사이에 알루미늄이 도핑된 지르코늄산화물이 위치하는 스택일 수 있다. HAHH(HfO2/Al-dope HfO2/HfO2)는 하프늄산화물들 사이에 알루미늄이 도핑된 하프늄산화물이 위치하는 스택일 수 있다.
다른 실시예에서, 유전층(130)은 ZAZA(ZrO2/Al2O3/ZrO2/Al2O3), HAHA(HfO2/Al2O3/HfO2/Al2O3)와 같은 라미네이트를 포함할 수 있다.
상부전극(140)은 금속-함유 물질(Metal-containing material)을 포함할 수 있다. 상부전극(140)은 금속, 금속질화물, 도전성 금속질화물 또는 이들의 조합을 포함할 수 있다. 상부전극(140)은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄, 이리듐, 루테늄산화물, 이리듐산화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 상부전극(140)은 실리콘저마늄과 금속-함유 물질의 스택을 포함할 수 있다.
하위 하부전극(111)은 식각정지층(104)을 관통하여 스토리지노드콘택플러그(103)에 전기적으로 접촉될 수 있다. 하위 하부전극(111) 상에 상위 하부전극(121)이 직접 접촉할 수 있다.
하부 캐패시터 모듈(110)에서, 복수의 하위 하부전극(111)은 하위 서포터(112)에 의해 지지될 수 있다. 상부 캐패시터 모듈(120)에서, 복수의 상위 하부전극(121)은 상위 서포터(122)에 의해 지지될 수 있다. 하위 서포터 및 상위 서포터(112, 122)는 실리콘질화물 또는 실리콘탄소질화물(SiCN)을 포함할 수 있다.
후술하겠지만, 하부 캐패시터 모듈(110)과 상부 캐패시터 모듈(120)은 모듈 단위로 형성할 수 있다. 즉, 하위 하부전극(111)과 하위 서포터(112)를 먼저 형성한 후에, 상위 하부전극(121) 및 상위 서포터(122)를 형성할 수 있다.
하위 하부전극(111)은 필라 형상일 수 있고, 상위 하부전극(121)은 필라 형상일 수 있다.
하위 하부전극(111)은 지그재그 어레이로 배치될 수 있다. 상위 하부전극(121)또한 지그 재그 어레이로 배치될 수 있다.
하위 서포터(112)와 상위 서포터(122)는 서로 다른 형상을 가질 수 있다. 하위 서포터(112)는 복수의 하위 서포터오프닝(112')을 포함할 수 있다. 상위 서포터(122)는 복수의 상위 서포터오프닝(122')을 포함할 수 있다. 하위 서포터오프닝들(112')과 상위 서포터오프닝들(122')은 수직하게 서로 중첩되지 않을 수 있다. 예를 들어, 하위 서포터오프닝들(112')과 상위 서포터오프닝들(122')은 지그재그 형상으로 배치될 수 있으며, 이에 따라 하위 서포터오프닝들(112')과 상위 서포터오프닝들(122')은 수직하게 비-오버랩(Non-overlap)될 수 있다.
하부 캐패시터 모듈(110)과 상부 캐패시터 모듈(120) 형성시, 하위 서포터(112) 및 상위 서포터(122)의 식각 공정에 의해 오픈되는 하위 서포터오프닝(112') 및 상위 서포터오프닝(122')을 지그재그로 패터닝할 수 있다. 하위 서포터오프닝(112')은 이웃하는 2개의 하위 하부전극(111) 사이를 노출시키는 형상일 수 있다. 상위 서포터오프닝(122')은 이웃하는 2개의 상위 하부전극(121) 사이를 노출시키는 형상일 수 있다.
하위 하부전극(111)과 상위 하부 전극(121)은 수직하게 적층될 수 있다. 하위 하부전극(111)과 상위 하부 전극(121)의 적층 구조는 '모듈형 하부 전극'이라고 지칭할 수 있다.
하위 하부전극(111)은 하위 서포터(112)에 의해 에워싸이는 제1 및 제2 하위 하부전극(L1, L2) 및 하위 서포터오프닝(112')에 의해 외벽이 부분적으로 노출된 제3 및 제4 하위 하부전극(L3, L4)을 포함할 수 있다.
상위 하부전극(121)은 상위 서포터오프닝(122')에 의해 외벽이 부분적으로 노출된 제1 및 제2 상위 하부전극(U1, U2) 및 상위 서포터(122)에 의해 에워싸이는 제3 및 제4 상위 하부전극(U3, U4)을 포함할 수 있다. 제1 및 제2 하위 하부전극(L1, L2)의 외벽은 하위 서포터(112)에 의해 완전히 지지되므로, '풀리-서포티드(Fully-supported) 하위 하부전극'이라고 지칭할 수 있다. 제3 및 제4 하위 하부전극(L3, L4)의 외벽은 하위 서포터(112)에 의해 부분적으로 지지되므로, '부분-서포티드(partial-supported) 하위 하부전극'이라고 지칭할 수 있다. 여기서, 완전히 지지되는 것은, 제1 및 제2 하위 하부전극(L1, L2)의 상부 외벽이 하위 서포터(112)에 의해 커버링되는 것을 일컫는다. 부분적으로 지지되는 것은, 제3 및 제4 하위 하부전극(L3, L4)의 상부 외벽이 하위 서포터(112)에 의해 부분적으로 커버링되는 것을 일컫는다.
제1 및 제2 상위 하부전극(U1, U2)의 상부 외벽은 상위 서포터(122)에 의해 부분적으로 지지되므로, '부분-서포티드(partial-supported) 상위 하부전극'이라고 지칭할 수 있다. 제3 및 제4 상위 하부전극(U3, U4)의 상부 외벽은 상위 서포터(122)에 의해 완전히 지지되므로, '풀리-서포티드(Fully-supported) 상위 하부전극'이라고 지칭할 수 있다.
제1 하위 하부전극(L1)과 제1 상위 하부전극(U1)은 수직하게 적층될 수 있고, 제1 하위 하부전극(L1)의 상부 외벽은 하위 서포터(112)에 의해 완전히 지지될 수 있고, 제1 상위 하부전극(U1)의 상부 외벽은 상위 서포터(122)에 의해 부분적으로 지지될 수 있다. 제1 하위 하부전극(L1)과 제1 상위 하부전극(U1)의 적층 구조는 제1 모듈형 하부전극(M1)이 될 수 있다.
제2 하위 하부전극(L2)과 제2 상위 하부전극(U2)은 수직하게 적층될 수 있고, 제2 하위 하부전극(L2)의 상부 외벽은 하위 서포터(112)에 의해 완전히 지지될 수 있고, 제2 상위 하부전극(U2)의 상부 외벽은 상위 서포터(122)에 의해 부분적으로 지지될 수 있다. 제2 하위 하부전극(L2)과 제2 상위 하부전극(U2)의 적층 구조는 제2 모듈형 하부전극(M2)이 될 수 있다.
제3 하위 하부전극(L3)과 제3 상위 하부전극(U3)은 수직하게 적층될 수 있고, 제3 하위 하부전극(L3)의 상부 외벽은 하위 서포터(112)에 의해 부분적으로 지지될 수 있고, 제3 상위 하부전극(U3)의 상부 외벽은 상위 서포터(122)에 의해 완전히 지지될 수 있다. 제3 하위 하부전극(L3)과 제3 상위 하부전극(U3)의 적층 구조는 제3 모듈형 하부전극(M3)이 될 수 있다.
제4 하위 하부전극(L4)과 제4 상위 하부전극(U4)은 수직하게 적층될 수 있고, 제4 하위 하부전극(L4)의 상부 외벽은 하위 서포터(112)에 의해 부분적으로 지지될 수 있고, 제4 상위 하부전극(U4)의 상부 외벽은 상위 서포터(122)에 의해 완전히 지지될 수 있다. 제4 하위 하부전극(L4)과 제4 상위 하부전극(U4)의 적층 구조는 제4 모듈형 하부전극(M4)이 될 수 있다.
제1 및 제2 모듈형 하부전극(M1, M2)은 하위 서포터(112)에 의해 완전히 지지되면서, 상위 서포터(122)에 의해 부분적으로 지지될 수 있다. 제3 및 제4 모듈형 하부전극(M3, M4)은 하위 서포터(112)에 의해 부분적으로 지지되면서, 상위 서포터(122)에 의해 완전히 지지될 수 있다.
상술한 바에 따르면, 고종횡비의 캐패시터를 하부 캐패시터 모듈(110)과 상부 캐패시터 모듈(120)으로 나누어 형성하므로, 모듈형 하부전극(M1, M2, M3, M4)의 벤딩이 감소할 수 있다.
또한, 하위 서포터오프닝(112')과 상위 서포터오프닝(122')으로 나누어 형성하므로, 서포터오프닝의 오픈면적을 증가시킬 수 있다. 서포터오프닝의 오픈면적이 증가되면 캐패시터(100C)의 캐패시턴스를 증대시킬 수 있다.
도 2a 내지 도 2j는 일 실시예에 따른 반도체장치의 제조 방법을 설명하기 위한 도면이다. 도 2a 내지 도 2j는 도 1b 및 도 1c의 C-C'선에 따른 제조 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체 기판(11) 상에 층간절연층(12)이 형성될 수 있다. 층간절연층(12)을 관통하는 복수의 스토리지노드콘택플러그(13)가 형성될 수 있다.
스토리지노드콘택플러그들(13)은 층절연층(12)을 관통하여 반도체 기판(11)에 접속될 수 있다. 스토리지노드콘택플러그들(13)은 실리콘 플러그, 금속 플러그 또는 이들의 조합을 포함할 수 있다. 도시하지 않았으나, 반도체 기판(11)에는 매립워드라인들이 형성될 수 있다. 스토리지노드콘택플러그들(13)을 형성하기 이전에, 복수의 비트라인들(도시 생략)이 더 형성될 수 있다.
반도체 기판(11)은 반도체프로세싱에 적합한 물질일 수 있다. 반도체 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 반도체 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 반도체 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 반도체 기판(11)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 반도체 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
층간절연층(12)은 고밀도플라즈마산화물(HDP oxide), TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간절연층(12)은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 저유전물질(low-k)로 이루어질 수도 있다.
스토리지노드콘택플러그들(13) 및 층간절연층(12) 상에, 몰드 구조물이 형성될 수 있다. 몰드 구조물은 식각정지층(14), 제1몰드층(15) 및 하위 서포터층(16)의 스택을 포함할 수 있다.
제1몰드층(15)은 예를 들어, 실리콘 산화물(SiO2)일 수 있다. 제1몰드층(15)은 하위 서포터층(16)보다 더 두껍게 형성될 수 있다. 제1몰드층(15)은 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)과 같은 증착 공정을 이용하여 형성할 수 있다.
식각정지층(14)은 층간절연층(12) 및 제1몰드층(15)에 대한 식각 선택성을 갖는 물질로 형성될 수 있다. 식각정지층(14)은 실리콘질화물(Silicon Nitride) 또는 실리콘산질화물(Silicon Oxy Nitride)을 포함할 수 있다.
하위 서포터층(16)은 제1몰드층(15)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 하위 서포터층(16)은 실리콘질화물 또는 실리콘탄소질화물(SiCN)을 포함할 수 있다.
도 2b에 도시된 바와 같이, 하부 오프닝(17)이 형성될 수 있다. 하부 오프닝(17)은 마스크층(도시 생략)을 이용한 몰드구조물의 식각에 의해 형성될 수 있다. 오프닝(17)을 형성하기 위해, 마스크층을 식각장벽으로 하여 하위 서포터층(16) 및 제1몰드층(15)을 순차적으로 식각할 수 있다. 하부 오프닝(17)을 형성하기 위한 식각 공정은 식각정지층(14)에서 정지할 수 있다. 하부 오프닝(17)을 형성하기 위해, 건식식각, 습식식각 또는 이들의 조합을 이용할 수 있다. 하부 오프닝(17)은 하부전극(또는 스토리지노드)이 형성될 홀이라고 지칭될 수 있다. 하부 오프닝(17)은 고종횡비를 가질 수 있다. 하부 오프닝(17)은 적어도 1:1 이상의 종횡비를 가질 수 있다. 예를 들어, 하부 오프닝(17)은 폭 대 높이가 1:10 이상인 고종횡비를 가질 수 있다. 종횡비는 폭(W) 대 높이(H)의 비율을 지칭할 수 있다.
후속하여, 식각정지층(14)을 식각하여 하부 오프닝(17) 아래의 스토리지노드콘택플러그(13)의 상부 표면을 노출시킬 수 있다.
위와 같은 일련의 식각 공정에 의해, 복수의 하부 오프닝(17)을 포함하는 하위 몰드구조물패턴이 형성될 수 있다. 하위 몰드구조물패턴은 식각정지층(14), 제1몰드층(15) 및 하위 서포터층(16)의 적층일 수 있다.
도 2c에 도시된 바와 같이, 하부 오프닝(17) 내에 하위 하부전극(18)이 형성될 수 있다. 하위 하부전극(18)은 하부 오프닝(17)의 내부를 채울 수 있다. 하위 하부전극(18)은 필라 형상일 수 있다. 필라 형상의 하위 하부전극(18)을 형성하기 위해, 하부 오프닝(17)을 갭필하도록 도전물질을 증착한 후 평탄화를 수행할 수 있다. 하위 하부전극(18)은 폴리실리콘, 금속, 금속질화물, 도전성 금속산화물, 금속실리사이드, 귀금속 또는 이들의 조합을 포함할 수 있다. 하위 하부전극(19)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W) 또는 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 플래티늄(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 하위 하부전극(18)은 티타늄 질화물(TiN)을 포함할 수 있다. 하위 하부전극(18)은 원자층증착(ALD)에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
다른 실시예에서, 하위 하부전극(18)은 티타늄질화물과 텅스텐의 적층구조를 포함할 수도 있다. 다른 실시예에서, 하위 하부전극(18)은 티타늄질화물과 폴리실리콘의 적층구조를 포함할 수도 있다.
도 2d에 도시된 바와 같이, 하위 서포터마스크층(19)이 형성될 수 있다. 하위 서포터마스크층(19)은 포토레지스트 또는 비정질카본을 포함할 수 있다.
다음으로, 하위 서포터마스크층(19)을 이용하여 하위 서포터층(16)의 일부를 식각할 수 있다. 하위 서포터층(16)의 식각에 의해 하위 서포터오프닝(20) 및 하위 서포터(16S)가 형성될 수 있다. 하위 서포터오프닝(20)은 도 1b의 하위 서포터오프닝(112')에 대응될 수 있다.
하위 서포터(16S)는 하위 하부전극들(18)의 상부 측벽에 접촉할 수 있다. 하위 서포터(16S)에 의해 제1몰드층(15)의 일부 표면들이 노출될 수 있다. 하위 서포터(16S)는 하위 하부전극들(18)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 하위 서포터(16S)는 제1몰드층(15)을 제거하는 후속 공정에서 하위 하부전극들(18)이 쓰러지는 것을 방지할 수 있다.
도 2e에 도시된 바와 같이, 하위 서포터마스크층(19)이 제거될 수 있다.
계속해서, 하위 서포터(16S) 및 하위 하부전극들(18) 상에 제2몰드층(21) 및 상위 서포터층(22)이 순차적으로 형성될 수 있다. 제2몰드층(21)은 제1몰드층(15)과 동일 물질로 형성될 수 있다. 제2몰드층(21)은 상위 서포터층(22)보다 더 두껍게 형성될 수 있다. 제2몰드층(21)은 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)과 같은 증착 공정을 이용하여 형성할 수 있다.
상위 서포터층(22)은 제2몰드층(21)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 상위 서포터층(22)은 실리콘질화물 또는 실리콘탄소질화물(SiCN)을 포함할 수 있다. 하위 서포터(16S)와 상위 서포터층(22)은 동일 물질일 수 있다.
도 2f에 도시된 바와 같이, 상부 오프닝(23)이 형성될 수 있다. 상부 오프닝(23)은 마스크층(도시 생략)을 이용하여 식각 공정을 수행할 수 있다. 상부 오프닝(23)을 형성하기 위해, 마스크층을 식각장벽으로 하여 상위 서포터층(22) 및 제2몰드층(21)을 순차적으로 식각할 수 있다. 상부 오프닝(23)을 형성하기 위한 식각 공정은 하위 하부전극들(18)에서 정지할 수 있다. 상부 오프닝(23)을 형성하기 위해, 건식식각, 습식식각 또는 이들의 조합을 이용할 수 있다.
상부 오프닝들(23)은 각각 하위 하부전극들(18)에 랜딩될 수 있다. 예를 들어, 상부 오프닝들(23)은 각각 하위 하부전극들(18)에 정렬될 수 있고, 상부 오프닝들(23)은 하위 하부전극들(18)의 표면을 노출시킬 수 있다. 상부 오프닝들(23) 중 일부는 하위 서포터(16S)로 접촉된 하위 하부전극들(18)을 노출시킬 수 있다. 상부 오프닝들(23) 중 나머지는 하위 서포터(16S)로 비-접촉된 하위 하부전극들(18)을 노출시킬 수 있다. 여기서, 하위 서포터(16S)로 비-접촉된 하위 하부전극들(18)은 하위 서포터(16S)에 의해 지지되지 않는 하위 하부전극들(18)을 지칭할 수 있다.
도 2g에 도시된 바와 같이, 상부 오프닝(23) 내에 상위 하부전극(24)이 형성될 수 있다. 상위 하부전극(24)은 상부 오프닝(23)의 내부를 채울 수 있다. 상위 하부전극(24)은 필라 형상일 수 있다. 필라 형상의 상위 하부전극(24)을 형성하기 위해, 상부 오프닝(23)을 갭필하도록 도전물질을 증착한 후 평탄화를 수행할 수 있다. 하위 하부전극(18)과 상위 하부전극(24)은 동일 물질이거나 서로 다른 물질일 수 있다. 상위 하부전극(24)은 폴리실리콘, 금속, 금속질화물, 도전성 금속산화물, 금속실리사이드, 귀금속 또는 이들의 조합을 포함할 수 있다. 상위 하부전극(24)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐(W) 또는 텅스텐 질화물(WN), 루테늄(Ru), 루테늄 산화물(RuO2), 이리듐(Ir), 이리듐 산화물(IrO2), 플래티늄(Pt) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 상위 하부전극(24)은 티타늄 질화물(TiN)을 포함할 수 있다. 상위 하부전극(24)은 원자층증착(ALD)에 의해 형성된 티타늄질화물(ALD-TiN)을 포함할 수 있다.
다른 실시예에서, 상위 하부전극(24)은 티타늄질화물과 텅스텐의 적층구조를 포함할 수도 있다. 다른 실시예에서, 상위 하부전극(24)은 티타늄질화물과 폴리실리콘의 적층구조를 포함할 수도 있다.
하위 하부전극(18)과 상위 하부전극(24)은 동일 물질이거나 서로 다른 물질일 수 있다.
도 2h에 도시된 바와 같이, 상위 서포터마스크층(25)이 형성될 수 있다. 상위 서포터마스크층(25)은 포토레지스트 또는 비정질카본을 포함할 수 있다.
다음으로, 상위 서포터마스크층(25)을 이용하여 상위 서포터층(22)의 일부를 식각할 수 있다. 상위 서포터층(22)의 식각에 의해 상위 서포터오프닝(26) 및 상위 서포터(22S)가 형성될 수 있다. 상위 서포터오프닝(26)은 도 1c의 상위 서포터오프닝(122')에 대응될 수 있다. 상위 서포터오프닝(26)과 하위 서포터오프닝(도 2d의 20)은 수직하게 비-오버랩될 수 있다.
상위 서포터(22S)는 상위 하부전극들(24)의 상부 측벽에 접촉할 수 있다. 상위 서포터(22S)에 의해 제2몰드층(21)의 일부 표면들이 노출될 수 있다. 상위 서포터(22S)는 상위 하부전극들(24)의 외측벽 일부분을 에워싸는 형상일 수 있다. 이와 같은, 상위 서포터(22S)는 제2몰드층(21)을 제거하는 후속 공정에서 상위 하부전극들(24)이 쓰러지는 것을 방지할 수 있다.
도 2i에 도시된 바와 같이, 제2몰드층(21) 및 제1몰드층(15)이 제거될 수 있다. 예를 들어, 제1및 제2몰드층(15, 21)은 습식딥아웃 공정에 의해 제거될 수 있다. 제1및 제2몰드층(15, 21)을 제거하기 위한 습식케미컬은 상위 서포터오프닝(도 2h의 '26')을 통해 공급될 수 있다. 습식케미컬은 HF, NH4F/NH4OH, H2O2, HCl, HNO3, H2SO4 등의 케미컬을 하나 또는 그 이상 사용할 수 있다.
예를 들어, 제1및 제2몰드층(15, 21)이 실리콘산화물로 형성된 경우, 제1및 제2몰드층(15, 21)은 불산(HF)을 포함하는 케미컬을 이용한 습식 딥아웃 공정에 의해 제거될 수 있다. 제1및 제2몰드층(15, 21)을 제거할 때, 제1및 제2몰드층(15, 21)에 대해 식각 선택성을 갖는 하위 서포터(16S) 및 상위 서포터(22S)는 제거되지 않고 잔류할 수 있다. 이에 따라, 인접하는 하위 하부전극들(18)이 하위 서포터(16S)에 의해 지지되므로, 하위 하부전극들(18)의 쓰러짐이 방지될 수 있다. 또한, 인접하는 상위 하부전극들(24)이 상위 서포터(22S)에 의해 지지되므로, 상위 하부전극들(24)의 쓰러짐이 방지될 수 있다
제1및 제2몰드층(15, 21)을 제거할 때, 식각정지층(14)에 의해 스토리지노드콘택플러그들(13)의 손상이 방지될 수 있다.
도 2j에 도시된 바와 같이, 유전층(27)이 형성될 수 있다. 유전층(27)은 제1및 상위 하부전극(18, 24) 및 제1및 상위 서포터(16S, 22S) 상에 형성될 수 있다. 유전층(27)의 일부는 식각정지층(14)을 커버링할 수 있다. 유전층(27)은 실리콘산화물보다 유전율이 높은 고유전율 물질을 포함할 수 있다. 고유전율 물질(High-k material)은 하프늄산화물(HfO2), 지르코늄산화물(ZrO2), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈륨산화물(Ta2O5), 니오븀산화물(Nb2O5) 또는 스트론튬티타늄산화물(SrTiO3)을 포함할 수 있다. 다른 실시예에서, 유전층(27)은 앞서 언급된 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다.
본 실시예에서 유전층(27)은 등가산화막두께(EOT)를 충분히 낮추면서도 양호한 누설 전류 특성을 갖는 지르코늄산화물-베이스 물질로 형성될 수 있다. 예를 들어, ZAZ(ZrO2/Al2O3/ZrO2)를 포함할 수 있다. 다른 실시예에서, 유전층(27)은 HAH(HfO2/Al2O3/HfO2) 를 포함할 수 있다.
또 다른 실시예에서, 유전층(27)은 TZAZ(TiO2/ZrO2/Al2O3/ZrO2), TZAZT(TiO2/ZrO2/Al2O3/ZrO2/TiO2), ZAZT(ZrO2/Al2O3/ZrO2/TiO2), TZ(TiO2/ZrO2) 또는 ZAZAT(ZrO2/Al2O3/ZrO2/Al2O3/TiO2)을 포함할 수 있다. TZAZ, TZAZT, ZAZT, TZ, ZAZAT와 같은 유전층 스택에서, TiO2는 Ta2O5로 대체될 수도 있다.
유전층(27)은 단차피복성이 우수한 화학기상증착(CVD) 또는 원자층증착(ALD)을 이용하여 형성될 수 있다.
다음으로, 유전층(27) 상에 상부전극(28)이 형성될 수 있다. 상부전극(28)은 이웃하는 상위 하부전극들(24) 사이를 채울 수 있고, 아울러, 이웃하는 하위 하부전극들(18) 사이를 채울 수 있다. 상부전극(28)은 실리콘 함유 물질과 금속 함유 물질의 스택을 포함할 수 있다. 상부전극(28)의 실리콘함유물질은 실리콘저마늄을 포함할 수 있으며, 실리콘저마늄에 의해 하위 하부전극들(18) 및 상위 하부전극들(24) 사이에 보이드없이 상부전극(28)이 갭필될 수 있다. 상부전극(28)은 실리콘 저마늄 상의 금속 함유 물질을 더 포함할 수 있다. 금속 함유 물질은 금속, 금속질화물, 도전성 금속질화물 또는 이들의 조합을 포함할 수 있다. 금속 함유 물질은 티타늄(Ti), 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐(W), 텅스텐질화물(WN), 루테늄, 이리듐, 루테늄산화물, 이리듐산화물 또는 이들의 조합을 포함할 수 있다. 금속 함유 물질은 상부전극(28)의 저항을 낮추는 역할을 할 수 있다.
상부전극(28)은 저압화학기상증착(LPCD), 플라즈마화학기상증착(Plasma Enhanced Chemical Vapor Deposition, PECVD) 또는 원자층증착(ALD)을 이용하여 형성될 수 있다.
상술한 바에 따르면, 하부 캐패시터 모듈(110L)이 형성될 수 있고, 하부 캐패시터 모듈(110L) 상에 상부 캐패시터 모듈(120T)이 형성될 수 있다. 하부 캐패시터 모듈(110L)은 하위 서포터(16S) 및 복수의 하위 하부전극(18)을 포함할 수 있다. 상부 캐패시터 모듈(120T)은 상위 서포터(22S) 및 복수의 상위 하부전극(24)을 포함할 수 있다. 하위 서포터(16S)는 하위 하부전극들(18) 중 일부 하위 하부전극(18)을 완전히 지지할 수 있고, 나머지 하위 하부전극(18)을 부분적으로 지지할 수 있다. 상위 서포터(22S)는 상위 하부전극들(24) 중 일부 상위 하부전극(24)을 완전히 지지할 수 있고, 나머지 상위 하부전극(24)을 부분적으로 지지할 수 있다.
도 3 내지 도 5는 다른 실시예에 따른 반도체장치를 도시한 도면이다.
도 3을 참조하면, 반도체장치(200)는 반도체 기판(201), 반도체 기판(201) 상의 스토리지노드콘택플러그(203), 스토리지노드콘택플러그(203) 상의 캐패시터(200C)를 포함할 수 있다.
캐패시터(200C)는 하부 캐패시터 모듈(210) 및 상부 캐패시터 모듈(220)을 포함할 수 있다. 하부 캐패시터 모듈(210)은 복수의 하위 하부전극(211) 및 하위 서포터(212)를 포함할 수 있다. 상부 캐패시터 모듈(220)은 복수의 상위 하부전극(221) 및 상위 서포터(222)를 포함할 수 있다. 하부 캐패시터 모듈(210) 상에 상부 캐패시터 모듈(220)이 위치할 수 있고, 하부 캐패시터 모듈(210)과 상부 캐패시터 모듈(220)은 수직하게 접속될 수 있다. 하위 하부전극(211)과 상위 하부전극(221)은 수직하게 접속될 수 있다. 평면상으로 볼 때, 하위 서포터(212)와 상위 서포터(222)는 서로 다른 형상일 수 있다. 하위 하부전극(211) 및 상위 하부전극(221)은 동일 물질 또는 서로 다른 물질일 수 있다.
하위 하부전극들(211)은 필라 형상일 수 있고, 상위 하부전극(221)은 실린더 형상일 수 있다.
도 4를 참조하면, 반도체장치(300)는 반도체 기판(301), 반도체 기판(301) 상의 스토리지노드콘택플러그(303), 스토리지노드콘택플러그(303) 상의 캐패시터(300C)를 포함할 수 있다.
캐패시터(300C)는 하부 캐패시터 모듈(310) 및 상부 캐패시터 모듈(320)을 포함할 수 있다. 캐패시터(300C)는 유전층(330) 및 상부전극(340)을 더 포함할 수 있다.
하부 캐패시터 모듈(310)은 복수의 하위 하부전극(311) 및 하위 서포터(312)를 포함할 수 있다. 상부 캐패시터 모듈(320)은 복수의 상위 하부전극(321) 및 상위 서포터(322)를 포함할 수 있다. 하부 캐패시터 모듈(310) 상에 상부 캐패시터 모듈(320)이 위치할 수 있고, 하부 캐패시터 모듈(310)과 상부 캐패시터 모듈(320)은 수직하게 접속될 수 있다. 하위 하부전극(311)과 상위 하부전극(321)은 수직하게 접속될 수 있다. 평면상으로 볼 때, 하위 서포터(312)와 상위 서포터(322)는 서로 다른 형상일 수 있다. 하위 하부전극(311) 및 상위 하부전극(321)은 동일 물질 또는 서로 다른 물질일 수 있다.
하위 하부전극(311)은 필린더 형상일 수 있고, 상위 하부전극(321)은 필라 형상일 수 있다. 여기서, 필린더 형상은 실린더와 필라가 머지된 구조를 지칭하며, 하위 하부전극(311)은 실린더(311C) 및 필라(311P)를 포함할 수 있다. 필라(311P)는 실린더(311C) 내부에 형성될 수 있다. 필라(311P)의 최상부 표면은 실린더(311C)의 최상부 표면보다 낮은 레벨일 수 있다. 실린더(311C)의 외벽은 하위 서포터(312)에 접촉할 수 있고, 필라(311P)는 하위 서포터(312)에 접촉하지 않을 수 있다.
다른 실시예에서, 실린더(311C)와 필라(311P)는 동일 물질로서, 일체형일 수 있다. 이에 따라, 하위 하부전극(311)은 상부 표면이 리세스된 필라 형상일 수 있고, 상위 하부전극(321)은 필라 형상일 수 있다. 상부 표면이 리세스된 하위 하부전극(311) 상에 상위 하부전극(321)이 형성되므로, 모듈형 하부전극의 구조적 안정성을 증대시킬 수 있다.
도 5를 참조하면, 반도체장치(400)는 반도체 기판(401), 반도체 기판(401) 상의 스토리지노드콘택플러그(403), 스토리지노드콘택플러그(403) 상의 캐패시터(400C)를 포함할 수 있다.
캐패시터(400C)는 하부 캐패시터 모듈(410), 상부 캐패시터 모듈(430) 및 중간 캐패시터 모듈(420)을 포함할 수 있다. 캐패시터(400C)는 유전층(440) 및 상부전극(450)을 더 포함할 수 있다.
하부 캐패시터 모듈(410)은 복수의 하위 하부전극(411) 및 하위 서포터(412)를 포함할 수 있다. 상부 캐패시터 모듈(430)은 복수의 상위 하부전극(431) 및 상위 서포터(432)를 포함할 수 있다. 중간 캐패시터 모듈(420)은 복수의 중간 하부전극(421) 및 중간 서포터(422)를 포함할 수 있다.
하부 캐패시터 모듈(410) 상에 중간 캐패시터 모듈(420)이 형성될 수 있고, 중간 캐패시터 모듈(420) 상에 상부 캐패시터 모듈(430)이 위치할 수 있다. 하부 캐패시터 모듈(410), 중간 캐패시터 모듈(420) 및 상부 캐패시터 모듈(430)은 수직하게 접속될 수 있다. 하위 하부전극(411), 중간 하부전극(421) 및 상위 하부전극(431)은 수직하게 접속될 수 있다. 평면상으로 볼 때, 하위 서포터(412)와 상위 서포터(432)는 동일한 형상일 수 있고, 중간 서포터(422)는 하위 서포터(412) 및 상위 서포터(432)과 다른 현상일 수 있다. 다른 실시예에서, 하위 서포터(412), 중간 서포터(422) 및 상위 서포터(432)는 서로 다른 형상일 수 있다.
다른 실시예에서, 도 3 및 도 4에 도시된 바와 같이, 하위 하부전극(410), 중간 하부전극(421) 및 상위 하부전극(431) 중 어느 하나의 하부전극은 필라형, 실린더형 또는 필린더형 중 어느 하나일 수 있다.
도 6a 내지 도 6e는 비교예에 따른 캐패시터 제조 방법을 설명하기 위한 도면이다.
도 6a를 참조하면, 반도체 기판(11) 상에 층간절연층(12)이 형성될 수 있다. 층간절연층(12)을 관통하는 복수의 스토리지노드콘택플러그(13)가 형성될 수 있다.
스토리지노드콘택플러그들(13) 및 층간절연층(12) 상에 비교예의 몰드 구조물이 형성될 수 있다. 몰드 구조물은 식각정지층(14), 제1몰드층(35), 하위 서포터층(36), 제2몰드층(37) 및 상위 서포터층(38)의 스택을 포함할 수 있다.
다음으로, 오프닝(39)이 형성될 수 있다. 오프닝(39)을 형성하기 위해, 마스크층(도시 생략)을 식각장벽으로 하여 상위 서포터층(38), 제2몰드층(37), 하위 서포터층(36) 및 제1몰드층(35)을 순차적으로 식각할 수 있다. 오프닝(39)을 형성하기 위한 식각 공정은 식각정지층(14)에서 정지할 수 있다.
비교예는, 오프닝(39)을 형성하기 위해, 몰드 구조물을 한 번에 식각하고 있다. 오프닝(39)의 종횡비가 크기 때문에, 몰드 구조물을 식각할 때, 오프닝(39)이 오픈되지 않을 수 있다.
도 6b를 참조하면, 오프닝(39) 내에 하부전극(40)이 형성될 수 있다. 하부전극(40)은 오프닝(39)의 내부를 채울 수 있다. 하부전극(40)은 필라 형상일 수 있다. 필라 형상의 하부전극(40)을 형성하기 위해, 오프닝(39)을 갭필하도록 도전물질을 증착한 후 평탄화를 수행할 수 있다.
비교예는, 높은 종횡비의 하부전극(40)을 한번에 형성하므로, 하부전극(40)의 벤딩이 발생될 수 있다. 이에 반해, 본 실시예들은 모듈별로 하위 하부전극 및 상위 하부전극을 각각 형성하므로, 하부전극의 벤딩이 억제될 수 있다.
도 6c를 참조하면, 서포터마스크층(41)이 형성될 수 있다. 서포터마스크층(41)을 이용하여 상위 서포터층(38)의 일부를 식각할 수 있다. 상위 서포터층(38)의 식각에 의해 상위 서포터오프닝(42) 및 상위 서포터(38S)가 형성될 수 있다.
도 6d를 참조하면, 제2몰드층(37)을 제거한 후, 하위 서포터층(36)을 식각할 수 있다. 이에 따라, 하위 서포터(36S) 및 하위 서포터오프닝(36')이 형성될 수 있다. 하위 서포터(36S)와 상위 서포터(38S)는 자기 정렬될 수 있고, 상위 서포터오프닝(42)과 하위 서포터오프닝(36')은 수직하게 자기 정렬될 수 있다.
위와 같이, 비교예는 하위 서포터(36S)와 상위 서포터(38S)가 하나의 서포터마스크층(41)에 의한 식각에 의해 형성될 수 있다. 이에 반해, 본 실시예들은 2개의 서포터마스크층을 이용하여 모듈별로 서포터를 각각 형성할 수 있다.
도 6e를 참조하면, 서포터마스크층(41)이 제거될 수 있다. 계속해서, 제1몰드층(35)이 제거될 수 있다.
상술한 바와 같이, 비교예는 하위 서포터(36S)와 상위 서포터(38S)가 자기정렬되므로, 하부전극들(40)의 벤딩(40B)이 발생될 수 있다. 이에 반해, 도 2a 내지 도 2i에 도시된 실시예는 하위 서포터(16S)의 서포터오프닝과 상위 서포터(22S)의 서포터오프닝이 엇갈리게 배치되므로, 제1,2 하부전극들(18, 24)의 벤딩을 억제할 수 있다.
이하, 도 7a 내지 도 8b는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다. 도 7a 내지 도 8b는 하부 캐패시터 모듈(110)과 상부 캐패시터 모듈(120)의 변형예들을 도시하고 있다.
도 7a 및 도 7b를 참조하면, 하부 캐패시터 모듈(110)은 복수의 하위 하부전극(111) 및 하위 하부전극(111)을 지지하는 하위 서포터(112)를 포함할 수 있다. 하위 서포터(112)은 복수의 하위 서포터오프닝(112A)을 포함할 수 있다. 하위 서포터오프닝(112A)은 이웃하는 3개의 하위 하부전극(111) 사이를 노출시키는 형상일 수 있다. 상부 캐패시터 모듈(120)은 복수의 상위 하부전극(121) 및 상위 하부전극(121)을 지지하는 상위 서포터(122)를 포함할 수 있다. 상위 서포터(122)은 복수의 상위 서포터오프닝(122A)을 포함할 수 있다. 상위 서포터오프닝(122A)은 이웃하는 3개의 상위 하부전극(121) 사이를 노출시키는 형상일 수 있다.
도 8a 및 도 8b를 참조하면, 하부 캐패시터 모듈(110)은 복수의 하위 하부전극(111) 및 하위 하부전극(111)을 지지하는 하위 서포터(112)를 포함할 수 있다. 하위 서포터(112)은 복수의 하위 서포터오프닝(112B)을 포함할 수 있다. 하위 서포터오프닝(112B)은 이웃하는 4개의 하위 하부전극(111) 사이를 노출시키는 형상일 수 있다. 상부 캐패시터 모듈(120)은 복수의 상위 하부전극(121) 및 상위 하부전극(121)을 지지하는 상위 서포터(122)를 포함할 수 있다. 상위 서포터(122)은 복수의 상위 서포터오프닝(122B)을 포함할 수 있다. 상위 서포터오프닝(122B)은 이웃하는 4개의 상위 하부전극(121) 사이를 노출시키는 형상일 수 있다.
다른 실시예로서, 모듈별로 캐패시터를 형성할 때, 하위 서포터오프닝(112)은 이웃하는 5개 이상의 하위 하부전극(111) 사이를 노출시키는 형상일 수 있다. 상위 서포터오프닝(122)은 이웃하는 5개 이상의 상위 하부전극(121) 사이를 노출시키는 형상일 수 있다.
캐패시터 모듈은 멀티 레벨 구조로 형성될 수도 있다. 멀티 레벨 캐패시터 모듈은 3층 이상의 캐패시터 모듈을 포함할 수 있다.
도 9는 다른 실시예에 따른 반도체장치를 설명하기 위한 도면이다.
도 9를 참조하면, 반도체장치(500)는 캐패시터(500C)를 포함할 수 있고, 캐패시터(500C)는 4층의 캐패시터 모듈(CM1~CM4)로 이루어질 수 있다. 4층의 캐패시터 모듈은 제1 캐패시터모듈(CM1), 제2 캐패시터모듈(CM2), 제3 캐패시터모듈(CM3), 제4 캐패시터모듈(CM4)을 포함할 수 있다.
제1 캐패시터모듈(CM1)은 복수의 제1 하부전극들(BE1) 및 제1 하부전극들(BE1)을 지지하는 제1 서포터(S1)를 포함할 수 있다. 제2 캐패시터모듈(CM2)은 복수의 제2 하부전극들(BE2) 및 제2 하부전극들(BE2)을 지지하는 제2 서포터(S2)를 포함할 수 있다. 제3 캐패시터모듈(CM3)은 복수의 제3 하부전극들(BE3) 및 제3 하부전극들(BE3)을 지지하는 제3 서포터(S3)를 포함할 수 있다. 제4 캐패시터모듈(CM4)은 복수의 제4 하부전극들(BE4) 및 제4 하부전극들(BE4)을 지지하는 제4 서포터(S4)를 포함할 수 있다.
제1 하부전극(BE1), 제2 하부전극(BE2), 제3 하부전극(BE3) 및 제4 하부전극(BE4)의 순서로 적층되는 수직 구조는 모듈형 하부전극이 될 수 있다. 모듈형 하부전극에서 제1 하부전극(BE1), 제2 하부전극(BE2), 제3 하부전극(BE3) 및 제4 하부전극(BE4) 중 하나의 하부전극은 풀리-서포티드 하부전극일 수 있고, 나머지 하부전극들은 부분-서포티드 하부전극일 수 있다.
제1 서포터 내지 제4 서포터(S1, S2, S3, S4)는 각각 복수의 서포터오프닝을 포함할 수 있다. 제1 서포터 내지 제4 서포터(S1, S2, S3, S4)의 서포터 오프닝들은 도 1a 내지 도 8b에 설명된 서포터오프닝들 중 어느 하나일 수 있다. 제1 서포터 내지 제4 서포터(S1~S4)는 각각 캐패시터 모듈(CM1~CM4) 내에서 하부전극들(BE1~BE4)을 완전히 지지하는 부분과 부분적으로 지지하는 부분을 포함할 수 있다.
도 10a 내지 도 10d는 도 9에 도시된 반도체장치를 제조하는 방법을 설명하기 위한 도면이다.
도 10a를 참조하면, 제1 캐패시터 모듈(CM1)은 복수의 제1 하부전극(BE1) 및 제1 하부전극들(BE1)을 지지하는 제1 서포터(S1)를 포함할 수 있다. 제1 서포터(S1)는 복수의 제1 서포터오프닝(S11)을 포함할 수 있다. 제1 서포터오프닝(S11)은 이웃하는 3개의 제1 하부전극(BE1) 사이를 노출시키는 형상일 수 있다.
제1 서포터오프닝(S11)에 의해 제1 하부전극들(BE1) 중 3개의 제1 하부전극들(A2, A3, A4)은 부분적으로 서포팅되고, 하나의 제1 하부전극(A1)은 완전히 서포팅될 수 있다.
제1 캐패시터 모듈(CM4) 상에 제2 캐패시터 모듈(CM2)이 형성될 수 있다. 도 10b를 참조하면, 제2 캐패시터 모듈(CM2)은 복수의 제2 하부전극(BE2) 및 제2 하부전극들(BE2)을 지지하는 제2 서포터(S2)를 포함할 수 있다. 제2 서포터(S2)는 복수의 제2 서포터오프닝(S12)을 포함할 수 있다. 제2 서포터오프닝(S12)은 이웃하는 3개의 제2 하부전극(BE2) 사이를 노출시키는 형상일 수 있다.
제2 서포터오프닝(S12)에 의해 제2 하부전극들(BE2) 중 3개의 제1 하부전극들(B1, B3, B4)은 부분적으로 서포팅되고, 하나의 제2 하부전극(B2)은 완전히 서포팅될 수 있다.
제2 캐패시터 모듈(CM3) 상에 제3 캐패시터 모듈(CM3)이 형성될 수 있다. 도 10c를 참조하면, 제3 캐패시터 모듈(CM3)은 복수의 제3 하부전극(BE3) 및 제3 하부전극들(BE3)을 지지하는 제3 서포터(S3)를 포함할 수 있다. 제3 서포터(S3)는 복수의 제3 서포터오프닝(S13)을 포함할 수 있다. 제3 서포터오프닝(S13)은 이웃하는 3개의 제3 하부전극(BE3) 사이를 노출시키는 형상일 수 있다.
제3 서포터오프닝(S13)에 의해 제3 하부전극들(BE3) 중 3개의 제3 하부전극들(C1, C2, C4)은 부분적으로 서포팅되고, 하나의 제3 하부전극(C3)은 완전히 서포팅될 수 있다.
제3 캐패시터 모듈(CM3) 상에 제4 캐패시터 모듈(CM4)이 형성될 수 있다. 도 10d를 참조하면, 제4 캐패시터 모듈(CM4)은 복수의 제4 하부전극(BE4) 및 제4 하부전극들(BE4)을 지지하는 제4 서포터(S4)를 포함할 수 있다. 제4 서포터(S4)는 복수의 제4 서포터오프닝(S14)을 포함할 수 있다. 제4 서포터오프닝(S14)은 이웃하는 3개의 제4 하부전극(BE4) 사이를 노출시키는 형상일 수 있다.
제4 서포터오프닝(S14)에 의해 제4 하부전극들(BE4) 중 3개의 제4 하부전극들(D1, D2, D3)은 부분적으로 서포팅되고, 하나의 제4 하부전극(D4)은 완전히 서포팅될 수 있다.
제4 캐패시터 모듈(CM4)을 형성한 후에, 도 2j에 도시된 바와 같이, 유전층(27) 및 상부전극(28)을 형성할 수 있다. 제1 캐패시터 모듈(CM1) 내지 제4 캐패시터 모듈(CM4)은 유전층(27)과 상부전극(28)을 공유할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100 : 반도체 장치 100C : 캐패시터
110 : 하부 캐패시터 모듈 111 : 하위 하부전극
112 : 하위 서포터 120 : 상부 캐패시터 모듈
121 : 상위 하부전극 122 : 상위 서포터
130 : 유전층 140 : 상부전극
110 : 하부 캐패시터 모듈 111 : 하위 하부전극
112 : 하위 서포터 120 : 상부 캐패시터 모듈
121 : 상위 하부전극 122 : 상위 서포터
130 : 유전층 140 : 상부전극
Claims (20)
- 복수의 하위 하부전극;
상기 하위 하부전극들을 지지하며, 복수의 하위 서포터오프닝을 포함하는 하위 서포터;
상기 하위 하부전극들 상에 각각 형성된 상위 하부전극들; 및
상기 상위 하부전극들을 지지하며, 복수의 상위 서포터오프닝을 포함하는 상위 서포터를 포함하고,
상기 하위 서포터오프닝들과 상위 서포터오프닝들은 지그재그 어레이로 배치되어, 수직하게 비-오버랩되는
캐패시터.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 하위 하부전극들은,
상기 하위 서포터에 의해 완전히 에워싸이는 풀리-서포티드 하위 하부전극들; 및
상기 하위 서포터에 부분적으로 에워싸이는 부분-서포티드 하위 하부전극들
을 포함하는 캐패시터.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제2항에 있어서,
상기 상위 하부전극들은,
상기 상위 서포터에 의해 완전히 에워싸이는 풀리-서포티드 상위 하부전극들; 및
상기 상위 서포터에 부분적으로 에워싸이는 부분-서포티드 상위 하부전극들
을 포함하는 캐패시터.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 풀리-서포티드 하위 하부전극들과 상기 부분-서포티드 상위 하부전극들은 수직하게 접촉되는 캐패시터.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제3항에 있어서,
상기 부분-서포티드 하위 하부전극들과 상기 풀리-서포티드 상위 하부전극들은 수직하게 접촉되는 캐패시터.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 하위 서포터 및 상위 서포터는 동일 물질을 포함하는 캐패시터.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 하위 하부전극들과 상위 하부전극들은 각각 필라 형상을 갖는 캐패시터.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 하위 하부전극들은 필라 형상이고, 상기 상위 하부전극들은 실린더 형상인 캐패시터.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 하위 하부전극들은 필린더 형상이고, 상기 상위 하부전극들은 필라 형상인 캐패시터.
- 반도체 기판 상부에 복수의 하위 하부전극들 및 상기 하위 하부전극들의 일부를 부분적으로 노출시키는 복수의 하위 서포터오프닝을 갖는 하위 서포터를 포함하는 하부 캐패시터 모듈을 형성하는 단계; 및
상기 하부 캐패시터 모듈 상에 복수의 상위 하부전극들 및 상기 상위 하부전극들의 일부를 부분적으로 노출시키는 복수의 상위 서포터오프닝을 갖는 상위 서포터를 포함하는 상부 캐패시터 모듈을 형성하는 단계를 포함하되,
상기 하위 서포터오프닝들과 상위 서포터오프닝들은 지그재그 어레이로 배치되어 수직하게 비-오버랩되도록 형성하는
캐패시터 제조 방법.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 하부 캐패시터 모듈을 형성하는 단계는,
상기 반도체 기판 상부에 제1몰드층 및 하위 서포터층을 적층하는 단계;
상기 하위 서포터층과 제1몰드층을 식각하여 하부 오프닝을 형성하는 단계;
상기 하부 오프닝 내에 상기 하위 하부전극들을 형성하는 단계;
상기 하위 서포터층을 식각하여 상기 하위 서포터오프닝들을 갖는 상기 하위 서포터를 형성하는 단계
를 포함하는 캐패시터 제조 방법.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 상부 캐패시터 모듈을 형성하는 단계는,
상기 하부 캐패시터 모듈 상부에 제2몰드층 및 상위 서포터층을 적층하는 단계;
상기 상위 서포터층과 제2몰드층을 식각하여 상부 오프닝을 형성하는 단계;
상기 상부 오프닝 내에 상기 상위 하부전극들을 형성하는 단계;
상기 상위 서포터층을 식각하여 상기 상위 서포터오프닝들을 갖는 상기 상위 서포터를 형성하는 단계
를 포함하는 캐패시터 제조 방법.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 하위 하부전극들은,
상기 하위 서포터에 의해 완전히 에워싸이는 풀리-서포티드 하위 하부전극들; 및
상기 하위 서포터에 부분적으로 에워싸이는 부분-서포티드 하위 하부전극들
을 포함하는 캐패시터 제조 방법.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
상기 상위 하부전극들은,
상기 상위 서포터에 의해 완전히 에워싸이는 풀리-서포티드 상위 하부전극들; 및
상기 상위 서포터에 부분적으로 에워싸이는 부분-서포티드 상위 하부전극들
을 포함하는 캐패시터 제조 방법.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 풀리-서포티드 하위 하부전극들과 상기 부분-서포티드 상위 하부전극들은 수직하게 접촉되는 캐패시터 제조 방법.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제14항에 있어서,
상기 부분-서포티드 하위 하부전극들과 상기 풀리-서포티드 상위 하부전극들은 수직하게 접촉되는 캐패시터 제조 방법.
- ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 하위 서포터 및 상위 서포터는 동일 물질을 포함하는 캐패시터 제조 방법.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 하위 하부전극들과 상위 하부전극들은 각각 필라 형상을 갖는 캐패시터 제조 방법.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 하위 하부전극들은 필라 형상이고, 상기 상위 하부전극들은 실린더 형상인 캐패시터 제조 방법.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제10항에 있어서,
상기 하위 하부전극들은 필린더 형상이고, 상기 상위 하부전극들은 필라 형상인 캐패시터 제조 방법.
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