JP2012049237A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1の電圧が供給される第1の電源端子29と、第2の電圧が供給される第2の電源端子23と、容量絶縁膜42と該容量絶縁膜42を挟んで形成される第1及び第2電極とを其々備えており、前記第1及び第2の電源端子間に直列に設けられる複数の補償容量素子4と、奇数番目の前記補償容量素子4と次の偶数番目の前記補償容量素子4とを各々接続する第1の配線層に形成された第1の容量接続配線と、偶数番目の前記補償容量素子4と次の奇数番目の前記補償容量素子4とを各々接続する第2の配線層に形成された第2の容量接続配線と、前記第1及び第2の容量接続配線のいずれか一方に隣接して設けられ、実質的に固定された電圧が供給されるシールド配線5と、を備える。
【選択図】図3
Description
本発明の半導体装置は、第1の電圧が供給される第1の電源端子と、第2の電圧が供給される第2の電源端子と、容量絶縁膜と該容量絶縁膜を挟んで形成される第1及び第2電極とを其々備えており、前記第1及び第2の電源端子間に直列に設けられる複数の補償容量素子と、奇数番目の前記補償容量素子と次の偶数番目の前記補償容量素子とを各々接続する第1の配線層に形成された第1の容量接続配線と、偶数番目の前記補償容量素子と次の奇数番目の前記補償容量素子とを各々接続する第2の配線層に形成された第2の容量接続配線と、前記第1及び第2の容量接続配線のいずれか一方に隣接して設けられ、実質的に固定された電圧が供給されるシールド配線と、を備える。
すなわち、従来の半導体装置では、各補償容量素子には、第1電極に第1の電圧(もしくは第2の電圧)が加えられ、第2電極に第2の電圧(もしくは第1の電圧)が加えられていたため、容量絶縁膜は第1の電圧と第2の電圧の電圧差に耐えられず、破壊されることがあった。
これに対し、本発明の半導体装置では、第1の電圧が供給される第1の電源端子と、第2の電圧が供給される第2の電源端子との間に、複数の補償容量素子が直列に設けられているため、各補償容量素子に加えられる電圧差は、第1の電圧と第2の電圧との電圧差を、直列に設けられた補償容量素子の数で割った値となる。したがって、従来の補償容量素子と比較して、本発明の補償容量素子に加えられる電圧差は小さくなり、容量絶縁膜の破壊を防止することが可能となる。
<DRAM>
まず、図1及び図2を参照して、本実施形態の半導体装置1を用いて作製したDRAMについて説明する。図1は、DRAMの半導体チップ11を示す平面図であり、図2は、図1の領域Gを模式的に拡大した図である。なお、本発明は、DRAMに限定されず、その他のメモリ(SRAM、Flash、ReRAM、PRAM)やコントローラのように電源を用いるあらゆる半導体装置に適用可能である。
なお、図2においては、補償容量素子4を模式的にUNIT37として表している。
また、BANK12内には、各メモリセルアレイ領域18に対応して、ワード線に出力するサブワードドライバ(SWD)20と、ビット線の電位を増幅するセンスアンプ15が、其々設けられている。
なお、発生回路38では、外部電源電圧VDDと接地電圧VSSを受けて、内部電源電圧VODを発生させている。
次に、本実施形態の半導体装置1について説明する。半導体装置1は、図3に示すように、半導体基板2上に形成されたトランジスタ3と、トランジスタ3の上方に形成された複数の補償容量素子4(4a,4b,4c)と、下部シールド配線5と、を備えている。なお、図3は、本実施形態の半導体装置1の断面図である。
トランジスタ3は、半導体基板2のウェル領域6に形成されたソース・ドレイン領域(ソース/ドレイン端子)25と、半導体基板2上に形成されたゲート絶縁膜7と、ゲート絶縁膜7上のゲート電極8とを備えている。
半導体基板2は、例えばP型シリコンからなり、半導体基板2内には、N型のウェル領域6が形成されている。
また、ゲート電極8を覆うように、半導体基板2上には、ゲート層間絶縁膜24が形成されている。
ソース・ドレイン領域25は、コンタクトプラグ26、27を介して各種の配線28や、第1電源端子29と接続されている。
ゲート層間絶縁膜24上は、配線層となっており、各種の配線28及び下部シールド配線5が設けられている。配線28は、コンタクトプラグ26と電気的に接続するように設けられており、下部シールド配線5は、コンタクトプラグ21と電気的に接続するように設けられている。
なお、コンタクトプラグ26は、ゲート層間絶縁膜24を貫通してソース・ドレイン領域25と電気的に接続するように設けられており、コンタクトプラグ21は、ゲート層間絶縁膜24及び保護絶縁膜9を貫通してゲート電極8と電気的に接続するように設けられている。
また、各補償容量素子4は、複数の実質的に同一な構成の下部電極(第1電極)41(41a,41b,41c)と、複数の下部電極41上を一体に覆う容量絶縁膜42(42a,42b,42c)と、容量絶縁膜42上に設けられた上部電極43とを有しており、下部電極41と上部電極43によって容量絶縁膜42が挟まれた構成となっている。
また、1つの補償容量素子4を構成する複数の下部電極41は、1つの配線22によって、電気的に接続されている。例えば、補償容量素子4aを構成する複数の下部電極41aは、全て一つの配線22a上に形成されている。
また、上部電極43は、容量絶縁膜42と同様に、補償容量素子4を構成する複数の下部電極41を、容量絶縁膜42を介して、一体として覆うように形成されている。
このように本実施形態の補償容量素子4は、コップ形状に形成した下部電極41の内壁面48のみをキャパシタ電極として使用する電極構造をした、いわゆるコンケイブ型の容量素子を複数用いた構成となっている。
また、第2電源端子23と、第1電源端子29が接続された補償容量素子4以外の補償容量素子4cの下部電極41cは、配線22c及びコンタクトプラグ46を介して電気的に接続されている。
すなわち、第1電源端子29と第2電源端子23の間で、補償容量素子4は複数直列に設けられている。そして、第1電源端子側から、1番目の補償容量素子4aと次の2番目の補償容量素子4bとは、配線22a,22bによって電気的に接続されている。また、2番目の補償容量素子4bと次の3番目の補償容量素子4cとは、上部電極43b,43cによって電気的に接続されている。
このようにして、図5の回路図に示すように、第1電源端子29と第2電源端子23との間で、複数の補償容量素子4は、直列に接続されている。
また、図3に示すように、下部電極41の下側(半導体基板側)には、下部電極41をノイズ等からシールドする下部シールド配線5が設けられている。具体的には、ゲート層間絶縁膜24上であって、補償容量素子4が設けられる領域の略全面にわたって、下部シールド配線5が設けられていることが好ましい。少なくとも、容量接続配線として機能する配線22a,22bをゲート層間絶縁膜24上に投影した際の領域を覆う(オーバーラップする)ように、下部シールド配線5を形成する。
そして、この下部シールド配線5は、コンタクトプラグ31,46および配線22cを介して第2電源端子23と電気的に接続されおり、接地電圧VSSが供給されている。
すなわち、シールド配線5は、容量接続配線として機能する配線22a,22bに隣接して設けられ、実質的に固定された電圧が供給されている。なお、ここでいう隣接とは、絶縁膜を介して隣に設けられていることを意味している。
したがって、第2電源端子23は、層間絶縁膜35上において、補償容量素子4が設けられる領域の略全面にわたって設けられていることが好ましい。少なくとも、容量接続配線として機能する上部電極43b,43cを層間絶縁膜35上に投影した際の領域を覆う(オーバーラップする)ように、第2電源端子23を形成する。
また、下部シールド配線5は、接地電圧VSSが供給されるように、第2電源端子23と電気的に接続されているが、必ずしも接地電圧VSSが供給される必要はない。信号配線のように電位の変動が大きい配線でなければ、その他の適宜の電源配線等と電気的に接続されるように構成されていても構わない。また、第2電源端子23をシールド配線として用いたが、層間絶縁膜35上に、第2電源端子とは別に、シールド配線を形成しても構わない。
次に、本実施形態の半導体装置1の製造方法について、詳細に説明する。
まず、図6に示すように、例えばP型シリコンからなる半導体基板2内にN型のウェル領域6を形成する。
その後、半導体基板2上にゲート絶縁膜材料50を形成し、ゲート絶縁膜材料50上にゲート電極材料51と、保護絶縁膜材料52を積層し、パターニングして、ゲート絶縁膜7,ゲート電極8および保護絶縁膜9を形成する。
以上のようにして、トランジスタ3が形成される。
保護絶縁膜材料52およびサイドウォール材料53としては、例えば窒化シリコン膜(Si3N4)を用いることができる。
コンタクトプラグ材料55,57としては、例えばリンを含有した多結晶シリコン膜や、タングステン膜等を用いる。
なお、この下部シールド配線5は、コンタクトプラグ21を介してゲート電極8と電気的に接続されている。
層間絶縁膜33の材料としては、例えば酸化シリコン膜、不純物を含有したBPSG膜や、これらの積層膜を用いることができる。また、サポート膜材料72としては、例えばLP−CVD法またはALD法を用いて堆積した窒化シリコン膜を用いることができる。
この開孔73の位置によって、後述する補償容量素子4を構成する下部電極41の数及び位置が規定される。
以上のようにして、開孔73の内壁を覆うとともに、内壁面48が露出した有底筒形状の下部電極41が形成される。
なお、容量絶縁膜材料75は、下部電極41の内部を充填しないように形成する。
なお、上部電極膜76は、下部電極41の内部を、容量絶縁膜材料75を介して充填するように形成する。
以上のようにして、複数の下部電極41と、容量絶縁膜42と、上部電極43からなる補償容量素子4が形成される。
そして、コンタクトホール77,78,79を、それぞれコンタクトプラグ材料81,82,83で充填することで、上部電極43に接続するコンタクトプラグ45と、配線22cと接続するコンタクトプラグ46と、配線28と接続するコンタクトプラグ27を形成する。
コンタクトプラグ材料81,82,83としては、例えばリンを含有した多結晶シリコン膜や、タングステン膜等を用いる。
そして、表面の保護膜(図示略)等を形成すれば、図3に示すような半導体装置1が完成する。
<半導体装置>
次に、本発明の第2の実施形態である半導体装置91について説明する。本実施形態は、第1の実施形態の変形例であり、第1の実施形態とは、シールド配線の構成が異なるのみで、他の同様の部分については、適宜説明を省略する。
ここで、外周シールド配線92は、配線22a,22bとは直接接しないように形成されているが、シールドとして機能させるため、配線22a,22bとの距離が狭い方が好ましい。
また、下部シールド配線5及び第2電源端子23がシールド配線として機能するので、下部電極41及び上部電極43の電位が安定し、ノイズによる影響を抑制することができる。
また、外周シールド配線92でのシールド効果が十分に認められる際には、下部シールド配線5を設けなくても構わない。
このように上部電極43b,43cの外周を囲む外周シールド配線92を設けることで、第1の実施形態と比較して、より上部電極43の電位が安定し、ノイズの影響を抑制することができる。
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置91も、外周シールド配線92を形成する工程以外は、第1の実施形態と略同様に製造することができる。
外周シールド配線92を形成する際は、第1の実施形態において配線22を形成する際に(図9参照)、少なくとも配線22a,22bの外周を囲むように、層間絶縁膜30上に外周シールド配線92を形成すればよい。
本実施形態では、この際に、配線22を形成するとともに、配線22a,22bとは直接接することなく、配線22a,22bの外周を囲むように外周シールド配線92が形成されるように、積相体71をパターニングすればよい。
他の工程については、第1の実施形態と同様に行うことで、半導体装置91が完成する。
<半導体装置>
次に、本発明の第3の実施形態である半導体装置101について説明する。本実施形態は、第1の実施形態の変形例であり、第1の実施形態とは、シールド配線の構成が異なるのみで、他の同様の部分については、適宜説明を省略する。
端子102は、第1の実施形態の配線22と同様に、配線102aと配線102bが、電気的に接続するように一体として形成されており、配線102cは、配線102a及び配線102bと絶縁分離するように形成されている。
そして、層間絶縁膜104及びストッパー膜105を貫通して、配線102と電気的に接続するようにコンタクトプラグ103が設けられている。なお、コンタクトプラグ103の上端は、ストッパー膜105の上面よりも半導体基板2よりに形成されている。
その他の構成は、第1の実施形態と同様である。
次に、本実施形態の半導体装置101の製造方法について説明する。本実施形態の半導体装置101も、第1の実施形態と略同様に製造することができ、同様の部分については適宜説明を省略する。
その後、第1の実施形態では、ゲート層間絶縁膜24上に、配線28及び下部シールド配線5を形成したが、本実施形態ではこの際に、配線28とともに、配線102を形成する。
この際、配線102aと配線102bが、電気的に接続するように一体として形成されるようにパターニングするとともに、配線102cが、配線102a及び配線102bと絶縁分離されるようにパターニングする。
その後、ストッパー膜105及び層間絶縁膜104を貫通するようにコンタクトホール106を形成し、該コンタクトホール106内にコンタクトプラグ材料108を充填することで、配線102と電気的に接続されたコンタクトプラグ103を形成する。この際、コンタクトプラグ103の上端が、ストッパー膜105の上面よりも、半導体基板2よりに形成されるようにする。
<半導体装置>
次に、本発明の第4の実施形態である半導体装置111について説明する。本実施形態は、第1の実施形態の変形例であり、同様の部分については、適宜説明を省略する。
なお、図16は、本実施形態の半導体装置111の層間絶縁膜30よりも上層を示す断面図である。また、半導体装置111の層間絶縁膜30よりも下層の部分は、第1の実施形態と同様の構成をしているので、説明を省略する。
一方、最外周に配置されていない下部電極112aの外壁面128a(129a)及び、最外周に配置された下部電極112aであって、補償容量素子116aの内側に対向している外壁面129aは、容量絶縁膜で覆われている。
また、容量絶縁膜113上には、上部電極114が設けられているが、上部電極114は、容量絶縁膜113を介して下部電極112内及び下部電極112間内を充填するように設けられている。なお、上部電極114は、容量絶縁膜113と同様に、補償容量素子116を構成する複数の下部電極112を、容量絶縁膜113を介して一体として覆おうように形成されている。
なお、第2電源端子118は、第1の実施形態と異なり、複数の補償容量素子116が設けられる領域全面にわたって形成されているのではなく、補償容量素子116bが設けられる領域の一部を覆うように形成されているに過ぎない。
また、第2電源端子118は、コンタクトプラグ129を介して、補償容量素子116bを構成する上部電極114bと電気的に接続されるように構成されており、また、コンタクトプラグ121を介して、下部シールド配線5と電気的に接続されるように構成されている。
また、本実施形態では、上部電極114aと上部電極114bに、それぞれ第1電源端子117および第2電源端子118が電気的に接続されているので、電位が安定することから、第2電源端子118をシールド配線として機能させなくても問題ない。また、補償容量素子116aと補償容量素子116bを直列に接続する、電位が安定しない下部電極112については、第1の実施形態と同様に、下部シールド配線5によってシールドされるので、ノイズによる影響を抑制することができる。
また、3つ以上の補償容量素子を用いると、電位が安定しない上部電極が形成され得るが、その場合は、第1の実施形態と同様に、第2電源端子を、補償容量素子が形成される領域の略全面にわたって形成するのが好ましい。
次に、本実施形態の半導体装置の製造方法について説明する。本実施形態の半導体装置111も、下部電極112の外壁面128を露出させる工程以外は、第1の実施形態と略同様に製造することができる。
下部電極112の外壁面128を露出させる方法としては、公知のクラウン型のキャパシタを形成する方法を用いればよいが、例えば第1の実施形態と同様に、開孔73に下部電極膜74を形成した後に(図11参照)、露出させたい外壁面129を覆っている層間絶縁膜33を、例えば希釈フッ酸を薬液として湿式エッチングによって除去すればよい。この際、図16に示すように、ストッパー膜123が、薬液の浸透を阻止するので、不必要に層間絶縁膜をエッチングすることを防止することができる。他の工程は、第1の実施形態と同様に行うことで、本実施形態の半導体装置111が完成する。
例えば、本実施形態では、補償容量素子は、セルコンデンサと略同様な形状で構成したが、これに限定されず、上層の電極と下層の電極の間に絶縁膜が設けられているのであれば、適用可能である。また、上部電極および下部電極の両方について、それぞれシールドするシールド配線を設けることが好ましいが、一方をシールドするシールド配線のみを設けた場合であっても、ノイズによる影響を抑制するという本発明の効果は得られる。
Claims (19)
- 第1の電圧が供給される第1の電源端子と、
第2の電圧が供給される第2の電源端子と、
容量絶縁膜と該容量絶縁膜を挟んで形成される第1及び第2電極とを其々備えており、前記第1及び第2の電源端子間に直列に設けられる複数の補償容量素子と、
奇数番目の前記補償容量素子と次の偶数番目の前記補償容量素子とを各々接続する第1の配線層に形成された第1の容量接続配線と、
偶数番目の前記補償容量素子と次の奇数番目の前記補償容量素子とを各々接続する第2の配線層に形成された第2の容量接続配線と、
前記第1及び第2の容量接続配線のいずれか一方に隣接して設けられ、実質的に固定された電圧が供給されるシールド配線と、を備える半導体装置。 - 前記シールド配線は、前記第1の配線層に前記第1の容量接続配線を囲って設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記シールド配線は、前記第1の配線層に隣接する第3の配線層に前記第1の容量接続配線とオーバーラップして設けられていることを特徴とする請求項1に記載の半導体装置。
- 前記第2の配線層に隣接する第4の配線層に前記第2の容量接続配線とオーバーラップして設けられる追加のシールド配線を備えることを特徴とする請求項2又は請求項3に記載の半導体装置。
- 前記複数の補償容量素子が設けられる領域の下方に、前記第1の電圧が供給されるゲート端子及び前記第2の電圧が供給されるソース/ドレイン端子を備えるトランジスタが設けられることを特徴とする請求項1に記載の半導体装置。
- 前記複数の補償容量素子における、其々の前記第1電極は有底筒形状であって、其々の前記第2電極は前記容量絶縁膜を挟んで筒に嵌合する形状であることを特徴とする請求項1に記載の半導体装置。
- 複数の補償容量素子を備えた半導体装置であって、
前記複数の補償容量素子は、それぞれ第1電極と、該第1電極上に設けられた容量絶縁膜と、該容量絶縁膜上に設けられた第2電極と、を有し、
前記複数の補償容量素子は、第1の電圧が供給される第1電源端子と第2の電圧が供給される第2電源端子との間で、直列に接続するように設けられており、
前記複数の補償容量素子を直列に接続する配線が、シールド配線によってシールドされていることを特徴とする半導体装置。 - 一つの前記補償容量素子を構成する第1電極と、他の前記補償容量素子を構成する第1電極とが、電気的に接続されるとともに、
前記一つの補償容量素子を構成する第2電極と、前記他の補償容量素子以外の前記補償容量素子を構成する第2電極とが、電気的に接続されることで、前記複数の補償容量素子が、直列に接続されていることを特徴とする請求項7に記載の半導体装置。 - 前記シールド配線が、前記第1電極の下側に設けられていることを特徴とする請求項7または請求項8に記載の半導体装置。
- 前記シールド配線が、前記第2電極の上側に設けられていることを特徴とする請求項7ないし請求項9のいずれか1項に記載の半導体装置。
- 前記シールド配線が、前記複数の補償容量素子を直列に接続する前記配線の外周を囲んでいることを特徴とする請求項7ないし請求項10のいずれか1項に記載の半導体装置。
- 前記第1電極が、有底筒形状に形成されており、
前記容量絶縁膜が、前記第1電極の内壁面を覆うように形成されていることを特徴とする請求項7ないし請求項11のいずれか1項に記載の半導体装置。 - 前記第1電極が、有底筒形状に形成されており、
前記容量絶縁膜が、前記第1電極の内壁面および外壁面を覆うように形成されていることを特徴とする請求項7ないし請求項11のいずれか1項に記載の半導体装置。 - 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極を覆うゲート層間絶縁膜と、を有し、
前記ゲート層間絶縁膜の上方に前記補償容量素子が形成されていることを特徴とする請求項7ないし請求項13のいずれか1項に記載の半導体装置。 - 前記ゲート電極が、シールド配線として機能することを特徴とする請求項14に記載の半導体装置。
- 前記第1の電圧が、内部電源電圧であり、
前記第2の電圧が、接地電圧であることを特徴とする請求項7ないし請求項15のいずれか1項に記載の半導体装置。 - 前記第1の電圧が、発生回路によって生じるとともに、センスアンプによって消費される電圧であり、
前記補償容量素子が、前記センスアンプと発生回路の間に形成されていることを特徴とする請求項7ないし請求項16のいずれか1項に記載の半導体装置。 - 第1の電圧が供給される第1電源端子と、
第2の電圧が供給される第2電源端子と、
前記第1電源端子と前記第2電源端子の間に直列に接続された複数の容量素子と、を備え、
前記複数の容量素子間を接続する配線が、シールド配線でシールドされていることを特徴とする半導体装置。 - 前記第1の電圧が、内部電源電圧であり、
前記第2の電圧が、接地電圧であることを特徴とする請求項18に記載の半導体装置。
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