JP2011233765A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】補償容量素子のキャパシタ構造に起因したリーク電流の増加を抑制するとともに、立体構造のキャパシタ構造を採用して、占有面積を削減した半導体装置を提供する。
【解決手段】メモリセル領域に形成されたクラウン型のキャパシタ２１ａと、周辺回路領域に形成されたコンケイブ型の補償容量素子１０と、を有することを特徴とする半導体装置２０を提供する。また、第１層間絶縁膜上にパッド４７ａ，４７ｂを形成する工程と、パッド４７ａ，４７ｂ上に有底筒形状の下部電極６６ａ，６６ｂを形成する工程と、メモリセル領域の下部電極６６ａの内壁面及び外壁面と、周辺回路領域の下部電極６６ｂの内壁面のみを誘電体膜６７ａ，６７ｂで覆う工程と、誘電体膜上に上部電極６９ａ，６９ｂを形成する工程と、を有することを特徴とする半導体装置２０の製造方法を提供する。
【選択図】図１６

Description

本発明は、半導体装置及び半導体装置の製造方法に関する。

一般に、ＤＲＡＭ等の半導体装置では、消費電力の低減化に対応するため、回路素子の動作電源圧力の低電圧化が進められている。具体的には、外部から供給される電源電圧を、半導体装置内部にて所望の電圧まで下げた後に、回路素子に供給することが一般的に行われている。

近年、動作電源電圧の低下に伴い、電源電圧の変動が回路動作に与える影響が大きくなることから、電源電圧を安定して供給することが重要になっている。このため、電源電圧供給用の配線と接地電位供給用の配線間に補償容量素子（キャパシタ）を配置する技術が用いられるようになってきている（特許文献１、２）。

一方、ＤＲＡＭのメモリセルに使用するキャパシタについては、占有面積を増加させずに静電容量を増やすことを目的として、下部電極の内壁と外壁を共に電極として使用するクラウン型が採用されている。また、製造工程中における下部電極の倒れ（倒壊）を防止するため、サポート膜（支持体）構造を備える技術が用いられるようになっている（特許文献３、４）。

なお、クラウン型とは、コップ形状に形成した電極の外壁面と内壁面の双方をキャパシタ電極として使用する電極構造をいう。また、後述するコンケイブ型とは、コップ形状に形成した電極の内壁面のみをキャパシタ電極として使用する電極構造を示す。

特開２００６−２５３３９３号公報 特開２０１０−０６７６６１号公報 特開２００８−２８３０２６号公報 特開２００３−２９７９５２号公報

ところで、ＤＲＡＭ等の半導体装置においては、補償容量素子を設ける際に、メモリセル用のキャパシタと同じ構造のキャパシタを補償容量素子として配置することが知られている（特許文献２）。このようにメモリセル用の立体構造のキャパシタを用いることで、プレーナ型のキャパシタを設ける場合と比較して、補償容量素子の配置面積を削減することができる。

そして、近年のＤＲＡＭ等の半導体装置においては、微細化の進展に伴い、静電容量の大きいクラウン型のキャパシタがメモリセルに用いられていることから、補償容量素子にもクラウン型のキャパシタを備える構成での開発が進められている。

しかしながら、本願発明者は、補償容量素子としてクラウン型のキャパシタを用いると以下に示す問題点があることを見出した。
すなわち、微細化したクラウン型においては、例えば特許文献３、４に示されているようなサポート膜構造で支持を行うことで、倒れの発生は抑制できるが、局所的な電極曲がり等の変形が突発的に発生することを完全には防止できない。

このため、ストレスが加わって、容量絶縁膜や上部電極にクラックの発生がランダムに発生したり、また、下部電極とサポート膜の接合部分や、サポート膜そのものにクラックがランダムに発生したりすることもあった。
そして、電極や容量絶縁膜にクラックが発生した場合には、リーク電流が増加してしまい、所定の回路動作が行えないという問題があった。

メモリセル用のキャパシタについては、製造工程後の動作試験において、不具合を有するメモリセルを特定し、予備のメモリセルに切替える（置換する）ことで、正常な回路動作を行うことが可能となる。このメモリセルの切り替えにはヒューズ素子を用いることができる。

しかし、補償容量素子に関しては、このようなヒューズ素子を用いて不具合箇所を部分的に置換えることは困難である。このため、補償容量素子をメモリセルと同じクラウン型のキャパシタで形成した場合には、キャパシタの構造に起因したリーク電流の増加が起きやすく、所定の回路動作に支障をきたすという問題があった。

したがって、メモリセル用のキャパシタをクラウン型とした場合には、補償容量素子は、メモリセル用のキャパシタと同様の構成とすることができず、ＭＯＳトランジスタのゲート電極等を使用したプレーナ型を採用することとなり、占有面積削減の阻害要因となっていた。

そこで、本発明は、以下の構成を採用した。
本発明の半導体装置は、メモリセル領域に形成されたクラウン型のキャパシタと、周辺回路領域に形成されたコンケイブ型の補償容量素子と、を有することを特徴とする。

また、本発明の半導体装置の製造方法は、メモリセル領域と周辺回路領域を有する半導体装置の製造方法であって、第１層間絶縁膜上にパッドを形成する工程と、前記パッド上に有底筒形状の下部電極を形成する工程と、前記メモリセル領域の下部電極の内壁面及び外壁面と、前記周辺回路領域の下部電極の内壁面のみを誘電体膜で覆う工程と、前記誘電体膜上に上部電極を形成する工程と、を有することを特徴とする。

本発明の半導体装置は、メモリセル領域のキャパシタはクラウン型で形成されているのに対し、周辺回路領域の補償容量素子は、クラウン型の代わりにコンケイブ型で形成されている。
クラウン型と比較してコンケイブ型は、リーク電流特性の悪いキャパシタの発生頻度が低いことから、本発明の半導体装置では、コンケイブ型を採用した結果、補償容量素子のキャパシタ構造に起因したリーク電流の増加を抑制することができる。このため製造歩留まりの低下を抑制することが可能となる。
また、プレーナ型ではなく立体構造のコンケイブ型を採用しているので、占有面積を削減することができる。

また、本発明の半導体装置の製造方法では、メモリセル領域のキャパシタの形成工程と、同様の工程で周辺回路領域のキャパシタを形成するので、同時に形成することができ、製造コストを上昇させることなく、メモリセル領域のキャパシタと周辺回路領域のキャパシタを形成することができる。

図１は、本発明を適用したＤＲＡＭの回路模式図である。 図２は、本発明を適用したＤＲＡＭのレイアウトを示す平面模式図である。 図３は、図２の一部を拡大する平面模式図である。 図４は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。 図５は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。 図６は、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。 図７は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。 図８は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。 図９は、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。 図１０は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。 図１１は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。 図１２は、本発明の第１の実施形態である半導体装置の製造工程を示す平面図である。 図１３は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。 図１４は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。 図１５は、本発明の第１の実施形態である半導体装置の製造工程を示す断面図である。 図１６は、本発明の第１の実施形態である半導体装置を示す断面図である。 図１７は、本発明の第１の実施形態である半導体装置を示す断面図である。 図１８は、本発明の第２の実施形態である半導体装置を示す断面図である。 図１８は、本発明の第２の実施形態である半導体装置を示す断面図である。 図２０は、本発明の第２の実施形態である半導体装置を示す断面図である。 図２１は、本発明の第２の実施形態である半導体装置の補償容量素子のＩ−Ｖ特性を示すグラフである。 図２２は、本発明の第２の実施形態である半導体装置の補償容量素子のＩ−Ｖ特性を示すグラフである。

［第１の実施形態］
以下、本発明の第１の実施形態である半導体装置および半導体装置の製造方法について、図面を参照して説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。

＜ＤＲＡＭ＞
まず、本実施形態の半導体装置を用いて作製したＤＲＡＭについて説明する。なお、図１は、ＤＲＡＭのデコーダ回路を含む主要部の回路模式図である。
図１に示すように、ＤＲＡＭの半導体チップ１の内部には、メモリセルアレイ２、Ｘデコーダ３、Ｙデコーダ４、及び各デコーダ３，４に内部電源を供給する内部電源回路５が設けられた構成となっている。

メモリセルアレイ２は、複数のワード配線ＷＬと複数のビット配線ＢＬを備えており、各ワード配線ＷＬとビット配線ＢＬの交点に、メモリセル６が形成されている。メモリセル６は、データ保持用のキャパシタ２１ａ（図３等参照）と、選択用のＭＯＳトランジスタから構成されている。

半導体チップ１の外部から供給された外部電源電位Ｖｃｃおよび接地電位ＧＮＤは、内部電源回路５に供給された後に、所定の電圧にまで低下（降圧）し、内部電源電圧としてＸデコーダ３およびＹデコーダ４に供給される。

Ｘ制御回路７は、Ｘデコーダ３に入力されたアドレス信号に応じて動作し、ワード配線ＷＬの選択を行う。また、Ｙ制御回路８は、Ｙデコーダ４に入力されたアドレス信号に応じて動作し、ビット配線ＢＬの選択を行う。
読み出し動作時には、選択されたメモリセル６のキャパシタに保持されたデータは、ビット配線ＢＬを介して、センスアンプ回路９によって増幅された後に、外部へ出力される。

また、内部電源回路５から、Ｘデコーダ３およびＹデコーダ４に内部電源を供給する配線の途中には、接地電位ＧＮＤとの間に、補償容量素子１０が設けられている。この補償容量素子１０によって、Ｘデコーダ３およびＹデコーダ４に供給する内部電源電圧の変動が抑制される。

図２は、半導体チップ１内のレイアウトを示す平面模式図である。図２に示すように、半導体チップ１上には、複数のメモリセル領域１１が配置されており、各メモリセル領域１１内にはメモリセルアレイ２が形成されている。
また、半導体チップ１には、メモリセル領域１１を囲むように周辺回路領域１２が形成されている。この周辺回路領域１２には、センスアンプ回路９や、デコーダ回路等を含むメモリセルアレイ２以外の回路ブロックが形成されている。

また、周辺回路領域１２の一部には、補償容量領域１９が設けられており、補償容量領域１９に補償容量素子１０が配置されている。
なお、図２の配置は一例であり、メモリセル領域１１の数や配置される位置は、図２のレイアウトに限定されない。

図３は、図２の破線Ｆで示したメモリセル領域１１と補償容量領域１９を含む周辺回路領域１２の一部について、拡大した平面模式図である。図３に示すように、メモリセル領域の外周には、囲むように所定幅の境界領域が形成されている。

メモリセル領域には、ＤＲＡＭのメモリセル２を構成するクラウン型のキャパシタ２１ａが配置されている。また、周辺回路領域の一部である補償容量領域１９には、複数の補償容量素子１０を構成するコンケイブ型のキャパシタ２１ｂが配置されている。

境界領域には、メモリセル領域の外周を囲むようにガードリングＧが設けられている。ガードリングＧは、後述する半導体装置の製造工程において、湿式エッチングをする際に、使用する薬液が周辺回路領域に浸透することを防止するためのストッパーとして機能する。

＜半導体装置＞
次に、本実施形態の半導体装置の概要について、図１６を参照して説明する。
本実施形態の半導体装置２０は、半導体基板２２と、半導体基板２２上に形成されたゲート絶縁膜２５ａ，２５ｂと、ゲート絶縁膜２５ａ，２５ｂ上に形成されたゲート電極２８ａ，２８ｂと、ゲート電極２８ａ，２８ｂを覆う層間絶縁膜（ゲート層間絶縁膜）４０と、層間絶縁膜４０の上方に形成されたメモリセル６洋のキャパシタ２１ａと、キャパシタ２１ｂからなる補償容量素子１０、を備えている。なお、メモリセル用のキャパシタ２１ａは、メモリセル領域に形成されており、補償容量素子１０は、周辺回路領域に形成されている。

キャパシタ２１ａは、有底筒形状の下部電極（第１下部電極）６６ａと、下部電極６６ａの内壁面及び外壁面を覆う容量絶縁膜である誘電体膜（第１誘電体膜）６７ａと、誘電体膜６７ａ上に形成された上部電極（第１上部電極）６９ａを有した構成となっている。すなわち、キャパシタ２１ａは、クラウン型に構成されており、下部電極６６ａの内壁面および外壁面をキャパシタ電極として用いている。

また、補償容量素子１０は、有底筒形状の下部電極（第２電極）６６ｂと、下部電極６６ｂの内壁面を覆う容量絶縁膜である誘電体膜（第２誘電体膜）６７ｂと、誘電体膜６７ｂ上に形成された上部電極（第２上部電極）６９ｂを有した構成となっている。なお、下部電極６６ｂの外壁面は、層間絶縁膜（絶縁膜）４９によって覆われている。すなわち、補償容量素子１０は、コンケイブ型に構成されており、下部電極６６ｂの内壁面のみをキャパシタ電極として用いている。

また、本実施形態の半導体装置は、境界領域において、ガードリングＧが形成されている。ガードリングは、主として下部電極６６ｃから構成されており、後述する半導体装置２０の製造工程において、メモリセル領域から周辺回路領域へ薬液が浸透することを防止するために設けられている。したがって、下部電極６６ｃは、有底形状に形成されるが、筒形状に形成されるわけではなく、例えば図１２に示すように、メモリセル領域の外周を囲むように形成されている。

＜補償容量素子＞
次に、補償容量素子１０の構成について、詳細に説明する。本実施形態の補償容量素子１０は、図１７に示すように、個々の下部電極６６ｂによって形成されるコンケイブ型のキャパシタ２１ｂを複数個集めたものを、１つのキャパシタとして用いる。
すなわち、補償容量素子１０は、複数の下部電極６６ｂと、下部電極６６ｂの各々と誘電体膜６７ｂを介して対向するように設けられた１つの上部電極６９ｂを備え、複数の下部電極６６ｂは、共通のパッド４７ｂに接続するように設けられている。なお、図１７は、層間絶縁膜４５より上層の部分のみを断面図として示しており、図１８ないし図２０についても同様である。

共通のパッド４７ｂ上に配置する個々の下部電極６６ｂの数（図１７においては２個）は、補償容量素子１０に必要な静電容量に応じて決定すればよい。例えば、下部電極６６ｂの配置個数は、３０００個〜１００００個程度の範囲で設定することができる。

また、補償容量素子１０には、共通の上部電極６９ｂにコンタクトプラグ８２ｂを介して接続する引出し配線８３ｂが設けられており、また、パッド４７ｂに接続する引出し配線８４が設けられる。また、補償容量素子１０には、パッド４７ｂと引出し配線８４を接続するコンタクトプラグ８５が設けられている。なお、コンタクトプラグ８５は、コンタクトプラグ８２ｂと同時に形成してもよい。
以上の構成をした補償容量素子１０は、引出し配線８３ｂ，８４の一方を接地電位とし、他方を電源供給用の配線に接続することで、所定の静電容量を備えた補償容量素子として機能する。

＜半導体装置の製造方法＞
以下、本実施形態の半導体装置の製造方法について、詳細に説明する。なお、図４，５、７，８、１０、１１、１３ないし１６は、図３のＡ−Ａ’間断面図であり、図６，９及び１２は、平面図である。また、メモリセル領域と境界領域を含む周辺回路領域は、特に指定しない限り同時に加工している。

＜＜ＭＯＳトランジスタ＞＞
まず、図４に示すように、例えばＰ型シリコン（Ｓｉ）からなる半導体基板２２に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法によって素子分離２３を形成する。素子分離２３によって半導体基板２２に区画された領域が活性領域２４となり、ＭＯＳトランジスタが配置される。

なお、本実施形態では、プレーナ型ＭＯＳトランジスタを形成する場合を例として説明するが、これに限定されるものではなく、溝型ゲート電極を有するＭＯＳトランジスタや、縦型ＭＯＳトランジスタであっても構わない。

次に、メモリセル領域において、半導体基板２２上にゲート絶縁膜２５ａを形成する。そして、ゲート絶縁膜２５ａ上に、ゲート導電膜２６ａと保護絶縁膜２７ａを積層し、パターニングする。このようにしてゲート導電膜２６ａからなるゲート電極２８ａを形成する。

また、半導体基板２２内で保護絶縁膜２７ａに対して自己整合となる位置に、例えばリンまたはヒ素等のＮ型不純物を導入して、不純物拡散層２９ａを形成する。また、ゲート電極２８ａの側面に絶縁膜からなるサイドウォール膜３０ａを形成する。
ゲート電極２８ａは、ワード配線ＷＬして機能し、不純物拡散層２９ａは、ＭＯＳトランジスタのソース／ドレイン電極として機能する。

同様に、周辺回路領域においても、半導体基板２２上にゲート絶縁膜２５ｂを形成する。そして、ゲート絶縁膜２５ｂ上に、ゲート導電膜２６ｂと保護絶縁膜２７ｂを積層し、パターニングする。このようにしてゲート導電膜２６ｂからなるゲート電極２８ｂを形成する。

また、半導体基板２２内で保護絶縁膜２７ｂに対して自己整合となる位置に、例えばリンまたはヒ素等のＮ型不純物を導入して、不純物拡散層２９ｂを形成する。また、ゲート電極２８ｂの側面に絶縁膜からなるサイドウォール膜３０ｂを形成する。
不純物拡散層は、ＭＯＳトランジスタのソース／ドレイン電極として機能する。

なお、本実施形態では、周辺回路領域にＮチャネル型ＭＯＳトランジスタを設ける構成を採用したが、これに限定されず、例えば半導体基板２２内にＮ型ウェルを形成し、そこにＰチャネル型ＭＯＳトランジスタを配置してもよい。

また、ゲート絶縁膜２５ａ，２５ｂの材料としては、例えば酸化シリコン膜を用いることができ、ゲート導電膜２６ａ，２６ｂの材料としては、例えばリンを含有した多結晶シリコン膜、タングステン（Ｗ）膜、タングステンシリサイド（ＷＳｉ）膜および、それらの積層膜等を用いることができる。
保護絶縁膜２７ａ，２７ｂおよびサイドウォール絶縁膜３０ａ，３０ｂの材料としては、例えば窒化シリコン膜（Ｓｉ３Ｎ４）を用いることができる。

次に、ゲート電極２８ａ，２８ｂを覆うように、層間絶縁膜（第３層間絶縁膜）４０を例えば酸化シリコン膜等で形成する。そして、層間絶縁膜４０の上面をＣＭＰ法によって研磨し、平坦化する。
その後、メモリセル領域の不純物拡散層２９ａに接続するセルコンタクトプラグ４１を、例えばリンを含有した多結晶シリコン膜等で形成する。セルコンタクトプラグ４１の形成に際しては、ゲート電極２８ａを用いたＳＡＣ法（Ｓｅｌｆ Ａｌｉｇｎｍｅｎｔ Ｃｏｎｔａｃｔ：自己整合法）を利用することができる。
また、周辺回路領域の不純物拡散層２９ｂに接続する周辺コンタクトプラグ４２を、例えばタングステン膜等で形成する。

次に、メモリセル領域に、セルコンタクトプラグ４１を介してＭＯＳトランジスタのソース／ドレイン電極の一方に接続するビット配線４３を形成する。ビット配線４３の材料としては、例えば窒化タングステン（ＷＮ）とタングステン（Ｗ）の積層体を用いることができる。

また、ビット配線４３の形成と同時に、周辺回路領域には周辺コンタクトプラグ４２を介してＭＯＳトランジスタのソース／ドレイン電極の各々と接続する周辺配線４４を形成する。なお、図示していないが、周辺回路領域のゲート電極２８ｂに接続するコンタクトプラグおよび配線層も同時に形成してもよい。

＜＜第１層間絶縁膜＞＞
次に、ビット配線４３および周辺配線４４を覆うように、層間絶縁膜（第１層間絶縁膜）４５を、例えば酸化シリコン膜等で形成する。そして、層間絶縁膜４５の上面はＣＭＰ法によって研磨し、平坦化する。
その後、メモリセル領域において、層間絶縁膜４５を貫通し、セルコンタクトプラグ４１に接続する容量コンタクトプラグ４６を、例えばタングステン膜等で形成する。

＜＜パッド＞＞
次に、例えば窒化タングステン（ＷＮ）膜およびタングステン（Ｗ）膜を順次堆積した積層体をパターニングし、メモリセル領域にパッド４７ａ、境界領域にパッド４７ｃ、周辺回路領域にパッド４７ｂを形成する。メモリセル領域のパッド４７ａは、容量コンタクトプラグ４６に接続するように形成する。

境界領域のパッド４７ｃは、ガードリングＧを設ける位置（メモリセル領域の外周を囲む位置）に形成し、周辺回路領域のパッド４７ｂは、補償容量素子１０を設ける位置（補償容量領域）に形成する。
周辺回路領域のパッド４７ｂは、メモリセル領域のパッド４７ａとは異なり、補償容量素子１０を構成するキャパシタ２１ｂの下部電極６６ｂ間を接続するように、１つの大きいパッドとして形成する。

＜＜ストッパー膜＞＞
次に、パッド４７ａ，４７ｂ，４７ｃを覆うように、例えば４０〜１００ｎｍ程度の膜厚の窒化シリコン膜をＬＰ−ＣＶＤ法またはＡＬＤ法を用いて堆積して、ストッパー膜４８を形成する。ストッパー膜４８は、後述するクラウン型の下部電極６６ｂを形成する際の湿式エッチングにおいて、使用する薬液が下方に浸透することを防止するためのストッパーとして機能する。

＜＜第２層間絶縁膜及びサポート膜＞＞
次に、図５に示すように、ストッパー膜４８上に、例えば膜厚１〜２μｍ程度の層間絶縁膜（第２層間絶縁膜）４９、および膜厚５０〜１５０ｎｍ程度のサポート膜５０を順次堆積する。
層間絶縁膜４９の材料としては、例えば酸化シリコン膜、不純物を含有したＢＰＳＧ膜や、これらの積層膜を用いることができる。また、サポート膜５０の材料としては、例えばＬＰ−ＣＶＤ法またはＡＬＤ法を用いて堆積した窒化シリコン膜を用いることができる。
なお、サポート膜５０は、後述するクラウン型の下部電極６６ａを形成する際の湿式エッチングにおいて、下部電極６６ａが倒壊しないように支持する機能を有する。

＜＜開孔＞＞
その後、異方性ドライエッチングを行って、サポート膜５０、層間絶縁膜４９、ストッパー膜４８を貫通するように、メモリセル領域に開孔６０ａ、周辺回路領域に開孔６０ｂ、境界領域に開孔６０ｃを同時に形成する。

この際、図６に示すように、メモリセル領域の開孔６０ａによって、後述するメモリセル６に用いるキャパシタ２１ａの下部電極６６ａの位置が規定される。また、周辺回路領域の開孔６０ｂによって、補償容量素子１０に用いるキャパシタの下部電極６６ｂの位置が規定される。そして、境界領域の開孔６０ｃは、メモリセル領域の外周を囲む溝形状パターンとして形成される。
また、各開孔６０ａ，６０ｂ，６０ｃの底部では、それぞれパッド４７ａ，４７ｂ，４７ｃの上面が露出している。

なお、図５に示すように、層間絶縁膜４９の膜厚によってキャパシタ２１ａ，２１ｂの高さが規定され、静電容量に反映される。層間絶縁膜４９の膜厚を厚くするほど静電容量が増加するが、開孔６０ａ，６０ｂ，６０ｃの加工が困難になるので、開孔のアスペクト比（直径に対する円柱の高さ）が１５〜２５程度となるように膜厚を設定することが好ましい。

また、周辺回路領域では、１つの大きいパッド４７ｂに対して、複数の開孔６０ｂを形成し、メモリセル領域では、個々の分離されたパッド４７ａに対応して、開孔６０ａを形成する。
なお、本実施形態では、開孔６０ａと開孔６０ｂは同じサイズ（直径）で形成する場合を示したが、これに限定されず、開孔６０ａと開孔６０ｂのサイズや開孔６０ａ，６０ｂの平面形状が異なっていても構わない。

例えば、周辺回路領域に配置する開孔６０ｂの直径を、メモリセル領域の開孔６０ａよりも大きく設定しても構わない。このようにすることで、後述するコンケイブ型の下部電極６６ｂの内壁を誘電体膜６７で覆う際に、下部電極６６ｂの上端部分での閉塞を回避することができ、カバレッジよく形成することが可能になり、補償容量素子１０のリーク電流の増加を抑制することができる。

なお、クラウン型の場合には、隣接する下部電極間に、双方の下部電極の側面を覆うための容量絶縁膜の２倍の膜厚と上部電極の膜厚を加えた寸法に相当する隙間が必要となるため、下部電極の開口サイズ拡大が困難である。
これに対して、コンケイブ型の場合には、隣接する下部電極間での短絡が生じない範囲で、下部電極の開口サイズを拡大することができる。これにより、微細化が進んだ場合でも、補償容量素子に起因する製造歩留まりの低下を抑制することが可能となる。

本実施形態では、メモリセル６のキャパシタ２１ａをクラウン型とし、補償容量素子１０を構成するキャパシタ２１ｂをコンケイブ型としたので、それぞれのキャパシタ２１ａ，２１ｂの加工性に合わせてサイズや平面形状を最適化することができる。

＜＜下部電極膜＞＞
次に、図７に示すように、ＣＶＤ法を用いて金属膜を堆積し、キャパシタの下部電極膜６１を形成する。下部電極膜６１の材料としては、例えば窒化チタン（ＴｉＮ）を用いることができる。また、下部電極膜６１は、開孔６０ａ，６０ｂ，６０ｃの内部を充填しない膜厚で形成する（例えば開孔６０ａの直径が８０ｎｍの場合、下部電極膜６１の厚さは１０〜２０ｎｍ程度に形成する）。

＜＜キャップ絶縁膜＞＞
次に、例えばプラズマＣＶＤ法などの段差カバレッジの悪い方法を用いて、下部電極膜６１上に、例えば窒化シリコン膜（ＳｉＮ）などからなるキャップ絶縁膜６２を形成する。
この際、開孔６０ａ，６０ｂ，６０ｃにおいては、上端近傍にのみ、キャップ絶縁膜６２が埋め込まれる。これは、設計ルール６５ｎｍ世代以降の微細化された素子においては、プラズマＣＶＤ法等の段差カバレッジの悪い方法でキャップ絶縁膜６２を形成することにより、各開孔６０ａ，６０ｂ，６０ｃの上端が先に閉塞し、開孔内６０ａ，６０ｂ，６０ｃへ膜が堆積しないためである。
なお、キャップ絶縁膜６２は後の工程で除去されるので、開孔６０ａ，６０ｂ，６０ｃの内壁部への付着を完全に防止する必要はない。

＜＜開口部＞＞
次に、図８に示すように、メモリセル領域内において、開口部６３を有するようにキャップ絶縁膜６２上にフォトレジスト膜６４を形成する。
この際、開口部６３の位置が、後述する湿式エッチングに際して薬液を浸透させるためにサポート膜５０に形成する窓パターン６５の位置と、対応するように形成する。

ここで、先にキャップ絶縁膜６２を形成しておくことにより、フォトレジスト膜６４が開孔６０ａ内へ浸入することを防止する。これによって、露光を用いたフォトレジスト膜６４へのパターン加工が容易になると共に、開孔６０ａ内にフォトレジスト膜６４が充填されないので、加工処理後のフォトレジスト膜６４の除去も容易となる。

この際、図９に示すように、開口部６３は、メモリセル領域に平行に並べられた複数の短冊状のパターンを有するように形成する。したがって、境界領域および周辺回路領域上には開口部６３は形成されず、フォトレジスト膜６４で完全に覆われている。なお、図９に示した開口部６３の形状は一例であって、隣接する下部電極間を連結するような他の形状に変形してもよい。

＜＜下部電極＞＞
次に、図１０に示すように、フォトレジスト膜６４をマスクとして、異方性ドライエッチングを行うことにより、開口部６３の下方に位置するキャップ絶縁膜６２と、下部電極膜６１と、サポート膜５０を除去する。これにより、開口部６３に対応した部分のサポート膜に窓パターン（開口）６５が形成される。
その後、例えばプラズマ・アッシング法によって、フォトレジスト膜６４を除去する。

次に、図１１に示すように、ドライエッチングにより、残存しているキャップ絶縁膜６２と、開孔６０ａ，６０ｂ，６０ｃの外部に位置する下部電極膜６１を除去する。
この際、開孔６０ａ，６０ｂ，６０ｃのアスペクト比が高い（１５以上）の場合には、開孔６０ａ，６０ｂ，６０ｃの底部の下部電極膜６１にはダメージを与えることなく、ドライエッチングでサポート膜５０上の下部電極膜６１を除去することができる。

以上のようにして、図１２に示すように、本実施形態では、メモリセル領域及び周辺回路領域には開孔６０ａ，６０ｂの内壁を覆うとともに、内壁面が露出した有底筒形状の下部電極６６ａ，６６ｂが形成される。
また、境界領域にはガードリングＧの内壁を覆うように下部電極６６ｃが形成される。ガードリングＧの内壁を覆う下部電極６６ｃは、湿式エッチング時に薬液の浸透をストップするためのもので、キャパシタとしては機能しない。
また、メモリセル領域内に残存しているサポート膜５０は、下部電極６６ａの外壁と接触し、後述する湿式エッチングに際して、下部電極６６ａを支える支持体として機能する。

次に、図１３に示すように、例えば希釈フッ酸（フッ化水素酸：ＨＦ）を薬液として用いた湿式エッチングを行い、メモリセル領域の層間絶縁膜４９を除去する。希釈フッ酸溶液としては、湿式エッチングに要する時間短縮の観点から、４９ｗｔ％（重量％）の濃度のものを用いることが好ましい。この濃度の希釈フッ酸溶液は、工業用として通常供給されるフッ酸原液をそのまま用いることができる。

また、湿式エッチングに際し、ＬＰ−ＣＶＤ法またはＡＬＤ法で形成した窒化シリコン膜はフッ酸に対する耐性を有しているので、ストッパー膜４８および周辺回路領域と境界領域を覆うサポート膜５０によって薬液の浸透を阻止することができる。
また、ガードリングＧ内に設けられた下部電極６６ｃによって、薬液の周辺回路領域への浸透を阻止することができる。これにより、メモリセル領域の層間絶縁膜４９のみを除去することができる。

なお、キャップ絶縁膜６２をプラズマＣＶＤ法で成膜した窒化シリコン膜とした場合、フッ酸に対する耐性を有さない膜として形成されることになる。したがって、下部電極６６ａ，６６ｂ，６６ｃの表面にキャップ絶縁膜６２が残存している場合でも、この湿式エッチングの工程でキャップ絶縁膜６２は完全に除去される。

また、湿式エッチングによって、メモリセル領域に配置した下部電極６６ａの外壁が露出し、クラウン型の電極が形成される。この際、下部電極６６ａの外壁がサポート膜５０をパターニングした支持体によって支えられているため、下部電極６６ａの倒壊が防止できる。

また、周辺回路領域に配置した下部電極６６ｂの外壁面を覆う層間絶縁膜４９（絶縁膜）は、上面がサポート膜５０で覆われているため、湿式エッチングの薬液が浸透せず、そのまま残存する。これにより、下部電極６６ｂは内壁部分のみが露出するコンケイブ型電極となる。

＜＜誘電体膜＞＞
次に、図１４に示すように、下部電極６６ａ，６６ｂ，６６ｃの露出している表面を覆うように、誘電体膜６７を、例えば６〜１０ｎｍ程度の膜厚で形成する。誘電体膜６７の材料としては、例えば酸化ジルコニウム（ＺｒＯ_２）、酸化ハフニウム（ＨｆＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）等の高誘電体や、それらの積層体を用いることができる。また、誘電体膜６７の形成には、例えばＡＬＤ法を用いることができる。
このようにして、誘電体膜６７は、下部電極６６ｂの内壁面を覆い、下部電極６６ａの内壁面と外壁面を覆う。

＜＜上部電極膜＞＞
誘電体膜６７を形成した後に、誘電体膜６７の表面を覆うように上部電極膜６８を形成する。上部電極膜６８の材料としては、例えば窒化チタン（ＴｉＮ）を用いることができる。
また、上部電極膜６８は、導電体の積層構造としてもよく、例えば窒化チタン膜を８〜１０ｎｍの膜厚に堆積した後に、ホウ素等の不純物を含有する多結晶シリコン膜およびタングステン膜を順次堆積した積層膜を用いてもよい。
なお、上部電極膜６８は、下部電極６６ａ，６６ｂ，６６ｃの内部を充填すると共に、メモリセル領域においては隣接する下部電極６６ａ間のすきまも充填するように形成する。

＜＜上部電極＞＞
次に、図１５に示すように、上部電極膜６８、誘電体膜６７及びサポート膜５０のパターニングを行い、メモリセル領域の誘電体膜６７ａおよび上部電極６９ａと、周辺回路領域の誘電体膜６７ｂおよび上部電極６９ｂを形成する。上部電極膜６９ａ，６９ｂのパターニングに際しては、下層のサポート膜５０も同時にパターニングしておくことが好ましい。

なお、湿式エッチング以降の工程では、サポート膜５０は不要なため、上部電極６９ａ，６９ｂで覆われていない領域のサポート膜５０を除去しておくことにより、後の工程で層間絶縁膜４９を貫通するコンタクトプラグ等を形成する際の加工が容易となる。

次に、図１６に示すように、上部電極６９ａ，６９ｂを覆うように、例えば酸化シリコン等を用いて層間絶縁膜８１を形成する。そして、層間絶縁膜８１の上面はＣＭＰ法によって研磨し、平坦化する。

その後、上部電極６９ａに接続するコンタクトプラグ８２ａ、および上部電極６９ｂに接続するコンタクトプラグ８２ｂを同時に形成する。
そしてコンタクトプラグ８２ａ，８２ｂを形成した後に、コンタクトプラグに接続する金属配線８３ａ，８３ｂを、例えばアルミニウム（Ａｌ）、銅（Ｃｕ）等で形成する。

なお、図示していないが、周辺回路領域に配置したＭＯＳトランジスタに接続するコンタクトプラグと上層の金属配線層等も同様に形成する。
そして、表面の保護膜（図示せず）等を形成すれば、半導体装置２０が完成する。

本実施形態の半導体装置２０では、ＤＲＡＭのメモリセル６を構成するキャパシタ２１ａは、クラウン型に構成されており、補償容量素子１０を構成するキャパシタは、コンケイブ型に構成されている。
補償容量素子１０として周辺回路領域に配置したキャパシタ２１ｂは、特性が悪い（リーク電流値が大きい）個々のキャパシタが含まれている場合でも、回路的に置き換えが不可能である。したがって、クラウン型と比較してリーク電流特性の悪い個々のキャパシタが発生する頻度が小さいコンケイブ型のキャパシタを、補償容量素子１０として用いたことにより、製造歩留まりの低下を抑制できる。
また、補償容量領域１０の下層には図１６に示したように、ＭＯＳトランジスタを用いた回路素子を、補償容量素子１０とは独立に配置することが可能である。このため、占有面積の削減効果も大きい。
なお、コンケイブ型キャパシタは静電容量がクラウン型よりも小さくなるが、補償容量素子として用いる場合には、必要な数だけまとめて配置することができるので、問題とはならない。

また、本実施形態では、半導体装置２０の製造に際して、コンケイブ型のキャパシタを形成するための特別な追加工程を必要とせず、フォトマスクのパターン変更のみで対応が可能である。このため、製造コストの増加を招かない。
なお、１つの半導体チップ１内に配置する補償容量素子１０をすべてコンケイブ型キャパシタで形成する必要はなく、プレーナ型キャパシタを別の場所に配置してもよい。例えば、図１６の周辺回路領域に配置したＭＯＳトランジスタの代わりに、プレーナ型キャパシタとすることができる。その場合には、ゲート電極２８ｂと半導体基板２２をキャパシタの電極として用いるように形成すればよい。補償容量素子として用いるコンケイブ型キャパシタの下方の領域には、プレーナ型キャパシタ、ＭＯＳトランジスタのいずれの素子でも配置可能であり、全体的な占有面積の削減効果が大きくなるようにいずれかの素子を配置すればよい。

［第２の実施形態］
次に、本発明の第２の実施形態である半導体装置について説明する。本実施形態は、第１の実施形態の変形例であり、第１の実施形態とは、補償容量素子の構成が異なるのみで、他の同様の部分については適宜説明を省略する。

本実施形態の補償容量素子９０は、図１８に示すように、第１の実施形態で示した補償容量素子１０を１つのブロックとして、複数のブロックを直列に接続させた構成を採用している。
具体的には、補償容量素子９０は、第１ブロックの補償容量素子１０ａと第２ブロックの補償容量素子１０ｂの２つのブロックから構成されている。

補償容量素子９０を構成する上部電極６９ｂは、第１ブロック及び第２ブロックで独立するように設けられており、引出し配線８３ｂは、各ブロックの上部電極６９ｂに接続するように構成されている。また、補償容量素子９０を構成するパッド４７ｄは、第１ブロック及び第２ブロック間を接続するように形成されている。パッド４７ｄは各ブロックに配置された個々のコンケイブ型キャパシタの下部電極を１つにまとめて共通に接続すると共に、第１ブロックおよび第２ブロック間を直列に接続する配線として機能する。

すなわち、第１ブロックの下部電極６６ｂと、第２ブロックの下部電極６６ｂは、電気的に接続されており、第１ブロックの下部電極６６ｂに対応する上部電極６９ｂと、第２ブロックの下部電極６６ｂに対応する上部電極６９ｂには、それぞれ引出し配線８３ｂが設けられている。
そして、第１ブロックおよび第２ブロックに設けられた引出し配線８３ｂの一方を接地電位とし、引き出し配線８３ｂの他方を電源供給用の配線に接続することで、所定の静電容量を備えた補償容量素子として機能する。

本実施形態では、複数のブロックを直列接続とする構成を採用することにより、１つのブロックに配置されている個々のキャパシタに印加される電圧を低減することが可能となる。
その結果、第１の実施形態では誘電体膜６７ｂに印加される電圧が高すぎて、誘電体膜６７ｂの絶縁破壊が懸念されるような場合でも、２段直列構成とすることで、１つのブロックに印加される電圧が半分になり、誘電体膜６７ｂ破壊のおそれが低減し、補償容量素子として使用することが可能となる。

なお、本実施形態の変形例として、図１９に示すように、補償容量素子９１を構成するパッド４７ｂを、第１ブロックの補償容量素子１０ｃ及び第２ブロックの補償容量素子１０ｄで独立するように設け、それぞれの上部電極６９ｄをブロック間で共通するように形成しても構わない。
この場合は、各ブロックのパッド４７ｂには、それぞれコンタクトプラグ８５を介して引出し配線８４が接続されている。上部電極６９ｄは、各ブロックに配置された個々のコンケイブ型キャパシタの上部電極を１つにまとめて共通に接続すると共に、第１ブロックおよび第２ブロック間を直列に接続する配線として機能する。

すなわち、第１ブロックの上部電極６９ｄと、第２ブロックの上部電極６９ｄは、電気的に接続されており、第１ブロックの上部電極６９ｄに対応する下部電極６６ｂと、第２ブロックの上部電極６９ｄに対応する下部電極６６ｂには、それぞれパッド４７ｂ及びコンタクトプラグ８５を介して、引出し配線８４が設けられている。
そして、第１ブロックおよび第２ブロックに設けられた引出し配線８４の一方を接地電位とし、引出し配線８４の他方を内部電源供給用の配線に接続することで、所定の静電容量を備えた補償容量素子として機能する。

また、更に本実施形態の変形例として、図２０に示すように、第１ブロックの補償容量素子１０ｅの上部電極６９ｂと第２ブロックの補償容量素子１０ｆのパッド４７ｂとを、ブリッジ配線９４を用いて接続しても構わない。
具体的には、ブリッジ配線９４は、コンタクトプラグ９３を介して第１ブロックの上部電極６９ｂと接続しており、コンタクトプラグ９５を介して第２ブロックのパッド４７ｂと接続している。パッド４７ｂは、各ブロックに配置された個々のコンケイブ型キャパシタの下部電極を１つにまとめて共通に接続している。

また、各ブロックの上部電極６９ｂには、引出し配線８３ｂが接続されている。第１ブロックおよび第２ブロックに設けられた引出し配線８３ｂの一方を接地電位とし、引出し配線８３ｂの他方を内部電源供給用の配線に接続することで、所定の静電容量を備えた補償容量素子として機能する。

もっとも、図２０に示したように、ブリッジ配線９４を用いた場合、図１８または図１９に示す構成と比較すると、リーク特性の制御性が劣る。よって、ブロックを２つ以上直列に接続する場合には、ブロック間のパッド４７を共通に接続する方法、または上部電極６９を共通に接続する方法が好ましい。

なお、直列接続するブロックの段数は、３段以上としても構わない。また、３段以上を直列接続する場合には、隣接するブロック間での接続を、パッド４７での共通接続と上部電極６９での共通接続とを交互に繰り返すように配置することが好ましい。

また、各ブロックに配置する個々のコンケイブ型キャパシタの下部電極の個数と、直列に接続するブロックの段数の双方を適宜調整することで、所定の特性を備えた補償容量素子を形成することができる。

図２１に補償容量素子としてコンケイブ型のキャパシタを用い、第１の実施形態のようにブロックが１段の場合（ａ）と、図１８に示したようにブロックが２段直列の場合（ｂ）のＩ−Ｖ特性の結果を示す。横軸は印加電圧であり、一方の引き出し配線を接地電位に固定し、他方に負電圧から正電圧まで可変して印加している。縦軸は印加電圧におけるリーク電流の測定値を示す。

一般にキャパシタのリーク電流は、図２１（ａ）に示したように、正負の電圧印加に対して非対称の波形となることが多い。しかし、ブロックを、図１８（または図１９）のように２段直列接続することにより、個々のブロックでは正負の電圧印加方向が逆となるため、リーク特性が平均化される。このため図２１（ｂ）に示したように、図１８のように２段直列にした場合のリーク特性は、正負の電圧印加に対してほぼ対称の波形となり、特性の制御が容易となる。

比較のため、図２２にブロックが１個の場合（ａ）と、ブロックを図２０の配置方法で２段直列接続した場合（ｂ）のＩ−Ｖ特性の測定結果を示す。
この場合には、個々のブロックに印加される電圧の正負方向が同じになるため、リーク特性の平均化の効果が無く、２段直列にした場合（図２２（ｂ））においても、リーク特性は、正負の電圧印加に対して非対称の波形のままである。

以上より、ブロック間を直列接続する場合には、隣接するパッド間または隣接する上部電極間の接続とすることが好ましい。
また、３段以上のブロックを接続する場合には、隣接するブロック間での接続を、パッドでの共通接続と上部電極での共通接続を交互に繰り返すように配置して行く事で、特性の改善効果が得られる。

以上、本発明を実施形態に基づき説明したが、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、補償容量素子を接続する場所は、図１のデコーダ回路への内部電源供給配線のみには限定されず、他の回路に内部電源を供給する配線に対して、それぞれ独立した補償容量素子を接続してもよい。また、単体のＤＲＡＭチップのみではなく、ＤＲＡＭのメモリセルとロジック回路素子を１つの半導体チップ上に形成した混載デバイスにおいても、本発明は適用可能である。

本発明は、半導体装置に関するものなので、半導体装置を製造する製造業において幅広く利用することができる。

１０，１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ・・・補償容量素子、２１ａ，２１ｂ・・・キャパシタ、２２・・・半導体基板、２５ａ，２５ｂ・・・ゲート絶縁膜、２８ａ，２８ｂ・・・ゲート電極、４０，４５，４９・・・層間絶縁膜、６６ａ，６６ｂ，６６ｃ・・・下部電極、６７ａ，６７ｂ・・・誘電体膜、６９ａ，６９ｂ，６９ｃ，６９ｄ・・・上部電極、Ｇ・・・ガードリング

Claims (16)

1. メモリセル領域に形成されたクラウン型のキャパシタと、
   周辺回路領域に形成されたコンケイブ型の補償容量素子と、を有することを特徴とする半導体装置。
2. メモリセル領域に形成されたキャパシタと、
   周辺回路領域に形成された補償容量素子と、を備え、
   前記キャパシタが、有底筒形状の第１下部電極と、該第１下部電極の内壁面及び外壁面を覆う第１誘電体膜と、該第１誘電体膜上に形成された第１上部電極と、を有し、
   前記補償容量素子が、有底筒形状の第２下部電極と、該第２下部電極の内壁面を覆う第２誘電体膜と、前記第２下部電極の外壁面を覆う層間絶縁膜と、前記第２誘電体膜上に形成された第２上部電極と、を有していることを特徴とする半導体装置。
3. 前記補償容量素子は、複数の前記第２下部電極と、
   前記複数の第２下部電極の各々と前記第２誘電体膜を介して対向するように設けられた１つの前記第２上部電極を備え、
   前記複数の第２下部電極の各々は電気的に共通に接続されていることを特徴とする請求項２に記載の半導体装置。
4. 前記補償容量素子が複数設けられ、
   １つの補償容量素子の第２下部電極と、他の補償容量素子の第２下部電極とが電気的に接続されており、
   前記１つの補償容量素子の第２上部電極と、前記他の補償容量素子の第２上部電極に、それぞれ引出し配線が設けられていることを特徴とする請求項３に記載の半導体装置。
5. 前記補償容量素子が複数設けられ、
   １つの補償容量素子の第２上部電極と、他の補償容量素子の第２上部電極とが電気的に接続されており、
   前記１つ補償容量素子の第２下部電極と、前記他の補償容量素子の第２下部電極に、それぞれ引出し配線が設けられていることを特徴とする請求項３に記載の半導体装置。
6. 前記補償容量素子が複数設けられ、
   １つの補償容量素子の第２下部電極と、他の補償容量素子の第２上部電極とが電気的に接続されていることを特徴とする請求項３に記載の半導体装置。
7. 前記メモリセル領域の外周に配置された境界領域に、ガードリングが形成されていることを特徴とする請求項２ないし請求項６のいずれか１項に記載の半導体装置。
8. 半導体基板と、
   前記半導体基板上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート電極を覆うゲート層間絶縁膜と、を有し、
   前記ゲート層間絶縁膜上に前記キャパシタと、前記補償容量素子とが形成されていることを特徴とする請求項１ないし請求項７のいずれか１項に記載の半導体装置。
9. 前記補償容量素子の下方に、プレーナ型キャパシタを備えたさらに別の補償容量素子が配置され、
   前記プレーナ型キャパシタの電極の一方は前記ゲート電極で形成され、
   前記プレーナ型キャパシタの電極の他方は前記半導体基板で形成されていることを特徴とする請求項８に記載の半導体装置。
10. メモリセル領域と周辺回路領域を有する半導体装置の製造方法であって、
    第１層間絶縁膜上にパッドを形成する工程と、
    前記パッド上に有底筒形状の下部電極を形成する工程と、
    前記メモリセル領域の下部電極の内壁面及び外壁面と、前記周辺回路領域の下部電極の内壁面のみを誘電体膜で覆う工程と、
    前記誘電体膜上に上部電極を形成する工程と、を有することを特徴とする半導体装置の製造方法。
11. 前記パッド上に第２層間絶縁膜を形成し、
    前記パッド上の前記第２層間絶縁膜に開孔を形成し、
    前記開孔内に下部電極膜を成膜して、前記パッド上に下部電極を形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
12. 前記誘電体膜を形成する前に、
    前記メモリセル領域内に配置された前記下部電極の外壁面を覆う前記第２層間絶縁膜を湿式エッチングによって除去する工程を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記湿式エッチングを行う前に、
    前記メモリセル領域内に配置された前記下部電極を保持するサポート膜を形成し、
    前記周辺回路領域において、前記開孔が前記サポート膜を貫通するように形成することを特徴とする請求項１２に記載の半導体装置の製造方法。
14. 前記湿式エッチングに際して、前記サポート膜によって前記周辺回路領域にエッチング用薬液が浸透することを防止し、
    前記周辺回路領域に設けた前記下部電極の外壁面を覆う前記第２層間絶縁膜を残存させることを特徴とする請求項１３に記載の半導体装置の製造方法。
15. 前記第１層間絶縁膜上にパッドを形成する工程において、前記メモリセル領域の外周を囲む境界領域にパッドを形成し、
    前記境界領域のパッド上にガードリングを形成することを特徴とする請求項１０ないし請求項１４のいずれか１項に記載の半導体装置の製造方法。
16. 半導体基板にゲート絶縁膜を成膜する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極を覆う第３層間絶縁膜を形成する工程と、
    前記第３層間絶縁膜上に前記第１層間絶縁膜を形成する工程と、を有することを特徴とする請求項１０ないし請求項１５のいずれか１項に記載の半導体装置の製造方法。

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