WO2014126201A1 - 半導体装置 - Google Patents

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WO2014126201A1
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diffusion layer
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gate electrode
conductivity type
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敢太 齊野
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ピーエスフォー ルクスコ エスエイアールエル
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    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

Definitions

  • the present invention is based on the priority claim of Japanese Patent Application No. 2013-027793 (filed on Feb. 15, 2013), the entire contents of which are incorporated herein by reference. Shall.
  • the present invention relates to a semiconductor device.
  • standby current standby current
  • Icc2ps correlates with the leakage current when the transistor is off
  • the subthreshold current current that flows before the channel is turned on by applying a voltage to the gate
  • GIDL Gate-Induced-Drain-Leakage current; gate induced drain leakage current
  • the applied voltage Vpp is high (about 2.5 to 3 V), so that the leakage component due to GIDL increases.
  • the same conductivity type as that of the first diffusion layers 51a, 51b and the second diffusion layer 51c is provided between the first diffusion layers 51a and 51b and the second diffusion layer 51c and the channel.
  • the extension region 110 having a lower impurity concentration than the first diffusion layers 51a and 51b and the second diffusion layer 51c is provided, and the first diffusion layers 51a and 51b and the second diffusion layer 51c are formed deeper in the extension region 110.
  • the extension region 110 is ion-implanted at a tilt angle (angle at which the normal of the main surface of the semiconductor substrate 101 intersects the ion beam) 0 deg, and the pocket-implanted region 111 is often ion-implanted at a desired tilt angle.
  • the ion concentration in the extension region 110 is reduced, and thus the parasitic resistance increases and the on-current Ion decreases.
  • the diffusion coefficient of boron B used for ion implantation of the extension region 110 of the pMOS transistor, the first diffusion layers 51a and 51b, and the second diffusion layer 51c is large, and the junction is deep. Therefore, the short channel effect tends to increase, and the threshold voltage Vt tends to decrease, making it difficult to form a transistor with a short gate length.
  • an LDD (Lightly Doped Drain) region that is thinner than the ion concentration of the extension region 110 is used, and carbon C is implanted into the LDD region.
  • this method is difficult to use in the pMOS transistor of the sub-word driver SWD because GIDL increases due to crystal defects and electric field strength generated in the semiconductor substrate (silicon substrate).
  • the gate length of the pMOS transistor of the sub-word driver SWD must be increased inevitably, which hinders chip size reduction.
  • both ends of the outer periphery of the element isolation region formed on the semiconductor substrate and the active region sandwiched between the element isolation regions extend on the element isolation region.
  • an active region of the unit transistors adjacent to each other in the first direction the plurality of unit transistors having an inner periphery arranged to close the active region and a gate electrode formed in a frame shape are electrically isolated by the element isolation region, and the active regions of the unit transistors adjacent to each other in the second direction intersecting the first direction are connected.
  • GIDL can be reduced while maintaining the on-current Ion in the unit transistor. Further, since the gate length of the gate electrode can be shortened, the chip size can be reduced.
  • FIG. 3 is a diagram schematically illustrating an example of a partial arrangement of a memory cell array and peripheral circuits in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a diagram schematically showing an example of the arrangement of bit lines and word lines in the memory cell array in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a diagram schematically illustrating an example of a circuit configuration of a sub word line driver of a peripheral circuit in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a diagram schematically illustrating an example of a layout of pMOS transistors in a sub word line driver of a peripheral circuit in the semiconductor device according to the first exemplary embodiment of the present invention.
  • FIG. 5 is a diagram corresponding to FIG.
  • FIG. 4 illustrating an example of a connection between a pMOS transistor and a wiring in a sub-word line driver of a peripheral circuit in the semiconductor device according to the first exemplary embodiment of the present invention.
  • FIG. 6 is a view corresponding to FIG. 5 schematically showing an example of a wiring layout in a sub-word line driver of a peripheral circuit in the semiconductor device according to the first embodiment of the present invention.
  • 5 schematically shows an example of the configuration of the pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the first embodiment of the present invention, between (a) AA ′ and (b) between BB ′ in FIG. (C) It is sectional drawing between CC '.
  • FIG. 5 schematically shows an example of the configuration of the pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the first embodiment of the present invention, between (a) AA ′ and (b) between BB ′ in FIG. (C) It is sectional drawing
  • FIG. 6 is a process cross-sectional view corresponding to section AA ′ of FIG. 5 schematically showing an example of a method for manufacturing a pMOS transistor in a sub-word line driver of a peripheral circuit in the semiconductor device according to the first embodiment of the present invention.
  • 5A and 5B schematically showing an example of the configuration of the pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the second embodiment of the present invention.
  • (C) is a cross-sectional view corresponding to CC ′.
  • FIG. 10 is a process cross-sectional view corresponding to AA ′ of FIG.
  • FIG. 5 schematically showing an example of a method for manufacturing a pMOS transistor in a sub-word line driver of a peripheral circuit in a semiconductor device according to Embodiment 2 of the present invention.
  • 5A and 5B schematically showing an example of the configuration of the pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the third embodiment of the present invention.
  • (C) is a cross-sectional view corresponding to CC ′.
  • FIG. 10 is a process cross-sectional view corresponding to AA ′ in FIG. 5 schematically showing an example of a method for manufacturing a pMOS transistor in a sub-word line driver of a peripheral circuit in a semiconductor device according to Embodiment 3 of the present invention.
  • FIG. 5A and 5B schematically showing an example of the configuration of the pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the fourth embodiment of the present invention.
  • (C) is a cross-sectional view corresponding to CC ′.
  • FIG. 10 is a process cross-sectional view corresponding to AA ′ of FIG. 5 schematically showing an example of a method for manufacturing a pMOS transistor in a sub-word line driver of a peripheral circuit in a semiconductor device according to Embodiment 4 of the present invention. It is the figure which showed an example of the connection of the pMOS transistor and wiring in the subword line driver of the peripheral circuit in the semiconductor device which concerns on a prior art example.
  • 15A and 15B schematically showing an example of the configuration of the pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the conventional example, (b) BB ′, (c) It is sectional drawing between CC '.
  • FIG. 1 is a diagram schematically showing an example of a partial arrangement of a memory cell array and peripheral circuits in a semiconductor device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram schematically showing an example of the arrangement of bit lines and word lines of the memory cell array in the semiconductor device according to the first embodiment of the present invention.
  • the semiconductor device is a semiconductor memory device (semiconductor memory) capable of storing information in a circuit configured by semiconductor elements.
  • the semiconductor device includes a memory cell array MCA, and includes a row decoder Xdec, a main word driver MWD, a sub word driver SWD, a column decoder Ydec, and a sense amplifier array SAA as peripheral circuits of the memory cell array MCA (see FIG. 1).
  • the memory cell array MCA is an array in which memory cells MC are arranged in a matrix of a plurality of rows and a plurality of columns (see FIGS. 1 and 2).
  • the memory cell array MCA itself is also arranged in a matrix of a plurality of rows and a plurality of columns.
  • the memory cell array MCA includes memory cells MC, sub word lines SWL, and bit lines BL.
  • the memory cell MC is a cell constituting a circuit necessary for storing 1-bit information (see FIG. 2).
  • the memory cell MC is provided at each intersection (or near the intersection) of the sub word line SWL and the bit line BL.
  • a selection transistor (not shown) and a storage element (not shown, a capacitor, a resistance change element) are connected in series between a common source line (not shown) and the bit line BL.
  • An electrode that is electrically connected and the gate electrode of the selection transistor is electrically connected to the sub word line SWL can be used.
  • Memory cell MC is electrically connected to corresponding sub-word line SWL and bit line BL. Note that.
  • the common source line supplies a common reference potential to the memory cells MC.
  • the sub word lines SWL are provided so as to extend in the X direction and to be aligned in the Y direction (see FIG. 2).
  • Each sub word line SWL is electrically connected to a corresponding sub word line driver SWLD in one of the sub word drivers SWD arranged on both sides in the X direction of the memory cell array MCA.
  • the bit lines BL extend in the Y direction and are arranged side by side in the X direction (see FIG. 2). Each bit line BL is electrically connected to a corresponding sense amplifier SA in one of the sense amplifier arrays SAA arranged on both sides in the Y direction of the memory cell array MCA.
  • the row decoder Xdec is a circuit that decodes signals (encoded row addresses) from an array control circuit (not shown) and a row address buffer (not shown) (see FIG. 1).
  • the row decoder Xdec outputs the decoded signal (row address) to the main word driver MWD.
  • the main word driver MWD is a circuit for selecting the sub word driver SWD belonging to the signal (row address) from the row decoder Xdec (see FIG. 1).
  • the main word driver MWD selects a corresponding sub word driver SWD based on a signal (row address) from the row decoder Xdec, and outputs a signal (row address) toward the selected sub word driver SWD.
  • the sub word driver SWD is a circuit for selecting memory cells belonging to a predetermined row in the memory cell array MCA (see FIGS. 1 and 2).
  • the sub word drivers SWD are arranged on both sides in the X direction of the memory cell array MCA.
  • the sub word driver SWD has a plurality of sub word line drivers SWLD.
  • the sub word line driver SWLD is electrically connected to the corresponding sub word line SWL.
  • the sub word driver SWD activates the sub word line driver SWLD corresponding to the row address, and sets the row (row) address in the memory cell array MCA via the corresponding sub word line SWL. select. Details of the configuration of the sub word driver SWD and the sub word line driver SWLD will be described later.
  • the column decoder Ydec is a circuit that decodes signals (encoded column addresses) from an array control circuit (not shown) and a column address buffer (not shown) (see FIG. 1).
  • the column decoder Ydec activates the corresponding bit line BL based on the column address, and selects a column (column) address in the memory cell array MCA via the bit line BL.
  • the sense amplifier array SAA is an array in which a plurality of sense amplifiers SA are arranged (see FIGS. 1 and 2).
  • the sense amplifier array SAA is arranged on both sides in the Y direction of the memory cell array MCA.
  • the sense amplifier SA is a circuit that amplifies the potential of data read from the memory cell array MCA via the selected bit line BL.
  • the sense amplifier SA outputs the potential-amplified data toward a determination circuit (not shown).
  • FIG. 3 is a diagram schematically showing an example of the circuit configuration of the sub-word line driver of the peripheral circuit in the semiconductor device according to Embodiment 1 of the present invention.
  • a plurality of sub word line drivers SWLD0 to SWLD7 are arranged in a matrix of a plurality of rows and a plurality of columns.
  • the pMOS transistor Q00 and the nMOS transistor Q10 are electrically connected in series between the output signal line AAFXT0 and the reference potential line Vkk (0 to ⁇ 0.5 V), and the pMOS transistor An nMOS transistor Q10 and an nMOS transistor Q20 are electrically connected in parallel between Q00 and the reference potential line Vkk.
  • the gate electrodes of the pMOS transistor Q00 and the nMOS transistor Q10 are electrically connected to an address MWLB0 (row address) signal line from the main word driver MWD.
  • the gate electrode of the nMOS transistor Q20 is electrically connected to the complementary output signal line ARFXB0.
  • a sub word line SWL0 is electrically connected to the source terminal of the pMOS transistor Q00, the drain terminal of the nMOS transistor Q10, and the drain terminal of the nMOS transistor Q20. The same applies to the other sub word line drivers SWLD1 to SWLD7.
  • the address MWLB0 signal line is electrically connected in common by the sub word line drivers SWLD0 to SWLD3.
  • the address MWLB1 signal line is also electrically connected in common by the sub word line drivers SWLD4 to SWLD7.
  • the output signal line AAFXT0 and the complementary output signal line ARFXB0 are electrically connected in common by the sub word line driver SWLD0 and the sub word line driver SWLD4.
  • the output signal line AAFXT1 and the complementary output signal line ARFXB1 are also electrically connected in common by the sub word line driver SWLD1 and the sub word line driver SWLD5.
  • the output signal line AAFXT2 and the complementary output signal line ARFXB2 are electrically connected in common by the sub word line driver SWLD2 and the sub word line driver SWLD6.
  • the output signal line AAFXT3 and the complementary output signal line ARFXB3 are electrically connected in common by the sub word line driver SWLD3 and the sub word line driver SWLD7.
  • the configuration of the pMOS transistors Q00 to Q07 of the sub word line drivers SWLD0 to SWLD7 will be described later.
  • FIG. 4 is a diagram schematically showing an example of the layout of the pMOS transistors in the sub-word line driver of the peripheral circuit in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 5 is a diagram corresponding to FIG. 4 showing an example of the connection between the pMOS transistor and the wiring in the sub word line driver of the peripheral circuit in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 6 is a diagram corresponding to FIG. 5 schematically showing an example of a wiring layout in the sub-word line driver of the peripheral circuit in the semiconductor device according to the first embodiment of the present invention.
  • FIG. 7 schematically illustrates an example of the configuration of the pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the first embodiment of the present invention, between (a) AA ′ and (b) B in FIG.
  • FIG. 4B is a cross-sectional view between -B ′ and (c) CC ′.
  • the pMOS transistors Q00 to Q07 of the sub word line drivers SWLD0 to SWLD7 in FIG. 3 are formed on the n well 102 formed on the semiconductor substrate 101 as shown in FIG.
  • An element isolation region 103 in which an insulator (for example, a silicon oxide film) is embedded in a groove formed in a line shape is formed at a predetermined position of the n-well 102.
  • the element isolation region 103 is disposed in a region between the active regions 11 shown in FIG.
  • a gate electrode 12 for example, titanium nitride
  • a gate insulating film 105 for example, a silicon oxide film
  • the gate electrode 12 extends on the active region sandwiched between the element isolation regions 103, and both ends of the outer periphery extend on the element isolation region 103.
  • the gate electrode is arranged so as to close the active region, is formed in a frame shape (frame shape), is connected to the gate electrode 12 adjacent in the Y direction so as to be shifted in the X direction, and is adjacent to the Y direction. 12 is separated.
  • the gate electrode 12 has a first channel portion 12a and a second channel portion 12b on both sides in the X direction with respect to the second diffusion layer 11b on the inner side of the frame shape, and in the Y direction with respect to the second diffusion layer 11b on the inner side of the frame shape.
  • the portions on both sides become the first connection portion 12c and the second connection portion 12d. That is, the first connection portion 12c and the second connection portion 12d connect both ends of the first channel portion 12a and the second channel portion 12b in the Y direction.
  • An interval S1 between the gate electrodes in the X direction inside the frame shape of the gate electrode 12 is the same as an interval S2 between the gate electrodes in the X direction outside the frame shape of the gate electrode 12 (see FIG. 7).
  • the gate electrode 12 is electrically connected to a wiring to which a corresponding address signal MWLBn is input (see FIGS. 5 and 6). Note that the width L in the X direction of the unit transistor 10 is the width of eight sub-word lines SWL (see FIG. 4).
  • a first diffusion layer 11a (p-type diffusion layer; for example, a layer in which boron B is diffused) is formed in a frame-shaped inner region of the gate electrode 12 on the n-well 102.
  • a second diffusion layer 11b (p-type diffusion layer; for example, a layer in which boron B is diffused) is formed (see FIGS. 4 and 7).
  • the distance in the X direction between the center of the first diffusion layer 11a and the center of the second diffusion layer 11b is one half (L / 2) of the width L in the X direction of the unit transistor 10 (see FIG. 4). ).
  • the extension region 110 is a region in which impurities (for example, boron B) having the same conductivity type as the first diffusion layer 11a and the second diffusion layer 11b and having a lower concentration than the first diffusion layer 11a and the second diffusion layer 11b are diffused. .
  • impurities for example, boron B
  • the pocket implantation region 111 is a region having a conductivity type opposite to that of the first diffusion layer 11a and the second diffusion layer 11b and an impurity (for example, phosphorus) having a concentration higher than that of the n-well 102 is implanted and diffused.
  • the extension region 110 and the pocket implantation region 111 are disposed below or in the vicinity of the sidewall spacer 107.
  • An interlayer insulating film 115 (for example, a silicon oxide film) is formed on the entire surface of the substrate including the gate electrode 12, the sidewall spacer 107, the first diffusion layer 11a, and the second diffusion layer 11b.
  • a hole leading to the first diffusion layer 11a is formed in the interlayer insulating film 115, and a contact plug 13a (for example, DOPOS, doped polysilicon) is embedded in the hole.
  • a hole communicating with the second diffusion layer 11b is formed in the interlayer insulating film 115, and a contact plug 13b (for example, DOPOS, doped polysilicon) is embedded in the hole.
  • a wiring 117 (for example, a laminated film of tungsten nitride / tungsten) is formed at a predetermined position on the interlayer insulating film 115 including the contact plugs 13a and 13b.
  • the wiring electrically connected to the sub word lines SWL0 to SWL7 is connected to the corresponding contact plug 13a (see FIGS. 5 and 6).
  • the wiring connected to the output signal AAFXTn is connected to the corresponding contact plug 13b (see FIGS. 5 and 6).
  • An interlayer insulating film 120 (for example, a silicon oxide film) is formed on the interlayer insulating film 115 including the wiring 117.
  • the interlayer insulating film 120 is formed with a hole communicating with the wiring 117 connected to the output signal AAFXTn, and a contact plug 121 (for example, DOPOS, doped polysilicon) is embedded in the hole.
  • a wiring 122 connected to the output signal AAFXTn is formed on the interlayer insulating film 120 including the contact plug 121.
  • the wiring 122 is electrically connected to the second diffusion layer 11b through the contact plug 121, the wiring 117, and the contact plug 13b.
  • FIG. 8 is a process cross-sectional view corresponding to the line AA ′ of FIG. 5 schematically showing an example of the method for manufacturing the pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the first embodiment of the present invention. is there.
  • an n-well 102 (for example, a region where phosphorus is diffused) is formed on a semiconductor substrate 101 (for example, a silicon substrate), and then a gate insulating film 105 (for example, a silicon oxide film) is formed on the n-well 102.
  • a gate electrode 12 (for example, titanium nitride) is formed, and then a part of the gate electrode 12 and the gate insulating film 105 is removed by lithography and dry etching techniques (step A1).
  • an extension region 110 is formed by implanting impurities (for example, boron B) at a tilt angle of 0 deg into the exposed n-well 102 (step A2; see FIG. 8A).
  • impurities for example, boron B
  • a pocket implantation region 111 is formed by implanting impurities (for example, phosphorus) at a desired tilt angle into the n-well 102 located deeper than the extension region 110 (step A3; see FIG. 8B).
  • impurities for example, phosphorus
  • an insulating film for example, a silicon nitride film for the sidewall spacer 107 is formed on the entire surface of the substrate including the extension region 110, the gate electrode 12, and the gate insulating film 105, and then the insulating film is etched back.
  • sidewall spacers 107 are formed on the side wall surfaces of the frame-shaped inner periphery and the frame-shaped outer periphery of the gate electrode 12 and the gate insulating film 105, and then the exposed extension region 110 is tilted to the n-well 102.
  • impurities for example, boron B
  • step A5 an interlayer insulating film, contact plugs, and wiring are formed by using a conventional method. Thereby, the pMOS transistor in the sub word line driver as shown in FIG. 7 can be manufactured.
  • GIDL can be reduced while maintaining the on-current Ion of the pMOS transistors Q00 to Q07. Further, since the gate length of the sub word driver SWD can be scaled (reduced), the chip size can be reduced.
  • the pocket injection region 111 is formed in the first diffusion layer 11 a and the second diffusion layer 11 b on both the frame-shaped inner side and the frame-shaped outer side of the gate electrode 12, thereby reducing the short channel effect.
  • This makes it possible to suppress pMOS transistors with shorter gate lengths and reduce the chip area. That is, by reducing the area occupied by the sub word driver SWD in the chip, the chip area of the DRAM can be reduced and the performance of the pMOS transistor can be improved.
  • the extension region 110 and the pocket implantation region 111 can be formed by the same ion implantation, and the capability of the pMOS transistor can be maintained without increasing the cost. It becomes.
  • the cost is not increased.
  • FIG. 9 schematically shows an example of the configuration of the pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the second embodiment of the present invention, between (a) AA ′ in FIG. 5 and (b) B
  • FIG. 4 is a cross-sectional view corresponding to the line between -B ′ and (c) CC ′.
  • the second embodiment is a modification of the first embodiment, in which the extension region 110 and the pocket injection region 111 are not formed around the first diffusion layer 11a of the pMOS transistor in the sub word line driver SWD, and the second diffusion layer 11b is surrounded.
  • the extension region 110 and the pocket implantation region 111 are formed only in the pMOS transistor so that the impurity profile is asymmetric.
  • Other configurations are the same as those of the first embodiment.
  • FIG. 10 is a process cross-sectional view corresponding to section AA ′ of FIG. 5 schematically showing an example of a method for manufacturing a pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the second embodiment of the present invention. is there.
  • an n-well 102 (for example, a region where phosphorus is diffused) is formed on a semiconductor substrate 101 (for example, a silicon substrate), and then a gate insulating film 105 (for example, a silicon oxide film) is formed on the n-well 102.
  • a gate electrode 12 (for example, titanium nitride) is formed, and then part of the gate electrode 12 and the gate insulating film 105 is removed by lithography and dry etching techniques (step B1).
  • a resist 125 is formed to cover a region where the first diffusion layer (11a in FIG. 10) is to be formed.
  • the exposed n-well 102 is doped with impurities (for example, with a tilt angle of 0 deg.
  • the extension region 110 is formed only in the region where the second diffusion layer (11b in FIG. 10) is to be formed (step B2; see FIG. 10A).
  • an impurity for example, phosphorus
  • a second diffusion layer 11b in FIG. 10
  • the pocket injection region 111 is formed only in the region to be changed (step B3; see FIG. 10B).
  • an insulating film for example, silicon nitride
  • the sidewall spacer 107 is formed on each of the sidewall surfaces of the frame-shaped inner periphery and the frame-shaped outer periphery of the gate electrode 12 and the gate insulating film 105 by etching back the insulating film.
  • an impurity for example, boron B
  • boron B is implanted from the exposed n well 102 and the extension region 110 into the n well 102 at a tilt angle of 0 deg, thereby forming the first diffusion layer 11a and the second diffusion layer 11b.
  • step B5 an interlayer insulating film, contact plugs, and wiring are formed by using a conventional method.
  • a pMOS transistor in which the profiles of the extension region 110 and the pocket implantation region 111 are asymmetric in the sub-word line driver as shown in FIG. 9 can be manufactured.
  • the first diffusion layer 11a inside the frame shape of the gate electrode 12 does not have the extension region 110 and the pocket implantation region 111, and the extension region 110 and pocket implantation are not present in the second diffusion layer 11b outside the frame shape.
  • a pMOS transistor having a region 111 having an asymmetric impurity profile is formed in the sub-word driver SWD using the resist 125, and at the same time, a transistor having a symmetric impurity profile can be formed in the peripheral circuit portion.
  • GIDL generated in the first diffusion layer 11a inside the frame shape can be reduced.
  • the extension region 110 and the pocket implantation region 111 can be formed by the same ion implantation, and the capability of the transistor can be maintained without increasing the cost. Become.
  • FIG. 11 schematically shows an example of the configuration of the pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the third embodiment of the present invention, between (a) AA ′ and (b) B in FIG.
  • FIG. 6 is a cross-sectional view corresponding to a line between ⁇ B ′ and (c) CC ′.
  • the third embodiment is a modification of the second embodiment, and the interval S1 between the gate electrodes in the X direction inside the frame shape of the gate electrode 12 is set between the gate electrodes in the X direction outside the frame shape of the gate electrode 12.
  • the distance is smaller than the interval S2
  • the width of the first diffusion layer 11a is smaller than the width of the second diffusion layer 11b.
  • the extension region 110 and the pocket implantation region 111 are formed only around the second diffusion layer 11b to form a pMOS transistor having an asymmetric impurity profile, similar to the second embodiment.
  • Other configurations are the same as those in the second embodiment.
  • FIG. 12 is a process cross-sectional view corresponding to the section AA ′ of FIG. 5 schematically showing an example of a method for manufacturing a pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the third embodiment of the present invention. is there.
  • an n-well 102 (for example, a region where phosphorus is diffused) is formed on a semiconductor substrate 101 (for example, a silicon substrate), and then a gate insulating film 105 (for example, a silicon oxide film) is formed on the n-well 102.
  • a gate electrode 12 (for example, titanium nitride) is formed, and then a part of the gate electrode 12 and the gate insulating film 105 is removed by lithography and dry etching techniques. Thereafter, the n well 102, the gate electrode 12, and the gate insulating film are removed.
  • An insulating film for example, a silicon nitride film for the sidewall spacer 107 is formed on the entire surface of the substrate including 105, and then the insulating film is etched back to thereby form the frame shape of the gate electrode 12 and the gate insulating film 105.
  • Side wall spacers 107 on the respective side wall surfaces of the inner periphery and the outer periphery of the frame shape. Forming (step C1).
  • a resist 125 is formed to cover a region where the first diffusion layer (11a in FIG. 12) is to be formed.
  • the exposed n-well 102 is doped with impurities (for example, with a tilt angle of 0 deg.
  • the extension region 110 is formed only in the region where the second diffusion layer (11b in FIG. 12) is to be formed (step C2; see FIG. 12A).
  • an impurity for example, phosphorus
  • a second diffusion layer 11b in FIG. 12
  • the pocket injection region 111 is formed only in the region to be changed (step C3; see FIG. 12B).
  • step C4 see FIG. 12C.
  • step C5 an interlayer insulating film, a contact plug, and a wiring are formed using a conventional method.
  • a pMOS transistor in which the width of the first diffusion layer 11a is smaller than the width of the second diffusion layer 11b and the profiles of the extension region 110 and the pocket injection region 111 are asymmetric in the sub-word line driver as shown in FIG. can do.
  • FIG. 6 is a cross-sectional view corresponding to a line between ⁇ B ′ and (c) CC ′.
  • Embodiment 4 is a modification of Embodiment 3, in which a pocket injection region 111 is formed around the first diffusion layer 11a.
  • the interval S1 between the gate electrodes in the X direction inside the frame shape of the gate electrode 12 is made smaller than the interval S2 between the gate electrodes in the X direction outside the frame shape of the gate electrode 12, and the width of the first diffusion layer 11a Is the same as that of the third embodiment in that it is smaller than the width of the second diffusion layer 11b.
  • the extension region 110 and the pocket implantation region 111 are formed around the second diffusion layer 11b to form a pMOS transistor having an asymmetric impurity profile. Other configurations are the same as those in the third embodiment.
  • FIG. 14 is a process cross-sectional view corresponding to the line AA ′ of FIG. 5 schematically showing an example of a method for manufacturing a pMOS transistor in the sub-word line driver of the peripheral circuit in the semiconductor device according to the fourth embodiment of the present invention. is there.
  • an n-well 102 (for example, a region where phosphorus is diffused) is formed on a semiconductor substrate 101 (for example, a silicon substrate), and then a gate insulating film 105 (for example, a silicon oxide film) is formed on the n-well 102.
  • a gate electrode 12 (for example, titanium nitride) is formed, and then a part of the gate electrode 12 and the gate insulating film 105 is removed by lithography and dry etching techniques. Thereafter, the n well 102, the gate electrode 12, and the gate insulating film are removed.
  • An insulating film for example, a silicon nitride film for the sidewall spacer 107 is formed on the entire surface of the substrate including 105, and then the insulating film is etched back to thereby form the frame shape of the gate electrode 12 and the gate insulating film 105.
  • Side wall spacers 107 on the respective side wall surfaces of the inner periphery and the outer periphery of the frame shape. Forming (step D1).
  • an impurity for example, boron B
  • boron B is implanted into the exposed n-well 102 at a predetermined tilt angle, so that the extension region 110 is formed only in a region where the second diffusion layer (11b in FIG. 14) is to be formed.
  • carbon C is injected into the extension region 110 only at a predetermined tilt angle (step D2; see FIG. 14A).
  • the predetermined tilt angle when forming the extension region 110 is such that the extension region 110 is formed only in the region where the second diffusion layer (11b in FIG. 14) is to be formed, but the first diffusion layer ( In the region where 11a in FIG. 14 is to be formed, the angle at which the extension region 110 is not formed (or the impurity concentration of the extension region 110 related to the first diffusion layer (11a in FIG. 14) is the second diffusion layer (FIG. 14). 11b) may be an angle that is thinner than the impurity concentration of the extension region 110).
  • the predetermined tilt angle when carbon C is implanted is such that carbon C is not implanted into a region where the first diffusion layer (11a in FIG. 14) is to be formed (or a significant dose of the extension region 110). And the angle at which carbon C is implanted into the extension region 110 (or the second diffusion layer (11b in FIG. 14)) for the region that will form the second diffusion layer (11b in FIG. 14). ) May be an angle that is significantly darker than the region that will form. Since the gate interval of the peripheral circuit portion is set wider than the interval S1 between the gate electrodes in the X direction inside the frame shape of the gate electrode 12, the transistor in the peripheral circuit portion is extended to both the source and drain. Carbon C into the region is implanted symmetrically.
  • an impurity for example, phosphorus
  • an impurity for example, phosphorus
  • the pocket implantation region 111 is implanted at a tilt angle of 0 deg because pocket implantation is performed in a region where both the first diffusion layer (11b in FIG. 14) and the second diffusion layer (11b in FIG. 14) are to be formed. This is because the region 111 is formed.
  • an impurity for example, boron B
  • boron B is implanted from the exposed extension region 110 and pocket implantation region 111 into the n-well 102 at a tilt angle of 0 deg, thereby forming the first diffusion layer 11a and the second diffusion layer 11b (see FIG. Step D4; see FIG. 14 (c)).
  • step C5 an interlayer insulating film, a contact plug, and a wiring are formed using a conventional method.
  • a pMOS transistor in which the width of the first diffusion layer 11a is smaller than the width of the second diffusion layer 11b and the profile of the extension region 110 is asymmetric in the sub-word line driver as shown in FIG. 13 can be manufactured.
  • GIDL can be reduced while maintaining the on-current Ion of the pMOS transistor. Further, since the gate length of the sub word driver SWD can be reduced, the chip size can be reduced.
  • the first diffusion layer 11a inside the frame shape of the gate electrode 12 has a low concentration (carbon C) in the extension region 111, and the second diffusion layer 11b outside the frame shape has a high concentration (carbon C) in the extension region.
  • a transistor having an asymmetric profile can be formed in the sub-word driver SWD by self-alignment, and at the same time, a transistor having a symmetrical impurity profile can be formed in the peripheral circuit portion without increasing the number of masks for ion implantation.
  • GIDL generated in the diffusion layers 11a and 11b inside the frame shape is reduced.
  • the short channel effect can be suppressed by forming the pocket injection regions 111 in the diffusion layers 11a and 11b on both the frame-shaped inner side and the frame-shaped outer side of the gate electrode 12.
  • a transistor with a shorter gate length can be obtained, and the chip area can be reduced. That is, by reducing the area occupied by the sub word driver SWD in the chip, the chip area of the DRAM can be reduced and the performance of the transistor can be improved.
  • the extension region 111 and the pocket implantation region 110 can be formed by the same ion implantation, and the capability of the transistor can be maintained without increasing the cost. Become.
  • the cost is not increased.
  • both ends of the outer periphery of the element isolation region formed on the semiconductor substrate and the active region sandwiched between the element isolation regions extend on the element isolation region.
  • an active region of the unit transistors adjacent to each other in the first direction the inner region having a plurality of unit transistors, the inner periphery of the unit transistors having a gate electrode formed in a frame shape, the inner region being disposed so as to close the active region Are electrically isolated by the element isolation region, and the active regions of the unit transistors adjacent to each other in the second direction intersecting the first direction are connected.
  • the gate electrodes are arranged on the element isolation region so that the gate electrodes adjacent to each other in the first direction are in contact with each other and adjacent to the second direction.
  • the gate electrode is arranged at a predetermined interval from the matching gate electrode.
  • an interval between the gate electrodes in the second direction on the inner side of the frame shape of the gate electrode is the gate in the second direction on the outer side of the frame shape of the gate electrode. It is the same as the distance between the electrodes.
  • an interval between the gate electrodes in the second direction on the inner side of the frame shape of the gate electrode is the gate in the second direction on the outer side of the frame shape of the gate electrode. Narrower than the distance between the electrodes.
  • the semiconductor device includes sidewall spacers formed on respective sidewall surfaces of the frame-shaped inner periphery and the frame-shaped outer periphery of the gate electrode.
  • the first conductivity type well formed on the semiconductor substrate is opposite to the first conductivity type formed on the well in the inner region of the frame shape of the gate electrode.
  • the semiconductor device is disposed in contact with the second diffusion layer in a region between the channel of the unit transistor and the second diffusion layer, and has an impurity concentration lower than that of the second diffusion layer.
  • the second diffusion layer and the second extension region at a position deeper than the second extension region in the second extension region of the second conductivity type and a region between the channel of the unit transistor and the second diffusion layer.
  • a second pocket implantation region of the first conductivity type having an impurity concentration higher than that of the well.
  • an impurity concentration is lower than that of the first diffusion layer while being in contact with the first diffusion layer in a region between the channel of the unit transistor and the first diffusion layer.
  • the first diffusion region and the first extension region at a position deeper than the first extension region in the first extension region of the second conductivity type and the region between the channel of the unit transistor and the first diffusion layer.
  • a first pocket implantation region of the first conductivity type having an impurity concentration higher than that of the well.
  • the first transistor having an impurity concentration higher than that of the well is disposed in contact with the first diffusion layer in a region between the channel of the unit transistor and the first diffusion layer.
  • a first pocket implantation region of a conductive type is provided.
  • the semiconductor device of the present invention includes a plurality of word drivers including a plurality of the unit transistors, and a plurality of word lines electrically connected to the word drivers.
  • the first diffusion layer is electrically connected to a corresponding word line
  • the second diffusion layer is electrically connected to a corresponding output signal line
  • the gate electrode is It is electrically connected to the corresponding address signal line.
  • the word line extends in the first direction and is arranged side by side in the second direction, and the word driver includes the first direction and the second direction. Arranged side by side.
  • the word drivers arranged in the first direction are electrically connected to the common address signal line.
  • the word drivers arranged in the second direction are electrically connected to the common output signal line.

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Abstract

　半導体基板（101）上に形成された素子分離領域（103）と，前記素子分離領域に挟まれた活性領域（11）上に，その外周の両端が前記素子分離領域上に延在し，内周が前記活性領域を閉じるように配置されるとともに，フレーム形に形成されたゲート電極（12）と，を有する複数の単位トランジスタを備え，第１の方向（X）に隣り合う前記単位トランジスタの前記活性領域は，前記素子分離領域によって電気的に分離され，前記第１の方向と交差する第２の方向（Y）に隣り合う前記単位トランジスタの前記活性領域は，繋がっている半導体装置を提供する。

Description

半導体装置
［関連出願についての記載］
　本発明は、日本国特許出願：特願２０１３－０２７７９３号（２０１３年０２月１５日出願）の優先権主張に基づくものであり、同出願の全記載内容は引用をもって本書に組み込み記載されているものとする。
　本発明は、半導体装置に関する。
　ＤＲＡＭ（Dynamic Random Access Memory）のスタンバイ電流（待機電流）の低減は、モバイル端末向けをはじめとする電池駆動を前提としたアプリケーションでは、特に重要である。ＤＲＡＭのスタンバイ電流のうち、特に、Ｉｃｃ２ｐｓは、トランジスタがオフしている状態でのリーク電流と相関があり、サブスレッショルド電流（ゲートに電圧をかけてチャネルがオンになる前の状態で流れる電流）、ＧＩＤＬ（Gate-Induced-Drain-Leakage current；ゲート誘導ドレインリーク電流）、接合リーク電流によって決まる。特に、メモリセルのワード線（サブワード線ＳＷＬ）を駆動する回路（サブワードドライバＳＷＤ）では、印加される電圧Ｖｐｐが高い（約２．５～３Ｖ程度）ため、ＧＩＤＬに起因したリーク成分が多くなる。したがって、Ｉｃｃ２ｐｓを低減するためには、サブワードドライバＳＷＤのＧＩＤＬを減らすことが重要である。特に、サブワード線ＳＷＬが非選択の状態では、サブワードドライバＳＷＤにおけるｐＭＯＳトランジスタのオフ電流を低減する必要がある。したがって、ｐＭＯＳトランジスタのＧＩＤＬの抑制がＩｃｃ２ｐｓの低減に直結する。
　従来のサブワードドライバＳＷＤにおけるｐＭＯＳトランジスタのレイアウトでは、Ｕ字型（コの字型）のゲート電極５２ａ、５２ｂと、当該ゲート電極５２ａ、５２ｂのＵ字の内側に配された第１拡散層５１ａ、５１ｂと、当該ゲート電極５２ａ、５２ｂのＵ字の外側に配された第２拡散層５１ｃと、当該第１拡散層５１ａ、５１ｂ上に形成されたビット線用のコンタクトプラグ５３ａ、５３ｂと、当該第２拡散層５１ｃ上に形成されたキャパシタ用のコンタクトプラグ５３ｃと、を有するものがある（図１５、図１６参照；例えば、特許文献１の図４（ｂ）、図２０参照）。スタンバイ電流Ｉｃｃ２ｐｓの状態では、ソースとなる第２拡散層５１ｃにＧＮＤ、ドレインとなる第１拡散層５１ａ、５１ｂにＶｋｋ、ゲート電極５２ａ、５２ｂ及び半導体基板１０１にＶｐｐが印加される。したがって、ゲートソース間電圧Ｖｇｓ＝｜Ｖｐｐ｜、ゲートドレイン間電圧Ｖｄ＝｜Ｖｐｐ｜＋｜Ｖｋｋ｜が印加されており、スタンバイ電流Ｉｃｃ２ｐｓの状態ではＧＩＤＬが発生しやすい状態になっている。
　ｐＭＯＳトランジスタのレイアウトにおいては、ＧＩＤＬを減らすために、第１拡散層５１ａ、５１ｂ及び第２拡散層５１ｃとチャネルとの間に、第１拡散層５１ａ、５１ｂ及び第２拡散層５１ｃと同一導電型で第１拡散層５１ａ、５１ｂ及び第２拡散層５１ｃよりも不純物濃度が低いエクステンション領域１１０を設けるとともに、当該エクステンション領域１１０のさらに深いところに第１拡散層５１ａ、５１ｂ及び第２拡散層５１ｃとは反対導電型でウェルよりも不純物濃度が高いポケット注入領域１１１を設けたハロー（Ｈａｌｏ）構造を採用して、ゲート電極５２ａ、５２ｂの端部での電界を緩和することにより、ＧＩＤＬを減らす試みがなされている。通常、エクステンション領域１１０はティルト角（半導体基板１０１の主面の法線とイオンビームとが交差する角度）０ｄｅｇでイオン注入し、ポケット注入領域１１１は所望のティルト角でイオン注入することが多い。
特開平８－２３６７１８号公報
　上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。
　以下の分析は、本願発明者により与えられる。
　しかしながら、従来の方法でイオン注入を行うと、エクステンション領域１１０のイオン濃度が薄くなるため、寄生抵抗が増加し、オン電流Ｉｏｎが減少する。
　また、従来の方法でイオン注入を行うと、ｐＭＯＳトランジスタのエクステンション領域１１０や第１拡散層５１ａ、５１ｂ及び第２拡散層５１ｃのイオン注入に利用されるホウ素Ｂの拡散係数が大きく、接合が深くなりやすいため、短チャネル効果が大きくなり、閾値電圧Ｖｔが低下しやすい傾向があり、短いゲート長のトランジスタを形成することが困難である。
　このようなホウ素Ｂの拡散を抑制するため、エクステンション領域１１０及びポケット注入領域１１１の代わりにエクステンション領域１１０のイオン濃度より薄いＬＤＤ（Lightly Doped Drain）領域とし、ＬＤＤ領域に炭素Ｃを注入することがあるが、この方法では半導体基板（シリコン基板）に生じる結晶欠陥や電界強度に起因してＧＩＤＬがかえって増えるため、サブワードドライバＳＷＤのｐＭＯＳトランジスタで使用することは困難である。
　以上のことから、従来の方法では、サブワードドライバＳＷＤのｐＭＯＳトランジスタのゲート長は必然的に太くせざるを得ず、チップサイズ縮小の障害となる。
　本発明の一視点においては、半導体装置において、半導体基板上に形成された素子分離領域と、前記素子分離領域に挟まれた活性領域上に、その外周の両端が前記素子分離領域上に延在し、内周が前記活性領域を閉じるように配置されるとともに、フレーム形に形成されたゲート電極と、を有する複数の単位トランジスタを備え、第１の方向に隣り合う前記単位トランジスタの前記活性領域は、前記素子分離領域によって電気的に分離され、前記第１の方向と交差する第２の方向に隣り合う前記単位トランジスタの前記活性領域は、繋がっている。
　本発明によれば、単位トランジスタにおいて、オン電流Ｉｏｎを維持しつつ、ＧＩＤＬを低減させることができる。また、ゲート電極のゲート長を短くすることが可能となるため、チップサイズの縮小が可能となる。
本発明の実施形態１に係る半導体装置におけるメモリセルアレイ及び周辺回路の一部の配置の一例を模式的に示した図である。 本発明の実施形態１に係る半導体装置におけるメモリセルアレイのビット線及びワード線の配置の一例を模式的に示した図である。 本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの回路構成の一例を模式的に示した図である。 本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタのレイアウトの一例を模式的に示した図である。 本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタと配線との結線の一例を示した図４に対応する図である。 本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおける配線のレイアウトの一例を模式的に示した図５に対応する図である。 本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの構成の一例を模式的に示した図５の（ａ）Ａ－Ａ´間、（ｂ）Ｂ－Ｂ´間、（ｃ）Ｃ－Ｃ´間の断面図である。 本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法の一例を模式的に示した図５のＡ－Ａ´間に相当する工程断面図である。 本発明の実施形態２に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの構成の一例を模式的に示した図５の（ａ）Ａ－Ａ´間、（ｂ）Ｂ－Ｂ´間、（ｃ）Ｃ－Ｃ´間に相当する断面図である。 本発明の実施形態２に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法の一例を模式的に示した図５のＡ－Ａ´間に相当する工程断面図である。 本発明の実施形態３に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの構成の一例を模式的に示した図５の（ａ）Ａ－Ａ´間、（ｂ）Ｂ－Ｂ´間、（ｃ）Ｃ－Ｃ´間に相当する断面図である。 本発明の実施形態３に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法の一例を模式的に示した図５のＡ－Ａ´間に相当する工程断面図である。 本発明の実施形態４に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの構成の一例を模式的に示した図５の（ａ）Ａ－Ａ´間、（ｂ）Ｂ－Ｂ´間、（ｃ）Ｃ－Ｃ´間に相当する断面図である。 本発明の実施形態４に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法の一例を模式的に示した図５のＡ－Ａ´間に相当する工程断面図である。 従来例に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタと配線との結線の一例を示した図である。 従来例に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの構成の一例を模式的に示した図１５の（ａ）Ａ－Ａ´間、（ｂ）Ｂ－Ｂ´間、（ｃ）Ｃ－Ｃ´間の断面図である。
［実施形態１］
　本発明の実施形態１に係る半導体装置について図面を用いて説明する。図１は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイ及び周辺回路の一部の配置の一例を模式的に示した図である。図２は、本発明の実施形態１に係る半導体装置におけるメモリセルアレイのビット線及びワード線の配置の一例を模式的に示した図である。
　実施形態１に係る半導体装置は、半導体素子によって構成された回路において情報を記憶することが可能な半導体記憶装置（半導体メモリ）である。半導体装置は、メモリセルアレイＭＣＡを有し、メモリセルアレイＭＣＡの周辺回路として、ロウデコーダＸｄｅｃ、メインワードドライバＭＷＤ、サブワードドライバＳＷＤ、カラムデコーダＹｄｅｃ、及び、センスアンプアレイＳＡＡを有する（図１参照）。
　メモリセルアレイＭＣＡは、メモリセルＭＣが複数行及び複数列のマトリクス状に配置されたアレイである（図１、図２参照）。メモリセルアレイＭＣＡ自身も、複数行及び複数列のマトリクス状に配置されている。メモリセルアレイＭＣＡは、メモリセルＭＣと、サブワード線ＳＷＬと、ビット線ＢＬと、を有する。
　メモリセルＭＣは、１ビットの情報を蓄積するのに必要な回路を構成するセルである（図２参照）。メモリセルＭＣは、サブワード線ＳＷＬ及びビット線ＢＬの各交点（交点近傍でも可）に設けられている。メモリセルＭＣには、例えば、共通ソース線（図示せず）とビット線ＢＬとの間にて選択トランジスタ（図示せず）と記憶素子（図示せず、キャパシタ、抵抗変化素子）とが直列に電気的に接続され、選択トランジスタのゲート電極がサブワード線ＳＷＬに電気的に接続されたものを用いることができる。メモリセルＭＣは、対応するサブワード線ＳＷＬ及びビット線ＢＬと電気的に接続されている。なお。共通ソース線は、各メモリセルＭＣに共通の基準電位を供給する。
　サブワード線ＳＷＬは、Ｘ方向に延在しかつＹ方向に並んで設けられている（図２参照）。各サブワード線ＳＷＬは、メモリセルアレイＭＣＡのＸ方向の両側に配されたサブワードドライバＳＷＤの一方における対応するサブワード線ドライバＳＷＬＤに電気的に接続される。
　ビット線ＢＬは、Ｙ方向に延在しかつＸ方向に並んで設けられている（図２参照）。各ビット線ＢＬは、メモリセルアレイＭＣＡのＹ方向の両側に配されたセンスアンプアレイＳＡＡの一方における対応するセンスアンプＳＡに電気的に接続される。
　ロウデコーダＸｄｅｃは、アレイコントロール回路（図示せず）及びロウアドレスバッファ（図示せず）からの信号（符号化されたロウアドレス）をデコードする回路である（図１参照）。ロウデコーダＸｄｅｃは、デコードされた信号（ロウアドレス）をメインワードドライバＭＷＤに向けて出力する。
　メインワードドライバＭＷＤは、ロウデコーダＸｄｅｃからの信号（ロウアドレス）に属するサブワードドライバＳＷＤを選択するための回路である（図１参照）。メインワードドライバＭＷＤは、ロウデコーダＸｄｅｃからの信号（ロウアドレス）に基づいて、対応するサブワードドライバＳＷＤを選択し、選択されたサブワードドライバＳＷＤに向けて信号（ロウアドレス）を出力する。
　サブワードドライバＳＷＤは、メモリセルアレイＭＣＡにおける所定の行（ロウ）に属するメモリセルを選択するための回路である（図１、図２参照）。サブワードドライバＳＷＤは、メモリセルアレイＭＣＡのＸ方向の両側に配されている。サブワードドライバＳＷＤは、複数のサブワード線ドライバＳＷＬＤを有する。サブワード線ドライバＳＷＬＤは、対応するサブワード線ＳＷＬと電気的に接続されている。サブワードドライバＳＷＤは、メインワードドライバＭＷＤからのロウアドレスに基づいて、当該ロウアドレスに対応するサブワード線ドライバＳＷＬＤを活性化して、対応するサブワード線ＳＷＬを介してメモリセルアレイＭＣＡにおけるロウ（行）アドレスを選択する。サブワードドライバＳＷＤ及びサブワード線ドライバＳＷＬＤの構成の詳細については、後述する。
　カラムデコーダＹｄｅｃは、アレイコントロール回路（図示せず）及びカラムアドレスバッファ（図示せず）からの信号（符号化されたカラムアドレス）をデコードする回路である（図１参照）。カラムデコーダＹｄｅｃは、カラムアドレスに基づいて、対応するビット線ＢＬを活性化して、ビット線ＢＬを介してメモリセルアレイＭＣＡにおけるカラム（列）アドレスを選択する。
　センスアンプアレイＳＡＡは、複数のセンスアンプＳＡが配置されたアレイである（図１、図２参照）。センスアンプアレイＳＡＡは、メモリセルアレイＭＣＡのＹ方向の両側に配されている。センスアンプＳＡは、メモリセルアレイＭＣＡから、選択されたビット線ＢＬを介して読み出されたデータの電位を増幅する回路である。センスアンプＳＡは、電位増幅されたデータを判定回路（図示せず）に向けて出力する。
　次に、本発明の実施形態１に係る半導体装置におけるサブワードドライバＳＷＤ及びサブワード線ドライバＳＷＬＤの構成について、図面を用いて説明する。図３は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバの回路構成の一例を模式的に示した図である。
　サブワードドライバＳＷＤにおいては、複数のサブワード線ドライバＳＷＬＤ０～７が複数行及び複数列のマトリクス状に配置されている。
　サブワード線ドライバＳＷＬＤ０においては、出力信号線ＡＡＦＸＴ０と基準電位線Ｖｋｋ（０～－０．５Ｖ）との間にてｐＭＯＳトランジスタＱ００とｎＭＯＳトランジスタＱ１０とが直列に電気的に接続されるとともに、ｐＭＯＳトランジスタＱ００と基準電位線Ｖｋｋとの間にｎＭＯＳトランジスタＱ１０とｎＭＯＳトランジスタＱ２０とが並列に電気的に接続されている。ｐＭＯＳトランジスタＱ００及びｎＭＯＳトランジスタＱ１０の各ゲート電極には、メインワードドライバＭＷＤからのアドレスＭＷＬＢ０（ロウアドレス）信号線と電気的に接続されている。ｎＭＯＳトランジスタＱ２０のゲート電極には、相補出力信号線ＡＲＦＸＢ０と電気的に接続されている。ｐＭＯＳトランジスタＱ００のソース端子、及び、ｎＭＯＳトランジスタＱ１０のドレイン端子、並びに、ｎＭＯＳトランジスタＱ２０のドレイン端子には、サブワード線ＳＷＬ０が電気的に接続されている。その他のサブワード線ドライバＳＷＬＤ１～７についても同様である。
　なお、アドレスＭＷＬＢ０信号線は、サブワード線ドライバＳＷＬＤ０～３で共通に電気的に接続されている。アドレスＭＷＬＢ１信号線も、同様に、サブワード線ドライバＳＷＬＤ４～７で共通に電気的に接続されている。また、出力信号線ＡＡＦＸＴ０及び相補出力信号線ＡＲＦＸＢ０は、サブワード線ドライバＳＷＬＤ０及びサブワード線ドライバＳＷＬＤ４で共通に電気的に接続されている。出力信号線ＡＡＦＸＴ１及び相補出力信号線ＡＲＦＸＢ１も、同様に、サブワード線ドライバＳＷＬＤ１及びサブワード線ドライバＳＷＬＤ５で共通に電気的に接続されている。出力信号線ＡＡＦＸＴ２及び相補出力信号線ＡＲＦＸＢ２も、同様に、サブワード線ドライバＳＷＬＤ２及びサブワード線ドライバＳＷＬＤ６で共通に電気的に接続されている。出力信号線ＡＡＦＸＴ３及び相補出力信号線ＡＲＦＸＢ３も、同様に、サブワード線ドライバＳＷＬＤ３及びサブワード線ドライバＳＷＬＤ７で共通に電気的に接続されている。なお、サブワード線ドライバＳＷＬＤ０～７のｐＭＯＳトランジスタＱ００～０７の構成については、後述する。
　次に、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの構成について、図面を用いて説明する。図４は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタのレイアウトの一例を模式的に示した図である。図５は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタと配線との結線の一例を示した図４に対応する図である。図６は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおける配線のレイアウトの一例を模式的に示した図５に対応する図である。図７は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの構成の一例を模式的に示した図５の（ａ）Ａ－Ａ´間、（ｂ）Ｂ－Ｂ´間、（ｃ）Ｃ－Ｃ´間の断面図である。
　図３のサブワード線ドライバＳＷＬＤ０～７のｐＭＯＳトランジスタＱ００～０７は、図７のように、半導体基板１０１上に形成されたｎウェル１０２上に形成される。ｎウェル１０２の所定の位置には、ライン状に形成された溝に絶縁体（例えば、シリコン酸化膜）が埋め込まれた素子分離領域１０３が形成されている。素子分離領域１０３は、図４に示す活性領域１１間の領域に配される。素子分離領域１０３を含むｎウェル１０２上の所定の位置には、ゲート絶縁膜１０５（例えば、シリコン酸化膜）を介してゲート電極１２（例えば、窒化チタン）が形成されている。
　ゲート電極１２は、図４に示すように、単位トランジスタ１０の領域において、素子分離領域１０３に挟まれた活性領域上に、その外周の両端が素子分離領域１０３上に延在し、内周が活性領域を閉じるように配置されるとともに、フレーム形（額縁形状）に形成されており、Ｙ方向に隣り合うゲート電極１２とはＸ方向にずれて接続されており、Ｙ方向に隣り合うゲート電極１２とは離間している。ゲート電極１２は、フレーム形の内側の第２拡散層１１ｂに対するＸ方向の両側の部分が第１チャネル部１２ａ及び第２チャネル部１２ｂとなり、フレーム形の内側の第２拡散層１１ｂに対するＹ方向の両側の部分が第１接続部１２ｃ及び第２接続部１２ｄとなる。つまり、第１接続部１２ｃ及び第２接続部１２ｄは、第１チャネル部１２ａ及び第２チャネル部１２ｂのＹ方向の両端を接続する。ゲート電極１２のフレーム形の内側のＸ方向のゲート電極間の間隔Ｓ１は、ゲート電極１２のフレーム形の外側のＸ方向のゲート電極間の間隔Ｓ２と同じになっている（図７参照）。ゲート電極１２は、対応するアドレス信号ＭＷＬＢｎが入力される配線と電気的に接続されている（図５、図６参照）。なお、単位トランジスタ１０のＸ方向の幅Ｌは、サブワード線ＳＷＬの８本分の幅となっている（図４参照）。
　ゲート電極１２のフレーム形状の内周及びフレーム形状の外周のそれぞれの側壁面上には、絶縁体（例えば、シリコン窒化膜）よりなるサイドウォールスペーサ１０７が形成されている（図４、図７参照）。ｎウェル１０２上のゲート電極１２のフレーム形の内側の領域には、第１拡散層１１ａ（ｐ型拡散層；例えば、ホウ素Ｂが拡散した層）が形成されている。ｎウェル１０２上のゲート電極１２のフレーム形の外側の領域には、第２拡散層１１ｂ（ｐ型拡散層；例えば、ホウ素Ｂが拡散した層）が形成されている（図４、図７参照）。第１拡散層１１ａの中心と第２拡散層１１ｂの中心とのＸ方向の間隔は、単位トランジスタ１０のＸ方向の幅Ｌの２分の１（Ｌ／２）となっている（図４参照）。
　第１拡散層１１ａ及び第２拡散層１１ｂに隣接する第１拡散層１１ａ及び第２拡散層１１ｂの周囲近傍（少なくとも第１拡散層１１ａ及び第２拡散層１１ｂとチャネルとの間の部分を含む）のｎウェル１０２上には、エクステンション領域１１０を有する。エクステンション領域１１０より深い位置のｎウェル１０２上にはポケット注入領域１１１を有する。エクステンション領域１１０は、第１拡散層１１ａ及び第２拡散層１１ｂと同一導電型で第１拡散層１１ａ及び第２拡散層１１ｂよりも低濃度の不純物（例えば、ホウ素Ｂ）が拡散した領域である。ポケット注入領域１１１は、第１拡散層１１ａ及び第２拡散層１１ｂとは反対導電型でｎウェル１０２よりも高濃度の不純物（例えば、リン）が注入・拡散した領域である。エクステンション領域１１０及びポケット注入領域１１１は、サイドウォールスペーサ１０７の下乃至その近傍に配される。
　ゲート電極１２、サイドウォールスペーサ１０７、第１拡散層１１ａ、及び第２拡散層１１ｂを含む基板全面上に層間絶縁膜１１５（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１１５には第１拡散層１１ａに通ずる穴が形成されており、当該穴にはコンタクトプラグ１３ａ（例えば、ＤＯＰＯＳ、ドープドポリシリコン）が埋め込まれている。また、層間絶縁膜１１５には第２拡散層１１ｂに通ずる穴が形成されており、当該穴にはコンタクトプラグ１３ｂ（例えば、ＤＯＰＯＳ、ドープドポリシリコン）が埋め込まれている。
　コンタクトプラグ１３ａ、１３ｂを含む層間絶縁膜１１５上の所定の位置には、配線１１７（例えば、窒化タングステン／タングステンの積層膜）が形成されている。配線１１７のうちサブワード線ＳＷＬ０～７と電気的に接続される配線は、対応するコンタクトプラグ１３ａと接続される（図５、図６参照）。配線１１７のうち出力信号ＡＡＦＸＴｎと接続される配線は、対応するコンタクトプラグ１３ｂと接続される（図５、図６参照）。
　配線１１７を含む層間絶縁膜１１５上には、層間絶縁膜１２０（例えば、シリコン酸化膜）が形成されている。層間絶縁膜１２０には出力信号ＡＡＦＸＴｎと接続される配線１１７に通ずる穴が形成されており、当該穴にはコンタクトプラグ１２１（例えば、ＤＯＰＯＳ、ドープドポリシリコン）が埋め込まれている。
　コンタクトプラグ１２１を含む層間絶縁膜１２０上には、出力信号ＡＡＦＸＴｎと接続される配線１２２が形成されている。配線１２２は、コンタクトプラグ１２１、配線１１７、及び、コンタクトプラグ１３ｂを介して第２拡散層１１ｂと電気的に接続される。
　次に、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法について、図面を用いて説明する。図８は、本発明の実施形態１に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法の一例を模式的に示した図５のＡ－Ａ´間に相当する工程断面図である。
　まず、半導体基板１０１（例えば、シリコン基板）上にｎウェル１０２（例えば、リンが拡散した領域）を形成し、その後、ｎウェル１０２上にゲート絶縁膜１０５（例えば、シリコン酸化膜）を介してゲート電極１２（例えば、窒化チタン）を形成し、その後、リソグラフィ及びドライエッチング技術により、ゲート電極１２及びゲート絶縁膜１０５の一部を除去する（ステップＡ１）。
　次に、露出するｎウェル１０２にティルト角０ｄｅｇで不純物（例えば、ホウ素Ｂ）を注入することにより、エクステンション領域１１０を形成する（ステップＡ２；図８（ａ）参照）。
　次に、エクステンション領域１１０より深い位置のｎウェル１０２に所望のティルト角で不純物（例えば、リン）を注入することにより、ポケット注入領域１１１を形成する（ステップＡ３；図８（ｂ）参照）。
　次に、エクステンション領域１１０及びゲート電極１２並びにゲート絶縁膜１０５を含む基板全面に、サイドウォールスペーサ１０７用の絶縁膜（例えば、シリコン窒化膜）を成膜し、その後、当該絶縁膜をエッチバックすることにより、ゲート電極１２及びゲート絶縁膜１０５のフレーム形状の内周及びフレーム形状の外周のそれぞれの側壁面上にサイドウォールスペーサ１０７を形成し、その後、露出するエクステンション領域１１０からｎウェル１０２にティルト角０ｄｅｇで不純物（例えば、ホウ素Ｂ）を注入することにより、第１拡散層１１ａ及び第２拡散層１１ｂを形成する（ステップＡ４；図８（ｃ）参照）。
　その後、従来の方法を用いて層間絶縁膜、コンタクトプラグ、配線を形成する（ステップＡ５）。これにより、図７のようなサブワード線ドライバにおけるｐＭＯＳトランジスタを製造することができる。
　実施形態１によれば、ｐＭＯＳトランジスタＱ００～０７のオン電流Ｉｏｎを維持しつつ、ＧＩＤＬを低減することができる。また、サブワードドライバＳＷＤのゲート長がスケーリング（縮小）可能となるため、チップサイズの縮小が可能となる。
　また、実施形態１によれば、ゲート電極１２のフレーム形の内側及びフレーム形の外側の双方の第１拡散層１１ａ及び第２拡散層１１ｂにポケット注入領域１１１を形成することで、短チャネル効果を抑制することが可能となり、より短いゲート長のｐＭＯＳトランジスタにすることが可能となり、チップ面積を縮小することが可能となる。つまり、チップにおけるサブワードドライバＳＷＤの占有面積を小さくすることで、ＤＲＡＭのチップ面積を縮小したり、ｐＭＯＳトランジスタの性能を向上させることができる。
　また、実施形態１によれば、周辺回路部では、同じイオン注入でエクステンション領域１１０及びポケット注入領域１１１を形成することが可能であり、コストを増やすことなくｐＭＯＳトランジスタの能力を維持することが可能となる。
　さらに、実施形態１によれば、イオン注入用のマスクの枚数を増やすことがないので、コスト高にはならない。
［実施形態２］
　本発明の実施形態２に係る半導体装置について図面を用いて説明する。図９は、本発明の実施形態２に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの構成の一例を模式的に示した図５の（ａ）Ａ－Ａ´間、（ｂ）Ｂ－Ｂ´間、（ｃ）Ｃ－Ｃ´間に相当する断面図である。
　実施形態２は、実施形態１の変形例であり、サブワード線ドライバＳＷＤにおけるｐＭＯＳトランジスタの第１拡散層１１ａの周囲にエクステンション領域１１０及びポケット注入領域１１１を形成せず、第２拡散層１１ｂの周囲にのみエクステンション領域１１０及びポケット注入領域１１１を形成し、不純物プロファイルが非対称なｐＭＯＳトランジスタとしたものである。その他の構成は、実施形態１と同様である。
　次に、本発明の実施形態２に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法について、図面を用いて説明する。図１０は、本発明の実施形態２に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法の一例を模式的に示した図５のＡ－Ａ´間に相当する工程断面図である。
　まず、半導体基板１０１（例えば、シリコン基板）上にｎウェル１０２（例えば、リンが拡散した領域）を形成し、その後、ｎウェル１０２上にゲート絶縁膜１０５（例えば、シリコン酸化膜）を介してゲート電極１２（例えば、窒化チタン）を形成し、その後、リソグラフィ及びドライエッチング技術により、ゲート電極１２及びゲート絶縁膜１０５の一部を除去する（ステップＢ１）。
　次に、第１拡散層（図１０の１１ａ）を形成することになる領域を覆うレジスト１２５を形成し、その後、レジスト１２５をマスクとして、露出するｎウェル１０２にティルト角０ｄｅｇで不純物（例えば、ホウ素Ｂ）を注入することにより、第２拡散層（図１０の１１ｂ）を形成することになる領域にのみエクステンション領域１１０を形成する（ステップＢ２；図１０（ａ）参照）。
　次に、レジスト１２５をマスクとして、エクステンション領域１１０より深い位置のｎウェル１０２に所望のティルト角で不純物（例えば、リン）を注入することにより、第２拡散層（図１０の１１ｂ）を形成することになる領域にのみポケット注入領域１１１を形成する（ステップＢ３；図１０（ｂ）参照）。
　次に、レジスト（図１０（ｂ）の１２５）を除去し、その後、エクステンション領域１１０及びゲート電極１２並びにゲート絶縁膜１０５を含む基板全面に、サイドウォールスペーサ１０７用の絶縁膜（例えば、シリコン窒化膜）を成膜し、その後、当該絶縁膜をエッチバックすることにより、ゲート電極１２及びゲート絶縁膜１０５のフレーム形状の内周及びフレーム形状の外周のそれぞれの側壁面上にサイドウォールスペーサ１０７を形成し、その後、露出するｎウェル１０２及びエクステンション領域１１０からｎウェル１０２にティルト角０ｄｅｇで不純物（例えば、ホウ素Ｂ）を注入することにより、第１拡散層１１ａ及び第２拡散層１１ｂを形成する（ステップＢ４；図１０（ｃ）参照）。
　その後、従来の方法を用いて層間絶縁膜、コンタクトプラグ、配線を形成する（ステップＢ５）。これにより、図９のようなサブワード線ドライバにおいてエクステンション領域１１０及びポケット注入領域１１１のプロファイルが非対称なｐＭＯＳトランジスタを製造することができる。
　実施形態２によれば、ゲート電極１２のフレーム形の内側の第１拡散層１１ａではエクステンション領域１１０及びポケット注入領域１１１がなく、フレーム形の外側の第２拡散層１１ｂではエクステンション領域１１０及びポケット注入領域１１１を有する、不純物プロファイルが非対称なｐＭＯＳトランジスタを、レジスト１２５を用いてサブワードドライバＳＷＤに形成すると同時に、周辺回路部では不純物プロファイルが対称なトランジスタを形成することが可能となる。その結果、サブワードドライバＳＷＤでは、フレーム形の内側の第１拡散層１１ａで生じるＧＩＤＬを減少させることができる。また、実施形態２によれば、周辺回路部では、同じイオン注入でエクステンション領域１１０及びポケット注入領域１１１を形成することが可能であり、コストを増やすことなくトランジスタの能力を維持することが可能となる。
［実施形態３］
　本発明の実施形態３に係る半導体装置について図面を用いて説明する。図１１は、本発明の実施形態３に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの構成の一例を模式的に示した図５の（ａ）Ａ－Ａ´間、（ｂ）Ｂ－Ｂ´間、（ｃ）Ｃ－Ｃ´間に相当する断面図である。
　実施形態３は、実施形態２の変形例であり、ゲート電極１２のフレーム形の内側のＸ方向のゲート電極間の間隔Ｓ１を、ゲート電極１２のフレーム形の外側のＸ方向のゲート電極間の間隔Ｓ２よりも小さくし、第１拡散層１１ａの幅を第２拡散層１１ｂの幅より小さくしたものである。また、第２拡散層１１ｂの周囲にのみエクステンション領域１１０及びポケット注入領域１１１を形成し、不純物プロファイルが非対称なｐＭＯＳトランジスタとした点は、実施形態２と同様である。その他の構成も、実施形態２と同様である。
　次に、本発明の実施形態３に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法について、図面を用いて説明する。図１２は、本発明の実施形態３に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法の一例を模式的に示した図５のＡ－Ａ´間に相当する工程断面図である。
　まず、半導体基板１０１（例えば、シリコン基板）上にｎウェル１０２（例えば、リンが拡散した領域）を形成し、その後、ｎウェル１０２上にゲート絶縁膜１０５（例えば、シリコン酸化膜）を介してゲート電極１２（例えば、窒化チタン）を形成し、その後、リソグラフィ及びドライエッチング技術により、ゲート電極１２及びゲート絶縁膜１０５の一部を除去し、その後、ｎウェル１０２及びゲート電極１２並びにゲート絶縁膜１０５を含む基板全面に、サイドウォールスペーサ１０７用の絶縁膜（例えば、シリコン窒化膜）を成膜し、その後、当該絶縁膜をエッチバックすることにより、ゲート電極１２及びゲート絶縁膜１０５のフレーム形状の内周及びフレーム形状の外周のそれぞれの側壁面上にサイドウォールスペーサ１０７を形成する（ステップＣ１）。
　次に、第１拡散層（図１２の１１ａ）を形成することになる領域を覆うレジスト１２５を形成し、その後、レジスト１２５をマスクとして、露出するｎウェル１０２にティルト角０ｄｅｇで不純物（例えば、ホウ素Ｂ）を注入することにより、第２拡散層（図１２の１１ｂ）を形成することになる領域にのみエクステンション領域１１０を形成する（ステップＣ２；図１２（ａ）参照）。
　次に、レジスト１２５をマスクとして、エクステンション領域１１０より深い位置のｎウェル１０２に所望のティルト角で不純物（例えば、リン）を注入することにより、第２拡散層（図１２の１１ｂ）を形成することになる領域にのみポケット注入領域１１１を形成する（ステップＣ３；図１２（ｂ）参照）。
　次に、レジスト（図１２（ｂ）の１２５）を除去し、その後、露出するｎウェル１０２及びエクステンション領域１１０からｎウェル１０２にティルト角０ｄｅｇで不純物（例えば、ホウ素Ｂ）を注入することにより、第１拡散層１１ａ及び第２拡散層１１ｂを形成する（ステップＣ４；図１２（ｃ）参照）。
　その後、従来の方法を用いて層間絶縁膜、コンタクトプラグ、配線を形成する（ステップＣ５）。これにより、図１１のような、第１拡散層１１ａの幅が第２拡散層１１ｂの幅より小さく、かつ、サブワード線ドライバにおいてエクステンション領域１１０及びポケット注入領域１１１のプロファイルが非対称なｐＭＯＳトランジスタを製造することができる。
　実施形態３によれば、実施形態２と同様な効果を奏する。
［実施形態４］
　本発明の実施形態４に係る半導体装置について図面を用いて説明する。図１３は、本発明の実施形態４に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの構成の一例を模式的に示した図５の（ａ）Ａ－Ａ´間、（ｂ）Ｂ－Ｂ´間、（ｃ）Ｃ－Ｃ´間に相当する断面図である。
　実施形態４は、実施形態３の変形例であり、第１拡散層１１ａの周囲にポケット注入領域１１１を形成したものである。ゲート電極１２のフレーム形の内側のＸ方向のゲート電極間の間隔Ｓ１を、ゲート電極１２のフレーム形の外側のＸ方向のゲート電極間の間隔Ｓ２よりも小さくし、第１拡散層１１ａの幅を第２拡散層１１ｂの幅より小さくした点は、実施形態３と同様である。また、第２拡散層１１ｂの周囲にエクステンション領域１１０及びポケット注入領域１１１を形成し、不純物プロファイルが非対称なｐＭＯＳトランジスタとした点も、実施形態３と同様である。その他の構成も、実施形態３と同様である。
　次に、本発明の実施形態４に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法について、図面を用いて説明する。図１４は、本発明の実施形態４に係る半導体装置における周辺回路のサブワード線ドライバにおけるｐＭＯＳトランジスタの製造方法の一例を模式的に示した図５のＡ－Ａ´間に相当する工程断面図である。
　まず、半導体基板１０１（例えば、シリコン基板）上にｎウェル１０２（例えば、リンが拡散した領域）を形成し、その後、ｎウェル１０２上にゲート絶縁膜１０５（例えば、シリコン酸化膜）を介してゲート電極１２（例えば、窒化チタン）を形成し、その後、リソグラフィ及びドライエッチング技術により、ゲート電極１２及びゲート絶縁膜１０５の一部を除去し、その後、ｎウェル１０２及びゲート電極１２並びにゲート絶縁膜１０５を含む基板全面に、サイドウォールスペーサ１０７用の絶縁膜（例えば、シリコン窒化膜）を成膜し、その後、当該絶縁膜をエッチバックすることにより、ゲート電極１２及びゲート絶縁膜１０５のフレーム形状の内周及びフレーム形状の外周のそれぞれの側壁面上にサイドウォールスペーサ１０７を形成する（ステップＤ１）。
　次に、露出するｎウェル１０２に所定のティルト角で不純物（例えば、ホウ素Ｂ）を注入することにより、第２拡散層（図１４の１１ｂ）を形成することになる領域にのみエクステンション領域１１０を形成し、その後、エクステンション領域１１０のみに所定のティルト角で炭素Ｃを注入する（ステップＤ２；図１４（ａ）参照）。
　ここで、エクステンション領域１１０を形成する際の所定のティルト角は、第２拡散層（図１４の１１ｂ）を形成することになる領域にのみエクステンション領域１１０が形成されるが、第１拡散層（図１４の１１ａ）を形成することになる領域にはエクステンション領域１１０が形成されない角度（あるいは、第１拡散層（図１４の１１ａ）に係るエクステンション領域１１０の不純物濃度が第２拡散層（図１４の１１ｂ）に係るエクステンション領域１１０の不純物濃度よりも薄くなる角度でも可）とする。
　炭素Ｃを注入する際の所定のティルト角は、第１拡散層（図１４の１１ａ）を形成することになる領域に対しては炭素Ｃが注入されないが（あるいは、大幅にエクステンション領域１１０のドーズが減少し）、第２拡散層（図１４の１１ｂ）を形成することになる領域に対してはエクステンション領域１１０への炭素Ｃが注入される角度（あるいは、第２拡散層（図１４の１１ｂ）を形成することになる領域よりも大幅に濃くなる角度でも可）とする。なお、周辺回路部のゲート間隔は、ゲート電極１２のフレーム形の内側のＸ方向のゲート電極間の間隔Ｓ１よりも広く設定してあるため、周辺回路部のトランジスタはソース／ドレインの双方にエクステンション領域への炭素Ｃが対称に注入される。
　次に、エクステンション領域１１０より深い位置のｎウェル１０２にティルト角０ｄｅｇで不純物（例えば、リン）を注入することにより、第１拡散層（図１４の１１ｂ）及び第２拡散層（図１４の１１ｂ）の双方を形成することになる領域にポケット注入領域１１１を形成する（ステップＤ３；図１４（ｂ）参照）。
　ここで、ポケット注入領域１１１をティルト角０ｄｅｇで注入するのは、第１拡散層（図１４の１１ｂ）及び第２拡散層（図１４の１１ｂ）の双方を形成することになる領域にポケット注入領域１１１を形成するようにするためである。
　次に、露出するエクステンション領域１１０及びポケット注入領域１１１からｎウェル１０２にティルト角０ｄｅｇで不純物（例えば、ホウ素Ｂ）を注入することにより、第１拡散層１１ａ及び第２拡散層１１ｂを形成する（ステップＤ４；図１４（ｃ）参照）。
　その後、従来の方法を用いて層間絶縁膜、コンタクトプラグ、配線を形成する（ステップＣ５）。これにより、図１３のような、第１拡散層１１ａの幅が第２拡散層１１ｂの幅より小さく、かつ、サブワード線ドライバにおいてエクステンション領域１１０のプロファイルが非対称なｐＭＯＳトランジスタを製造することができる。
　実施形態４によれば、ｐＭＯＳトランジスタのオン電流Ｉｏｎを維持しつつ、ＧＩＤＬを低減することができる。また、サブワードドライバＳＷＤのゲート長が縮小可能となるため、チップサイズの縮小が可能となる。ゲート電極１２のフレーム形の内側の第１拡散層１１ａではエクステンション領域１１１の濃度（炭素Ｃ）が薄く、フレーム形の外側の第２拡散層１１ｂではエクステンション領域の濃度（炭素Ｃ）が濃い、不純物プロファイルが非対称なトランジスタを、サブワードドライバＳＷＤにセルフアラインで形成すると同時に、周辺回路部では不純物プロファイルが対称なトランジスタを、イオン注入用のマスクの枚数を増やすことなく形成することが可能となる。その結果、サブワードドライバＳＷＤでは、フレーム形の内側の拡散層１１ａ、１１ｂで生じるＧＩＤＬが減少する。
　また、実施形態４によれば、ゲート電極１２のフレーム形の内側及びフレーム形の外側の双方の拡散層１１ａ、１１ｂにポケット注入領域１１１を形成することで、短チャネル効果を抑制することが可能となり、より短いゲート長のトランジスタにすることが可能となり、チップ面積を縮小することが可能となる。つまり、チップにおけるサブワードドライバＳＷＤの占有面積を小さくすることで、ＤＲＡＭのチップ面積を縮小したり、トランジスタの性能を向上させることができる。
　また、実施形態４によれば、周辺回路部では、同じイオン注入でエクステンション領域１１１及びポケット注入領域１１０を形成することが可能であり、コストを増やすことなくトランジスタの能力を維持することが可能となる。
　さらに、実施形態４によれば、周辺回路部のエクステンション領域及びポケット注入領域へのイオン注入用のマスクの枚数を増やすことがないので、コスト高にはならない。
　なお、本出願において図面参照符号を付している場合は、それらは、専ら理解を助けるためのものであり、図示の態様に限定することを意図するものではない。
　また、本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態ないし実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲及び図面を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。特に、本書に記載した数値範囲については、当該範囲内に含まれる任意の数値ないし小範囲が、別段の記載のない場合でも具体的に記載されているものと解釈されるべきである。
（付記）
　本発明の一視点においては、半導体装置において、半導体基板上に形成された素子分離領域と、前記素子分離領域に挟まれた活性領域上に、その外周の両端が前記素子分離領域上に延在し、内周が前記活性領域を閉じるように配置されるとともに、フレーム形に形成されたゲート電極と、を有する複数の単位トランジスタを備え、第１の方向に隣り合う前記単位トランジスタの前記活性領域は、前記素子分離領域によって電気的に分離され、前記第１の方向と交差する第２の方向に隣り合う前記単位トランジスタの前記活性領域は、繋がっている。
　本発明の前記半導体装置において、前記ゲート電極は、前記素子分離領域上で前記第１の方向に互いに隣り合うゲート電極同士が接するように少なくとも４つ配置されるとともに、前記第２の方向に隣り合うゲート電極と所定の間隔をおいて配置される。
　本発明の前記半導体装置において、前記ゲート電極のフレーム形状の内側での前記第２の方向の前記ゲート電極間の間隔は、前記ゲート電極のフレーム形状の外側での前記第２の方向の前記ゲート電極間の間隔と同一である。
　本発明の前記半導体装置において、前記ゲート電極のフレーム形状の内側での前記第２の方向の前記ゲート電極間の間隔は、前記ゲート電極のフレーム形状の外側での前記第２の方向の前記ゲート電極間の間隔より狭い。
　本発明の前記半導体装置において、前記ゲート電極のフレーム形状の内周及びフレーム形状の外周のそれぞれの側壁面上に形成されたサイドウォールスペーサを備える。
　本発明の前記半導体装置において、半導体基板上に形成された第１導電型のウェルと、前記ゲート電極のフレーム形状の内側の領域の前記ウェル上に形成された前記第１導電型とは反対の第２導電型の第１拡散層と、前記ゲート電極のフレーム形状の外側の領域の前記ウェル上に形成された前記第２導電型の第２拡散層と、を備える。
　本発明の前記半導体装置において、前記単位トランジスタのチャネルと前記第２拡散層との間の領域にて前記第２拡散層と接して配されるとともに、前記第２拡散層よりも不純物濃度が低い前記第２導電型の第２エクステンション領域と、前記単位トランジスタのチャネルと前記第２拡散層との間の領域の前記第２エクステンション領域より深い位置にて前記第２拡散層及び前記第２エクステンション領域と接して配されるとともに、前記ウェルよりも不純物濃度が高い前記第１導電型の第２ポケット注入領域と、を備える。
　本発明の前記半導体装置において、前記単位トランジスタのチャネルと前記第１拡散層との間の領域にて前記第１拡散層と接して配されるとともに、前記第１拡散層よりも不純物濃度が低い前記第２導電型の第１エクステンション領域と、前記単位トランジスタのチャネルと前記第１拡散層との間の領域の前記第１エクステンション領域より深い位置にて前記第１拡散層及び前記第１エクステンション領域と接して配されるとともに、前記ウェルよりも不純物濃度が高い前記第１導電型の第１ポケット注入領域と、を備える。
　本発明の前記半導体装置において、前記単位トランジスタのチャネルと前記第１拡散層との間の領域にて前記第１拡散層と接して配されるとともに、前記ウェルよりも不純物濃度が高い前記第１導電型の第１ポケット注入領域を備える。
　本発明の前記半導体装置において、複数の前記単位トランジスタを備える複数のワードドライバと、前記ワードドライバに電気的に接続される複数のワード線と、を備える。
　本発明の前記半導体装置において、前記第１拡散層は、対応するワード線と電気的に接続され、前記第２拡散層は、対応する出力信号線と電気的に接続され、前記ゲート電極は、対応するアドレス信号線と電気的に接続される。
　本発明の前記半導体装置において、前記ワード線は、前記第１の方向に延在するとともに前記第２の方向に並んで配置され、前記ワードドライバは、前記第１の方向及び前記第２の方向に並んで配置される。
　本発明の前記半導体装置において、前記第１の方向に並んだ各前記ワードドライバは、共通の前記アドレス信号線に電気的に接続される。
　本発明の前記半導体装置において、前記第２の方向に並んだ各前記ワードドライバは、共通の前記出力信号線に電気的に接続される。
　１０　単位トランジスタ
　１１　活性領域
　１１ａ　第１拡散層
　１１ｂ　第２拡散層
　１２　ゲート電極
　１２ａ　第１チャネル部
　１２ｂ　第２チャネル部
　１２ｃ　第１接続部
　１２ｄ　第２接続部
　１３、１３ａ、１３ｂ　コンタクトプラグ
　５０ａ　第１単位トランジスタ
　５０ｂ　第２単位トランジスタ
　５１　活性領域
　５１ａ、５１ｂ　第１拡散層
　５１ｃ　第２拡散層
　５２ａ、５２ｂ　ゲート電極
　５３ａ、５３ｂ、５３ｃ　コンタクトプラグ
　１０１　半導体基板
　１０２　ｎウェル（第１導電型）
　１０３　素子分離領域
　１０５　ゲート絶縁膜
　１０７　サイドウォールスペーサ
　１１０　エクステンション領域
　１１１　ポケット注入領域（第１導電型）
　１１５　第１層間絶縁膜
　１１７　配線
　１２０　第２層間絶縁膜
　１２１　コンタクトプラグ
　１２２　配線
　１２５　レジスト
　ＭＣＡ　メモリセルアレイ
　ＭＣ　メモリセル
　Ｘｄｅｃ　ロウデコーダ
　ＭＷＤ　メインワードドライバ
　ＳＷＤ　サブワードドライバ
　ＳＷＬＤ、ＳＷＬＤ０～７　サブワード線ドライバ
　ＳＷＬ、ＳＷＬ０～７　サブワード線
　Ｙｄｅｃ　カラムデコーダ
　ＳＡＡ　センスアンプアレイ
　ＳＡ　センスアンプ
　ＢＬ　ビット線
　ＭＷＬＢ０～１　アドレス信号
　ＡＡＦＸＴ０～３　出力信号
　ＡＲＦＸＢ０～３　相補出力信号
　Ｑ００～０７　ｐＭＯＳトランジスタ
　Ｑ１０～１７　ｎＭＯＳトランジスタ
　Ｑ２０～２７　ｎＭＯＳトランジスタ

Claims (14)

  1. 　半導体基板上に形成された素子分離領域と、
    　前記素子分離領域に挟まれた活性領域上に、その外周の両端が前記素子分離領域上に延在し、内周が前記活性領域を閉じるように配置されるとともに、フレーム形に形成されたゲート電極と、
    を有する複数の単位トランジスタを備え、
    　第１の方向に隣り合う前記単位トランジスタの前記活性領域は、前記素子分離領域によって電気的に分離され、
    　前記第１の方向と交差する第２の方向に隣り合う前記単位トランジスタの前記活性領域は、繋がっている半導体装置。
  2. 　前記ゲート電極は、前記素子分離領域上で前記第１の方向に互いに隣り合うゲート電極同士が接するように少なくとも４つ配置されるとともに、前記第２の方向に隣り合うゲート電極と所定の間隔をおいて配置される請求項１記載の半導体装置。
  3. 　前記ゲート電極のフレーム形状の内側での前記第２の方向の前記ゲート電極間の間隔は、前記ゲート電極のフレーム形状の外側での前記第２の方向の前記ゲート電極間の間隔と同一である請求項２記載の半導体装置。
  4. 　前記ゲート電極のフレーム形状の内側での前記第２の方向の前記ゲート電極間の間隔は、前記ゲート電極のフレーム形状の外側での前記第２の方向の前記ゲート電極間の間隔より狭い請求項２記載の半導体装置。
  5. 　前記ゲート電極のフレーム形状の内周及びフレーム形状の外周のそれぞれの側壁面上に形成されたサイドウォールスペーサを備える請求項１乃至４のいずれか一に記載の半導体装置。
  6. 　半導体基板上に形成された第１導電型のウェルと、
    　前記ゲート電極のフレーム形状の内側の領域の前記ウェル上に形成された前記第１導電型とは反対の第２導電型の第１拡散層と、
    　前記ゲート電極のフレーム形状の外側の領域の前記ウェル上に形成された前記第２導電型の第２拡散層と、
    を備える請求項１乃至５のいずれか一に記載の半導体装置。
  7. 　前記単位トランジスタのチャネルと前記第２拡散層との間の領域にて前記第２拡散層と接して配されるとともに、前記第２拡散層よりも不純物濃度が低い前記第２導電型の第２エクステンション領域と、
    　前記単位トランジスタのチャネルと前記第２拡散層との間の領域の前記第２エクステンション領域より深い位置にて前記第２拡散層及び前記第２エクステンション領域と接して配されるとともに、前記ウェルよりも不純物濃度が高い前記第１導電型の第２ポケット注入領域と、
    を備える請求項６記載の半導体装置。
  8. 　前記単位トランジスタのチャネルと前記第１拡散層との間の領域にて前記第１拡散層と接して配されるとともに、前記第１拡散層よりも不純物濃度が低い前記第２導電型の第１エクステンション領域と、
    　前記単位トランジスタのチャネルと前記第１拡散層との間の領域の前記第１エクステンション領域より深い位置にて前記第１拡散層及び前記第１エクステンション領域と接して配されるとともに、前記ウェルよりも不純物濃度が高い前記第１導電型の第１ポケット注入領域と、
    を備える請求項７記載の半導体装置。
  9. 　前記単位トランジスタのチャネルと前記第１拡散層との間の領域にて前記第１拡散層と接して配されるとともに、前記ウェルよりも不純物濃度が高い前記第１導電型の第１ポケット注入領域を備える請求項７記載の半導体装置。
  10. 　複数の前記単位トランジスタを備える複数のワードドライバと、
    　前記ワードドライバに電気的に接続される複数のワード線と、
    を備える請求項６乃至９のいずれか一に記載の半導体装置。
  11. 　前記第１拡散層は、対応するワード線と電気的に接続され、
    　前記第２拡散層は、対応する出力信号線と電気的に接続され、
    　前記ゲート電極は、対応するアドレス信号線と電気的に接続される請求項１０記載の半導体装置。
  12. 　前記ワード線は、前記第１の方向に延在するとともに前記第２の方向に並んで配置され、
    　前記ワードドライバは、前記第１の方向及び前記第２の方向に並んで配置される請求項１０又は１１記載の半導体装置。
  13. 　前記第１の方向に並んだ各前記ワードドライバは、共通の前記アドレス信号線に電気的に接続される請求項１２記載の半導体装置。
  14. 　前記第２の方向に並んだ各前記ワードドライバは、共通の前記出力信号線に電気的に接続される請求項１２又は１３記載の半導体装置。
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