KR20220060381A - 집적회로 장치 - Google Patents

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Abstract

집적회로 장치는 각각이 채널 영역, 제1 서브 워드 라인, 제2 서브 워드 라인, 및 스토리지 성분을 포함하는 복수의 메모리 셀; 및 상기 제1 서브 워드 라인 및 상기 제2 서브 워드 라인을 구동하도록 구성되는 워드 라인 구동 회로를 포함하고, 상기 워드 라인 구동 회로는, 제1 워드 라인 구동 신호가 그 소스에 연결되고, 서브 워드 라인 인에이블 신호가 그 게이트에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 피모스 트랜지스터; 네거티브 전압이 그 소스에 연결되고, 상기 서브 워드 라인 인에이블 신호가 그 게이트에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 엔모스 트랜지스터; 제2 워드 라인 구동 신호가 그 게이트에 연결되고, 상기 네거티브 전압이 그 소스에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 키핑 엔모스 트랜지스터; 및 상기 제1 서브 워드 라인이 그 소스에 연결되고, 상기 제2 서브 워드 라인이 그 드레인에 연결되고, 그 게이트가 네거티브 전압에 연결되는 제1 키핑 피모스 트랜지스터를 구비한다.

Description

집적회로 장치{Integrated circuit devices}
본 발명은 집적회로 장치에 관한 것으로, 구체적으로는 워드 라인 구동 회로를 포함하는 집적회로 장치에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 집적회로 장치가 요구되며, 고용량의 집적회로 장치를 제공하기 위하여, 증가된 집적도가 요구되고 있다. DRAM 장치와 같은 메모리 장치의 피쳐 사이즈(feature size)가 감소함에 따라 메모리 장치의 구동을 위한 트랜지스터들의 게이트 전극과 드레인 영역 사이의 간격이 감소한다. 이에 따라 게이트 유도 드레인 누설(gate induced drain leakage, GIDL) 전류가 발생하는 문제가 있다.
본 발명의 기술적 과제는 GIDL 전류 등의 발생을 방지하여 우수한 전기적 특성을 가질 수 있는 집적회로 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 각각이 채널 영역, 제1 서브 워드 라인, 제2 서브 워드 라인, 및 스토리지 성분을 포함하는 복수의 메모리 셀; 및 상기 제1 서브 워드 라인 및 상기 제2 서브 워드 라인을 구동하도록 구성되는 워드 라인 구동 회로를 포함하고, 상기 워드 라인 구동 회로는, 제1 워드 라인 구동 신호가 그 소스에 연결되고, 서브 워드 라인 인에이블 신호가 그 게이트에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 피모스 트랜지스터; 네거티브 전압이 그 소스에 연결되고, 상기 서브 워드 라인 인에이블 신호가 그 게이트에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 엔모스 트랜지스터; 제2 워드 라인 구동 신호가 그 게이트에 연결되고, 상기 네거티브 전압이 그 소스에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 키핑 엔모스 트랜지스터; 및 상기 제1 서브 워드 라인이 그 소스에 연결되고, 상기 제2 서브 워드 라인이 그 드레인에 연결되고, 그 게이트가 네거티브 전압에 연결되는 제1 키핑 피모스 트랜지스터를 구비한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 각각이 채널 영역, 제1 서브 워드 라인, 제2 서브 워드 라인, 및 스토리지 성분을 포함하는 복수의 메모리 셀; 및 서브 워드 라인 인에이블 신호, 제1 워드 라인 구동 신호 및 제2 워드 라인 구동 신호에 응답하여, 선택된 메모리 셀에 연결되는 상기 제1 서브 워드 라인과 상기 제2 서브 워드 라인을 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 상기 제1 서브 워드 라인을 제2 전압으로, 비선택된 메모리 셀의 상기 제2 서브 워드 라인을 제3 전압으로 디세이블시키는 워드 라인 구동 회로를 포함하고, 상기 워드 라인 구동 회로는, 상기 제1 워드 라인 구동 신호가 그 소스에 연결되고, 상기 서브 워드 라인 인에이블 신호가 그 게이트에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 피모스 트랜지스터; 상기 제2 전압이 그 소스에 연결되고, 상기 서브 워드 라인 인에이블 신호가 그 게이트에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 엔모스 트랜지스터; 상기 제2 워드 라인 구동 신호가 그 게이트에 연결되고, 상기 제2 전압이 그 소스에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 키핑 엔모스 트랜지스터; 및 상기 제1 서브 워드 라인이 그 소스에 연결되고, 상기 제2 서브 워드 라인이 그 드레인에 연결되고, 그 게이트가 네거티브 전압에 연결되는 제1 키핑 피모스 트랜지스터를 구비한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 기판 상에 배치되는 복수의 메모리 셀로서, 상기 복수의 메모리 셀 각각은, 상기 기판의 상면에 평행한 제1 수평 방향으로 연장되며, 제1 소스/드레인 영역, 채널 영역, 및 제2 소스/드레인 영역을 포함하는 반도체 패턴; 상기 반도체 패턴의 상기 제1 소스/드레인 영역에 인접하게 배치되며, 상기 기판의 상면에 평행한 제2 수평 방향으로 연장되는 비트 라인; 상기 반도체 패턴의 상기 채널 영역에 인접하게 배치되며, 상기 비트 라인으로부터 제1 거리로 이격되어 상기 기판의 상면에 수직한 수직 방향으로 연장되는 제1 서브 워드 라인; 및 상기 반도체 패턴의 상기 채널 영역에 인접하게 배치되고, 상기 비트 라인으로부터 상기 제1 거리보다 더 큰 제2 거리로 이격되어 상기 수직 방향으로 연장되는 제2 서브 워드 라인을 포함하는, 복수의 메모리 셀; 및 서브 워드 라인 인에이블 신호, 제1 워드 라인 구동 신호 및 제2 워드 라인 구동 신호에 응답하여, 선택된 메모리 셀에 연결되는 상기 제1 서브 워드 라인과 상기 제2 서브 워드 라인을 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 상기 제1 서브 워드 라인을 제2 전압으로, 비선택된 메모리 셀의 상기 제2 서브 워드 라인을 제3 전압으로 디세이블시키는 워드 라인 구동 회로를 포함하고, 상기 제1 전압은 전원 전압보다 높은 승압 전압(VPP)으로, 상기 제2 전압은 접지 전압보다 낮은 네거티브 전압(VBB)으로, 상기 제3 전압은 접지 전압보다 높고 상기 전원 전압보다 낮은 버퍼 전압(VPT)으로 설정된다.
본 발명의 집적회로 장치에 따르면, 메모리 셀은 채널 영역, 제1 서브 워드 라인, 제2 서브 워드 라인을 포함하고, 워드 라인 구동 회로의 킵핑 엔모스 트랜지스터가 제1 서브 워드 라인에 네거티브 전압을 인가하는 한편, 제1 킵핑 피모스 트랜지스터가 제2 서브 워드 라인에 버퍼 전압을 인가하도록 구성된다. 따라서 드레인 영역과 워드 라인 사이에 전계가 집중되는 것을 방지할 수 있고, 집적회로 장치는 감소된 GIDL 전류를 가질 수 있다. 또한 워드 라인 구동 회로는 추가적인 전압 생성기의 설치 없이도 제1 서브 워드 라인과 제2 서브 워드 라인에 서로 다른 전압을 인가할 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치의 예시적인 구성을 설명하기 위한 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 장치의 예시적인 배치 구성을 설명하기 위한 평면도이다.
도 3은 도 2의 워드 라인 구동 회로와 메모리 셀 간의 예시적인 연결 구성도이다.
도 4는 도 3의 워드 라인 구동 회로를 설명하는 회로도이다.
도 5는 예시적인 실시예들에 따른 워드 라인 드라이버의 구동을 나타내는 타이밍도이다.
도 6은 예시적인 실시예들에 따른 메모리 셀 트랜지스터의 개략도와, 메모리 셀 트랜지스터의 비선택 상태에서의 전기 포텐셜을 개략적으로 나타낸 도면이다.
도 7은 예시적인 실시예들에 따른 집적회로 장치에 포함되는 메모리 셀(MC)을 나타내는 사시도이다.
도 8은 메모리 셀의 상면도이다.
도 9는 도 8의 A1-A1' 및 A2-A2' 선에 따른 단면도들이다.
도 10은 도 8의 A3-A3' 선에 따른 단면도이다.
도 11은 도 8의 B1-B1'선에 따른 단면도이다.
도 12는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 평면도이다.
도 13은 도 12의 A1-A1' 선을 따른 단면도이다.
도 14는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 평면도이다.
도 15는 도 14의 A1-A1' 선을 따른 단면도이다.
도 16은 예시적인 실시예들에 따른 집적회로 장치의 셀 어레이 영역을 나타내는 레이아웃도이다.
도 17은 집적회로 장치를 나타내는 사시도이다.
도 18은 도 16의 A1-A1' 선을 따른 단면도이다
도 19는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 단면도이다.
도 20은 예시적인 실시예들에 따른 집적회로 장치의 셀 어레이 영역을 나타내는 레이아웃도이다.
도 21은 도 20의 A1-A1' 부분의 단면도이다.
도 22는 예시적인 실시예들에 따른 집적회로 장치를 나타내는 평면도이다.
도 23은 예시적인 실시예들에 따른 워드 라인 구동 회로를 설명하는 회로도이다.
도 24는 예시적인 실시예들에 따른 워드 라인 드라이버의 구동을 나타내는 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(10)의 예시적인 구성을 설명하기 위한 블록도이다.
도 1을 참조하면, 집적회로 장치(10)는 제1 영역(22) 및 제2 영역(24)을 포함한다. 집적회로 장치(10)는 반도체 소자를 기반으로 하는 저장 장치일 수 있다. 예시적으로, 집적회로 장치(10)는 DRAM, SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, 사이리스터 RAM(Thyristor RAM, TRAM) 등과 같은 휘발성 메모리 또는 PRAM(Phase change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 등의 비휘발성 메모리일 수 있다.
일부 예시들에서, 제1 영역(22)은 DRAM 소자의 메모리 셀 영역이고, 제2 영역(24)은 DRAM 소자의 주변 회로 영역일 수 있다. 제1 영역(22)은 메모리 셀 어레이(22A)를 포함할 수 있다.
제2 영역(24)은 외부 장치, 예를 들어, 메모리 컨트롤러로부터 수신되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호들에 응답하여 데이터 라인들(DQ)을 통해 데이터를 출력할 수 있다. 집적회로 장치(100)는 커맨드 디코더(52), 제어 로직(54), 어드레스 버퍼(62), 로우 디코더(64), 칼럼 디코더(66), 센스 앰프(70), 및 데이터 입출력 회로(80)를 포함한다.
메모리 셀 어레이(22A)는 복수의 로우(Row)와 칼럼(Column)으로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀 어레이(22A)는 메모리 셀들과 연결되는 복수의 제1 서브 워드 라인(WLX1, WLX2..., WLXn: WLX) 및 복수의 제2 서브 워드 라인(WLY1, WLY2..., WLYn: WLY)(도 3 참조)과 복수의 비트 라인들(BL1, BL2, ..., BLn: BL)(도 3 참조)을 포함한다. 복수의 제1 서브 워드 라인(WLX) 및 복수의 제2 워드 라인(WLY)은 메모리 셀들의 로우들과 연결되고, 복수의 비트 라인들(BL)은 메모리 셀들의 칼럼들과 연결될 수 있다.
커맨드 디코더(52)는 외부 장치, 예를 들어, 메모리 컨트롤러로부터 수신되는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들이 제어 로직(54)에서 생성되도록 할 수 있다. 커맨드(CMD)는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차지 커맨드 등을 포함할 수 있다.
어드레스 버퍼(62)는 외부 장치인 메모리 컨트롤러로부터 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 메모리 셀 어레이(22A)의 로우를 어드레싱하는 로우 어드레스(RA)와 메모리 셀 어레이(22A)의 칼럼을 어드레싱하는 칼럼 어드레스(CA)를 포함한다. 어드레스 버퍼(62)는 로우 어드레스(RA)를 로우 디코더(64)로 전송하고, 칼럼 어드레스(CA)를 칼럼 디코더(66)로 전송할 수 있다.
로우 디코더(64)는 메모리 셀 어레이(22A)와 연결된 복수의 워드 라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(64)는 어드레스 버퍼(62)로부터 수신된 로우 어드레스(RA)를 디코딩하여, 로우 어드레스(RA)에 상응하는 어느 하나의 워드 라인(WL)을 선택하고, 선택된 워드 라인(WL)을 활성화시킬 수 있다.
칼럼 디코더(66)는 메모리 셀 어레이(22A)의 복수의 비트 라인들(BL) 중 어느 하나의 비트 라인(BL)을 선택할 수 있다. 칼럼 디코더(66)는 어드레스 버퍼(62)로부터 수신된 칼럼 어드레스(CA)를 디코딩하여, 칼럼 어드레스(CA)에 상응하는 소정의 비트 라인(BL)을 선택할 수 있다.
센스 앰프(70)는 메모리 셀 어레이(22A)의 비트 라인들(BL)과 연결된다. 센스 앰프(70)는 복수의 비트 라인들(BL) 중 선택된 비트 라인의 전압 변화를 감지하고, 이를 증폭하여 출력한다. 데이터 입출력 회로(80)는 센스 앰프(70)로부터 감지 증폭된 전압을 기반으로 출력되는 데이터를 데이터 라인들(DQ)을 통해 외부로 출력할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 장치(10)의 예시적인 배치 구성을 설명하기 위한 평면도이다. 도 3은 도 2의 워드 라인 구동 회로와 메모리 셀 간의 예시적인 연결 구성도이다. 도 4는 도 3의 워드 라인 구동 회로(SWDC)를 설명하는 회로도이다.
도 2 내지 도 4를 참조하면, 집적회로 장치(10)는 복수의 제1 영역(22)을 포함한다. 복수의 제1 영역(22)은 각각 제2 영역(24)으로 둘러싸일 수 있다. 일부 예시적인 실시예들에서 복수의 제1 영역(22)은 각각 DRAM 소자의 셀 어레이 영역(MCA)이고, 제2 영역(24)은 DRAM 소자의 주변 회로들이 형성되는 영역 및 코어 영역(이하, "주변 회로 영역"이라 함)일 수 있다.
제2 영역(24)은 서브 워드 라인 드라이버(sub-word line driver) 블록(SWD), 센스앰프 블록(S/A), 및 컨정션 블록(CJT)을 포함할 수 있다.
서브 워드 라인 드라이브 블록(SWD)에는 제1 서브 워드 라인(WLX) 및 제2 서브 워드 라인(WLY)이 서로 다른 전압 레벨을 갖도록 구동하는 워드 라인 구동 회로(SWDC)가 배치된다. 워드 라인 구동 회로(SWDC) 각각은 로우 디코더(38)로부터 출력되는 각각의 서브 워드 라인 인에이블 신호(NWEIB)와 제1 및 제2 워드 라인 구동 신호들(PXID, PXIB)에 의하여 제어된다. 제1 및 제2 워드 라인 구동 신호들(PXID, PXIB)은 워드 라인 구동 회로(SWDC)를 구동하기 위한 상보적인 신호들이다. 메모리 셀(MC)이 엑세스될 때, 대응하는 서브 워드 라인 인에이블 신호(NWEIB)가 활성화된다. 대응하는 워드 라인 구동 회로(SWDC)는 서브 워드 라인 인에이블 신호(NWEIB)에 응답하여 대응되는 제1 서브 워드 라인(WLX)과 대응되는 제2 서브 워드 라인(WLY)에 승압 전압(VPP)을 인가한다. 메모리 셀(MC)의 엑세스 동작이 끝났을 때, 워드 라인 구동 회로(SWDC)는 대응되는 제1 서브 워드 라인(WLX)에 네거티브 전압(VBB)을 프리차지하고, 대응되는 제2 서브 워드 라인(WLY)에 버퍼 전압(VPT)을 프리차지한다.
센스앰프 블록(S/A)에는 복수의 센스 앰프(70)(도 1 참조)가 배치될 수 있다. 센스앰프 블록(S/A)에는 복수의 비트 라인 센스 앰프(BL SA)가 배치되고, 각각의 비트 라인 센스 앰프(BL SA)는 셀 어레이 영역(MCA)의 각각의 칼럼에 대응되는 메모리 셀(MC)에 연결되는 비트 라인(BL1, BL2, ..., BLn)과, 각각의 비트 라인에 대한 상보 비트 라인(BLB1, BLB2, ..., BLBn)에 연결된다. 비트 라인 센스 앰프(BL SA)는 메모리 셀(MC)에 저장된 데이터를 증폭할 수 있고, 예를 들어 선택된 비트 라인(BL)의 전압 변화를 감지하고 이를 증폭하여 출력할 수 있다.
컨정션 블록(CJT)은 서브 워드 라인 드라이버 블록(SWD)과 센스앰프 블록(S/A)이 교차하는 지점에 배치될 수 있다. 컨정션 블록(CJT)에는 선택된 서브 워드 라인(WLX, WLY)에 전원 전압보다 높은 고전압, 예를 들어 승압 전압(VPP)을 공급하고, 비선택된 제1 서브 워드 라인(WLX)에 네거티브 전압(VBB)을 인가하기 위한 구동 신호 발생 회로들이 배치될 수 있다. 또한 컨정션 블록(CJT)에는 센스 앰프(70)를 구동하기 위한 전원 드라이버들 및 접지 드라이버들이 교대로 배치될 수 있다.
제2 영역(24)에는 인버터 체인(inverter chain), 입출력 회로 등과 같은 주변 회로가 더 형성될 수 있다.
셀 어레이 영역(MCA)에 배치된 복수의 메모리 셀(MC)은 평행하게 배치되는 제1 서브 워드 라인(WLX)과 제2 서브 워드 라인(WLY)에 연결될 수 있고, 제1 서브 워드 라인(WLX)과 제2 서브 워드 라인(WLY)은 메모리 셀(MC)의 채널 영역 상에 배치되는 서로 이격된 두 개의 게이트 전극에 대응될 수 있다. 제1 서브 워드 라인(WLX)은 비트 라인(BL)에 더 가깝게 배치되고, 제2 서브 워드 라인(WLY)은 스토리지 노드(SN)(도 6 참조)에 더 가깝게 배치될 수 있다. 메모리 셀(MC)을 선택할 때(예를 들어 메모리 셀 트랜지스터(MCT)(도 6 참조)가 온 상태일 때), 제1 및 제2 서브 워드 라인(WLX, WLY)에 동일한 전압이 인가되어 제1 및 제2 서브 워드 라인(WLX, WLY)은 하나의 게이트 전극으로 기능한다. 메모리 셀(MC)을 비선택할 때(예를 들어 메모리 셀 트랜지스터(MCT)가 오프 상태일 때), 제1 및 제2 서브 워드 라인(WLX, WLY)에 서로 다른 전압이 인가되어 플로팅 바디 효과에 기인한 GIDL 전류를 효과적으로 감소시키거나 억제할 수 있다.
하나의 메모리 셀 로우에 대응되는 제1 서브 워드 라인(WLX) 및 제2 서브 워드 라인(WLY)은 하나의 워드 라인 구동 회로(SWDC)에 연결된다. 선택된 메모리 셀 로우의 제1 서브 워드 라인(WLX)에 워드 라인 구동 회로(SWDC)로부터 승압 전압(VPP)이 인가되고 선택된 메모리 셀 로우의 제2 서브 워드 라인(WLY)에 워드 라인 구동 회로(SWDC)로부터 승압 전압(VPP)이 인가된다. 메모리 셀 로우의 엑세스가 종료되면, 상기 메모리 셀 로우의 제1 서브 워드 라인(WLX)에 워드 라인 구동 회로(SWDC)로부터 네거티브 전압(VBB)이 인가되고 상기 메모리 셀 로우의 제2 서브 워드 라인(WLY)에 워드 라인 구동 회로(SWDC)로부터 버퍼 전압(VPT)이 인가된다.
도 4에 예시적으로 도시된 것과 같이, 워드 라인 구동 회로(SWDC)는 엔모스 트랜지스터(TN0), 피모스 트랜지스터(TP0), 키핑 엔모스 트랜지스터(TN1), 및 제1 키핑 피모스 트랜지스터(TP1)를 포함할 수 있다. 피모스 트랜지스터(TP0)는 제1 워드 라인 구동 신호(PXID)가 그 소스에 연결되고, 서브 워드 라인 인에이블 신호(NWEIB)가 그 게이트에 연결되며, 제1 서브 워드 라인(WLX)이 그 드레인에 연결된다. 엔모스 트랜지스터(TN0)는 네거티브 전압(VBB)이 그 소스에 연결되고 서브 워드 라인 인에이블 신호(NWEIB)가 그 게이트에 연결되며, 제1 서브 워드 라인(WLX)이 그 드레인에 연결된다.
키핑 엔모스 트랜지스터(TN1)는 제2 워드 라인 구동 신호(PXIB)가 그 게이트에 연결되고 네거티브 전압(VBB)이 그 소스에 연결되고, 제1 서브 워드 라인(WLX)이 그 드레인에 연결된다. 제1 키핑 피모스 트랜지스터(TP1)는 제1 서브 워드 라인(WLX)이 그 소스에 연결되고, 제2 서브 워드 라인(WLY)이 그 드레인에 연결되며, 그 게이트는 네거티브 전압(VBB2)에 연결될 수 있다.
예시적인 실시예들에서, 버퍼 전압(VPT) 레벨은 승압 전압(VPP) 레벨보다 낮고, 네거티브 전압(VBB2) 레벨보다 높을 수 있다. 예를 들어, 버퍼 전압(VPT) 레벨은 약 0.1 내지 0.5 V일 수 있다. 버퍼 전압(VPT) 레벨과 네거티브 전압(VBB2) 레벨의 차이는 제1 키핑 피모스 트랜지스터(TP1)의 문턱 전압 레벨에 대응될 수 있다.
비교예에 따른 워드 라인 구동 회로(SWDC)는 엔모스 트랜지스터(TN0), 피모스 트랜지스터(TP0), 및 키핑 엔모스 트랜지스터(TN1)를 포함하는 구조를 가지며, 메모리 셀(MC)의 선택 시에 하나의 워드 라인에 승압 전압(VPP)을 인가하고 비선택 시에 네거티브 전압(VBB2)을 인가하도록 구성된다. 따라서 메모리 셀(MC)의 비선택 시에 제1 서브 워드 라인(WLX)과 제2 서브 워드 라인(WLY)에 서로 다른 전압 레벨을 인가하기 위하여 추가적인 전압 생성부의 설치가 요구된다. 그러나 예시적인 실시예들에 따른 워드 라인 구동 회로(SWDC)는 키핑 엔모스 트랜지스터(TN1)의 드레인 단자로부터 네거티브 전압(VBB2)이 인가되는 동안 제1 키핑 피모스 트랜지스터(TP1)의 드레인 단자로부터 네거티브 전압(VBB2)보다 높은 레벨의 버퍼 전압(VPT)이 인가될 수 있다. 따라서 워드 라인 구동 회로는 추가적인 전압 생성부의 설치 없이도 제1 서브 워드 라인과 제2 서브 워드 라인에 서로 다른 전압을 인가할 수 있고, 별도의 전압 생성부가 형성될 때 유발되는 주변회로 면적의 오버헤드(overhead)가 방지될 수 있다.
도 5는 예시적인 실시예들에 따른 워드 라인 구동 회로의 구동을 나타내는 타이밍도이다.
도 5를 참조하면, 제1 워드 라인 인에이블 신호(PXI)는 초기에 로우 레벨을 유지하였다가 해당 제1 서브 워드 라인(WLX) 및 제2 서브 워드 라인(WLX)을 인에이블하고자 하는 경우에 타이밍(T1, T3)에 하이 레벨(VCC)로 천이되고, 다른 워드 라인을 인에이블하는 경우 타이밍(T2, T4)에 로우 레벨(VSS)로 천이된다.
제1 워드 라인 구동 신호(PXID)(또는 승압 노드 전압 신호)는 초기에 로우 레벨을 유지하다가 제1 워드 라인 인에이블 신호(PXI)가 타이밍(T1, T3)에서 하이 레벨로, 타이밍(T2, T4)에 로우 레벨로 천이되면, 각각 승압 전압(VPP) 레벨 및 접지 전압 레벨(VSS)로 천이된다.
서브 워드 라인 인에이블 신호(NWEIB)는 초기에 하이 레벨(VCC)을 유지하여 해당 제1 서브 워드 라인(WLX) 및 제2 서브 워드 라인(WLX)을 네거티브 전압 레벨로 디스에이블시킨 후에 해당 제1 서브 워드 라인(WLX) 및 제2 서브 워드 라인(WLX)을 활성화하고자 하는 경우에 타이밍(T1, T3)에서 로우 레벨로 천이되고, 다른 워드 라인을 활성화하고자 하는 경우에 타이밍(T2, T4)에서 하이 레벨(VCC)로 천이된다.
제2 워드 라인 구동 신호(PXIB)는 초기에 하이 레벨을 유지하여 해당 제1 서브 워드 라인(WLX) 및 제2 서브 워드 라인(WLX)을 네거티브 전압 레벨로 디스에이블 시켰다가 해당 제1 서브 워드 라인(WLX) 및 제2 서브 워드 라인(WLX)을 인에이블하고자 하는 경우에 타이밍(T1, T3)에 로우 레벨(VSS)로 천이되고, 다른 워드 라인을 활성화하게 되면 타이밍(T2, T4)에 하이 레벨(VCC)로 천이된다.
제1 서브 워드 라인(WLX)은 초기에 제2 워드 라인 구동 신호(PXIB)에 응답하여 네거티브 레벨로 유지되었다가 타이밍(T1, T3)에 서브 워드 라인 인에이블 신호(NWEIB)가 로우 레벨(VSS)로 천이되면, 제1 워드 라인 구동 신호(PXID)가 일정 시간 지연되어 전달되고, 다른 워드 라인이 활성화되는 타이밍(T2, T4)에서 서브 워드 라인 인에이블 신호(NWEIB)가 하이 레벨(VCC)로 천이되면, 제2 워드 라인 구동 신호(PXIB)에 응답하여 네거티브 레벨 (VBB2)로 비활성화된다.
제2 서브 워드 라인(WLY)은 초기에 제2 워드 라인 구동 신호(PXIB)에 응답하여 버퍼 전압(VPT) 레벨로 유지되었다가 타이밍(T1, T3)에 서브 워드 라인 인에이블 신호(NWEIB)가 로우 레벨(VSS)로 천이되면, 제1 워드 라인 구동 신호(PXID)가 일정 시간 지연되어 전달되고, 다른 워드 라인이 활성화되는 타이밍(T2, T4)에서 서브 워드 라인 인에이블 신호(NWEIB)가 하이 레벨(VCC)로 천이되면, 제2 워드 라인 구동 신호(PXIB)에 응답하여 버퍼 전압(VPT) 레벨로 비활성화된다.
예시적인 실시예들에서, 버퍼 전압(VPT) 레벨은 승압 전압(VPP) 레벨보다 낮고, 네거티브 전압(VBB2) 레벨보다 높을 수 있다. 예를 들어, 버퍼 전압(VPT) 레벨은 약 0.1 내지 0.5 V일 수 있다. 버퍼 전압(VPT) 레벨과 네거티브 전압(VBB2) 레벨의 차이는 제1 키핑 피모스 트랜지스터(TP1)의 문턱 전압 레벨에 대응될 수 있다.
제1 서브 워드 라인(WLX)이 디세이블될 때(예를 들어 다른 워드 라인이 활성화되는 타이밍(T2, T4)에서), 제1 키핑 피모스 트랜지스터(TP1)의 소스에 네거티브 전압(VBB2)이 인가되고, 제1 키핑 피모스 트랜지스터(TP1)의 게이트에 네거티브 전압(VBB2)이 인가될 때, 포화 영역에서의 제1 키핑 피모스 트랜지스터(TP1)의 드레인(즉, 제2 서브 워드 라인(WLY)에 연결된 단자)과 소스 사이의 전압은 제1 키핑 피모스 트랜지스터(TP1)의 문턱 전압과 실질적으로 동일하거나 유사할 수 있다.
도 6은 예시적인 실시예들에 따른 메모리 셀 트랜지스터(MCT)의 개략도와, 메모리 셀 트랜지스터(MCT)의 비선택 상태에서의 전기 포텐셜을 개략적으로 나타낸 도면이다.
도 6을 참조하면, 메모리 셀 트랜지스터(MCT)는 제1 불순물 영역(SD1)과 제2 불순물 영역(SD2) 사이에 배치되는 채널 영역(SD)을 포함하고, 제1 불순물 영역(SD1)에 인접하게 비트 라인(BL)이 배치되고, 제2 불순물 영역(SD2)에 인접하게 스토리지 노드(SN)가 배치된다. 제1 서브 워드 라인(WLX)은 채널 영역(CH) 상에 배치되며 제1 소스/드레인 영역(SD1)에 가깝게 배치되고, 제2 서브 워드 라인(WLY)은 채널 영역(CH) 상에 배치되고 제2 소스/드레인 영역(SD2)에 가깝게 배치된다. 제1 서브 워드 라인(WLX)은 비트 라인(BL)으로부터 제1 거리(d11)로 이격되고, 제2 서브 워드 라인(WLY)은 비트 라인(BL)으로부터 제1 거리(d11)보다 더 큰 제2 거리(d12)로 이격된다.
메모리 셀 트랜지스터(MCT)가 비선택될 때 도 5에 도시된 워드 라인 구동 회로(SWDC)로부터 제1 서브 워드 라인(WLX)에 네거티브 전압(VBB2)이 인가되고, 제2 서브 워드 라인(WLY)에 버퍼 전압(VPT)이 인가된다. 일 예시에서, 네거티브 전압(VBB2)은 -0.2 V이고, 버퍼 전압(VPT)은 0.4 V이다.
제1 서브 워드 라인(WLX)과 제2 서브 워드 라인(WLY)에 서로 다른 전압이 인가됨에 따라 채널 영역(CH)은 두 개의 곡선 부분(CL1, CL2)과 두 개의 곡선 부분(CL1, CL2) 사이의 변곡점(PI)을 구비한다. 예를 들어, 제1 곡선 부분(CL1)은 제1 서브 워드 라인(WLX)에 인접한 채널 영역(CH)의 포텐셜에 대응되고, 비트 라인(BL)으로부터 거리가 증가할수록 점진적으로 증가하는 포텐셜을 나타낸다. 제2 곡선 부분(CL2)은 제2 서브 워드 라인(WLY)에 인접한 채널 영역(CH)의 포텐셜에 대응되고, 비트 라인(BL)으로부터 거리가 증가할수록 점진적으로 증가하는 포텐셜을 나타낸다. 제1 곡선 부분(CL1)과 제2 곡선 부분(CL2)의 경계에서 포텐셜 곡선의 기울기가 갑자기 감소하는 변곡점(PI)이 나타난다. 또한 채널 영역(CH)과 제2 소스/드레인 영역(DP2)의 경계인 드레인 인접 부위(DP)에서 상대적으로 작은 기울기의 포텐셜 곡선을 나타낸다.
비교를 위하여, 도 6에는 비교예에 따른 메모리 셀 트랜지스터(MCT_C)의 포텐셜을 함께 도시하였다. 비교예에 따른 메모리 셀 트랜지스터(MCT_C)는 채널 영역(CH)의 전체 길이에 걸쳐 단일 워드 라인이 배치되는 구조를 갖는다. 비교예에 따른 메모리 셀 트랜지스터(MCT_C)에서는 상기 단일 워드 라인에 네거티브 전압(VBB2)이 인가되며, 드레인 인접 부위(DP)에서 급격한 포텐셜 증가를 보인다(즉, 큰 기울기의 포텐셜 곡선을 나타낸다). 드레인 인접 부위(DP)에서의 급격한 포텐셜 증가에 의해 상당한 양의 GIDL 전류가 발생할 수 있다.
예시적인 실시예들에 따른 메모리 셀 트랜지스터(MCT)는 비교예에 따른 메모리 셀 트랜지스터(MCT_C)에 비하여 드레인 인접 부위(DP)에서 상대적으로 작은 기울기의 포텐셜 곡선을 나타내며, 이에 의해 GIDL 전류가 현저히 감소할 수 있다. 또한 제1 서브 워드 라인(WLX)에 네거티브 전압(VBB2)이 인가됨에 따라 메모리 셀 트랜지스터(MCT)는 감소된 오프 전류를 가질 수 있다. 집적회로 장치(10)는 우수한 전기적 성능을 가질 수 있다.
또한 도 1 내지 도 6을 참조로 설명한 예시적인 실시예들에 따르면, 하나의 워드 라인 구동 회로(SWDC)가 비선택된 메모리 셀 로우에 네거티브 전압(VBB)과, 네거티브 전압(VBB)과 다른 전압 레벨을 갖는 버퍼 전압(VPT)을 동시에 제공할 수 있다. 따라서 제1 서브 워드 라인(WLX)에 네거티브 전압(VBB)을 인가하고 제2 워드 라인(WLY0)에 이와 다른 전압 레벨을 갖는 버퍼 전압(VPT)을 동시에 인가하기 위하여 별도의 전압 생성부가 형성될 필요가 없다. 따라서 별도의 전압 생성부가 형성될 때 유발되는 주변회로 면적의 오버헤드가 방지될 수 있다.
도 7 내지 도 11은 예시적인 실시예들에 따른 집적회로 장치(100)를 나타내는 개략도들이다.
도 7은 예시적인 실시예들에 따른 집적회로 장치(100)에 포함되는 메모리 셀(MC)을 나타내는 사시도이다. 도 8은 메모리 셀(MC)의 상면도이고, 도 9는 도 8의 A1-A1' 및 A2-A2' 선에 따른 단면도들이고, 도 10은 도 8의 A3-A3' 선에 따른 단면도이고, 도 11은 도 8의 B1-B1'선에 따른 단면도이다. 도 7에서 도시의 편의상 게이트 유전층(DL) 및 상부 전극(UE)이 생략되어 도시된다.
도 7 내지 도 11을 참조하면, 집적회로 장치(100)는 기판(110) 상에 배치된 복수의 반도체 패턴(AP), 복수의 비트 라인(BL), 복수의 워드 라인(WL), 및 커패시터 구조물(CS)을 포함할 수 있다.
기판(110)은 Si, Ge, 또는 SiGe를 포함할 수 있다. 또는 예를 들면, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다. 도시되지는 않았지만, 기판(110)의 일부 영역 상에는 주변 회로(도시 생략)와 상기 주변 회로에 연결되는 배선층(도시 생략)이 더 형성될 수 있다.
기판(110) 상에 복수의 반도체 패턴(AP)이 제1 수평 방향(X)을 따라 연장되며 수직 방향(Z)으로 이격되어 배치될 수 있다. 복수의 반도체 패턴(AP) 사이에는 몰드 절연층(IL)이 배치될 수 있다.
복수의 반도체 패턴(AP)은 예를 들면, 도핑되지 않은 반도체 물질 또는 도핑된 반도체 물질로 이루어질 수 있다. 일부 실시예에서, 복수의 반도체 패턴(AP)은 폴리실리콘으로 이루어질 수 있다. 일부 실시예에서, 복수의 반도체 패턴(AP)은 비정질 금속 산화물, 다결정질 금속 산화물, 또는 비정질 금속 산화물 및 다결정질 금속 산화물의 조합 등을 포함할 수 있고, 예를 들어, In-Ga계 산화물(IGO), In-Zn계 산화물(IZO), 또는 In-Ga-Zn계 산화물(IGZO) 중 적어도 하나를 포함할 수 있다. 다른 일부 실시예에서, 복수의 반도체 패턴(AP)은 2D 물질 반도체를 포함할 수 있고, 예를 들어, 상기 2D 물질 반도체는 MoS2, WSe2, Graphene, Carbon Nano Tube 또는 이들의 조합을 포함할 수 있다.
복수의 반도체 패턴(AP)는 제1 수평 방향(X)으로 연장되는 라인 형태 또는 바(bar) 형태를 가질 수 있다. 각각의 반도체 패턴(AP)은 채널 영역(CH)과, 채널 영역(CH)을 사이에 두고 제1 수평 방향(X)으로 배치된 제1 불순물 영역(SD1) 및 제2 불순물 영역(SD2)을 포함할 수 있다. 제1 불순물 영역(SD1)은 비트 라인(BL)과 연결될 수 있고, 제2 불순물 영역(SD2)은 커패시터 구조물(CS)과 연결될 수 있다.
워드 라인(WL)은 제1 게이트 전극(130A1)과 제2 게이트 전극(130A2)을 포함할 수 있다. 제1 게이트 전극(130A1)은 도 1 내지 도 6을 참조로 설명한 제1 서브 워드 라인(WLX)에 대응될 수 있고, 제2 게이트 전극(130A2)은 도 1 내지 도 6을 참조로 설명한 제2 서브 워드 라인(WLY)에 대응될 수 있다. 제1 게이트 전극(130A1)과 제2 게이트 전극(130A2)은 복수의 반도체 패턴(AP)의 서로 반대되는 제1 측벽과 제2 측벽 상에 배치되어 수직 방향(Z)으로 연장될 수 있다. 제1 게이트 전극(A1)은 비트 라인(BL)으로부터 제1 거리에 배치되고, 제2 게이트 전극(130A2)은 비트 라인(BL)으로부터 제1 거리보다 더 큰 제2 거리에 배치될 수 있다.
제1 게이트 전극(130A1) 및 제2 게이트 전극(130A2)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 도전성 금속 질화물(질화 티타늄, 질화 탄탈륨 등), 금속(텅스텐, 티타늄, 탄탈륨 등), 및 금속-반도체 화합물(텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등) 중 적어도 하나를 포함할 수 있다.
게이트 절연층(140)은 제1 게이트 전극(130A1)과 반도체 패턴(AP) 사이 및 제2 게이트 전극(130A2)과 반도체 패턴(AP) 사이에 개재될 수 있다. 게이트 절연층(140)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시 예들에서, 게이트 절연층(140)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
하나의 반도체 패턴(AP) 측벽 상에 배치되는 제1 게이트 전극(130A1)과, 상기 하나의 반도체 패턴(AP)에 인접한 다른 하나의 반도체 패턴(AP)의 측벽 상에 배치되는 제2 게이트 전극(130A2) 사이에는 갭필 절연층(142)이 배치될 수 있다. 갭필 절연층(142)은 서로 인접한 제1 게이트 전극(130A1)과 제2 게이트 전극(130A2) 사이의 공간을 채울 수 있다. 갭필 절연층(142)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 탄소 함유 실리콘 산화물, 탄소 함유 실리콘 산질화물 탄소 함유 실리콘 질화물 또는 이들의 조합을 포함할 수 있다.
복수의 비트 라인(BL)은 기판(110) 상에서 제2 수평 방향(Y)으로 연장되고 수직 방향(Z)으로 이격되어 배치될 수 있다. 복수의 비트 라인(BL)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 비트 라인(BL)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 비트 라인(BL)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 비트 라인(BL)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
복수의 비트 라인(BL)과 이에 연결되는 복수의 반도체 패턴(AP) 사이에는 콘택층(CP1)이 배치될 수 있다. 복수의 반도체 패턴(AP)과 이에 연결되는 하부 전극(LE) 사이에는 커패시터 콘택층(CP2)이 배치될 수 있다. 콘택층(CP1) 및 커패시터 콘택층(CP2)은 금속 실리사이드 물질을 포함할 수 있고, 예를 들어, 티타늄 실리사이드, 텅스텐 실리사이드, 코발트 실리사이드, 니켈 실리사이드 중 적어도 하나를 포함할 수 있다.
복수의 비트 라인(BL)에 인접하게 배치되는 반도체 패턴(AP)의 양 측벽 상에는 제1 수직 절연 구조물(PL1)이 배치되고, 커패시터 구조물(CS)에 인접하게 배치되는 반도체 패턴(AP)의 양 측벽 상에는 제2 수직 절연 구조물(PL2)이 배치될 수 있다. 제1 수직 절연 구조물(PL1)은 예를 들어, 제1 불순물 영역(SD1)과 콘택층(CP1)의 측벽 상에서 수직 방향(Z)으로 연장되도록 배치될 수 있고, 제1 라이너(152)와 제1 갭필층(154)을 포함할 수 있다. 제2 수직 절연 구조물(PL2)은 제2 불순물 영역(SD2)과 커패시터 콘택층(CP2)의 측벽 상에서 수직 방향(Z)으로 연장되도록 배치될 수 있고, 제2 라이너(156)와 제2 갭필층(158)을 포함할 수 있다.
커패시터 구조물(CS)은 복수의 하부 전극(LE), 커패시터 유전층(DL), 및 상부 전극(UE)을 포함할 수 있다. 복수의 하부 전극(LE)은 제1 수평 방향(X)으로 연장되고 수직 방향(Z)으로 이격되어 배치될 수 있다. 각각의 하부 전극(LE)은 제1 수평 방향(X)으로 연장되는 내부 공간(도시 생략)을 가질 수 있고, 상기 내부 공간이 커패시터 유전층(DL)과 상부 전극(UE)에 의해 채워질 수 있다.
복수의 하부 전극(LE)은 복수의 지지층(SL)과 수직 방향(Z)으로 교대로 배치될 수 있고, 복수의 하부 전극(LE)은 복수의 반도체 패턴(AP)과 동일한 수직 레벨에 배치될 수 있다. 지지층(SL)은 복수의 하부 전극(LE) 사이에 배치되어 하부 전극(LE)의 형성 공정에서 하부 전극(LE)의 쓰러짐 또는 기울어짐을 방지할 수 있다.
커패시터 유전층(DL)은 하부 전극(LE)의 상기 내부 공간 상에 콘포말하게 배치되고, 하부 전극(LE)의 한 쌍의 제1 측벽(LES1) 및 지지층(SL)의 측벽 상에 배치될 수 있다. 커패시터 유전층(DL)은 하부 전극(LE)의 상면 상에는 배치되지 않는다.
예시적인 실시예들에서, 커패시터 유전층(DL)은 실리콘 산화물보다 높은 유전 상수를 가지는 고유전(high-k dielectric) 물질 및 강유전체 물질 중에서 선택되는 적어도 하나로 이루어질 수 있다. 일부 실시 예들에서, 커패시터 유전층(DL)은 하프늄 산화물(HfO), 하프늄 실리케이트(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리케이트(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 티탄산 지르콘산 연(PZT), 탄탈산 스트론튬 비스무스(STB), 비스무스 철 산화물(BFO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다.
상부 전극(UE)은 커패시터 유전층(DL)을 사이에 두고 복수의 하부 전극(LE) 및 지지층(SL)을 커버하도록 배치될 수 있다.
하부 전극(LE) 및 상부 전극(UE)은 도핑된 반도체 물질, 티타늄 질화물, 탄탈륨 질화물, 니오븀 질화물 또는 텅스텐 질화물 등의 도전성 금속 질화물, 루테늄, 이리듐, 티타늄 또는 탄탈륨의 금속, 이리듐 산화물 또는 니오븀 산화물 등의 도전성 금속 산화물을 포함할 수 있다.
전술한 예시적인 실시예들에 따르면, 메모리 셀 트랜지스터의 오프(비선택)시에 제1 게이트 전극(130A1)에 네거티브 전압(VBB2)이 인가되고 제2 게이트 전극(130A2)에 버퍼 전압(VPT)이 인가됨에 따라 플로팅 바디 효과가 감소하고, GIDL 전류가 현저히 감소할 수 있다. 집적회로 장치(100)는 우수한 전기적 성능을 가질 수 있다.
도 12는 예시적인 실시예들에 따른 집적회로 장치(100A)를 나타내는 평면도이고, 도 13은 도 12의 A1-A1' 선을 따른 단면도이다.
도 12 및 도 13을 참조하면, 제1 게이트 전극(130A1)과 제2 게이트 전극(130A2)은 복수의 반도체 패턴(AP)의 동일한 측벽 상에 이격되어 배치되고 수직 방향(Z)으로 연장될 수 있다. 이에 따라 복수의 반도체 패턴(AP)의 제1 측벽 상에 제1 게이트 전극(130A1)과 제2 게이트 전극(130A2)이 배치되고, 복수의 반도체 패턴(AP)의 제2 측벽은 갭필 절연층(142)이 둘러쌀 수 있다.
도 14는 예시적인 실시예들에 따른 집적회로 장치(100B)를 나타내는 평면도이고, 도 15는 도 14의 A1-A1' 선을 따른 단면도이다.
도 14 및 도 15를 참조하면, 제1 게이트 전극(130B1) 및 제2 게이트 전극(130B2)는 게이트 올 어라운드(gate-all-around) 타입의 게이트 전극일 수 있다. 제1 게이트 전극(130B1)은 복수의 반도체 패턴(AP)의 상면, 바닥면, 및 양 측벽을 둘러싸며 수직 방향(Z)으로 연장될 수 있다. 제2 게이트 전극(130B2)은 제1 게이트 전극(130B1)과 이격되어 복수의 반도체 패턴(AP)의 상면, 바닥면, 및 양 측벽을 둘러싸며 수직 방향(Z)으로 연장될 수 있다. 제1 게이트 전극(130B1)과 제2 게이트 전극(130B2) 사이의 공간을 갭필 절연층(142)이 채울 수 있다.
도 16은 예시적인 실시예들에 따른 집적회로 장치(200)의 셀 어레이 영역(MCA)를 나타내는 레이아웃도이고, 도 17은 집적회로 장치(200)를 나타내는 사시도이며, 도 18은 도 16의 A1-A1' 선을 따른 단면도이다.
도 16 내지 도 18을 참조하면, 셀 어레이 영역(MCA)은 수직 채널 트랜지스터(vertical channel transistor, VCT) 타입의 DRAM 소자를 포함할 수 있다. 상기 수직 채널 트랜지스터는, 반도체 패턴(AP)의 채널 영역(CH)이 기판(210)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다. 셀 어레이 영역(MCA)은 기판(210), 복수의 비트 라인(BL), 복수의 반도체 패턴(AP), 워드 라인(WL), 게이트 절연층(240), 및 커패시터 구조물(CS)을 포함할 수 있다.
기판(210) 상에는 하부 절연층(212)이 배치될 수 있고, 하부 절연층(212) 상에 복수의 비트 라인(BL)이 제1 방향(X)으로 서로 이격되고 제2 방향(Y)으로 연장될 수 있다. 하부 절연층(212) 상에는 복수의 제1 절연 패턴(220)이 복수의 비트 라인(BL) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(220)은 제2 방향(Y)으로 연장될 수 있고, 복수의 제1 절연 패턴(220)의 상면은 복수의 비트 라인(BL)의 상면과 동일 레벨에 배치될 수 있다.
복수의 반도체 패턴(AP)은 복수의 비트 라인(BL) 상에서 제1 방향(X) 및 제2 방향(Y)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 반도체 패턴(AP)은 제1 방향(X)에 따른 제1 폭과 제3 방향(Z 방향)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 복수의 반도체 패턴(AP) 각각은 제1 소스/드레인 영역(SD1), 채널 영역(CH), 및 제2 소스/드레인 영역(SD2)을 포함할 수 있다. 제1 소스/드레인 영역(SD1)은 복수의 비트 라인(BL)에 인접하게 배치될 수 있고, 제2 소스/드레인 영역(SD2)은 커패시터 구조물(CS)과 인접하게 배치될 수 있다.
예시적인 실시예들에서, 복수의 반도체 패턴(AP)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 복수의 반도체 패턴(AP)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 복수의 반도체 패턴(AP)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 복수의 반도체 패턴(AP)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 복수의 반도체 패턴(AP)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 복수의 반도체 패턴(AP)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 복수의 반도체 패턴(AP)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
워드 라인(WL)은 복수의 반도체 패턴(AP)의 양 측벽 상에서 제1 방향(X)으로 연장되는 제1 게이트 전극(230A1)과 제2 게이트 전극(230A2)을 포함할 수 있다. 제1 게이트 전극(230A1)은 반도체 패턴(AP)의 제1 측벽과 마주보며 제1 방향(X)으로 연장된다. 제2 게이트 전극(230A2)은 반도체 패턴(AP)의 제1 측벽과 반대되는 제2 측벽과 마주보며 제1 방향(X)으로 연장된다. 제2 게이트 전극(230A2)의 상면은 제1 게이트 전극(230A1)의 상면보다 높은 레벨에 배치될 수 있다.
제1 게이트 전극(230A1)이 제1 서브 워드 라인(WLX)(도 3 참조)에 대응되고, 제2 게이트 전극(230A2)이 제2 서브 워드 라인(WLY)(도 3 참조)에 대응될 수 있다. 메모리 셀이 선택될 때 제1 게이트 전극(230A1)과 제2 게이트 전극(230A2)에 승압 전압(VPP)이 인가되고, 메모리 셀이 비선택될 때 제1 게이트 전극(230A1)에 네거티브 전압(VBB2)이 인가되고 제2 게이트 전극(230A2)에 버퍼 전압(VPT)이 인가될 수 있다.
게이트 절연층(240)은 반도체 패턴(AP)의 측벽을 둘러싸며, 반도체 패턴(AP)과 워드 라인(WL) 사이에 개재될 수 있다. 예시적인 실시예들에서, 게이트 절연층(240)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 절연 패턴(220) 상에는 반도체 패턴(AP) 사이의 공간을 채우는 매립층(250)이 배치될 수 있다. 매립층(250)은 제1 및 제2 게이트 전극(230A1, 230A2)의 측면들을 커버할 수 있다. 매립층(250)은 서로 다른 레벨에 배치되는 복수의 절연층을 포함하는 구조로 형성될 수도 있다.
반도체 패턴(AP) 상에는 커패시터 콘택(260)이 배치될 수 있다. 커패시터 콘택(260)은 반도체 패턴(AP)과 수직 오버랩되도록 배치되고, 제1 방향(X) 및 제2 방향(Y)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 상부 절연층(262)은 매립층(250) 상에서 커패시터 콘택(260)의 측벽을 둘러쌀 수 있다.
상부 절연층(262) 상에는 식각 정지막(270)이 배치되고, 식각 정지막(270)상에 커패시터 구조물(CS)이 배치될 수 있다. 커패시터 구조물(CS)은 하부 전극(LE), 커패시터 유전층(DE), 및 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 식각 정지막(270)을 관통하여 커패시터 콘택(260)의 상면에 전기적으로 연결될 수 있다. 하부 전극(282)은 제3 방향(Z 방향)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 하부 전극(LE)은 커패시터 콘택(260)과 수직 오버랩되도록 배치되고, 제1 방향(X) 및 제2 방향(Y)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 콘택(260)과 하부 전극(LE) 사이에 랜딩 패드(도시 생략)가 더 배치되어 하부 전극(LE)은 육각형 형상으로 배열될 수도 있다.
도 19는 예시적인 실시예들에 따른 집적회로 장치(200A)를 나타내는 단면도이다. 구체적으로, 도 19는 도 16의 도 16의 A1-A1' 선을 따른 단면도이다.
도 19를 참조하면, 제1 게이트 전극(230A1)은 반도체 패턴(AP)의 양 측벽과 마주보며 제1 방향(X)으로 연장되고, 제2 게이트 전극(230A2)은 반도체 패턴(AP)의 양 측벽과 마주보며, 제1 게이트 전극(230A1)보다 높은 수직 레벨에서 제1 방향(X)으로 연장된다. 제1 게이트 전극(230A1)과 제2 게이트 전극(230A2)은 수직 방향(Z)으로 이격될 수 있고, 제1 게이트 전극(230A1)과 제2 게이트 전극(230A2) 사이의 공간을 매립층(250)이 채울 수 있다.
예시적인 실시예들에서, 제1 게이트 전극(230A1)은 반도체 패턴(AP)의 하측(즉, 채널 영역(CH)의 하측)의 제1 측벽과 이에 반대되는 제2 측벽 상에 배치될 수 있다. 또한 제2 게이트 전극(230A2)은 반도체 패턴(AP)의 상측(즉, 채널 영역(CH)의 상측)의 제1 측벽과 이에 반대되는 제2 측벽 상에 배치될 수 있다. 이러한 경우에 제1 게이트 전극(230A1) 및 제2 게이트 전극(230A2)는 듀얼 게이트(dual gate) 타입의 게이트 전극으로 지칭될 수 있다.
다른 실시예들에서, 제1 게이트 전극(230A1)은 반도체 패턴(AP)의 하측(즉, 채널 영역(CH)의 하측) 측벽 전체를 둘러싸며 제1 방향(X)으로 연장될 수 있고, 제2 게이트 전극(230A2)은 반도체 패턴(AP)의 상측(즉, 채널 영역(CH)의 상측) 측벽 전체를 둘러싸며 제1 방향(X)으로 연장될 수 있다. 이러한 경우에 제1 게이트 전극(230A1) 및 제2 게이트 전극(230A2)는 게이트 올 어라운드(gate-all-around) 타입의 게이트 전극으로 지칭될 수 있다.
제1 게이트 전극(230A1)이 제1 서브 워드 라인(WLX)(도 3 참조)에 대응되고, 제2 게이트 전극(230A2)이 제2 서브 워드 라인(WLY)(도 3 참조)에 대응될 수 있다. 메모리 셀이 선택될 때 제1 게이트 전극(230A1)과 제2 게이트 전극(230A2)에 승압 전압(VPP)이 인가되고, 메모리 셀이 비선택될 때 제1 게이트 전극(230A1)에 네거티브 전압(VBB2)이 인가되고 제2 게이트 전극(230A2)에 버퍼 전압(VPT)이 인가될 수 있다. 따라서 집적회로 장치(200A)는 감소된 오프 전류를 가질 수 있고, GIDL 전류가 현저히 감소될 수 있다.
도 20은 예시적인 실시예들에 따른 집적회로 장치(300)의 셀 어레이 영역(MCA)을 나타내는 레이아웃도이고, 도 21은 도 20의 A2-A2' 부분의 단면도이다.
도 20 및 도 21을 참조하면, 셀 어레이 영역(MCA)은 매립형 게이트 셀 어레이 트랜지스터(buried gate cell array transistor, BCAT) 타입의 DRAM 소자를 포함할 수 있다.
기판(310)에는 소자 분리용 트렌치(312T)가 형성되고, 소자 분리용 트렌치(312T) 내에는 소자 분리막(312)이 형성될 수 있다. 소자 분리막(312)에 의해 셀 어레이 영역(MCA)에서는 기판(310)에 복수의 활성 영역(AC)이 정의될 수 있다.
복수의 활성 영역(AC)은 각각 X 방향 및 Y 방향에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 워드 라인(WL)이 복수의 활성 영역(AC)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트 라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 활성 영역(AC)에 연결될 수 있다.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 X 방향 및 Y 방향을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트 라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 활성 영역(AC)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
셀 어레이 영역(MCA)에서, 기판(310)에는 제1 방향(X)으로 연장되는 복수의 워드 라인 트렌치(330T)가 형성되어 있고, 복수의 워드 라인 트렌치(330T) 내에는 제1 게이트 전극(330A1) 및 제2 게이트 전극(330A2)이 배치될 수 있다. 제1 게이트 전극(330A1)은 복수의 워드 라인 트렌치(330T)의 하측을 채우고, 제2 게이트 전극(330A2)은 복수의 워드 라인 트렌치(330T)의 상측에서 제1 게이트 전극(330A1)과 이격되어 배치될 수 있다. 제2 게이트 전극(330A2)은 제1 게이트 전극(330A1)보다 더 높은 수직 레벨에 배치되고, 제2 게이트 전극(330A2)은 제1 게이트 전극(330A1)보다 기판(310)의 상면에 더 가깝게 배치될 수 있다.
복수의 워드 라인 트렌치(330T) 내벽 상에는 게이트 절연층(332)이 배치되어 기판(310)과 제1 게이트 전극(330A1) 사이 및 기판(310)과 제2 게이트 전극(330A2) 사이에 개재될 수 있다. 제1 게이트 전극(330A1)과 제2 게이트 전극(330A2) 사이에는 매립 절연층(334)이 더 배치되어 제1 게이트 전극(330A1)과 제2 게이트 전극(330A2)을 절연시킬 수 있다. 복수의 워드 라인 트렌치(330T)의 내벽 상에서 제2 게이트 전극(330A2) 상에 게이트 캡핑층(336)이 더 배치될 수 있다.
복수의 워드 라인 트렌치(330T) 양측의 활성 영역(AC)에는 제1 소스/드레인영역(SD1)과 제2 소스/드레인 영역(SD2)이 배치될 수 있다.
기판(310) 상에는 복수의 비트 라인(BL)이 제2 방향(Y)을 따라 길게 연장될 수 있다. 도 21에는 복수의 비트 라인(BL)이 기판(310) 직접 상부에 배치된 것으로 도시되었으나, 복수의 비트 라인(BL)과 기판(310) 사이에 다이렉트 콘택(DC)이 더 배치될 수도 있다. 예를 들어, 복수의 비트 라인(BL)은 제2 소스/드레인 영역(SD2)과 전기적으로 연결될 수 있다.
복수의 비트 라인(BL)은 각각 기판(310) 상에 차례로 적층된 하부 도전 패턴(342), 중간 도전 패턴(344), 및 상부 도전 패턴(346)을 포함할 수 있다. 하부 도전 패턴(342)은 도핑된 폴리실리콘을 포함할 수 있다. 중간 도전 패턴(344) 및 상부 도전 패턴(346)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 중간 도전 패턴(344)은 TiN, TiSiN, 또는 이들의 조합으로 이루어지고, 상부 도전 패턴(346)은 W을 포함할 수 있다. 복수의 비트 라인(BL)의 상면 상에는 캡핑층(348)이 배치되고, 복수의 비트 라인(BL) 측벽 상에는 스페이서(350)가 더 배치될 수 있다.
기판(310) 상에는 제1 소스/드레인 영역(SD1)과 전기적으로 연결되는 콘택 플러그(360)가 배치될 수 있다. 기판(310) 상에는 콘택 플러그(360)와 비트 라인(BL) 주위를 둘러싸는 매립 절연층(352)이 배치될 수 있다.
콘택 플러그(360) 위에는 랜딩 패드(LP)가 형성될 수 있다. 매립 절연층(352) 상에 배치되는 절연층(370)이 랜딩 패드(LP)주위를 둘러쌀 수 있다. 복수의 랜딩 패드(LP)는 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다.
랜딩 패드(LP) 상에는 커패시터 구조물(CS)이 배치될 수 있다. 커패시터 구조물(CS)은 하부 전극(LE), 유전층(DL), 및 상부 전극(UE)을 포함할 수 있고, 하부 전극(LE)의 측벽 상에 지지부(SUP)가 더 배치될 수 있다.
예시적인 실시예들에 따르면, 제1 게이트 전극(330A1)이 제1 서브 워드 라인(WLX)(도 3 참조)에 대응되고, 제2 게이트 전극(330A2)이 제2 서브 워드 라인(WLY)(도 3 참조)에 대응될 수 있다. 메모리 셀이 선택될 때 제1 게이트 전극(330A1)과 제2 게이트 전극(330A2)에 승압 전압(VPP)이 인가되고, 메모리 셀이 비선택될 때 제1 게이트 전극(330A1)에 네거티브 전압(VBB2)이 인가되고 제2 게이트 전극(330A2)에 버퍼 전압(VPT)이 인가될 수 있다. 따라서 집적회로 장치(300)는 감소된 오프 전류를 가질 수 있고, GIDL 전류가 현저히 감소될 수 있다.
도 22는 예시적인 실시예들에 따른 집적회로 장치(400)를 나타내는 평면도이고, 도 23은 예시적인 실시예들에 따른 워드 라인 구동 회로(SWDC)를 설명하는 회로도이다.
도 22 및 도 23을 참조하면, 반도체 패턴(AP)의 측벽 상에 제1 게이트 전극(130A1), 제2 게이트 전극(130A2), 제3 게이트 전극(130A3)이 서로 이격되어 순서대로 배치될 수 있다. 예를 들어, 반도체 패턴(AP)의 제1 측벽 상에서 비트 라인(BL)과 인접한 부분에 제1 게이트 전극(130A1)이 배치되고, 반도체 패턴(AP)의 제2 측벽 상에 제2 게이트 전극(130A2)이 배치되고, 반도체 패턴(AP)의 제1 측벽 상에서 커패시터 구조물(CS)과 인접한 부분에 제3 게이트 전극(130A3)이 배치될 수 있다. 제2 게이트 전극(130A2)과 비트 라인(BL) 사이의 거리가 제1 게이트 전극(130A1)과 비트 라인(BL) 사이의 거리보다 더 크고, 제3 게이트 전극(130A3)과 비트 라인(BL) 사이의 거리가 제2 게이트 전극(130A2)과 비트 라인(BL) 사이의 거리보다 더 클 수 있다.
다른 실시예들에서, 반도체 패턴(AP)의 제1 측벽 상에 제1 게이트 전극(130A1), 제2 게이트 전극(130A2), 제3 게이트 전극(130A3)이 서로 이격되어 배치될 수 있다. 또 다른 실시예들에서, 반도체 패턴(AP)의 제1 측벽 상에 제1 게이트 전극(130A1) 및 제2 게이트 전극(130A2)이 이격되어 배치되고, 반도체 패턴(AP)의 제2 측벽 상에 제3 게이트 전극(130A3)이 배치되며, 제3 게이트 전극(130A3)과 비트 라인(BL) 사이의 거리가 제2 게이트 전극(130A2)과 비트 라인(BL) 사이의 거리보다 더 클 수 있다.
제1 게이트 전극(130A1), 제2 게이트 전극(130A2), 및 제3 게이트 전극(130A3)은 각각 제1 서브 워드 라인(WLX), 제2 서브 워드 라인(WLY), 및 제3 서브 워드 라인(WLZ)으로 지칭될 수 있다.
예시적인 실시예들에 따른 집적회로 장치(400)는 도 23에 도시된 것과 같은 워드 라인 구동 회로(SWDC)를 포함할 수 있다. 워드 라인 구동 회로(SWDC)는 피모스 트랜지스터(TP0), 엔모스 트랜지스터(TN0), 키핑 엔모스 트랜지스터(TN1), 제1 키핑 피모스 트랜지스터(TP1), 및 제2 키핑 피모스 트랜지스터(TP2)로 구성될 수 있다.
피모스 트랜지스터(TP0)는 제1 워드 라인 구동 신호(PXID)가 그 소스에 연결되고, 서브 워드 라인 인에이블 신호(NWEIB)가 그 게이트에 연결되며, 제1 서브 워드 라인(WLX)이 그 드레인에 연결된다. 엔모스 트랜지스터(TN0)는 네거티브 전압(VBB)이 그 소스에 연결되고 서브 워드 라인 인에이블 신호(NWEIB)가 그 게이트에 연결되며, 제1 서브 워드 라인(WLX)이 그 드레인에 연결된다.
키핑 엔모스 트랜지스터(TN1)는 제2 워드 라인 구동 신호(PXIB)가 그 게이트에 연결되고 네거티브 전압(VBB)이 그 소스에 연결되고, 제1 서브 워드 라인(WLX)이 그 드레인에 연결된다. 제1 키핑 피모스 트랜지스터(TP1)는 제1 서브 워드 라인(WLX)이 그 소스에 연결되고, 제2 서브 워드 라인(WLY)이 그 드레인에 연결되며, 그 게이트는 네거티브 전압에 연결될 수 있다. 제2 키핑 피모스 트랜지스터(TP2)는 제1 서브 워드 라인(WLX)이 그 소스에 연결되고, 제3 서브 워드 라인(WLZ)이 그 드레인에 연결되며, 그 게이트는 네거티브 전압에 연결될 수 있다.
도 24는 예시적인 실시예들에 따른 워드 라인 구동 회로의 구동을 나타내는 타이밍도이다.
도 24를 참조하면, 제1 워드 라인 인에이블 신호(PXI)는 초기에 로우 레벨을 유지하였다가 해당 제1 내지 제3 서브 워드 라인(WLX, WLY, WLZ)을 인에이블하고자 하는 경우에 타이밍(T1, T3)에 하이 레벨(VCC)로 천이되고, 다른 워드 라인을 인에이블하는 경우 타이밍(T2, T4)에 로우 레벨(VSS)로 천이된다.
제1 워드 라인 구동 신호(PXID)는 초기에 로우 레벨을 유지하다가 제1 워드 라인 인에이블 신호(PXI)가 타이밍(T1, T3)에서 하이 레벨로, 타이밍(T2, T4)에 로우 레벨로 천이되면, 각각 승압 전압(VPP) 레벨 및 접지 전압 레벨(VSS)로 천이된다.
서브 워드 라인 인에이블 신호(NWEIB)는 초기에 하이 레벨(VCC)을 유지하여 해당 제1 내지 제3 서브 워드 라인(WLX, WLY, WLZ)을 네거티브 전압 레벨로 디스에이블시킨 후에 해당 제1 내지 제3 서브 워드 라인(WLX, WLY, WLZ)을 활성화하고자 하는 경우에 타이밍(T1, T3)에서 로우 레벨(VSS)로 천이되고, 다른 워드 라인을 활성화하고자 하는 경우에 타이밍(T2, T4)에서 하이 레벨(VCC)로 천이된다.
제2 워드 라인 구동 신호(PXIB)는 초기에 하이 레벨을 유지하여 해당 제1 내지 제3 서브 워드 라인(WLX, WLY, WLZ)을 네거티브 전압 레벨로 디스에이블시켰다가 해당 제1 내지 제3 서브 워드 라인(WLX, WLY, WLZ)을 인에이블하고자 하는 경우에 타이밍(T1, T3)에 로우 레벨(VSS)로 천이되고, 다른 워드 라인을 활성화하게 되면 타이밍(T2, T4)에 하이 레벨(VCC)로 천이된다.
제1 서브 워드 라인(WLX)은 초기에 제2 워드 라인 구동 신호(PXIB)에 응답하여 네거티브 레벨로 유지되었다가 타이밍(T1, T3)에 서브 워드 라인 인에이블 신호(NWEIB)가 로우 레벨(VSS)로 천이되면, 제1 워드 라인 구동 신호(PXID)가 일정 시간 지연되어 전달되고, 다른 워드 라인이 활성화되는 타이밍(T2, T4)에서 서브 워드 라인 인에이블 신호(NWEIB)가 하이 레벨(VCC)로 천이되면, 제2 워드 라인 구동 신호(PXIB)에 응답하여 네거티브 전압(VBB2) 레벨로 비활성화된다.
제2 서브 워드 라인(WLY)은 초기에 제2 워드 라인 구동 신호(PXIB)에 응답하여 버퍼 전압(VPT) 레벨로 레벨로 유지되었다가 타이밍(T1, T3)에 서브 워드 라인 인에이블 신호(NWEIB)가 로우 레벨(VSS)로 천이되면, 제1 워드 라인 구동 신호(PXID)가 일정 시간 지연되어 전달되고, 다른 워드 라인이 활성화되는 타이밍(T2, T4)에서 서브 워드 라인 인에이블 신호(NWEIB)가 하이 레벨(VCC)로 천이되면, 제2 워드 라인 구동 신호(PXIB)에 응답하여 제1 버퍼 전압(VPT1) 레벨로 비활성화된다.
제3 서브 워드 라인(WLZ)은 초기에 제2 워드 라인 구동 신호(PXIB)에 응답하여 버퍼 전압(VPT) 레벨로 유지되었다가 타이밍(T1, T3)에 서브 워드 라인 인에이블 신호(NWEIB)가 로우 레벨(VSS)로 천이되면, 제1 워드 라인 구동 신호(PXID)가 일정 시간 지연되어 전달되고, 다른 워드 라인이 활성화되는 타이밍(T2, T4)에서 서브 워드 라인 인에이블 신호(NWEIB)가 하이 레벨(VCC)로 천이되면, 제2 워드 라인 구동 신호(PXIB)에 응답하여 제2 버퍼 전압(VPT2) 레벨로 비활성화된다.
예시적인 실시예들에서, 제1 버퍼 전압(VPT1) 레벨은 승압 전압(VPP) 레벨보다 낮고, 네거티브 전압(VBB2) 레벨보다 높을 수 있고, 제2 버퍼 전압(VPT2) 레벨은 승압 전압(VPP) 레벨보다 낮고 제1 버퍼 전압(VPT1) 레벨보다 높을 수 있다. 예를 들어, 제1 버퍼 전압(VPT1) 레벨은 약 0.1 내지 0.5 V일 수 있고, 제2 버퍼 전압(VPT2) 레벨은 약 0.2 내지 0.8 V일 수 있다. 제1 버퍼 전압(VPT1) 레벨과 네거티브 전압(VBB2) 레벨의 차이는 제1 키핑 피모스 트랜지스터(TP1)의 문턱 전압 레벨에 대응될 수 있고, 제2 버퍼 전압(VPT2) 레벨과 네거티브 전압(VBB2) 레벨의 차이는 제2 캐핑 피모스 트랜지스터(TP2)의 문턱 전압 레벨에 대응될 수 있다.
다시 도 22를 참조하면, 메모리 셀(MC)이 선택될 때(또는 메모리 셀 트랜지스터(MCT)가 턴온될 때), 제1 내지 제3 게이트 전극(130A1, 130A2, 130A3)에는 승압 전압(VPP)이 인가될 수 있고, 메모리 셀(MC)이 비선택될 때(또는 메모리 셀 트랜지스터(MCT)가 턴오프될 때), 제1 게이트 전극(130A1)에 네거티브 전압(VBB2)이 인가되고 제2 게이트 전극(130A2)에 제1 버퍼 전압(VPT1)이 인가되고 제3 게이트 전극(130A3)에 제2 버퍼 전압(VPT2)이 인가될 수 있다.
예시적인 실시예들에 따르면, 제2 소스/드레인 영역(SD2)에 인접한 채널 영역(CH)에 급격한 필드가 형성되는 것이 방지될 수 있고, 이에 따라 집적회로 장치(400)는 감소된 오프 전류를 가질 수 있고, GIDL 전류가 현저히 감소될 수 있다.
도 22 내지 도 24에서는 제1 내지 제3 게이트 전극(130A1, 130A2, 130A3)에 연결된 제1 내지 제3 서브 워드 라인(WLX, WLY, WLZ)을 구비하는 메모리 셀 트랜지스터(MCT)의 구조와 이러한 메모리 셀 트랜지스터(MCT)를 위한 워드 라인 구동 회로(SWDC)를 예시적으로 설명하였다. 그러나 도시된 것과 달리, 다른 실시예들에서 하나의 채널 영역(CH)을 공유하는 추가적인 게이트 전극이 형성될 수 있고, 이러한 경우에 워드 라인 구동 회로(SWDC)는, 추가적인 키핑 피모스 트랜지스터를 더 포함할 수 있고, 상기 추가적인 키핑 피모스 트랜지스터는 제1 서브 워드 라인(WLX)이 그 소스에 연결되고, 추가적인 서브 워드 라인이 그 드레인에 연결되며, 그 게이트는 네거티브 전압에 연결될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치 SWDC: 워드 라인 구동 회로
WLX: 제1 서브 워드 라인 WLY: 제2 서브 워드 라인
130A1: 제1 게이트 전극 130A2: 제2 게이트 전극

Claims (20)

  1. 각각이 채널 영역, 제1 서브 워드 라인, 제2 서브 워드 라인, 및 스토리지 성분을 포함하는 복수의 메모리 셀; 및
    상기 제1 서브 워드 라인 및 상기 제2 서브 워드 라인을 구동하도록 구성되는 워드 라인 구동 회로를 포함하고,
    상기 워드 라인 구동 회로는,
    제1 워드 라인 구동 신호가 그 소스에 연결되고, 서브 워드 라인 인에이블 신호가 그 게이트에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 피모스 트랜지스터;
    네거티브 전압이 그 소스에 연결되고, 상기 서브 워드 라인 인에이블 신호가 그 게이트에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 엔모스 트랜지스터;
    제2 워드 라인 구동 신호가 그 게이트에 연결되고, 상기 네거티브 전압이 그 소스에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 키핑 엔모스 트랜지스터; 및
    상기 제1 서브 워드 라인이 그 소스에 연결되고, 상기 제2 서브 워드 라인이 그 드레인에 연결되고, 그 게이트가 네거티브 전압에 연결되는 제1 키핑 피모스 트랜지스터를 구비하는 것을 특징으로 하는 집적회로 장치.
  2. 제1항에 있어서,
    상기 워드 라인 구동 회로는,
    상기 서브 워드 라인 인에이블 신호, 상기 제1 워드 라인 구동 신호 및 상기 제2 워드 라인 구동 신호에 응답하여, 선택된 메모리 셀에 연결되는 상기 제1 서브 워드 라인과 상기 제2 서브 워드 라인을 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 상기 제1 서브 워드 라인을 제2 전압으로, 비선택된 메모리 셀의 상기 제2 서브 워드 라인을 제3 전압으로 디세이블시키는 워드 라인 구동 회로를 포함하고,
    상기 제1 전압은 전원 전압보다 높은 승압 전압(VPP)으로, 상기 제2 전압은 접지 전압보다 낮은 네거티브 전압으로, 상기 제3 전압은 접지 전압보다 높고 상기 전원 전압보다 낮은 버퍼 전압(VPT)으로 설정되는 것을 특징으로 하는 집적회로 장치.
  3. 제2항에 있어서,
    상기 버퍼 전압은 0.1 내지 0.5 V의 범위인 특징으로 하는 집적회로 장치.
  4. 제2항에 있어서,
    상기 버퍼 전압과 상기 네거티브 전압의 차이는 상기 제1 키핑 피모스 트랜지스터의 문턱 전압에 대응되는 것을 특징으로 하는 집적회로 장치.
  5. 제2항에 있어서,
    상기 복수의 메모리 셀은 각각은,
    기판 상에서 상기 기판의 상면에 평행한 제1 수평 방향으로 연장되며, 제1 소스/드레인 영역, 상기 채널 영역, 및 제2 소스/드레인 영역을 포함하는 반도체 패턴;
    상기 반도체 패턴의 상기 제1 소스/드레인 영역에 인접하게 배치되며, 상기 기판의 상면에 평행한 제2 수평 방향으로 연장되는 비트 라인을 더 포함하고,
    상기 제1 서브 워드 라인은 상기 반도체 패턴의 상기 채널 영역에 인접하게 배치되며, 상기 비트 라인으로부터 제1 거리로 이격되어 상기 기판의 상면에 수직한 수직 방향으로 연장되고,
    상기 제2 서브 워드 라인은 상기 반도체 패턴의 상기 채널 영역에 인접하게 배치되고, 상기 비트 라인으로부터 상기 제1 거리보다 더 큰 제2 거리로 이격되어 상기 수직 방향으로 연장되는 것을 특징으로 하는 집적회로 장치.
  6. 제5항에 있어서,
    상기 반도체 패턴은 제1 측벽과, 상기 제1 측벽에 반대되는 제2 측벽을 포함하고,
    상기 제1 서브 워드 라인은 상기 제1 측벽 상에 배치되고,
    상기 제2 서브 워드 라인은 상기 제2 측벽 상에 배치되는 것을 특징으로 하는 집적회로 장치.
  7. 제5항에 있어서,
    상기 반도체 패턴은 제1 측벽과, 상기 제1 측벽에 반대되는 제2 측벽을 포함하고,
    상기 제1 서브 워드 라인은 상기 제1 측벽 상에 배치되고,
    상기 제2 서브 워드 라인은 상기 제1 측벽 상에서 상기 제1 서브 워드 라인과 이격되어 배치되는 것을 특징으로 하는 집적회로 장치.
  8. 제5항에 있어서,
    상기 반도체 패턴은 제1 측벽과, 상기 제1 측벽에 반대되는 제2 측벽을 포함하고,
    상기 제1 서브 워드 라인은 상기 제1 측벽과 상기 제2 측벽을 모두 둘러싸고,
    상기 제2 서브 워드 라인은 상기 제1 측벽과 상기 제2 측벽을 모두 둘러싸고, 상기 제1 서브 워드 라인과 이격되어 배치되는 것을 특징으로 하는 집적회로 장치.
  9. 제5항에 있어서,
    상기 복수의 메모리 셀 각각은,
    상기 반도체 패턴의 상기 채널 영역에 인접하게 배치되고, 상기 비트 라인으로부터 상기 제2 거리보다 더 큰 제3 거리로 이격되어 상기 수직 방향으로 연장되는 제3 서브 워드 라인을 더 포함하는 것을 특징으로 하는 집적회로 장치.
  10. 제9항에 있어서,
    상기 워드 라인 구동 회로는, 선택된 메모리 셀에 연결되는 상기 제3 서브 워드 라인을 상기 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 상기 제3 서브 워드 라인을 제4 전압으로 디세이블시키고,
    상기 제4 전압은 상기 제3 전압보다 더 높고 상기 전원 전압보다 더 낮은 것을 특징으로 하는 집적회로 장치.
  11. 제10항에 있어서,
    상기 워드 라인 구동 회로는,
    상기 제1 서브 워드 라인이 그 소스에 연결되고, 상기 제3 서브 워드 라인이 그 드레인에 연결되고, 그 게이트가 네거티브 전압에 연결되는 제2 키핑 피모스 트랜지스터를 더 구비하는 것을 특징으로 하는 집적회로 장치.
  12. 제2항에 있어서,
    상기 복수의 메모리 셀 각각은,
    기판 상에서 상기 기판의 상면에 평행한 제1 수평 방향으로 연장되는 비트 라인; 및
    상기 비트 라인 상에서 상기 기판의 상면에 수직한 수직 방향으로 연장되며, 제1 소스/드레인 영역, 상기 채널 영역, 제2 소스/드레인 영역을 포함하는 반도체 패턴을 더 포함하고,
    상기 제1 서브 워드 라인은 상기 반도체 패턴의 측벽 상에 배치되고, 상기 비트 라인으로부터 제1 거리로 이격되어 상기 기판의 상면에 평행한 제2 수평 방향으로 연장되고,
    상기 제2 서브 워드 라인은 상기 반도체 패턴의 상기 측벽 상에 배치되고, 상기 비트 라인으로부터 상기 제1 거리보다 더 큰 제2 거리로 이격되어 상기 제2 수평 방향으로 연장되는 것을 특징으로 하는 집적회로 장치.
  13. 제2항에 있어서,
    상기 제1 서브 워드 라인은 기판 내부에서 상기 기판의 상면에 평행한 제1 수평 방향으로 연장되는 워드 라인 트렌치의 바닥부에 배치되고,
    상기 제2 서브 워드 라인은 상기 워드 라인 트렌치의 내부에 배치되고, 상기 제1 서브 워드 라인과 이격되어 배치되는 것을 특징으로 하는 집적회로 장치.
  14. 각각이 채널 영역, 제1 서브 워드 라인, 제2 서브 워드 라인, 및 스토리지 성분을 포함하는 복수의 메모리 셀; 및
    서브 워드 라인 인에이블 신호, 제1 워드 라인 구동 신호 및 제2 워드 라인 구동 신호에 응답하여, 선택된 메모리 셀에 연결되는 상기 제1 서브 워드 라인과 상기 제2 서브 워드 라인을 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 상기 제1 서브 워드 라인을 제2 전압으로, 비선택된 메모리 셀의 상기 제2 서브 워드 라인을 제3 전압으로 디세이블시키는 워드 라인 구동 회로를 포함하고,
    상기 워드 라인 구동 회로는,
    상기 제1 워드 라인 구동 신호가 그 소스에 연결되고, 상기 서브 워드 라인 인에이블 신호가 그 게이트에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 피모스 트랜지스터;
    상기 제2 전압이 그 소스에 연결되고, 상기 서브 워드 라인 인에이블 신호가 그 게이트에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 엔모스 트랜지스터;
    상기 제2 워드 라인 구동 신호가 그 게이트에 연결되고, 상기 제2 전압이 그 소스에 연결되고, 상기 제1 서브 워드 라인이 그 드레인에 연결되는 키핑 엔모스 트랜지스터; 및
    상기 제1 서브 워드 라인이 그 소스에 연결되고, 상기 제2 서브 워드 라인이 그 드레인에 연결되고, 그 게이트가 네거티브 전압에 연결되는 제1 키핑 피모스 트랜지스터를 구비하는 것을 특징으로 하는 집적회로 장치.
  15. 제14항에 있어서,
    상기 제1 전압은 전원 전압보다 높은 승압 전압(VPP)으로, 상기 제2 전압은 접지 전압보다 낮은 네거티브 전압(VBB)으로, 상기 제3 전압은 접지 전압보다 높고 상기 전원 전압보다 낮은 버퍼 전압(VPT)으로 설정되는 것을 특징으로 하는 집적회로 장치.
  16. 제15항에 있어서,
    상기 버퍼 전압은 0.1 내지 0.5 V의 범위이고,
    상기 버퍼 전압은 상기 제1 키핑 피모스 트랜지스터의 문턱전압에 대응되는 것을 특징으로 하는 집적회로 장치.
  17. 제14항에 있어서,
    상기 복수의 메모리 셀 각각은 제1 소스/드레인 영역, 상기 채널 영역, 및 제2 소스/드레인 영역을 포함하는 반도체 패턴을 더 포함하고,
    상기 제1 서브 워드 라인은 상기 반도체 패턴의 제1 측벽 상에 배치되고,
    상기 제2 서브 워드 라인은 상기 반도체 패턴의 상기 제1 측벽과 반대되는 제2 측벽 상에 배치되는 것을 특징으로 하는 집적회로 장치.
  18. 제14항에 있어서,
    상기 복수의 메모리 셀 각각은 제3 서브 워드 라인을 더 포함하고,
    상기 워드 라인 구동 회로는, 선택된 메모리 셀에 연결되는 상기 제3 서브 워드 라인을 상기 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 상기 제3 서브 워드 라인을 제4 전압으로 디세이블시키고,
    상기 제4 전압은 상기 제3 전압보다 더 높고 상기 전원 전압보다 더 낮은 것을 특징으로 하는 집적회로 장치.
  19. 제18항에 있어서,
    상기 복수의 메모리 셀 각각은 제1 소스/드레인 영역, 상기 채널 영역, 및 제2 소스/드레인 영역을 포함하는 반도체 패턴을 더 포함하고,
    상기 제1 서브 워드 라인, 상기 제2 서브 워드 라인, 및 상기 제3 서브 워드 라인이 상기 반도체 패턴의 상기 채널 영역 상에 순서대로 배치되는 것을 특징으로 하는 집적회로 장치.
  20. 기판 상에 배치되는 복수의 메모리 셀로서, 상기 복수의 메모리 셀 각각은,
    상기 기판의 상면에 평행한 제1 수평 방향으로 연장되며, 제1 소스/드레인 영역, 채널 영역, 및 제2 소스/드레인 영역을 포함하는 반도체 패턴;
    상기 반도체 패턴의 상기 제1 소스/드레인 영역에 인접하게 배치되며, 상기 기판의 상면에 평행한 제2 수평 방향으로 연장되는 비트 라인;
    상기 반도체 패턴의 상기 채널 영역에 인접하게 배치되며, 상기 비트 라인으로부터 제1 거리로 이격되어 상기 기판의 상면에 수직한 수직 방향으로 연장되는 제1 서브 워드 라인; 및
    상기 반도체 패턴의 상기 채널 영역에 인접하게 배치되고, 상기 비트 라인으로부터 상기 제1 거리보다 더 큰 제2 거리로 이격되어 상기 수직 방향으로 연장되는 제2 서브 워드 라인을 포함하는, 복수의 메모리 셀; 및
    서브 워드 라인 인에이블 신호, 제1 워드 라인 구동 신호 및 제2 워드 라인 구동 신호에 응답하여, 선택된 메모리 셀에 연결되는 상기 제1 서브 워드 라인과 상기 제2 서브 워드 라인을 제1 전압으로 인에이블시키고, 비선택된 메모리 셀의 상기 제1 서브 워드 라인을 제2 전압으로, 비선택된 메모리 셀의 상기 제2 서브 워드 라인을 제3 전압으로 디세이블시키는 워드 라인 구동 회로를 포함하고,
    상기 제1 전압은 전원 전압보다 높은 승압 전압(VPP)으로, 상기 제2 전압은 접지 전압보다 낮은 네거티브 전압(VBB)으로, 상기 제3 전압은 접지 전압보다 높고 상기 전원 전압보다 낮은 버퍼 전압(VPT)으로 설정되는 것을 특징으로 하는 집적회로 장치.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220060381A (ko) 2020-11-04 2022-05-11 삼성전자주식회사 집적회로 장치
KR20230003961A (ko) * 2021-06-30 2023-01-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN117316230A (zh) * 2022-06-24 2023-12-29 长鑫存储技术有限公司 字线驱动电路及字线驱动器、存储装置
CN115410617A (zh) * 2022-09-19 2022-11-29 长鑫存储技术有限公司 字线驱动器以及存储装置

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6011746A (en) * 1997-02-06 2000-01-04 Hyundai Electronics America, Inc. Word line driver for semiconductor memories
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
KR100283907B1 (ko) * 1998-12-09 2001-03-02 김영환 서브워드라인 구동회로를 구비한 반도체 메모리
US6452858B1 (en) * 1999-11-05 2002-09-17 Hitachi, Ltd. Semiconductor device
JP4257056B2 (ja) * 2001-12-13 2009-04-22 エルピーダメモリ株式会社 ダイナミック型半導体記憶装置及びリフレッシュ制御方法
US6610576B2 (en) 2001-12-13 2003-08-26 International Business Machines Corporation Method for forming asymmetric dual gate transistor
US8223682B2 (en) 2008-07-08 2012-07-17 Lg Electronics Inc. Transmitting/receiving system and method of processing data in the transmitting/receiving system
KR100980606B1 (ko) 2008-09-08 2010-09-07 주식회사 하이닉스반도체 워드라인 구동회로 및 구동방법
US7916575B2 (en) 2008-12-23 2011-03-29 Emanuele Confalonieri Configurable latching for asynchronous memories
KR101020288B1 (ko) * 2008-12-23 2011-03-07 주식회사 하이닉스반도체 서브워드라인 구동회로
US9076543B2 (en) 2009-07-27 2015-07-07 Micron Technology, Inc. Techniques for providing a direct injection semiconductor memory device
JP2011081855A (ja) * 2009-10-05 2011-04-21 Elpida Memory Inc 半導体装置
KR101623080B1 (ko) 2010-01-18 2016-05-23 삼성전자주식회사 백 바이어스 전압의 리플 노이즈를 줄이는 반도체 메모리 장치 및 그 구동 방법
FR2958441B1 (fr) 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
JP5690083B2 (ja) * 2010-05-19 2015-03-25 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置
DE102011079747A1 (de) 2010-07-27 2012-02-02 Denso Corporation Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
US8884340B2 (en) * 2011-05-25 2014-11-11 Samsung Electronics Co., Ltd. Semiconductor devices including dual gate electrode structures and related methods
KR101868401B1 (ko) 2011-05-25 2018-06-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9559216B2 (en) 2011-06-06 2017-01-31 Micron Technology, Inc. Semiconductor memory device and method for biasing same
TW201507061A (zh) * 2013-02-15 2015-02-16 Ps4 Luxco Sarl 半導體裝置
US20140246725A1 (en) * 2013-03-04 2014-09-04 Samsung Electronics Co., Ltd. Integrated Circuit Memory Devices Including Parallel Patterns in Adjacent Regions
KR20150072041A (ko) 2013-12-19 2015-06-29 에스케이하이닉스 주식회사 워드라인 구동 회로
US9379164B2 (en) 2014-03-06 2016-06-28 Kabushiki Kaisha Toshiba Integrated circuit device
US9865311B1 (en) * 2016-07-08 2018-01-09 Micron Technology, Inc. Memory device including current generator plate
US10008504B1 (en) 2016-12-27 2018-06-26 Micron Technology, Inc. Memory arrays
KR20220060381A (ko) 2020-11-04 2022-05-11 삼성전자주식회사 집적회로 장치

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