JP4257056B2 - ダイナミック型半導体記憶装置及びリフレッシュ制御方法 - Google Patents
ダイナミック型半導体記憶装置及びリフレッシュ制御方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック型半導体記憶装置とそのリフレッシュ制御方法に関し、特にダイナミック型半導体記憶装置のリフレッシュ電流の低減技術に関する。
【０００２】
【従来の技術】
ダイナミック型半導体記憶装置においては、メモリセルにデータを保持するために、一定期間毎に、リフレッシュ動作を行う必要がある。しかしながら、メモリセルアレイにおいて、ライト動作が発生せずその他のリフレッシュ以外のアクセス要求がなされていないロウアドレスのメモリセルもリフレッシュを行うと、このリフレッシュ動作分、無駄な電力消費となる。
【０００３】
このような無駄なリフレッシュ動作による消費電力を省くＤＲＡＭ（ダイナミックランダムアクセスメモリ）装置に関する刊行物として、例えば特開２０００−１１３６６７号公報等が参照される。上記特開２０００−１１３６６７号公報には、図１２及び図１３に示すように、ロウアドレスに対応するロウレジスタ部を設け、ライト動作アクセス履歴を記録することによって、ライト動作が実行されていないロウアドレスのリフレッシュ動作を中止し、リフレッシュ動作分の無駄な電力消費を省くようにした構成が開示されている。図１２において、１２０１はアクセス要求部、１２０２はリフレッシュ動作発生部、１２０３はリフレッシュカウンタ部、１２０４はロウアドレスバッファ部、１２０５はロウデコーダ部、１２０６はロウレジスタ部、１２０７はメモリアレイである。アクセス要求部１２０１はリフレッシュ命令、ライト（ＷＲＩＴＥ）命令、リード（ＲＥＡＤ）命令が発生したときに受付し、リフレッシュ命令をリフレッシュ動作発生部１２０２とロウアドレスバッファ部１２０４に通知し、ライト命令をラインＬ５を通じロウアドレスバッファ部１２０４とラインＬ１を通じロウレジスタ部１２０６に通知する。リフレッシュ動作発生部１２０２は、ＤＲＡＭの内部データを保持するためにリフレッシュ動作が必要な時間間隔でリフレッシュ動作を発生し、リフレッシュカウンタ部１２０３と、ロウアドレスバッファ部１２０４に通知する。リフレッシュカウンタ部１２０３は、ＤＲＡＭをリフレッシュする初期値のロウアドレスを記憶し、リフレッシュ要求が通知されたとき、ロウアドレスをカウントアップする。ロウバッファ部１２０４は、ＤＲＡＭのリフレッシュ動作時にはリフレッシュカウンタ部で発生したロウアドレスを選択し、リフレッシュ動作以外のときは、ラインＬ４より入力される外部ロウアドレスを選択し、ロウデコーダ部１２０５へロウアドレスを通知する。ロウデコーダ部１２０５はロウアドレスをＤＲＡＭ内のアレイのワード線に対応するようにデコードし信号Ｌ２を通じてロウレジスタ部１２０６に通知する。
【０００４】
図１３は、図１２に示したロウレジスタ部１２０６の構成を示す図である。図１３において、１２１０はラッチ回路、１２２０はＡＮＤ回路、１２３０はラッチ回路データ入力部、１２４０はラッチ回路データ出力部、１２５０はラッチ回路制御信号入力部である。図１２及び図１３を参照すると、上記刊行物に記載された装置は、ロウデコーダ部１２０５とメモリアレイ１２０７との間にロウレジスタ部１２０６を備えており、ライト要求時、ライト履歴をラッチ回路１２１０に保持する場合、ラッチ回路１２１０に"１"を記録し、リフレッシュ要求時、ラッチ回路１２１０の内部状態をチェックし、"０"のときロウアドレスのリフレッシュを中止するというものである。すなわち、ロウレジスタ部１２０６において、ＡＮＤ回路１２２０でロウデコーダ１２０５の出力Ｌ２とラッチ回路１２１０の出力とのＡＮＤをとり、その出力Ｌ３をメモリアレイ１２０７に出力している。
【０００５】
【発明が解決しようとする課題】
図１２及び図１３を参照して説明した上記刊行物記載の装置においては、メモリアレイ（メモリセルアレイ）１２０７へ出力されるワード線がライト動作アクセスの履歴を記録するロウレジスタ部１２０６から出力されており、このため、通常動作時のライト動作、リード動作時におけるワード線選択の遅延が増大する。
【０００６】
また上記刊行物記載の装置においては、ラッチ回路１２１０にライト履歴が記録されていない場合、ＡＮＤ回路１２２０の出力は、信号Ｌ２の値にかかわらず、Ｌｏｗレベルを出力しており、ロウデコーダ部１２０５からメモリアレイ１２０７に出力されるワード線を非活性状態に保つことで、リフレッシュ動作を中止するものである。ところで、本発明者の知見によれば、かかる構成の装置においては、リフレッシュ時におけるセンスアンプ動作時の消費電流の低減に対する配慮、工夫を欠いており、現今の大容量メモリ装置の構成に対しては、十分なリフレッシュ電流低減効果は期待できない。
【０００７】
したがって、本発明が解決しようとする課題は、リフレッシュ動作電流を特段に減少させるダイナミック型半導体記憶装置及びリフレッシュ制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記課題を解決するための手段を提供する本発明は、その概略を説明すれば、ライト履歴無しの場合、メインワード線の非活性化、及び／又は、センス動作の非活性化により、リフレッシュ電流を低減させるものである。本発明の一つのアスペクトに係るダイナミック型半導体記憶装置は、ロウデコーダからメモリセルアレイに向けて配置されるメインワード線の信号と、書き込みを指示するライト指示信号との値に基づき、前記ワード線に関するライト履歴の有無を記憶保持する保持回路と、前記メインワード線に関するサブワード線のリフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、前記保持回路の出力がライト履歴無しの値を示している場合には、前記メインワード線の活性化の停止、又は、センス動作の停止により、リフレッシュ動作を停止させるように制御する制御回路と、を備えている。また、本発明の他のアスペクトに係るダイナミック型半導体記憶装置は、ロウデコーダからメモリセルアレイに向けて配置されるメインワード線の信号と、書き込みを指示するライト指示信号とを入力し、前記メインワード線の信号が活性化され、且つ前記ライト指示信号が活性化された場合に、ライト履歴有りの値を記憶保持する保持回路と、前記保持回路の保持出力と、前記メインワード線の信号と、前記メインワード線に関するサブワード線のリフレッシュ動作を指示するリフレッシュ指示信号とを入力とし、前記メインワード線が活性化され、且つ前記リフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、前記保持回路の出力がライト履歴無しの値を示している場合には、センスアンプによるセンス動作を制御する制御信号の少なくとも一つを非活性化して前記メインワード線に関するサブワード線のリフレッシュ動作を停止させるように制御する制御回路と、を備えている。
【０００９】
本発明において、前記制御回路は、前記メインワード線が活性化され、且つ前記リフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴無しの値を示している場合に、前記センスアンプの駆動電源として供給されるセンスアンプ駆動信号の活性化を停止する制御を行う回路を備えている。かかる制御によりリフレッシュ動作電流のおよそ半分程度を低減することができる。
【００１０】
本発明の他のアスペクトに係る装置は、複数のメモリセルがアレイ状に配置されてなるメモリセルアレイを備え、一つのメインワード線に対して複数のサブワード線を有する階層型ワード線構成のダイナミック型半導体記憶装置において、前記メインワード線に対応する前記複数のサブワード線のそれぞれに接続される複数のメモリセルを単位（「分割単位」ともいう）とし、前記メインワード線で区分される前記単位のそれぞれに対応してライト履歴を保持するラッチ回路を備え、前記単位内のメモリセルへのリフレッシュ指示が発行された場合、前記ラッチ回路にラッチされているライト履歴情報に応じて、センスアンプによるセンス動作を制御するための信号の活性化と非活性化を制御しリフレッシュ動作実行の有無を制御する制御回路を備えている。
【００１１】
本発明のさらに他のアスペクトに係る、ダイナミック型半導体記憶装置のリフレッシュ制御方法は以下の各ステップ、すなわち、
ステップ１：ロウデコーダからメモリセルアレイに出力されるメインワード線の信号が活性化され、且つ書き込みを指示するライト指示信号が活性化された場合に、保持回路にライト履歴有りの値を記憶保持する、
ステップ２：前記メインワード線が活性化され、且つ前記メインワード線に関するサブワード線のリフレッシュ動作を指示するリフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、
ステップ３：前記メインワード線が活性化され、且つ前記メインワード線に関するサブワード線のリフレッシュ動作を指示するリフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴無しの値を示している場合には、センスアンプによるセンス動作を制御する制御信号の少なくとも一つを非活性化して前記メインワード線に関するサブワード線のリフレッシュ動作を停止させ、前記通常通りのリフレッシュ動作に較べてリフレッシュ電流を低減するように制御する、
を含む。
【００１２】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係るダイナミック型半導体記憶装置は、その好ましい一実施の形態において、図１及び図４を参照すると、ロウデコーダ（ＸＤＥＣ）（１２）からメモリセルアレイ（１０）に対して出力されるワード線と、書き込みを指示するライト指示信号とを入力し、入力されたワード線が活性化され、入力されたライト指示信号が活性化された場合に、ライト履歴有りの値を記憶保持する保持回路（図４のインバータＩＮＶ１、ＩＮＶ２よりなるフリップフロップ）と、この保持回路における保持出力と、ワード線と、該ワード線に関するリフレッシュ動作を指示するリフレッシュ指示信号とを入力とし、リフレッシュのために該ワード線が活性化され、リフレッシュ指示信号が活性化された場合において、保持回路の出力がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、一方、保持回路の出力がライト履歴無しの値を示している場合には、センスアンプによるセンス動作を制御する制御信号のうちの少なくとも一つを非活性化して該ワード線に関するリフレッシュ動作を停止させるように制御する回路（図４のＭＮ４〜ＭＮ６、図１のセンスアンプ制御回路２００、あるいはＲＡｉドライバ１１０）を備えている。
【００１３】
本発明の一実施の形態に係るダイナミック型半導体記憶装置において、そのワード線構造は、例えば、図２及び図３を参照すると、ロウデコーダ（ＸＤＥＣ）（１２）から出力される一つのメインワード線（ＭＷＬ）に対して複数のサブワード線（ＳＷＬ）を備えた階層ワード線構造とされている。ライト履歴を保持するラッチ回路（５０）は、一つのメインワード線ＭＷＬに対してそれぞれ一つずつ配設されている。
【００１４】
より詳しくは、このダイナミック型半導体記憶装置は、メインワード線（ＭＷＬ）で区分される分割単位のそれぞれに対応してライト履歴を保持するラッチ回路（５０）を備えており、ラッチ回路（５０）には、メインワード線（ＭＷＬ）と、ライト指示信号、リフレッシュ指示信号、リセット信号が入力される。該単位内のメモリセルへのリフレッシュ指示が発行された場合、センスアンプ制御回路（図１の２００）は、ラッチ回路（５０）にラッチされているライト履歴情報に応じて、対応するセンスアンプ列（２０）によるセンス動作を制御するための信号の活性化と非活性化を制御し、リフレッシュ動作実行の有無を制御する。すなわち、リフレッシュコマンド（セルフリフレッシュ、又はＣＢＲ（ＣＡＳ ｂｅｆｏｒ ＲＡＳ））が入力され、分割単位内のメモリセルへのリフレッシュ指示がアサートされたときに、ラッチ回路（５０）にライト履歴有りが記憶保持されている場合には、分割単位のメモリセルのリフレッシュ動作が通常どおり行われ、ラッチ回路（５０）にライト履歴無しが記憶保持されている場合には、当該分割単位のメモリセルのリフレッシュ動作は行われない。
【００１５】
本発明の一実施の形態において、当該分割単位のメモリセルのリフレッシュ動作を停止するために、例えばセンスアンプに駆動電源を供給するセンスアンプドライブ信号ＳＡＰ／ＳＡＮの活性化を止める、メインワード線の活性化、サブワード線の活性化を停止する等の制御が行われる。より詳細には、ワード線が活性化され、且つリフレッシュ指示信号が活性化された場合において、ラッチ回路（５０）がライト履歴無しの値を記憶保持している場合に、ＳＡＰ／ＳＡＮドライバから、センスアンプ列（２０）の駆動電源として供給されるセンスアンプ駆動信号ＳＡＰ／ＳＡＮの出力を停止する制御を行う。センスアンプ駆動信号ＳＡＰ／ＳＡＮの出力を停止する制御を実施した場合、この制御を行わない場合と比較して、リフレッシュ動作電流の半分近くが削減される。
【００１６】
本発明の別の実施の形態において、リフレッシュ時に、ラッチ回路（５０）がライト履歴無しの値を記憶保持している場合、サブワード線を選択するための制御信号（ＲＡｉ）を出力するＲＡｉドライバ（１１０）は、信号ＲＡｉを非活性状態に保ち、サブワード線駆動回路（ＳＷＤ）（１１）から、活性化されたサブワード線が出力されないように制御する。
【００１７】
あるいは、本発明のさらに別の実施の形態において、リフレッシュ時に、ラッチ回路（５０）がライト履歴無しの値を記憶保持している場合、ビット線のプリチャージ及びバランスを制御する回路に制御信号を出力するＰＤＬドライバからのプリチャージ制御信号ＰＤＬを活性化したままとし、リフレッシュのためのセンス時にも、ビット線をプリチャージ電位に保つ制御を行う。
【００１８】
あるいは、本発明のさらに別の実施の形態において、リフレッシュ時に、ラッチ回路（５０）がライト履歴無しの値を記憶保持している場合、トランスファゲート制御信号発生回路（ＴＧドライバ）を制御し、メモリセルに接続されるビット線とセンスアンプとの間に挿入されたトランスファゲートをオン状態のままとする制御を行う。
【００１９】
本発明の実施の形態において、これらのリフレッシュ動作停止のための制御の一部又は全ての組合せを行ってもよいことは勿論である。
【００２０】
さらに本発明の一実施の形態において、ラッチ回路（５０）は、好ましくは以下のような構成とされる。すなわち、図４を参照すると、ラッチ回路（５０）は、二つのインバータ（ＩＮＶ１、ＩＮＶ２）の互いの出力と入力を交差接続したフリップフロップと、フリップフロップの入力ノード（Ｂ）と第１電源（ＧＮＤ）間に直列形態に接続され、ロウデコーダからメモリセルアレイに出力されるワード線（階層ワード線構造の場合、メインワード線）と、書き込み指示を行うライト指示信号とを制御端子にそれぞれ入力してオン及びオフ制御される第１及び第２のスイッチ素子（ＭＮ１、ＭＮ２）と、フリップフロップの出力ノード（Ａ）と第１の電源（ＧＮＤ）間に挿入され、リセット信号を制御端子に入力してオン及びオフ制御される第３のスイッチ素子（ＭＮ３）と、フリップフロップの出力ノード（Ａ）に制御端子が接続されオン及びオフ制御される第４のスイッチ素子（ＭＮ４）と、メインワード線を制御端子に入力としてオン及びオフ制御される第５のスイッチ素子（ＭＮ５）と、ワード線に関するリフレッシュ動作を指示するリフレッシュ指示信号を制御端子に入力としてオン及びオフ制御される第６のスイッチ素子（ＭＮ６）を備えている。第４乃至第６のスイッチ素子（ＭＮ４〜ＭＮ６）は、ラッチ回路（５０）の出力信号（センスフラグ信号）と第１の電源（ＧＮＤ）間に直列に接続されている。なお、ラッチ回路（５０）に入力されるリフレッシュ指示信号は、公知の回路から生成される。すなわち、リフレッシュ指示信号は、リフレッシュコマンドを受けた際に、図１２を参照して説明したリフレッシュ動作発生部等から出力され、またリフレッシュ対象のワード線（メインワード線）は、例えば図１２のリフレッシュカウンタ部から出力されたロウアドレスを入力したロウデコーダの出力が用いられる。
【００２１】
ラッチ回路（５０）の出力信号（センスフラグ信号）は、対応するブロックが非選択時（ワード系のブロック活性化信号がＬｏｗレベル）には、非活性状態を示す電位にプリチャージされる構成とされている。ワード線（メインワード線）に関して書き込みがなされていない場合、フリップフロップの出力ノード（Ａ）は第１の論理値を保持し、該ワード線（メインワード線）に関して書き込みがなされた場合、フリップフロップの入力ノード（Ｂ）には第１の論理値に入力され、フリップフロップの出力ノード（Ａ）は第２の論理値に設定される。
【００２２】
リフレッシュコマンドが入力され、リフレッシュ指示信号が活性化し、ワード線（メインワード線）が選択されたときに、フリップフロップの出力ノードが第１の論理値である場合、ラッチ回路（５０）の出力信号（センスフラグ信号）は非活性状態のままとされ、フリップフロップの出力ノードが第２の論理値である場合、ラッチ回路（５０）の出力信号（センスフラグ信号）は活性状態とされる。
【００２３】
本発明の一実施の形態において、ラッチ回路（５０）の別の構成として、図５を参照すると、複数のワード線を入力し、前記ワード線をそれぞれ制御端子に入力としてオン及びオフ制御される第１のスイッチ素子を、フリップフロップの入力ノードと第２のスイッチ素子の間に、前記複数のワード線に対応して複数個並列（ＭＮ１１、ＭＮ１２）に配置し、前記ワード線をそれぞれ制御端子に入力としてオン及びオフ制御される第５のスイッチ素子を、第４のスイッチ素子と第６のスイッチ素子との間に、前記複数のワード線に対応して複数個並列に配置した（ＭＮ１６、ＭＮ１７）構成としてもよい。
【００２４】
このように、本発明の実施の形態に係るダイナミック型半導体記憶装置は、分割単位にメモリセルのリフレッシュ動作の実行の有無を制御しており、ライトが行われていないメモリセル分割単位に対してリフレッシュ動作を行わない構成とされており、メモリ空間全体を用いないような応用例（未使用のメモリ領域がある場合）において、リフレッシュ電流を削減することができる。また、本発明の実施の形態に係るダイナミック型半導体記憶装置においては、ロウデコーダからのワード線はそのままメモリセルアレイに出力されているため、ライト動作時、リード動作時の選択ワード線の遅延は生じない。
【００２５】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。図１は、本発明の一実施例のダイナミック型のメモリの要部構成を示す図であり、シンクロナスＤＲＡＭの構成が示されている。シンクロナスＤＲＡＭは、良く知られているように、入力されたコマンドをデコードするコマンドデコーダ、動作モードを記憶するモードレジスタ、データ入出力端子ＤＱに接続されるＩ／Ｏデータバッファ／レジスタ、アドレス信号端子に接続されるアドレスバッファ／レジスタ等を有するが、これらは図１では省略されている。
【００２６】
図１を参照すると、この実施例のダイナミック型半導体記憶装置は、複数のメモリセルがアレイ状に配置されたメモリセルアレイ１０と、サブワード線駆動回路（ＳＷＤ）１１と、ロウデコーダ（ＸＤＥＣ）１２と、センスアンプ（ＳＡ）列２０を備えている。さらに、このダイナミック型半導体記憶装置は、各センスアンプ（ＳＡ）列２０のそれぞれに対してそのセンス動作を制御するセンスアンプ制御回路２００を備え、一つの行に並ぶ複数のサブワード線駆動回路（ＳＷＤ）１１に対して一つのＲＡｉドライバ１１０を共通に備え、一つの列に並ぶ複数のメモリセルアレイ１０に対してＸデコーダ（ＸＤＥＣ）１２を備えている。ＲＡｉドライバ１１０は、サブワード線駆動回路（ＳＷＤ）１１にサブワード選択信号ＲＡｉ（「サブワード線電源線」ともいう）を供給する。
【００２７】
この実施例では、ダイナミック型半導体記憶装置は、一つの列に並ぶ複数のメモリセルアレイ１０に対してラッチ回路５０を備えており、このラッチ回路５０は、後述されるように、１つ又は複数のメインワード線ＭＷＬのそれぞれに対応する複数のサブワード線ＳＷＬに対してライト履歴を記憶するための１つのフリップフロップを備えている。
【００２８】
センスアンプ制御回路２００は、センスアンプ駆動（ドライブ）信号ＳＡＰ／ＳＡＮを駆動出力するＳＡＰ／ＳＡＮドライバと、センスアンプとメモリセル側のビット線との間に挿入されるトランスファゲートのオン・オフを制御するためのワンショットのトランスファゲート制御信号ＴＧ０、ＴＧ１を生成するＴＧ０、ＴＧ１ドライバと、ビット線のプリチャージを制御するプリチャージ制御信号ＰＤＬ０、ＰＤＬ１を出力するＰＬＤ０、ＰＬＤ１ドライバと、メモリセルに書き込むデータを書き込むためのライトアンプ（ＷＡＭＰ）を備えている。
【００２９】
図１において、ラッチ回路５０が、本発明により新たに導入されたものであり、ラッチ回路５０の出力に基づき、ライト履歴無しの場合、リフレッシュ指示信号が活性化された場合に、センスアンプ列２０のセンス動作が制御され、リフレッシュ動作が停止される。
【００３０】
図１に示す例では、ラッチ回路５０の出力は、センスアンプ制御回路２００に供給されるとともに、ＲＡｉドライバ１１０にも供給されており、ラッチ回路５０に記憶されるライト履歴に基づき、リフレッシュ動作時のセンスアンプ制御回路２００、及び／又は、ＲＡｉドライバ１１０の動作が制御される。
【００３１】
図２は、図１の構成のメモリセルアレイの一部をブロック図にて示したものである。図２では、図１に示したセンスアンプ制御回路２００として、簡単のため、センスドライブ信号を駆動する回路であるＳＡＰ／ＳＡＮドライバ３０と、ライトアンプ（ＷＡＭＰ）４０とが示されている。
【００３２】
図２を参照すると、この実施例において、複数のラッチ回路５０の各々には、ロウデコーダ（ＸＤＥＣ）１２からメモリセルアレイ１０に出力されるメインワード線ＭＷＬがそれぞれ入力されるとともに、ライト指示信号、リセット信号、及びリフレッシュ指示信号が入力されている。複数のラッチ回路５０の出力は、センスフラグ信号に共通に接続されており、ラッチ回路５０内のフリップフロップに保持されるライト履歴情報に基づき、ＳＡＰ／ＳＡＮドライバ３０の活性、非活性を制御する。なお、ＳＡＰ／ＳＡＮドライバ３０に入力されるセンスフラグ信号は、ロウアドレスに基づき生成される、ワード系のブロック活性化信号で選択されるブロック毎に設けられている。
【００３３】
ラッチ回路５０内のフリップフロップがライト履歴有りを記憶する場合、リフレッシュ指示信号が活性化されたとき、ラッチ回路５０はセンスフラグ信号をグランド電位として、センスフラグ信号を非活性状態とする。このセンスフラグ信号はＳＡＰ／ＳＡＮドライバ３０に入力される。入力されるセンスフラグ信号が非活性状態のとき、ＳＡＰ／ＳＡＮドライバ３０は、センスアンプドライブ信号ＳＡＰ／ＳＡＮを非活性状態に保ち、センスアンプに駆動電源は供給されない。
【００３４】
ライトアンプ（ＷＡＭＰ）４０には、ライト指示信号（ライトイネーブル信号）が入力されている。このライト指示信号が活性化されたとき、ライトアンプ（ＷＡＭＰ）４０は、図示されないデータ入出力端子（ＤＱ）から入力されＩ／Ｏバッファ／レジスタから供給されたデータを受け、このデータを相補信号として、Ｉ／Ｏ線（図３のＩＯＴ、ＩＯＮ）に駆動出力する。
【００３５】
リフレッシュ信号は、ＣＢＲ（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ）、セルフリフレッシュ等のリフレッシュ要求によってアサートされる。
【００３６】
図３は、図１及び図２に示したメモリセルアレイ１０とセンスアンプ列２０とサブワード線駆動回路（ＳＷＤ）１１の構成を示す図である。メモリセルアレイ１０は、相補のビット線対ＢＴ２、ＢＮ２を備え、サブワード線駆動回路１１から出力されるサブワード線ＳＷＬにゲートが接続され、ドレインがビット線に接続され、ソースが容量（メモリ容量）に接続されているメモリセルトランジスタよりなるメモリセルＭＣを複数備えている。
【００３７】
サブワード線駆動回路１１は、ＲＡｉドライバからのＲＡｉ（図では４本）のそれぞれと、入力されるメインワード線ＭＷＬとの論理積をとるＡＮＤ回路１１１〜１１４を備え、ＡＮＤ回路１１１〜１１４の出力は、対応するメモリセルアレイのサブワード線ＳＷＬ０〜ＳＷＬ３に接続されている。メインワード線ＭＷＬが選択されてＨｉｇｈレベルの場合、ＨｉｇｈレベルのＲＡｉ信号に対応するＡＮＤ回路１１１〜１１４の出力に接続されるサブワード線がＨｉｇｈレベルとされ、該サブワード線に接続するメモリセルが選択される。
【００３８】
ビット線対ＢＴ２、ＢＮ２間に直列に挿入され、ゲートにプリチャージ制御信号ＰＤＬ０を共通に入力するＮチャネルＭＯＳトランジスタＭＮ１０２、ＭＮ１０３と、ビット線対ＢＴ２、ＢＮ２にドレインとソースが挿入され、ゲートにプリチャージ制御信号ＰＤＬ０を入力とするＮチャネルＭＯＳトランジスタＭＮ１０１は、プリチャージ回路及びイコライズ（バランス）回路をそれぞれ構成している。ＭＯＳトランジスタＭＮ１０２、ＭＮ１０３はそのソースとドレインが接続され、プリチャージ電圧ＨＶＤＬに接続されている。このＨＶＤＬは、ＳＡＰドライバなどに供給される内部電源電圧ＶＤＬの１／２レベルの電源電圧である。
【００３９】
プリチャージ制御信号ＰＤＬ０がＨｉｇｈレベルのとき、ＭＯＳトランジスタＭＮ１０２、ＭＮ１０３がオンし、ビット線対ＢＴ２、ＢＮ２はＨＶＤＬにプリチャージされ、ＭＯＳトランジスタＭＮ１０１を介してバランスされる。プリチャージ制御信号ＰＤＬ０がＬｏｗレベルのとき、ＭＯＳトランジスタＭＮ１０１〜ＭＮ１０３はオフし、ビット線対ＢＴ２、ＢＮ２は分離される。
【００４０】
メモリセルアレイ側のビット線対ＢＴ２、ＢＮ２と、センスアンプ側のビット線対ＢＴ１、ＢＮ１の間に接続されるＭＯＳトランジスタＭＮ１０４、ＭＮ１０５はトランスファゲートであり、それぞれのゲートに入力されるトランスファゲート制御信号ＴＧ０がＨｉｇｈレベルのとき導通（オン）し、Ｌｏｗレベルのときオフする。トランスファゲート制御信号ＴＧ０は、センス動作開始時点から所定時間遅れてＴＧ０ドライバ（図１参照）から出力されるパルス信号（所定期間Ｌｏｗレベル）よりなる。
【００４１】
センスアンプ２０は、それぞれの入力と出力を互いに襷掛け（交差）接続し、接続点ノードを相補のビット線対ＢＴ１とＢＮ１に接続した二つのインバータよりなる差動構成とされている。より詳細には、高位側電源を与えるセンスアンプドライブ信号ＳＡＰにソースが接続されたＰチャネルＭＯＳトランジスタＭＰ１０１、ＭＰ１０２と、低位側電源を与えるセンスアンプドライブ信号ＳＡＮにソースが接続されたＮチャネルＭＯＳトランジスタＭＮ１０６、ＭＮ１０７を備え、ＭＯＳトランジスタＭＰ１０１、ＭＰ１０２のドレインはそれぞれＭＯＳトランジスタＭＮ１０６、ＭＮ１０７のドレインに接続されるとともに、ビット線対ＢＴ１とＢＮ１にそれぞれ接続されており、ＭＯＳトランジスタＭＰ１０１、ＭＰ１０２のそれぞれのドレインはＭＯＳトランジスタＭＰ１０２、ＭＰ１０１のゲートに交差接続されており、ＭＯＳトランジスタＭＮ１０６、ＭＮ１０７のそれぞれのドレインはＭＯＳトランジスタＭＮ１０７、ＭＮ１０６のゲートに交差接続されている。
【００４２】
ビット線対ＢＴ１、ＢＮ１とＩＯ線対ＩＯＴ、ＩＯＮとの間には、それぞれ、カラム選択信号ＹＳＷをゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ１０８、ＭＮ１０９が挿入されている。カラム選択信号ＹＳＷがＨｉｇｈレベルのとき、ＭＯＳトランジスタＭＮ１０８、ＭＮ１０９はオンし、ビット線対ＢＴ１、ＢＮ１とＩＯ線対ＩＯＴ、ＩＯＮとがそれぞれ電気的に接続される。
【００４３】
センスアンプに接続するビット線対ＢＴ１、ＢＮ１は、ゲートにトランスファゲート制御信号ＴＧ１が入力されたＮチャネルＭＯＳトランジスタＭＮ１１０、ＭＮ１１１よりなるトランスファゲートを介して反対側のメモリセルアレイ側のビット線対ＢＴ３、ＢＮ３にそれぞれ接続される。
【００４４】
ビット線対ＢＴ３、ＢＮ３の間に接続され、ソースとドレインの接続点がプリチャージ電圧ＨＶＤＬに接続され、ゲートがプリチャージ制御信号ＰＤＬ１に共通接続されたＮチャネルＭＯＳトランジスタＭＮ１１３、ＭＮ１１４と、ビット線対ＢＴ３、ＢＮ３の間に接続され、ゲートがプリチャージ制御信号ＰＤＬ１に接続されたＮチャネルＭＯＳトランジスタＭＮ１１２は、プリチャージ回路とイコライズ（バランス）回路を構成している。
【００４５】
図３に示した構成は、センスアンプ（ＳＡ）列２０がメモリセルアレイ１０の両側に配置されたセンスアンプ共有型とされているが、本発明はかかる構成に限定されるものでないことは勿論である。
【００４６】
次に、本発明の実施例で用いられるラッチ回路について説明する。図４は、図２に示した本発明の一実施例のラッチ回路の構成の詳細を示す図である。図４を参照すると、このラッチ回路５０は、入力と出力が互いに接続された二つのインバータＩＮＶ１、ＩＮＶ２と、メインワード線ＭＷＬにゲートが接続され、インバータＩＮＶ１の入力とインバータＩＮＶ２の出力の接続点にドレインが接続されたＮチャネルＭＯＳトランジスタＭＮ１と、ＮチャネルＭＯＳトランジスタＭＮ１のソースにドレインが接続されソースがグランドに接続されゲートにライト指示信号が入力されるＮチャネルＭＯＳトランジスタＭＮ２と、インバータＩＮＶ２の入力ノードとインバータＩＮＶ１の出力ノードの接続点にドレインが接続され、ソースがグランドに接続されゲートにリセット信号が入力されるＮチャネルＭＯＳトランジスタＭＮ３と、ドレインがセンスフラグ信号に接続され、インバータＩＮＶ２の入力ノードとインバータＩＮＶ１の出力ノードの接続点にゲートが接続されたＮチャネルＭＯＳトランジスタＭＮ４と、ＮチャネルＭＯＳトランジスタＭＮ４のソースにドレインが接続され、ゲートがＭＷＬに接続されたＮチャネルＭＯＳトランジスタＭＮ５と、ＮチャネルＭＯＳトランジスタＭＮ５のソースにドレインが接続され、ゲートにリフレッシュ指示信号を入力しソースがグランドに接続されているＮチャネルＭＯＳトランジスタＭＮ６とを備えている。
【００４７】
さらに、電源ＶＤＬにソースが共通に接続され、ドレインがセンスフラグ信号に共通に接続されたＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２と、センスフラグ信号を入力とするインバータＩＮＶ３が設けられており、ＰチャネルＭＯＳトランジスタＭＰ２のゲートにはブロック活性化信号が入力され、ＰチャネルＭＯＳトランジスタＭＰ１のゲートにはインバータＩＮＶ３の出力が接続されいる。
【００４８】
図４を参照して、このラッチ回路の動作について説明する。パワーオン時、あるいは、モードレジスタ（不図示）からのリセット要求に基づき、リセット信号（ワンショットパルス）が入力される。リセット信号がＨｉｇｈレベルとなると、ＭＯＳトランジスタＭＮ３がオンし、フリップフロップはリセットされてその出力ノードＡはＬｏｗレベルとなり、フリップフロップはこのリセット状態を保持する。
【００４９】
ＰチャネルＭＯＳトランジスタＭＰ２のゲートに入力されるブロック活性化信号は、ロウデコーダの出力に基づきブロック選択信号発生回路（図示されない）で生成され、センスアンプ列で挟まれたメモリセルアレイのワード系のブロックが非選択時に、Ｌｏｗレベルとされ、このとき、ＰチャネルＭＯＳトランジスタＭＰ２がオンし、センスフラグ信号は電源電位ＶＤＬ側にプリチャージされる。
【００５０】
データ書き込み時、書き込みアドレスを入力とするロウデコーダ（図１の１２）から出力されるメインワード線ＭＷＬはＨｉｇｈレベルとなり、ライト指示信号は活性化されＨｉｇｈレベルとなる。
【００５１】
メインワード線ＭＷＬとライト指示信号がともにＨｉｇｈレベルとなると、ラッチ回路５０のＭＯＳトランジスタＭＮ１、ＭＮ２はともにオンし、インバータＩＮＶ１の入力ノードＢ（フリップフロップの入力ノード）はＬｏｗレベルとなり、インバータＩＮＶ１の出力ノードＡ（フリップフロップの出力ノード）はＨｉｇｈレベルとなる。すなわち、データ書き込みにより、ラッチ回路５０のフリップフロップはセットされ、その出力ノードＡはＨｉｇｈレベルを保持する。
【００５２】
リフレッシュコマンド入力、あるいはセルフリフレッシュ等により、リフレッシュ指示信号が活性化されてＨｉｇｈレベルとなり、例えばリフレッシュカウンタ（不図示）により、リフレッシュ対象のロウアドレスが特定されてロウデコーダ（図１の１２）に入力され、ロウデコーダ（図１の１２）より出力されるメインワード線のうち選択されたメインワード線がＨｉｇｈレベルとされる。
【００５３】
リフレッシュ対象のメインワード線ＭＷＬが入力されたラッチ回路５０において、このメインワード線ＭＷＬとリフレッシュ指示信号がともにＨｉｇｈレベルとなり、ラッチ回路５０のフリップフロップの出力ノードＡがＨｉｇｈレベルの場合（ライト履歴有りの場合）、ＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６はいずれもオンし、これらオン状態のＭＯＳトランジスタＭＮ４〜ＭＮ６を介して、センスフラグ信号線はグランドに短絡しＬｏｗレベルとなる。
【００５４】
Ｌｏｗレベルのセンスフラグ信号線を受けたＳＡＰ／ＳＡＮドライバ３０（図２参照）では、センス動作の開始及び終了を制御する信号に基づき、Ｈｉｇｈ／Ｌｏｗレベルのセンスアンプドライブ信号ＳＡＰ／ＳＡＮ（図３参照）を出力する。ＳＡＰ／ＳＡＮドライバに入力されるセンス動作の開始及び終了を制御する信号（センスアンプ活性化信号）は図示されないセンスアンプ活性化信号生成回路で生成される。
【００５５】
ラッチ回路５０のフリップフロップの出力ノードＡがＬｏｗレベルの場合（ライト履歴無し）、メインワード線ＭＷＬ、リフレッシュ指示信号が活性状態（Ｈｉｇｈレベル）となったときに、ＮチャネルＭＯＳトランジスタＭＮ４はオフ状態であるため、センスフラグ信号線の電位はプリチャージ電位であるＨｉｇｈレベル、すなわち非活性状態のままとされる。Ｈｉｇｈレベルのセンスフラグ信号線を受けたＳＡＰ／ＳＡＮドライバ３０（図２参照）では、Ｈｉｇｈ／Ｌｏｗレベルのセンスアンプドライブ信号ＳＡＰ／ＳＡＮ（図３参照）を出力しない。
【００５６】
ＳＡＰ／ＳＡＮドライバ３０（図２参照）は、入力されるセンスフラグ信号が活性状態（Ｌｏｗレベル）のとき、センス動作の開始、終了を制御するセンスアンプ活性化信号（不図示）に基づき、センス動作期間中、ＶＤＬ電源電位／ＧＮＤ電位のセンスアンプドライブ信号ＳＡＰ/ＳＡＮを出力する。一方、センスフラグ信号が非活性状態（Ｈｉｇｈレベル）のときは、ＳＡＰ／ＳＡＮドライバ３０（図２参照）は、センスアンプ活性化信号が活性化された場合にも、ＶＤＬ電源電位／ＧＮＤ電位のセンスアンプドライブ信号ＳＡＰ/ＳＡＮ（図３参照）を出力せず、センスアンプドライブ信号ＳＡＰ/ＳＡＮは、例えば電圧ＨＶＤＬのままとされる。なお、図２及び図４に示す構成において、メモリセルからのデータ読み出し時のセンスアンプによるセンス動作の実行は、ブロック活性化信号がＬｏｗレベルからＨｉｇｈレベルに遷移しセンスフラグ信号がＨｉｇｈレベルにプリチャージされた状態で電源ＶＤＬから切り離された状態（Ｈｉｇｈレベル）のとき、図示されないリード指示信号でオンとなるスイッチを介してセンスフラグ信号をＬｏｗレベルとし活性化することでセンスアンプドライブ信号ＳＡＰ／ＳＡＮがセンスアンプに供給され、選択されたセルの読み出しが行われる。
【００５７】
図５は、本発明の一実施例におけるラッチ回路の変形例を示す図である。図５を参照すると、ラッチ回路５０には、メインワード線が二本入力されており、このうちいずれか一本のメインワードの単位に属するメモリセルへの書き込みがなされた場合に、リフレッシュ動作を行い、いずれのメインワード線へのライト動作も行われてない場合、これらのメインワード線に対応するリフレッシュ指示信号が活性化されても、センスアンプアンプドライブ信号は出力しない制御を行っている。
【００５８】
このラッチ回路５０は、入力と出力が互いに接続された二つのインバータＩＮＶ１、ＩＮＶ２と、メインワード線ＭＷＬ１、メインワード線ＭＷＬ２にゲートがそれぞれ接続され、インバータＩＮＶ１の入力ノードＢにドレインが共通接続されたＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２と、ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２の共通接続されたソースにドレインが接続されソースがグランドに接続されゲートにライト指示信号が入力されるＮチャネルＭＯＳトランジスタＭＮ１３と、インバータＩＮＶ１の出力ノードＡにドレインが接続され、ソースがグランドに接続されゲートにリセット信号が入力されるＮチャネルＭＯＳトランジスタＭＮ１４と、ドレインがセンスフラグ信号に接続され、インバータＩＮＶ１の出力ノードＡにゲートが接続されたＮチャネルＭＯＳトランジスタＭＮ１５と、ＮチャネルＭＯＳトランジスタＭＮ１５のソースにドレインが共通接続され、ゲートがメインワード線ＭＷＬ１、メインワード線ＭＷＬ２にそれぞれ接続されたＮチャネルＭＯＳトランジスタＭＮ１６、ＭＮ１７と、ＮチャネルＭＯＳトランジスタＭＮ１６、ＭＮ１７の共通接続されたソースにドレインが接続され、ゲートにリフレッシュ指示信号を入力しソースがグランドに接続されているＮチャネルＭＯＳトランジスタＭＮ１８を備えている。さらに、ブロック活性化信号が、電源ＶＤＬとセンスフラグ信号との間に挿入されているＰチャネルＭＯＳトランジスタＭＰ１２のゲートに入力されており、電源ＶＤＬとセンスフラグ信号との間に挿入されているＰチャネルＭＯＳトランジスタＭＰ１１を備え、センスフラグ信号に入力が接続され出力がＰチャネルＭＯＳトランジスタＭＰ１１のゲートに接続されているインバータＩＮＶ１３を備えている。
【００５９】
このラッチ回路の動作について説明する。パワーオン時、あるいは、図示されないモードレジスタ等で、例えばワンショットパルスのリセット信号が入力される。リセット信号がＨｉｇｈレベルとなると、ＭＯＳトランジスタＭＮ１４がオンし、フリップフロップをリセットし、フリップフロップの出力ノードＡはＬｏｗレベルとなる。
【００６０】
ＭＯＳトランジスタＭＰ１２のゲートに入力されるブロック活性化信号は、センスアンプ列で挟まれたメモリセルアレイのワード系ブロックが非選択時にＬｏｗレベルとされ、選択時に、Ｈｉｇｈレベルとされる。ブロック活性化信号がＬｏｗレベルのとき、ＭＯＳトランジスタＭＰ１２がオンし、センスフラグ信号は電源電位ＶＤＬ側にプリチャージされる。
【００６１】
データ書き込み時のラッチ回路５０の動作について説明する。データ書き込み要求により、例えばメインワード線ＭＷＬ１がＨｉｇｈレベルとなり、ライト指示信号は活性化されＨｉｇｈレベルとなる。Ｈｉｇｈレベルのメインワード線ＭＷＬ１とライト指示信号を受け、ＭＯＳトランジスタＭＮ１１と、ＭＯＳトランジスタＭＮ１３がともにオンし、インバータＩＮＶ１の入力ノードＢはＬｏｗレベルとなり、インバータＩＮＶ１の出力ノードＡはＨｉｇｈレベルとなる。
【００６２】
そして、このデータ書き込みにより、ラッチ回路５０のフリップフロップをなすインバータＩＮＶ１の出力ノードＡはＨｉｇｈレベルを保持する。
【００６３】
次に、ＣＢＲ等のリフレッシュコマンドがチップに入力されるか、セルフリフレッシュにより、リフレッシュ指示信号が活性化されてＨｉｇｈレベルとなり、メインワード線ＭＷＬ１内のメモリセルのアドレスが指定されると、該メインワード線ＭＷＬ１は活性化されＨｉｇｈレベルとなる。このとき、該メインワード線ＭＷＬ１を入力とするラッチ回路５０のＭＯＳトランジスタＭＮ１１、ＭＮ１６のゲートにはＨｉｇｈレベルが印加され、フリップフロップの出力ノードＡがＨｉｇｈレベルの場合（ライト履歴有りの場合）、ＭＯＳトランジスタＭＮ１５はオンし、これらオン状態のＭＯＳトランジスタＭＮ１５、ＭＮ１６、ＭＮ１８を介して、センスフラグ信号線はグランドに接続し、Ｌｏｗレベルとなる。
【００６４】
ラッチ回路５０のフリップフロップの出力ノードＡがＨｉｇｈレベルの場合に、メインワード線とリフレッシュ指示信号が活性状態とされたとき、センスフラグ信号線はＬｏｗレベルとされ、ＳＡＰ／ＳＡＮドライバ３０（図２参照）は、Ｈｉｇｈ／Ｌｏｗレベルのセンスアンプドライブ信号ＳＡＰ／ＳＡＮ（図３参照）を出力する。
【００６５】
メインワード線ＭＷＬ１のメモリセルへのデータの書き込みがなされ、メインワード線ＭＷＬ２のメモリセルへの書き込みが行われていない場合に、二つのメインワード線ＭＷＬ１、ＭＷＬ２のうちの一方にライト動作が行われているため、フリップフロップの出力ノードＡはＨｉｇｈレベルに保持され、メインワード線ＭＷＬ２のメモリセルへのリフレッシュ要求が行われた場合、ＭＯＳトランジスタＭＮ１７、ＭＮ１８がオンし、センスフラグ信号線は、Ｌｏｗレベルとされ、ＳＡＰ／ＳＡＮドライバ３０（図２参照）は、Ｈｉｇｈ／Ｌｏｗレベルのセンスアンプドライブ信号ＳＡＰ／ＳＡＮ（図３参照）を出力する。
【００６６】
二つのメインワード線ＭＷＬ１、ＭＷＬ２のどちらにもライト動作が行われていず、ラッチ回路５０のフリップフロップの出力ノードＡがＬｏｗレベルの場合（ライト履歴無し）、メインワード線線ＭＷＬ１、ＭＷＬ２の一方と、リフレッシュ指示信号が活性状態となっても、センスフラグ信号線はＨｉｇｈレベルのままとされ、ＳＡＰ／ＳＡＮドライバ３０（図２参照）は、Ｈｉｇｈ／Ｌｏｗレベルのセンスアンプドライブ信号ＳＡＰ／ＳＡＮ（図３参照）を出力しない。このように、メインワード線の複数本（２本、あるいは、３本以上でも可）を単位としてライト履歴を記憶保持するようにしてもよい。
【００６７】
なお、ワード系のブロック活性化信号を生成するブロック選択信号発生回路、センス動作を制御するセンスアンプ活性化信号の発生回路は公知の回路が用いられ（例えば特許２９９１１１４号公報等参照）、ＳＡＰ／ＳＡＮドライバ３０（図２）では、センスフラグ信号が非活性状態のとき、センスアンプ活性化信号をマスクする制御を行うことで、センスアンプドライブ信号ＳＡＰの電源電圧側へのプルアップ駆動、センスアンプドライブ信号ＳＡＮのグランド電位側へのプルダウン駆動が行われない構成とされる。
【００６８】
図６は、本発明の一実施例においてラッチ回路５０にライト履歴が書き込まれている場合のリフレッシュ動作の信号波形を示す図である。この動作は、通常のリフレッシュ動作と同じである。なお、図６、及び、後に参照される図７乃至図１１において、図中のメインワード線ＭＷＬ、サブワード線ＳＷＬ、ＴＧ０、ＴＧ１、ＲＡｉ、ＰＤＬ０、ＰＤＬ１、ＳＡＰ、ＳＡＮ、ＢＴ１、ＢＮ１、ＢＴ２、ＢＮ２は、図３のそれぞれの信号に対応している。また図６乃至図１１において、ＶＰＰは高電圧（昇圧電圧）、ＶＤＬは電源電圧（内部電源電圧）であり、ＨＶＤＬはＶＤＬの中間電位であり、ビット線のプリチャージ電圧に対応している。ＧＮＤはグランド電位である。
【００６９】
図１乃至図３、及び図６を参照すると、メインワード線ＭＷＬが選択され高電位ＶＰＰレベルヘ立ち上がり、つづいてトランスファゲート制御信号ＴＧ１が立ち下がり、プリチャージ制御信号ＰＤＬ０が立ち下がる（タイミング区間Ａ）。プリチャージ制御信号ＰＤＬ０の立ち下がりにより、ビット線対ＢＴ２、ＢＮ２は互いに電気的に分離される。ビット線対ＢＴ３、ＢＮ３側のプリチャージ制御信号ＰＬＤ１はＨＩｇｈレベルのままとする。なお、タイミング区間Ａにおいて、メインワード線ＭＷＬの立ち上がり、トランスファゲート制御信号ＴＧ１が立ち下がり、プリチャージ制御信号ＰＤＬ０の立ち下がりの順番は任意である。
【００７０】
次に、サブワード選択信号ＲＡｉがＶＰＰ側に立ち上がり、サブワード線駆動回路（ＳＷＤ）１１から選択されたサブワード線ＳＷＬが立ち上がる（タイミング区間Ｂ参照）。
【００７１】
サブワード線駆動回路（ＳＷＤ）１１を、ＮチャネルＭＯＳトランジスタのみで構成したセルフブート回路によって構成した場合、ＲＡｉの活性化タイミングは、メインワード線ＭＷＬの立ち上がりよりも必ず遅らせる必要がある。図１４は、サブワード線駆動回路（ＳＷＤ）１１をなすセルフブート回路の構成の一例を示す図である。図１４を参照すると、このセルフブート回路は、サブワード線の電源線ＲＡｉとグランド間に直列に接続され、サブワード線ＳＷＬを駆動するドライバをなすＮチャネルＭＯＳトランジスタＭＮ１４０１とＮチャネルＭＯＳトランジスタ１４０２を備え、メインワード線ＭＷＬは、ゲートに昇圧電圧（高電圧）ＶＰＰを入力とするＮチャネルＭＯＳトランジスタＭＮ１４０３を介してＭＯＳトランジスタＭＮ１４０１のゲートに接続される。このノード（ＭＯＳトランジスタＭＮ１４０３とＭＯＳトランジスタＭＮ１４０１のゲートの接続点）は、ブート節点と称呼され、サブワード線ＳＷＬの活性化時に、メインワード線ＭＷＬを活性し、ブート節点がＶＰＰよりもＮチャネルＭＯＳトランジスタＭＮ１４０３の閾値電圧Ｖｔだけ低いレベルに充電した後に、サブワード線電源線ＲＡｉを立ち上げることで、ＮチャネルＭＯＳトランジスタＭＮ１４０１のチャネル、ゲート間のカップリングによってブート節点は高い電圧レベルにまで上がり、ＮチャネルＭＯＳトランジスタＭＮ１４０１のソースとＮチャネルＭＯＳトランジスタＭＮ１４０２のドレインの接続点から出力されるサブワード線ＳＷＬを、ＲａｉのＨｉｇｈレベル（ＶＰＰ）にまで上げることができる。また電源ＶＰＰとクランドの間には、制御信号ＢＥＢをゲートに入力するＮチャネルＭＯＳトランジスタＭＮ１４０４と、メインワード線ＭＷＬをゲートに入力するＮチャネルＭＯＳトランジスタＭＮ１４０５とが直列に接続され、ＭＯＳトランジスタＭＮ１４０４のソースとＭＯＳトランジスタＭＮ１４０５のドレインの接続点が、ＮチャネルＭＯＳトランジスタＭＮ１４０２のゲートに接続される構成とされている。制御信号ＢＥＢは、ブロック活性化信号（図２、図４参照）を、図示されないインバータ等で逆論理（相補）にして作成される制御信号である。なお、制御信号ＢＥＢは、ブロックが非活性化時、Ｈｉｇｈレベルとされるため、ＭＯＳトランジスタＭＮ１４０４がオンし、ＭＯＳトランジスタＭＮ１４０２のゲート電圧にはＨｉｇｈレベルが印加されてＭＯＳトランジスタＭＮ１４０２がオンし、サブワード線ＳＷＬはグランド電位とされる。
【００７２】
サブワード線ＳＷＬのＨｉｇｈレベル（ＶＰＰ）への立ち上がりにより、メモリセルが選択され、メモリセルの記憶状態にしたがってビット線がＨｉｇｈレベル又はＬｏｗレベル側に変化する。図６には、選択されたメモリセルがＨｉｇｈを記憶していた場合の例が示されている。
【００７３】
センス動作を制御するセンスアンプ活性化信号と活性状態のセンスフラグ信号を受けて、ＳＡＰ／ＳＡＮドライバから出力されるセンスアンプドライブ信号ＳＡＰ／ＳＡＮの電位がＨＶＤＬからＶＤＬ／ＧＮＤに遷移する（タイミング区間Ｃ参照）。
【００７４】
さらに、トランスファゲート制御信号ＴＧ０を一旦Ｌｏｗレベルに立ち下げ（タイミング区間Ｃ参照）、センスアンプから、ビット線ＢＴ２とＢＮ２を切り離し、センスアンプに接続するビット線の負荷を軽減し、読み出しを高速化している。センスアンプに接続されるビット線ＢＴ１、ＢＮ１は、センスアンプで差動増幅され、ＶＤＬ、ＧＮＤレベルとなる。
【００７５】
そしてトランスファゲート制御信号ＴＧ０を再びＶＰＰレベルとし（タイミング区間Ｄ参照）、再びビット線（正転側）ＢＴ１とＢＴ２、ビット線（反転側）ＢＮ１とＢＮ２をそれぞれ電気的に接続し、メモリセルアレイ側のビット線ＢＴ２、ＢＮ２は電源電位ＶＤＬとグランド電位になる（タイミング区間Ｄ参照）。これにより、選択されたサブワード線に接続するメモリセルには、センスアンプを介して読み出されたデータの書き込みが行われ、リフレッシュが行われる。
【００７６】
リフレッシュ動作終了時、ＲＡｉドライバ（図１の１１０）から出力されるサブワード選択信号ＲＡｉがＬｏｗレベルとなり、つづいてメインワード線ＭＷＬがＬｏｗレベルとなり（タイミング区間Ｅ参照）、プリチャージ制御信号ＰＤＬ０がＨｉｇｈレベルとなり、トランスファゲート制御ＴＧ１がＨｉｇｈレベルとされ、ビット線ＢＴ１、ＢＴ２、ＢＮ１、ＢＮ２はＨＶＤＬにプリチャージされる（タイミング区間Ｆ参照）。
【００７７】
サブワード線が電源投入後一度も選択されていない場合、該サブワード線に接続するメモリセルはＨＤＶＬに保持されているため、サブワード線を立ち上げても、ビット線ＢＴ２、ＢＮ２の電位はプリチャージ電位ＨＶＤＬから変化しない。本発明においては、この場合、リフレッシュ動作しない。一方、従来の装置では、このような状態でも、リフレッシュ指示がアサートされると、センスアンプドライブ信号ＳＡＰ／ＳＡＮを駆動している。
【００７８】
次に、ラッチ回路５０にライト履歴が保持されていず、活性化されたリフレッシュ指示信号を受けた場合に、センスフラグ信号はＨｉｇｈレベルのままとされ、ＳＡＰ／ＳＡＮドライバ（図２の３０）において、センスアンプドライブ信号ＳＡＰの立ち上がり（ＳＡＰ↑）、センスアンプドライブ信号ＳＡＮの立ち下がり（ＳＡＮ↓）の駆動制御を止めた場合の動作を説明する。
【００７９】
図７は、ＳＡＰ↑、ＳＡＮ↓をライト履歴無しで止めた場合の動作の一例を示す図である。図７に示すように、センスアンプドライブ信号ＳＡＰ、ＳＡＮは中間電位ＨＶＤＬに固定されており、センスアンプは動作せず（ビット線対の電位差を増幅しない）、このため、ビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２はＨＶＤＬのまま動かない。リフレッシュ動作開始時に、センスアンプドライブ信号ＳＡＰ、ＳＡＮの遷移は停止されてＨＤＶＬに保たれており、リセット動作時にもＨＤＶＬとされ、その電圧は変わらない。
【００８０】
次に、本発明におけるリフレッシュ電流制御に関する他の実施例について説明する。本発明の第２の実施例は、ライト履歴を記憶するラッチ回路５０の出力に基づき、ライト履歴のない場合において、リフレッシュ指示信号を受けた際に、サブワード選択信号線（サブワード線電源配線）ＲＡｉの立ち上がりを抑止することで、リフレッシュ動作を止めるものである。その構成としては、ラッチ回路５０（図１、図４等参照）の出力を、ＲＡｉドライバ（図１の１１０参照）に供給し、ＲＡｉドライバは、ラッチ回路５０の出力信号（例えば図４のセンスフラグ信号）がＬｏｗレベルのとき、信号ＲＡｉをＶＰＰレベルとして出力し、ラッチ回路５０の出力（図４のセンスフラグ信号）がＨｉｇｈレベルのとき、グランド電位を出力する制御を行う回路を備える。
【００８１】
図８（ａ）は、ラッチ回路５０にライト履歴のない場合、リフレッシュ指示信号を受けた際に、サブワード選択信号線ＲＡｉの立ち上がりを抑止する構成とした本実施例の動作波形の一例を示している。リフレッシュ動作開始時、メインワード線ＭＷＬが立ち上がり、トランスファゲート制御信号ＴＧ１、プリチャージ制御信号ＰＤＬ０が立ち下がっても、サブワード選択信号ＲＡｉはＬｏｗレベルのままとされ、したがって、本来選択されるべきサブワード線を出力するＡＮＤ回路（図３の１１１〜１１４）の出力もＬｏｗレベルのままとされ、サブワード線は非選択状態とされる。
【００８２】
ＳＡＰ／ＳＡＮドライバ３０（図２参照）からセンスアンプドライブ信号ＳＡＰ／ＳＡＮが出力されると、センスアンプ２０（図２参照）は、センスアンプに接続するビット線対ＢＴ１、ＢＴＮ１の一方を電源電位ＶＤＬ、他方をグランド電位ＧＮＤに差動増幅し、トランスファゲート制御信号ＴＧ０の立ち上がりにより、ビット線対ＢＴ２、ＢＮ２の電圧はＶＤＬ、ＧＮＤに広がる。この場合、リフレッシュ動作開始時、及びリフレッシュ動作終了時にも、サブワード選択信号ＲＡｉ、サブワード線ＳＷＬはＬｏｗレベル固定とされる。
【００８３】
図８（ｂ）は、ラッチ回路にライト履歴が保持されていない場合、リフレッシュ時、サブワード選択信号ＲＡｉの立ち上がりを抑止するとともに、センスアンプドライブ信号ＳＡＰの立ち上げ（ＳＡＰ↑）／ＳＡＮ（ＳＡＮ↓）の立ち下げを停止した場合の波形を示す図である。この場合、ビット線対ＢＴ１、ＢＮ１、ＢＴ２、ＢＮ２はプリチャージ電位ＨＶＤＬのままとされる。
【００８４】
リフレッシュ電流制御に関する本発明の第３の実施例は、ラッチ回路５０に記憶されたライト履歴に基づき、トランスファゲート制御信号ＴＧ０の発生を停止するというものである。トランスファゲート制御信号ＴＧ０は、トランスファゲート（図３のＭＮ１０４，１０５）をオン・オフし、センスアンプとビット線とを切り離しを制御するものであるが、この実施例では、ラッチ回路５０にライト履歴が記憶保持されていない場合、センスアンプとビット線との切り離し制御は行わず、トランスファゲート制御信号ＴＧ０はＨｉｇｈレベル（ＶＰＰ）のままとする。
【００８５】
図９は、本発明の第３の実施例の動作の一例を示す図であり、センスアンプドライブ信号ＳＡＰの立ち上げとＳＡＮの立ち上げ（ＳＡＰ↑、ＳＡＮ↓）の停止、サブワード選択信号線ＲＡｉの立ち上がり（ＲＡｉ↑）の停止とともに、トランスファゲート制御信号ＴＧ０の立ち下げと立ち上げ（ＴＧ０↓↑）を停止した構成の信号波形を示す図である。この実施例において、ラッチ回路５０の出力は、トランスファゲート制御信号を駆動出力するＴＧ０、ＴＧ１ドライバ（図１参照）に入力され、ＴＧ０、ＴＧ１ドライバは、ラッチ回路５０の出力（図４のセンスフラグ信号）がＬｏｗレベルのとき、トランスファゲート制御信号ＴＧ０のワンショット出力を行い、ラッチ回路５０の出力（図４のセンスフラグ信号）がＨｉｇｈレベルのとき、トランスファゲート制御信号ＴＧ０をＨｉｇｈレベル固定を出力する回路を備える。
【００８６】
本発明のリフレッシュ電流制御に関する第４の実施例として、ラッチ回路５０のライト履歴の有無でプリチャージ制御信号を制御するようにしてもよい。図１０は、ラッチ回路５０にライト履歴が無い場合、プリチャージ制御信号ＰＤＬ０の立ち下がり（ＰＤＬ０↓）、及び、センスアンプドライブ信号ＳＡＰの立ち上げとＳＡＮの立ち上げ（ＳＡＰ↑、ＳＡＮ↓）の停止、サブワード選択信号線ＲＡｉの立ち上がり（ＲＡｉ↑）の停止とともに、トランスファゲート制御信号ＴＧ０の立ち下げと立ち上がり（ＴＧ０↓↑）を停止した場合の信号波形を示す図である。プリチャージ制御信号ＰＤＬ０は、Ｈｉｇｈレベル固定とされる。ビット線対ＢＴ２、ＢＮ２は、ＨＶＬＤ固定とされる。この実施例において、ラッチ回路５０の出力は、プリチャージ制御信号ＰＤＬ０を駆動出力するＰＤＬ０ドライバ（図１参照）に入力され、ＰＤＬ０ドライバは、ラッチ回路５０の出力（図４のセンスフラグ信号）がＬｏｗレベルのとき、センス動作時、プリチャージ制御信号ＰＤＬ０を立ち下げ、ラッチ回路５０の出力（図４のセンスフラグ信号）がＨｉｇｈレベルのとき、センス動作時にもプリチャージ制御信号ＰＤＬ０をＨｉｇｈレベル固定のままとする制御を行う回路を備えている。
【００８７】
本発明のリフレッシュ電流制御に関する第５の実施例は、ラッチ回路５０に記憶されたライト履歴に基づき、反対側のメモリセルのビット線対（図３のＢＴ３、ＢＮ３）とセンスアンプの間に挿入されるトランスファゲート（図３のＭＮ１１０、ＭＮ１１１）の制御信号ＴＧ１の発生を停止するものである。この実施例では、反対側のメモリセルのビット線とセンスアンプの切り離し制御は行わず、トランスファゲート制御信号ＴＧ１はＨｉｇｈレベル（ＶＰＰ）のままとする。図１１は、センスアンプドライブ信号ＳＡＰの立ち上げとＳＡＮの立ち上げ（ＳＡＰ↑、ＳＡＮ↓）の停止、サブワード選択信号線ＲＡｉの立ち上がり（ＲＡｉ↑）の停止、トランスファゲート制御信号ＴＧ０のワンショットパルス（ＴＧ０↓↑）の停止、プリチャージ制御信号ＰＤＬ０の立ち下げ（ＰＤＬ０↓）の停止とともに、トランスファゲート制御信号ＴＧ１の立ち下げと立ち上げを停止した構成の、信号波形を示す図である。ラッチ回路５０の出力は、トランスファゲート制御信号ＴＧ１を発生する回路に入力され、ラッチ回路の出力（例えば図４のセンスフラグ信号）がＬｏｗレベルのとき、トランスファゲート制御信号ＴＧ１信号のワンショット出力を行い、ラッチ回路５０の出力（例えば図４のセンスフラグ信号）がＨｉｇｈレベルのとき、トランスファゲート制御信号ＴＧ１をＨｉｇｈレベル固定とする回路を備える。この実施例では、ＴＧ１、ＳＡＰ、ＳＡＮ、ＲＡｉ、ＴＧ０、ＰＤＬ０の遷移を止めており、リフレッシュ電流は、メインワード線ＭＷＬの動作に伴う電流のみとなる。
【００８８】
リフレッシュ電流に対して、センスアンプドライブ信号ＳＡＰの立ち上がり遷移とＳＡＮの立ち上がり遷移（ＳＡＰ↑、ＳＡＮ↓）の停止によるリフレッシュ電流の低減効果は、概算で５０％と見積もられ、サブワード選択信号線ＲＡｉの立ち上がり（ＲＡｉ↑）、トランスファゲート制御信号（ＴＧ０）、プリチャージ制御信号（ＰＤＬ０）、トランスファゲート制御信号（ＴＧ１）の遷移の停止は、それぞれ約５％程度のリフレッシュ電流の低減効果となる。
【００８９】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、本発明は、階層型ワード線構成のＤＲＡＭに限定されるものでないことは勿論であり、また、本発明は、センスアンプの両側にメモリセルアレイを備えた構成に限定されるものでなく、センスアンプ制御回路をセンスアンプ列に共通に備えた構成に限定されるものでない。また本発明は、シンクロナスＤＡＲＭ等に限定されるものでなく任意の構成のダイナミック型半導体記憶装置に実施できることは勿論である。
【００９０】
【発明の効果】
以上説明したように、本発明によれば、ラッチ回路にライト履歴有りが保持されている場合、リフレッシュ指示を受けたとき、センス動作を停止させる構成としたことにより、リフレッシュ動作電流を特段に低減することができる。
【００９１】
また本発明によれば、メモリセルアレイに出力されるワード線に基づき、センス動作を制御する構成としたため、リフレッシュ電流の低減を実現しながら、ライト、リード動作時において、ワード線選択の遅延を回避することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施例に係るダイナミック型半導体記憶装置の構成を説明するための図である。
【図２】本発明の実施例に係るダイナミック型半導体記憶装置におけるメモリセル、ラッチ回路の構成を示す図である。
【図３】本発明の実施例に係るダイナミック型半導体記憶装置におけるメモリセル、センスアンプの構成を示す図である。
【図４】本発明の実施例に係るダイナミック型半導体記憶装置におけるラッチ回路の構成の一例を示す図である。
【図５】本発明の実施例に係るダイナミック型半導体記憶装置におけるラッチ回路の構成の他の例を示す図である。
【図６】本発明の第１の実施例のリフレッシュ動作の信号波形を示す図である。
【図７】本発明の第１の実施例のリフレッシュ動作抑止時の信号波形を示す図である。
【図８】本発明の第２の実施例のリフレッシュ動作抑止時の信号波形を示す図である。
【図９】本発明の第３の実施例のリフレッシュ動作抑止時の信号波形を示す図である。
【図１０】本発明の第４の実施例のリフレッシュ動作抑止時の信号波形を示す図である。
【図１１】本発明の第４の実施例のリフレッシュ動作抑止時の信号波形を示す図である。
【図１２】リフレッシュ電流制御を行う従来のＤＲＡＭ装置の構成を示す図である。
【図１３】従来のＤＲＡＭ装置のロウレジスタ部の構成を示す図である。
【図１４】本発明の実施例に係るダイナミック型半導体記憶装置のサブワード線駆動回路をセルフブート回路で構成した例を示す図である。
【符号の説明】
１０ メモリセルアレイ
１１ サブワード線駆動回路
１２ ロウデコーダ
２０ センスアンプ
３０ ＳＡＰ／ＳＡＮドライバ
４０ ライトアンプ
５０ ラッチ回路
１１０ ＲＡｉドライバ（サブワード選択信号発生回路）
２００ センスアンプ制御回路
１２０１ アクセス要求部
１２０２ リフレッシュ動作発生部
１２０３ リフレッシュカウンタ部
１２０４ ロウアドレスバッファ部
１２０５ ロウデコーダ部
１２０６ ロウレジスタ部
１２０７ メモリアレイ
１２１０ ラッチ回路
１２２０ ＡＮＤ回路
１２３０ ラッチ回路データ入力部
１２４０ ラッチ回路データ出力部
１２５０ ラッチ回路制御信号入力部
【発明の属する技術分野】
本発明は、ダイナミック型半導体記憶装置とそのリフレッシュ制御方法に関し、特にダイナミック型半導体記憶装置のリフレッシュ電流の低減技術に関する。
【０００２】
【従来の技術】
ダイナミック型半導体記憶装置においては、メモリセルにデータを保持するために、一定期間毎に、リフレッシュ動作を行う必要がある。しかしながら、メモリセルアレイにおいて、ライト動作が発生せずその他のリフレッシュ以外のアクセス要求がなされていないロウアドレスのメモリセルもリフレッシュを行うと、このリフレッシュ動作分、無駄な電力消費となる。
【０００３】
このような無駄なリフレッシュ動作による消費電力を省くＤＲＡＭ（ダイナミックランダムアクセスメモリ）装置に関する刊行物として、例えば特開２０００−１１３６６７号公報等が参照される。上記特開２０００−１１３６６７号公報には、図１２及び図１３に示すように、ロウアドレスに対応するロウレジスタ部を設け、ライト動作アクセス履歴を記録することによって、ライト動作が実行されていないロウアドレスのリフレッシュ動作を中止し、リフレッシュ動作分の無駄な電力消費を省くようにした構成が開示されている。図１２において、１２０１はアクセス要求部、１２０２はリフレッシュ動作発生部、１２０３はリフレッシュカウンタ部、１２０４はロウアドレスバッファ部、１２０５はロウデコーダ部、１２０６はロウレジスタ部、１２０７はメモリアレイである。アクセス要求部１２０１はリフレッシュ命令、ライト（ＷＲＩＴＥ）命令、リード（ＲＥＡＤ）命令が発生したときに受付し、リフレッシュ命令をリフレッシュ動作発生部１２０２とロウアドレスバッファ部１２０４に通知し、ライト命令をラインＬ５を通じロウアドレスバッファ部１２０４とラインＬ１を通じロウレジスタ部１２０６に通知する。リフレッシュ動作発生部１２０２は、ＤＲＡＭの内部データを保持するためにリフレッシュ動作が必要な時間間隔でリフレッシュ動作を発生し、リフレッシュカウンタ部１２０３と、ロウアドレスバッファ部１２０４に通知する。リフレッシュカウンタ部１２０３は、ＤＲＡＭをリフレッシュする初期値のロウアドレスを記憶し、リフレッシュ要求が通知されたとき、ロウアドレスをカウントアップする。ロウバッファ部１２０４は、ＤＲＡＭのリフレッシュ動作時にはリフレッシュカウンタ部で発生したロウアドレスを選択し、リフレッシュ動作以外のときは、ラインＬ４より入力される外部ロウアドレスを選択し、ロウデコーダ部１２０５へロウアドレスを通知する。ロウデコーダ部１２０５はロウアドレスをＤＲＡＭ内のアレイのワード線に対応するようにデコードし信号Ｌ２を通じてロウレジスタ部１２０６に通知する。
【０００４】
図１３は、図１２に示したロウレジスタ部１２０６の構成を示す図である。図１３において、１２１０はラッチ回路、１２２０はＡＮＤ回路、１２３０はラッチ回路データ入力部、１２４０はラッチ回路データ出力部、１２５０はラッチ回路制御信号入力部である。図１２及び図１３を参照すると、上記刊行物に記載された装置は、ロウデコーダ部１２０５とメモリアレイ１２０７との間にロウレジスタ部１２０６を備えており、ライト要求時、ライト履歴をラッチ回路１２１０に保持する場合、ラッチ回路１２１０に"１"を記録し、リフレッシュ要求時、ラッチ回路１２１０の内部状態をチェックし、"０"のときロウアドレスのリフレッシュを中止するというものである。すなわち、ロウレジスタ部１２０６において、ＡＮＤ回路１２２０でロウデコーダ１２０５の出力Ｌ２とラッチ回路１２１０の出力とのＡＮＤをとり、その出力Ｌ３をメモリアレイ１２０７に出力している。
【０００５】
【発明が解決しようとする課題】
図１２及び図１３を参照して説明した上記刊行物記載の装置においては、メモリアレイ（メモリセルアレイ）１２０７へ出力されるワード線がライト動作アクセスの履歴を記録するロウレジスタ部１２０６から出力されており、このため、通常動作時のライト動作、リード動作時におけるワード線選択の遅延が増大する。
【０００６】
また上記刊行物記載の装置においては、ラッチ回路１２１０にライト履歴が記録されていない場合、ＡＮＤ回路１２２０の出力は、信号Ｌ２の値にかかわらず、Ｌｏｗレベルを出力しており、ロウデコーダ部１２０５からメモリアレイ１２０７に出力されるワード線を非活性状態に保つことで、リフレッシュ動作を中止するものである。ところで、本発明者の知見によれば、かかる構成の装置においては、リフレッシュ時におけるセンスアンプ動作時の消費電流の低減に対する配慮、工夫を欠いており、現今の大容量メモリ装置の構成に対しては、十分なリフレッシュ電流低減効果は期待できない。
【０００７】
したがって、本発明が解決しようとする課題は、リフレッシュ動作電流を特段に減少させるダイナミック型半導体記憶装置及びリフレッシュ制御方法を提供することにある。
【０００８】
【課題を解決するための手段】
前記課題を解決するための手段を提供する本発明は、その概略を説明すれば、ライト履歴無しの場合、メインワード線の非活性化、及び／又は、センス動作の非活性化により、リフレッシュ電流を低減させるものである。本発明の一つのアスペクトに係るダイナミック型半導体記憶装置は、ロウデコーダからメモリセルアレイに向けて配置されるメインワード線の信号と、書き込みを指示するライト指示信号との値に基づき、前記ワード線に関するライト履歴の有無を記憶保持する保持回路と、前記メインワード線に関するサブワード線のリフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、前記保持回路の出力がライト履歴無しの値を示している場合には、前記メインワード線の活性化の停止、又は、センス動作の停止により、リフレッシュ動作を停止させるように制御する制御回路と、を備えている。また、本発明の他のアスペクトに係るダイナミック型半導体記憶装置は、ロウデコーダからメモリセルアレイに向けて配置されるメインワード線の信号と、書き込みを指示するライト指示信号とを入力し、前記メインワード線の信号が活性化され、且つ前記ライト指示信号が活性化された場合に、ライト履歴有りの値を記憶保持する保持回路と、前記保持回路の保持出力と、前記メインワード線の信号と、前記メインワード線に関するサブワード線のリフレッシュ動作を指示するリフレッシュ指示信号とを入力とし、前記メインワード線が活性化され、且つ前記リフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、前記保持回路の出力がライト履歴無しの値を示している場合には、センスアンプによるセンス動作を制御する制御信号の少なくとも一つを非活性化して前記メインワード線に関するサブワード線のリフレッシュ動作を停止させるように制御する制御回路と、を備えている。
【０００９】
本発明において、前記制御回路は、前記メインワード線が活性化され、且つ前記リフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴無しの値を示している場合に、前記センスアンプの駆動電源として供給されるセンスアンプ駆動信号の活性化を停止する制御を行う回路を備えている。かかる制御によりリフレッシュ動作電流のおよそ半分程度を低減することができる。
【００１０】
本発明の他のアスペクトに係る装置は、複数のメモリセルがアレイ状に配置されてなるメモリセルアレイを備え、一つのメインワード線に対して複数のサブワード線を有する階層型ワード線構成のダイナミック型半導体記憶装置において、前記メインワード線に対応する前記複数のサブワード線のそれぞれに接続される複数のメモリセルを単位（「分割単位」ともいう）とし、前記メインワード線で区分される前記単位のそれぞれに対応してライト履歴を保持するラッチ回路を備え、前記単位内のメモリセルへのリフレッシュ指示が発行された場合、前記ラッチ回路にラッチされているライト履歴情報に応じて、センスアンプによるセンス動作を制御するための信号の活性化と非活性化を制御しリフレッシュ動作実行の有無を制御する制御回路を備えている。
【００１１】
本発明のさらに他のアスペクトに係る、ダイナミック型半導体記憶装置のリフレッシュ制御方法は以下の各ステップ、すなわち、
ステップ１：ロウデコーダからメモリセルアレイに出力されるメインワード線の信号が活性化され、且つ書き込みを指示するライト指示信号が活性化された場合に、保持回路にライト履歴有りの値を記憶保持する、
ステップ２：前記メインワード線が活性化され、且つ前記メインワード線に関するサブワード線のリフレッシュ動作を指示するリフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、
ステップ３：前記メインワード線が活性化され、且つ前記メインワード線に関するサブワード線のリフレッシュ動作を指示するリフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴無しの値を示している場合には、センスアンプによるセンス動作を制御する制御信号の少なくとも一つを非活性化して前記メインワード線に関するサブワード線のリフレッシュ動作を停止させ、前記通常通りのリフレッシュ動作に較べてリフレッシュ電流を低減するように制御する、
を含む。
【００１２】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明に係るダイナミック型半導体記憶装置は、その好ましい一実施の形態において、図１及び図４を参照すると、ロウデコーダ（ＸＤＥＣ）（１２）からメモリセルアレイ（１０）に対して出力されるワード線と、書き込みを指示するライト指示信号とを入力し、入力されたワード線が活性化され、入力されたライト指示信号が活性化された場合に、ライト履歴有りの値を記憶保持する保持回路（図４のインバータＩＮＶ１、ＩＮＶ２よりなるフリップフロップ）と、この保持回路における保持出力と、ワード線と、該ワード線に関するリフレッシュ動作を指示するリフレッシュ指示信号とを入力とし、リフレッシュのために該ワード線が活性化され、リフレッシュ指示信号が活性化された場合において、保持回路の出力がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、一方、保持回路の出力がライト履歴無しの値を示している場合には、センスアンプによるセンス動作を制御する制御信号のうちの少なくとも一つを非活性化して該ワード線に関するリフレッシュ動作を停止させるように制御する回路（図４のＭＮ４〜ＭＮ６、図１のセンスアンプ制御回路２００、あるいはＲＡｉドライバ１１０）を備えている。
【００１３】
本発明の一実施の形態に係るダイナミック型半導体記憶装置において、そのワード線構造は、例えば、図２及び図３を参照すると、ロウデコーダ（ＸＤＥＣ）（１２）から出力される一つのメインワード線（ＭＷＬ）に対して複数のサブワード線（ＳＷＬ）を備えた階層ワード線構造とされている。ライト履歴を保持するラッチ回路（５０）は、一つのメインワード線ＭＷＬに対してそれぞれ一つずつ配設されている。
【００１４】
より詳しくは、このダイナミック型半導体記憶装置は、メインワード線（ＭＷＬ）で区分される分割単位のそれぞれに対応してライト履歴を保持するラッチ回路（５０）を備えており、ラッチ回路（５０）には、メインワード線（ＭＷＬ）と、ライト指示信号、リフレッシュ指示信号、リセット信号が入力される。該単位内のメモリセルへのリフレッシュ指示が発行された場合、センスアンプ制御回路（図１の２００）は、ラッチ回路（５０）にラッチされているライト履歴情報に応じて、対応するセンスアンプ列（２０）によるセンス動作を制御するための信号の活性化と非活性化を制御し、リフレッシュ動作実行の有無を制御する。すなわち、リフレッシュコマンド（セルフリフレッシュ、又はＣＢＲ（ＣＡＳ ｂｅｆｏｒ ＲＡＳ））が入力され、分割単位内のメモリセルへのリフレッシュ指示がアサートされたときに、ラッチ回路（５０）にライト履歴有りが記憶保持されている場合には、分割単位のメモリセルのリフレッシュ動作が通常どおり行われ、ラッチ回路（５０）にライト履歴無しが記憶保持されている場合には、当該分割単位のメモリセルのリフレッシュ動作は行われない。
【００１５】
本発明の一実施の形態において、当該分割単位のメモリセルのリフレッシュ動作を停止するために、例えばセンスアンプに駆動電源を供給するセンスアンプドライブ信号ＳＡＰ／ＳＡＮの活性化を止める、メインワード線の活性化、サブワード線の活性化を停止する等の制御が行われる。より詳細には、ワード線が活性化され、且つリフレッシュ指示信号が活性化された場合において、ラッチ回路（５０）がライト履歴無しの値を記憶保持している場合に、ＳＡＰ／ＳＡＮドライバから、センスアンプ列（２０）の駆動電源として供給されるセンスアンプ駆動信号ＳＡＰ／ＳＡＮの出力を停止する制御を行う。センスアンプ駆動信号ＳＡＰ／ＳＡＮの出力を停止する制御を実施した場合、この制御を行わない場合と比較して、リフレッシュ動作電流の半分近くが削減される。
【００１６】
本発明の別の実施の形態において、リフレッシュ時に、ラッチ回路（５０）がライト履歴無しの値を記憶保持している場合、サブワード線を選択するための制御信号（ＲＡｉ）を出力するＲＡｉドライバ（１１０）は、信号ＲＡｉを非活性状態に保ち、サブワード線駆動回路（ＳＷＤ）（１１）から、活性化されたサブワード線が出力されないように制御する。
【００１７】
あるいは、本発明のさらに別の実施の形態において、リフレッシュ時に、ラッチ回路（５０）がライト履歴無しの値を記憶保持している場合、ビット線のプリチャージ及びバランスを制御する回路に制御信号を出力するＰＤＬドライバからのプリチャージ制御信号ＰＤＬを活性化したままとし、リフレッシュのためのセンス時にも、ビット線をプリチャージ電位に保つ制御を行う。
【００１８】
あるいは、本発明のさらに別の実施の形態において、リフレッシュ時に、ラッチ回路（５０）がライト履歴無しの値を記憶保持している場合、トランスファゲート制御信号発生回路（ＴＧドライバ）を制御し、メモリセルに接続されるビット線とセンスアンプとの間に挿入されたトランスファゲートをオン状態のままとする制御を行う。
【００１９】
本発明の実施の形態において、これらのリフレッシュ動作停止のための制御の一部又は全ての組合せを行ってもよいことは勿論である。
【００２０】
さらに本発明の一実施の形態において、ラッチ回路（５０）は、好ましくは以下のような構成とされる。すなわち、図４を参照すると、ラッチ回路（５０）は、二つのインバータ（ＩＮＶ１、ＩＮＶ２）の互いの出力と入力を交差接続したフリップフロップと、フリップフロップの入力ノード（Ｂ）と第１電源（ＧＮＤ）間に直列形態に接続され、ロウデコーダからメモリセルアレイに出力されるワード線（階層ワード線構造の場合、メインワード線）と、書き込み指示を行うライト指示信号とを制御端子にそれぞれ入力してオン及びオフ制御される第１及び第２のスイッチ素子（ＭＮ１、ＭＮ２）と、フリップフロップの出力ノード（Ａ）と第１の電源（ＧＮＤ）間に挿入され、リセット信号を制御端子に入力してオン及びオフ制御される第３のスイッチ素子（ＭＮ３）と、フリップフロップの出力ノード（Ａ）に制御端子が接続されオン及びオフ制御される第４のスイッチ素子（ＭＮ４）と、メインワード線を制御端子に入力としてオン及びオフ制御される第５のスイッチ素子（ＭＮ５）と、ワード線に関するリフレッシュ動作を指示するリフレッシュ指示信号を制御端子に入力としてオン及びオフ制御される第６のスイッチ素子（ＭＮ６）を備えている。第４乃至第６のスイッチ素子（ＭＮ４〜ＭＮ６）は、ラッチ回路（５０）の出力信号（センスフラグ信号）と第１の電源（ＧＮＤ）間に直列に接続されている。なお、ラッチ回路（５０）に入力されるリフレッシュ指示信号は、公知の回路から生成される。すなわち、リフレッシュ指示信号は、リフレッシュコマンドを受けた際に、図１２を参照して説明したリフレッシュ動作発生部等から出力され、またリフレッシュ対象のワード線（メインワード線）は、例えば図１２のリフレッシュカウンタ部から出力されたロウアドレスを入力したロウデコーダの出力が用いられる。
【００２１】
ラッチ回路（５０）の出力信号（センスフラグ信号）は、対応するブロックが非選択時（ワード系のブロック活性化信号がＬｏｗレベル）には、非活性状態を示す電位にプリチャージされる構成とされている。ワード線（メインワード線）に関して書き込みがなされていない場合、フリップフロップの出力ノード（Ａ）は第１の論理値を保持し、該ワード線（メインワード線）に関して書き込みがなされた場合、フリップフロップの入力ノード（Ｂ）には第１の論理値に入力され、フリップフロップの出力ノード（Ａ）は第２の論理値に設定される。
【００２２】
リフレッシュコマンドが入力され、リフレッシュ指示信号が活性化し、ワード線（メインワード線）が選択されたときに、フリップフロップの出力ノードが第１の論理値である場合、ラッチ回路（５０）の出力信号（センスフラグ信号）は非活性状態のままとされ、フリップフロップの出力ノードが第２の論理値である場合、ラッチ回路（５０）の出力信号（センスフラグ信号）は活性状態とされる。
【００２３】
本発明の一実施の形態において、ラッチ回路（５０）の別の構成として、図５を参照すると、複数のワード線を入力し、前記ワード線をそれぞれ制御端子に入力としてオン及びオフ制御される第１のスイッチ素子を、フリップフロップの入力ノードと第２のスイッチ素子の間に、前記複数のワード線に対応して複数個並列（ＭＮ１１、ＭＮ１２）に配置し、前記ワード線をそれぞれ制御端子に入力としてオン及びオフ制御される第５のスイッチ素子を、第４のスイッチ素子と第６のスイッチ素子との間に、前記複数のワード線に対応して複数個並列に配置した（ＭＮ１６、ＭＮ１７）構成としてもよい。
【００２４】
このように、本発明の実施の形態に係るダイナミック型半導体記憶装置は、分割単位にメモリセルのリフレッシュ動作の実行の有無を制御しており、ライトが行われていないメモリセル分割単位に対してリフレッシュ動作を行わない構成とされており、メモリ空間全体を用いないような応用例（未使用のメモリ領域がある場合）において、リフレッシュ電流を削減することができる。また、本発明の実施の形態に係るダイナミック型半導体記憶装置においては、ロウデコーダからのワード線はそのままメモリセルアレイに出力されているため、ライト動作時、リード動作時の選択ワード線の遅延は生じない。
【００２５】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して説明する。図１は、本発明の一実施例のダイナミック型のメモリの要部構成を示す図であり、シンクロナスＤＲＡＭの構成が示されている。シンクロナスＤＲＡＭは、良く知られているように、入力されたコマンドをデコードするコマンドデコーダ、動作モードを記憶するモードレジスタ、データ入出力端子ＤＱに接続されるＩ／Ｏデータバッファ／レジスタ、アドレス信号端子に接続されるアドレスバッファ／レジスタ等を有するが、これらは図１では省略されている。
【００２６】
図１を参照すると、この実施例のダイナミック型半導体記憶装置は、複数のメモリセルがアレイ状に配置されたメモリセルアレイ１０と、サブワード線駆動回路（ＳＷＤ）１１と、ロウデコーダ（ＸＤＥＣ）１２と、センスアンプ（ＳＡ）列２０を備えている。さらに、このダイナミック型半導体記憶装置は、各センスアンプ（ＳＡ）列２０のそれぞれに対してそのセンス動作を制御するセンスアンプ制御回路２００を備え、一つの行に並ぶ複数のサブワード線駆動回路（ＳＷＤ）１１に対して一つのＲＡｉドライバ１１０を共通に備え、一つの列に並ぶ複数のメモリセルアレイ１０に対してＸデコーダ（ＸＤＥＣ）１２を備えている。ＲＡｉドライバ１１０は、サブワード線駆動回路（ＳＷＤ）１１にサブワード選択信号ＲＡｉ（「サブワード線電源線」ともいう）を供給する。
【００２７】
この実施例では、ダイナミック型半導体記憶装置は、一つの列に並ぶ複数のメモリセルアレイ１０に対してラッチ回路５０を備えており、このラッチ回路５０は、後述されるように、１つ又は複数のメインワード線ＭＷＬのそれぞれに対応する複数のサブワード線ＳＷＬに対してライト履歴を記憶するための１つのフリップフロップを備えている。
【００２８】
センスアンプ制御回路２００は、センスアンプ駆動（ドライブ）信号ＳＡＰ／ＳＡＮを駆動出力するＳＡＰ／ＳＡＮドライバと、センスアンプとメモリセル側のビット線との間に挿入されるトランスファゲートのオン・オフを制御するためのワンショットのトランスファゲート制御信号ＴＧ０、ＴＧ１を生成するＴＧ０、ＴＧ１ドライバと、ビット線のプリチャージを制御するプリチャージ制御信号ＰＤＬ０、ＰＤＬ１を出力するＰＬＤ０、ＰＬＤ１ドライバと、メモリセルに書き込むデータを書き込むためのライトアンプ（ＷＡＭＰ）を備えている。
【００２９】
図１において、ラッチ回路５０が、本発明により新たに導入されたものであり、ラッチ回路５０の出力に基づき、ライト履歴無しの場合、リフレッシュ指示信号が活性化された場合に、センスアンプ列２０のセンス動作が制御され、リフレッシュ動作が停止される。
【００３０】
図１に示す例では、ラッチ回路５０の出力は、センスアンプ制御回路２００に供給されるとともに、ＲＡｉドライバ１１０にも供給されており、ラッチ回路５０に記憶されるライト履歴に基づき、リフレッシュ動作時のセンスアンプ制御回路２００、及び／又は、ＲＡｉドライバ１１０の動作が制御される。
【００３１】
図２は、図１の構成のメモリセルアレイの一部をブロック図にて示したものである。図２では、図１に示したセンスアンプ制御回路２００として、簡単のため、センスドライブ信号を駆動する回路であるＳＡＰ／ＳＡＮドライバ３０と、ライトアンプ（ＷＡＭＰ）４０とが示されている。
【００３２】
図２を参照すると、この実施例において、複数のラッチ回路５０の各々には、ロウデコーダ（ＸＤＥＣ）１２からメモリセルアレイ１０に出力されるメインワード線ＭＷＬがそれぞれ入力されるとともに、ライト指示信号、リセット信号、及びリフレッシュ指示信号が入力されている。複数のラッチ回路５０の出力は、センスフラグ信号に共通に接続されており、ラッチ回路５０内のフリップフロップに保持されるライト履歴情報に基づき、ＳＡＰ／ＳＡＮドライバ３０の活性、非活性を制御する。なお、ＳＡＰ／ＳＡＮドライバ３０に入力されるセンスフラグ信号は、ロウアドレスに基づき生成される、ワード系のブロック活性化信号で選択されるブロック毎に設けられている。
【００３３】
ラッチ回路５０内のフリップフロップがライト履歴有りを記憶する場合、リフレッシュ指示信号が活性化されたとき、ラッチ回路５０はセンスフラグ信号をグランド電位として、センスフラグ信号を非活性状態とする。このセンスフラグ信号はＳＡＰ／ＳＡＮドライバ３０に入力される。入力されるセンスフラグ信号が非活性状態のとき、ＳＡＰ／ＳＡＮドライバ３０は、センスアンプドライブ信号ＳＡＰ／ＳＡＮを非活性状態に保ち、センスアンプに駆動電源は供給されない。
【００３４】
ライトアンプ（ＷＡＭＰ）４０には、ライト指示信号（ライトイネーブル信号）が入力されている。このライト指示信号が活性化されたとき、ライトアンプ（ＷＡＭＰ）４０は、図示されないデータ入出力端子（ＤＱ）から入力されＩ／Ｏバッファ／レジスタから供給されたデータを受け、このデータを相補信号として、Ｉ／Ｏ線（図３のＩＯＴ、ＩＯＮ）に駆動出力する。
【００３５】
リフレッシュ信号は、ＣＢＲ（ＣＡＳ ｂｅｆｏｒｅ ＲＡＳ）、セルフリフレッシュ等のリフレッシュ要求によってアサートされる。
【００３６】
図３は、図１及び図２に示したメモリセルアレイ１０とセンスアンプ列２０とサブワード線駆動回路（ＳＷＤ）１１の構成を示す図である。メモリセルアレイ１０は、相補のビット線対ＢＴ２、ＢＮ２を備え、サブワード線駆動回路１１から出力されるサブワード線ＳＷＬにゲートが接続され、ドレインがビット線に接続され、ソースが容量（メモリ容量）に接続されているメモリセルトランジスタよりなるメモリセルＭＣを複数備えている。
【００３７】
サブワード線駆動回路１１は、ＲＡｉドライバからのＲＡｉ（図では４本）のそれぞれと、入力されるメインワード線ＭＷＬとの論理積をとるＡＮＤ回路１１１〜１１４を備え、ＡＮＤ回路１１１〜１１４の出力は、対応するメモリセルアレイのサブワード線ＳＷＬ０〜ＳＷＬ３に接続されている。メインワード線ＭＷＬが選択されてＨｉｇｈレベルの場合、ＨｉｇｈレベルのＲＡｉ信号に対応するＡＮＤ回路１１１〜１１４の出力に接続されるサブワード線がＨｉｇｈレベルとされ、該サブワード線に接続するメモリセルが選択される。
【００３８】
ビット線対ＢＴ２、ＢＮ２間に直列に挿入され、ゲートにプリチャージ制御信号ＰＤＬ０を共通に入力するＮチャネルＭＯＳトランジスタＭＮ１０２、ＭＮ１０３と、ビット線対ＢＴ２、ＢＮ２にドレインとソースが挿入され、ゲートにプリチャージ制御信号ＰＤＬ０を入力とするＮチャネルＭＯＳトランジスタＭＮ１０１は、プリチャージ回路及びイコライズ（バランス）回路をそれぞれ構成している。ＭＯＳトランジスタＭＮ１０２、ＭＮ１０３はそのソースとドレインが接続され、プリチャージ電圧ＨＶＤＬに接続されている。このＨＶＤＬは、ＳＡＰドライバなどに供給される内部電源電圧ＶＤＬの１／２レベルの電源電圧である。
【００３９】
プリチャージ制御信号ＰＤＬ０がＨｉｇｈレベルのとき、ＭＯＳトランジスタＭＮ１０２、ＭＮ１０３がオンし、ビット線対ＢＴ２、ＢＮ２はＨＶＤＬにプリチャージされ、ＭＯＳトランジスタＭＮ１０１を介してバランスされる。プリチャージ制御信号ＰＤＬ０がＬｏｗレベルのとき、ＭＯＳトランジスタＭＮ１０１〜ＭＮ１０３はオフし、ビット線対ＢＴ２、ＢＮ２は分離される。
【００４０】
メモリセルアレイ側のビット線対ＢＴ２、ＢＮ２と、センスアンプ側のビット線対ＢＴ１、ＢＮ１の間に接続されるＭＯＳトランジスタＭＮ１０４、ＭＮ１０５はトランスファゲートであり、それぞれのゲートに入力されるトランスファゲート制御信号ＴＧ０がＨｉｇｈレベルのとき導通（オン）し、Ｌｏｗレベルのときオフする。トランスファゲート制御信号ＴＧ０は、センス動作開始時点から所定時間遅れてＴＧ０ドライバ（図１参照）から出力されるパルス信号（所定期間Ｌｏｗレベル）よりなる。
【００４１】
センスアンプ２０は、それぞれの入力と出力を互いに襷掛け（交差）接続し、接続点ノードを相補のビット線対ＢＴ１とＢＮ１に接続した二つのインバータよりなる差動構成とされている。より詳細には、高位側電源を与えるセンスアンプドライブ信号ＳＡＰにソースが接続されたＰチャネルＭＯＳトランジスタＭＰ１０１、ＭＰ１０２と、低位側電源を与えるセンスアンプドライブ信号ＳＡＮにソースが接続されたＮチャネルＭＯＳトランジスタＭＮ１０６、ＭＮ１０７を備え、ＭＯＳトランジスタＭＰ１０１、ＭＰ１０２のドレインはそれぞれＭＯＳトランジスタＭＮ１０６、ＭＮ１０７のドレインに接続されるとともに、ビット線対ＢＴ１とＢＮ１にそれぞれ接続されており、ＭＯＳトランジスタＭＰ１０１、ＭＰ１０２のそれぞれのドレインはＭＯＳトランジスタＭＰ１０２、ＭＰ１０１のゲートに交差接続されており、ＭＯＳトランジスタＭＮ１０６、ＭＮ１０７のそれぞれのドレインはＭＯＳトランジスタＭＮ１０７、ＭＮ１０６のゲートに交差接続されている。
【００４２】
ビット線対ＢＴ１、ＢＮ１とＩＯ線対ＩＯＴ、ＩＯＮとの間には、それぞれ、カラム選択信号ＹＳＷをゲートに入力とするＮチャネルＭＯＳトランジスタＭＮ１０８、ＭＮ１０９が挿入されている。カラム選択信号ＹＳＷがＨｉｇｈレベルのとき、ＭＯＳトランジスタＭＮ１０８、ＭＮ１０９はオンし、ビット線対ＢＴ１、ＢＮ１とＩＯ線対ＩＯＴ、ＩＯＮとがそれぞれ電気的に接続される。
【００４３】
センスアンプに接続するビット線対ＢＴ１、ＢＮ１は、ゲートにトランスファゲート制御信号ＴＧ１が入力されたＮチャネルＭＯＳトランジスタＭＮ１１０、ＭＮ１１１よりなるトランスファゲートを介して反対側のメモリセルアレイ側のビット線対ＢＴ３、ＢＮ３にそれぞれ接続される。
【００４４】
ビット線対ＢＴ３、ＢＮ３の間に接続され、ソースとドレインの接続点がプリチャージ電圧ＨＶＤＬに接続され、ゲートがプリチャージ制御信号ＰＤＬ１に共通接続されたＮチャネルＭＯＳトランジスタＭＮ１１３、ＭＮ１１４と、ビット線対ＢＴ３、ＢＮ３の間に接続され、ゲートがプリチャージ制御信号ＰＤＬ１に接続されたＮチャネルＭＯＳトランジスタＭＮ１１２は、プリチャージ回路とイコライズ（バランス）回路を構成している。
【００４５】
図３に示した構成は、センスアンプ（ＳＡ）列２０がメモリセルアレイ１０の両側に配置されたセンスアンプ共有型とされているが、本発明はかかる構成に限定されるものでないことは勿論である。
【００４６】
次に、本発明の実施例で用いられるラッチ回路について説明する。図４は、図２に示した本発明の一実施例のラッチ回路の構成の詳細を示す図である。図４を参照すると、このラッチ回路５０は、入力と出力が互いに接続された二つのインバータＩＮＶ１、ＩＮＶ２と、メインワード線ＭＷＬにゲートが接続され、インバータＩＮＶ１の入力とインバータＩＮＶ２の出力の接続点にドレインが接続されたＮチャネルＭＯＳトランジスタＭＮ１と、ＮチャネルＭＯＳトランジスタＭＮ１のソースにドレインが接続されソースがグランドに接続されゲートにライト指示信号が入力されるＮチャネルＭＯＳトランジスタＭＮ２と、インバータＩＮＶ２の入力ノードとインバータＩＮＶ１の出力ノードの接続点にドレインが接続され、ソースがグランドに接続されゲートにリセット信号が入力されるＮチャネルＭＯＳトランジスタＭＮ３と、ドレインがセンスフラグ信号に接続され、インバータＩＮＶ２の入力ノードとインバータＩＮＶ１の出力ノードの接続点にゲートが接続されたＮチャネルＭＯＳトランジスタＭＮ４と、ＮチャネルＭＯＳトランジスタＭＮ４のソースにドレインが接続され、ゲートがＭＷＬに接続されたＮチャネルＭＯＳトランジスタＭＮ５と、ＮチャネルＭＯＳトランジスタＭＮ５のソースにドレインが接続され、ゲートにリフレッシュ指示信号を入力しソースがグランドに接続されているＮチャネルＭＯＳトランジスタＭＮ６とを備えている。
【００４７】
さらに、電源ＶＤＬにソースが共通に接続され、ドレインがセンスフラグ信号に共通に接続されたＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２と、センスフラグ信号を入力とするインバータＩＮＶ３が設けられており、ＰチャネルＭＯＳトランジスタＭＰ２のゲートにはブロック活性化信号が入力され、ＰチャネルＭＯＳトランジスタＭＰ１のゲートにはインバータＩＮＶ３の出力が接続されいる。
【００４８】
図４を参照して、このラッチ回路の動作について説明する。パワーオン時、あるいは、モードレジスタ（不図示）からのリセット要求に基づき、リセット信号（ワンショットパルス）が入力される。リセット信号がＨｉｇｈレベルとなると、ＭＯＳトランジスタＭＮ３がオンし、フリップフロップはリセットされてその出力ノードＡはＬｏｗレベルとなり、フリップフロップはこのリセット状態を保持する。
【００４９】
ＰチャネルＭＯＳトランジスタＭＰ２のゲートに入力されるブロック活性化信号は、ロウデコーダの出力に基づきブロック選択信号発生回路（図示されない）で生成され、センスアンプ列で挟まれたメモリセルアレイのワード系のブロックが非選択時に、Ｌｏｗレベルとされ、このとき、ＰチャネルＭＯＳトランジスタＭＰ２がオンし、センスフラグ信号は電源電位ＶＤＬ側にプリチャージされる。
【００５０】
データ書き込み時、書き込みアドレスを入力とするロウデコーダ（図１の１２）から出力されるメインワード線ＭＷＬはＨｉｇｈレベルとなり、ライト指示信号は活性化されＨｉｇｈレベルとなる。
【００５１】
メインワード線ＭＷＬとライト指示信号がともにＨｉｇｈレベルとなると、ラッチ回路５０のＭＯＳトランジスタＭＮ１、ＭＮ２はともにオンし、インバータＩＮＶ１の入力ノードＢ（フリップフロップの入力ノード）はＬｏｗレベルとなり、インバータＩＮＶ１の出力ノードＡ（フリップフロップの出力ノード）はＨｉｇｈレベルとなる。すなわち、データ書き込みにより、ラッチ回路５０のフリップフロップはセットされ、その出力ノードＡはＨｉｇｈレベルを保持する。
【００５２】
リフレッシュコマンド入力、あるいはセルフリフレッシュ等により、リフレッシュ指示信号が活性化されてＨｉｇｈレベルとなり、例えばリフレッシュカウンタ（不図示）により、リフレッシュ対象のロウアドレスが特定されてロウデコーダ（図１の１２）に入力され、ロウデコーダ（図１の１２）より出力されるメインワード線のうち選択されたメインワード線がＨｉｇｈレベルとされる。
【００５３】
リフレッシュ対象のメインワード線ＭＷＬが入力されたラッチ回路５０において、このメインワード線ＭＷＬとリフレッシュ指示信号がともにＨｉｇｈレベルとなり、ラッチ回路５０のフリップフロップの出力ノードＡがＨｉｇｈレベルの場合（ライト履歴有りの場合）、ＭＯＳトランジスタＭＮ４、ＭＮ５、ＭＮ６はいずれもオンし、これらオン状態のＭＯＳトランジスタＭＮ４〜ＭＮ６を介して、センスフラグ信号線はグランドに短絡しＬｏｗレベルとなる。
【００５４】
Ｌｏｗレベルのセンスフラグ信号線を受けたＳＡＰ／ＳＡＮドライバ３０（図２参照）では、センス動作の開始及び終了を制御する信号に基づき、Ｈｉｇｈ／Ｌｏｗレベルのセンスアンプドライブ信号ＳＡＰ／ＳＡＮ（図３参照）を出力する。ＳＡＰ／ＳＡＮドライバに入力されるセンス動作の開始及び終了を制御する信号（センスアンプ活性化信号）は図示されないセンスアンプ活性化信号生成回路で生成される。
【００５５】
ラッチ回路５０のフリップフロップの出力ノードＡがＬｏｗレベルの場合（ライト履歴無し）、メインワード線ＭＷＬ、リフレッシュ指示信号が活性状態（Ｈｉｇｈレベル）となったときに、ＮチャネルＭＯＳトランジスタＭＮ４はオフ状態であるため、センスフラグ信号線の電位はプリチャージ電位であるＨｉｇｈレベル、すなわち非活性状態のままとされる。Ｈｉｇｈレベルのセンスフラグ信号線を受けたＳＡＰ／ＳＡＮドライバ３０（図２参照）では、Ｈｉｇｈ／Ｌｏｗレベルのセンスアンプドライブ信号ＳＡＰ／ＳＡＮ（図３参照）を出力しない。
【００５６】
ＳＡＰ／ＳＡＮドライバ３０（図２参照）は、入力されるセンスフラグ信号が活性状態（Ｌｏｗレベル）のとき、センス動作の開始、終了を制御するセンスアンプ活性化信号（不図示）に基づき、センス動作期間中、ＶＤＬ電源電位／ＧＮＤ電位のセンスアンプドライブ信号ＳＡＰ/ＳＡＮを出力する。一方、センスフラグ信号が非活性状態（Ｈｉｇｈレベル）のときは、ＳＡＰ／ＳＡＮドライバ３０（図２参照）は、センスアンプ活性化信号が活性化された場合にも、ＶＤＬ電源電位／ＧＮＤ電位のセンスアンプドライブ信号ＳＡＰ/ＳＡＮ（図３参照）を出力せず、センスアンプドライブ信号ＳＡＰ/ＳＡＮは、例えば電圧ＨＶＤＬのままとされる。なお、図２及び図４に示す構成において、メモリセルからのデータ読み出し時のセンスアンプによるセンス動作の実行は、ブロック活性化信号がＬｏｗレベルからＨｉｇｈレベルに遷移しセンスフラグ信号がＨｉｇｈレベルにプリチャージされた状態で電源ＶＤＬから切り離された状態（Ｈｉｇｈレベル）のとき、図示されないリード指示信号でオンとなるスイッチを介してセンスフラグ信号をＬｏｗレベルとし活性化することでセンスアンプドライブ信号ＳＡＰ／ＳＡＮがセンスアンプに供給され、選択されたセルの読み出しが行われる。
【００５７】
図５は、本発明の一実施例におけるラッチ回路の変形例を示す図である。図５を参照すると、ラッチ回路５０には、メインワード線が二本入力されており、このうちいずれか一本のメインワードの単位に属するメモリセルへの書き込みがなされた場合に、リフレッシュ動作を行い、いずれのメインワード線へのライト動作も行われてない場合、これらのメインワード線に対応するリフレッシュ指示信号が活性化されても、センスアンプアンプドライブ信号は出力しない制御を行っている。
【００５８】
このラッチ回路５０は、入力と出力が互いに接続された二つのインバータＩＮＶ１、ＩＮＶ２と、メインワード線ＭＷＬ１、メインワード線ＭＷＬ２にゲートがそれぞれ接続され、インバータＩＮＶ１の入力ノードＢにドレインが共通接続されたＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２と、ＮチャネルＭＯＳトランジスタＭＮ１１、ＭＮ１２の共通接続されたソースにドレインが接続されソースがグランドに接続されゲートにライト指示信号が入力されるＮチャネルＭＯＳトランジスタＭＮ１３と、インバータＩＮＶ１の出力ノードＡにドレインが接続され、ソースがグランドに接続されゲートにリセット信号が入力されるＮチャネルＭＯＳトランジスタＭＮ１４と、ドレインがセンスフラグ信号に接続され、インバータＩＮＶ１の出力ノードＡにゲートが接続されたＮチャネルＭＯＳトランジスタＭＮ１５と、ＮチャネルＭＯＳトランジスタＭＮ１５のソースにドレインが共通接続され、ゲートがメインワード線ＭＷＬ１、メインワード線ＭＷＬ２にそれぞれ接続されたＮチャネルＭＯＳトランジスタＭＮ１６、ＭＮ１７と、ＮチャネルＭＯＳトランジスタＭＮ１６、ＭＮ１７の共通接続されたソースにドレインが接続され、ゲートにリフレッシュ指示信号を入力しソースがグランドに接続されているＮチャネルＭＯＳトランジスタＭＮ１８を備えている。さらに、ブロック活性化信号が、電源ＶＤＬとセンスフラグ信号との間に挿入されているＰチャネルＭＯＳトランジスタＭＰ１２のゲートに入力されており、電源ＶＤＬとセンスフラグ信号との間に挿入されているＰチャネルＭＯＳトランジスタＭＰ１１を備え、センスフラグ信号に入力が接続され出力がＰチャネルＭＯＳトランジスタＭＰ１１のゲートに接続されているインバータＩＮＶ１３を備えている。
【００５９】
このラッチ回路の動作について説明する。パワーオン時、あるいは、図示されないモードレジスタ等で、例えばワンショットパルスのリセット信号が入力される。リセット信号がＨｉｇｈレベルとなると、ＭＯＳトランジスタＭＮ１４がオンし、フリップフロップをリセットし、フリップフロップの出力ノードＡはＬｏｗレベルとなる。
【００６０】
ＭＯＳトランジスタＭＰ１２のゲートに入力されるブロック活性化信号は、センスアンプ列で挟まれたメモリセルアレイのワード系ブロックが非選択時にＬｏｗレベルとされ、選択時に、Ｈｉｇｈレベルとされる。ブロック活性化信号がＬｏｗレベルのとき、ＭＯＳトランジスタＭＰ１２がオンし、センスフラグ信号は電源電位ＶＤＬ側にプリチャージされる。
【００６１】
データ書き込み時のラッチ回路５０の動作について説明する。データ書き込み要求により、例えばメインワード線ＭＷＬ１がＨｉｇｈレベルとなり、ライト指示信号は活性化されＨｉｇｈレベルとなる。Ｈｉｇｈレベルのメインワード線ＭＷＬ１とライト指示信号を受け、ＭＯＳトランジスタＭＮ１１と、ＭＯＳトランジスタＭＮ１３がともにオンし、インバータＩＮＶ１の入力ノードＢはＬｏｗレベルとなり、インバータＩＮＶ１の出力ノードＡはＨｉｇｈレベルとなる。
【００６２】
そして、このデータ書き込みにより、ラッチ回路５０のフリップフロップをなすインバータＩＮＶ１の出力ノードＡはＨｉｇｈレベルを保持する。
【００６３】
次に、ＣＢＲ等のリフレッシュコマンドがチップに入力されるか、セルフリフレッシュにより、リフレッシュ指示信号が活性化されてＨｉｇｈレベルとなり、メインワード線ＭＷＬ１内のメモリセルのアドレスが指定されると、該メインワード線ＭＷＬ１は活性化されＨｉｇｈレベルとなる。このとき、該メインワード線ＭＷＬ１を入力とするラッチ回路５０のＭＯＳトランジスタＭＮ１１、ＭＮ１６のゲートにはＨｉｇｈレベルが印加され、フリップフロップの出力ノードＡがＨｉｇｈレベルの場合（ライト履歴有りの場合）、ＭＯＳトランジスタＭＮ１５はオンし、これらオン状態のＭＯＳトランジスタＭＮ１５、ＭＮ１６、ＭＮ１８を介して、センスフラグ信号線はグランドに接続し、Ｌｏｗレベルとなる。
【００６４】
ラッチ回路５０のフリップフロップの出力ノードＡがＨｉｇｈレベルの場合に、メインワード線とリフレッシュ指示信号が活性状態とされたとき、センスフラグ信号線はＬｏｗレベルとされ、ＳＡＰ／ＳＡＮドライバ３０（図２参照）は、Ｈｉｇｈ／Ｌｏｗレベルのセンスアンプドライブ信号ＳＡＰ／ＳＡＮ（図３参照）を出力する。
【００６５】
メインワード線ＭＷＬ１のメモリセルへのデータの書き込みがなされ、メインワード線ＭＷＬ２のメモリセルへの書き込みが行われていない場合に、二つのメインワード線ＭＷＬ１、ＭＷＬ２のうちの一方にライト動作が行われているため、フリップフロップの出力ノードＡはＨｉｇｈレベルに保持され、メインワード線ＭＷＬ２のメモリセルへのリフレッシュ要求が行われた場合、ＭＯＳトランジスタＭＮ１７、ＭＮ１８がオンし、センスフラグ信号線は、Ｌｏｗレベルとされ、ＳＡＰ／ＳＡＮドライバ３０（図２参照）は、Ｈｉｇｈ／Ｌｏｗレベルのセンスアンプドライブ信号ＳＡＰ／ＳＡＮ（図３参照）を出力する。
【００６６】
二つのメインワード線ＭＷＬ１、ＭＷＬ２のどちらにもライト動作が行われていず、ラッチ回路５０のフリップフロップの出力ノードＡがＬｏｗレベルの場合（ライト履歴無し）、メインワード線線ＭＷＬ１、ＭＷＬ２の一方と、リフレッシュ指示信号が活性状態となっても、センスフラグ信号線はＨｉｇｈレベルのままとされ、ＳＡＰ／ＳＡＮドライバ３０（図２参照）は、Ｈｉｇｈ／Ｌｏｗレベルのセンスアンプドライブ信号ＳＡＰ／ＳＡＮ（図３参照）を出力しない。このように、メインワード線の複数本（２本、あるいは、３本以上でも可）を単位としてライト履歴を記憶保持するようにしてもよい。
【００６７】
なお、ワード系のブロック活性化信号を生成するブロック選択信号発生回路、センス動作を制御するセンスアンプ活性化信号の発生回路は公知の回路が用いられ（例えば特許２９９１１１４号公報等参照）、ＳＡＰ／ＳＡＮドライバ３０（図２）では、センスフラグ信号が非活性状態のとき、センスアンプ活性化信号をマスクする制御を行うことで、センスアンプドライブ信号ＳＡＰの電源電圧側へのプルアップ駆動、センスアンプドライブ信号ＳＡＮのグランド電位側へのプルダウン駆動が行われない構成とされる。
【００６８】
図６は、本発明の一実施例においてラッチ回路５０にライト履歴が書き込まれている場合のリフレッシュ動作の信号波形を示す図である。この動作は、通常のリフレッシュ動作と同じである。なお、図６、及び、後に参照される図７乃至図１１において、図中のメインワード線ＭＷＬ、サブワード線ＳＷＬ、ＴＧ０、ＴＧ１、ＲＡｉ、ＰＤＬ０、ＰＤＬ１、ＳＡＰ、ＳＡＮ、ＢＴ１、ＢＮ１、ＢＴ２、ＢＮ２は、図３のそれぞれの信号に対応している。また図６乃至図１１において、ＶＰＰは高電圧（昇圧電圧）、ＶＤＬは電源電圧（内部電源電圧）であり、ＨＶＤＬはＶＤＬの中間電位であり、ビット線のプリチャージ電圧に対応している。ＧＮＤはグランド電位である。
【００６９】
図１乃至図３、及び図６を参照すると、メインワード線ＭＷＬが選択され高電位ＶＰＰレベルヘ立ち上がり、つづいてトランスファゲート制御信号ＴＧ１が立ち下がり、プリチャージ制御信号ＰＤＬ０が立ち下がる（タイミング区間Ａ）。プリチャージ制御信号ＰＤＬ０の立ち下がりにより、ビット線対ＢＴ２、ＢＮ２は互いに電気的に分離される。ビット線対ＢＴ３、ＢＮ３側のプリチャージ制御信号ＰＬＤ１はＨＩｇｈレベルのままとする。なお、タイミング区間Ａにおいて、メインワード線ＭＷＬの立ち上がり、トランスファゲート制御信号ＴＧ１が立ち下がり、プリチャージ制御信号ＰＤＬ０の立ち下がりの順番は任意である。
【００７０】
次に、サブワード選択信号ＲＡｉがＶＰＰ側に立ち上がり、サブワード線駆動回路（ＳＷＤ）１１から選択されたサブワード線ＳＷＬが立ち上がる（タイミング区間Ｂ参照）。
【００７１】
サブワード線駆動回路（ＳＷＤ）１１を、ＮチャネルＭＯＳトランジスタのみで構成したセルフブート回路によって構成した場合、ＲＡｉの活性化タイミングは、メインワード線ＭＷＬの立ち上がりよりも必ず遅らせる必要がある。図１４は、サブワード線駆動回路（ＳＷＤ）１１をなすセルフブート回路の構成の一例を示す図である。図１４を参照すると、このセルフブート回路は、サブワード線の電源線ＲＡｉとグランド間に直列に接続され、サブワード線ＳＷＬを駆動するドライバをなすＮチャネルＭＯＳトランジスタＭＮ１４０１とＮチャネルＭＯＳトランジスタ１４０２を備え、メインワード線ＭＷＬは、ゲートに昇圧電圧（高電圧）ＶＰＰを入力とするＮチャネルＭＯＳトランジスタＭＮ１４０３を介してＭＯＳトランジスタＭＮ１４０１のゲートに接続される。このノード（ＭＯＳトランジスタＭＮ１４０３とＭＯＳトランジスタＭＮ１４０１のゲートの接続点）は、ブート節点と称呼され、サブワード線ＳＷＬの活性化時に、メインワード線ＭＷＬを活性し、ブート節点がＶＰＰよりもＮチャネルＭＯＳトランジスタＭＮ１４０３の閾値電圧Ｖｔだけ低いレベルに充電した後に、サブワード線電源線ＲＡｉを立ち上げることで、ＮチャネルＭＯＳトランジスタＭＮ１４０１のチャネル、ゲート間のカップリングによってブート節点は高い電圧レベルにまで上がり、ＮチャネルＭＯＳトランジスタＭＮ１４０１のソースとＮチャネルＭＯＳトランジスタＭＮ１４０２のドレインの接続点から出力されるサブワード線ＳＷＬを、ＲａｉのＨｉｇｈレベル（ＶＰＰ）にまで上げることができる。また電源ＶＰＰとクランドの間には、制御信号ＢＥＢをゲートに入力するＮチャネルＭＯＳトランジスタＭＮ１４０４と、メインワード線ＭＷＬをゲートに入力するＮチャネルＭＯＳトランジスタＭＮ１４０５とが直列に接続され、ＭＯＳトランジスタＭＮ１４０４のソースとＭＯＳトランジスタＭＮ１４０５のドレインの接続点が、ＮチャネルＭＯＳトランジスタＭＮ１４０２のゲートに接続される構成とされている。制御信号ＢＥＢは、ブロック活性化信号（図２、図４参照）を、図示されないインバータ等で逆論理（相補）にして作成される制御信号である。なお、制御信号ＢＥＢは、ブロックが非活性化時、Ｈｉｇｈレベルとされるため、ＭＯＳトランジスタＭＮ１４０４がオンし、ＭＯＳトランジスタＭＮ１４０２のゲート電圧にはＨｉｇｈレベルが印加されてＭＯＳトランジスタＭＮ１４０２がオンし、サブワード線ＳＷＬはグランド電位とされる。
【００７２】
サブワード線ＳＷＬのＨｉｇｈレベル（ＶＰＰ）への立ち上がりにより、メモリセルが選択され、メモリセルの記憶状態にしたがってビット線がＨｉｇｈレベル又はＬｏｗレベル側に変化する。図６には、選択されたメモリセルがＨｉｇｈを記憶していた場合の例が示されている。
【００７３】
センス動作を制御するセンスアンプ活性化信号と活性状態のセンスフラグ信号を受けて、ＳＡＰ／ＳＡＮドライバから出力されるセンスアンプドライブ信号ＳＡＰ／ＳＡＮの電位がＨＶＤＬからＶＤＬ／ＧＮＤに遷移する（タイミング区間Ｃ参照）。
【００７４】
さらに、トランスファゲート制御信号ＴＧ０を一旦Ｌｏｗレベルに立ち下げ（タイミング区間Ｃ参照）、センスアンプから、ビット線ＢＴ２とＢＮ２を切り離し、センスアンプに接続するビット線の負荷を軽減し、読み出しを高速化している。センスアンプに接続されるビット線ＢＴ１、ＢＮ１は、センスアンプで差動増幅され、ＶＤＬ、ＧＮＤレベルとなる。
【００７５】
そしてトランスファゲート制御信号ＴＧ０を再びＶＰＰレベルとし（タイミング区間Ｄ参照）、再びビット線（正転側）ＢＴ１とＢＴ２、ビット線（反転側）ＢＮ１とＢＮ２をそれぞれ電気的に接続し、メモリセルアレイ側のビット線ＢＴ２、ＢＮ２は電源電位ＶＤＬとグランド電位になる（タイミング区間Ｄ参照）。これにより、選択されたサブワード線に接続するメモリセルには、センスアンプを介して読み出されたデータの書き込みが行われ、リフレッシュが行われる。
【００７６】
リフレッシュ動作終了時、ＲＡｉドライバ（図１の１１０）から出力されるサブワード選択信号ＲＡｉがＬｏｗレベルとなり、つづいてメインワード線ＭＷＬがＬｏｗレベルとなり（タイミング区間Ｅ参照）、プリチャージ制御信号ＰＤＬ０がＨｉｇｈレベルとなり、トランスファゲート制御ＴＧ１がＨｉｇｈレベルとされ、ビット線ＢＴ１、ＢＴ２、ＢＮ１、ＢＮ２はＨＶＤＬにプリチャージされる（タイミング区間Ｆ参照）。
【００７７】
サブワード線が電源投入後一度も選択されていない場合、該サブワード線に接続するメモリセルはＨＤＶＬに保持されているため、サブワード線を立ち上げても、ビット線ＢＴ２、ＢＮ２の電位はプリチャージ電位ＨＶＤＬから変化しない。本発明においては、この場合、リフレッシュ動作しない。一方、従来の装置では、このような状態でも、リフレッシュ指示がアサートされると、センスアンプドライブ信号ＳＡＰ／ＳＡＮを駆動している。
【００７８】
次に、ラッチ回路５０にライト履歴が保持されていず、活性化されたリフレッシュ指示信号を受けた場合に、センスフラグ信号はＨｉｇｈレベルのままとされ、ＳＡＰ／ＳＡＮドライバ（図２の３０）において、センスアンプドライブ信号ＳＡＰの立ち上がり（ＳＡＰ↑）、センスアンプドライブ信号ＳＡＮの立ち下がり（ＳＡＮ↓）の駆動制御を止めた場合の動作を説明する。
【００７９】
図７は、ＳＡＰ↑、ＳＡＮ↓をライト履歴無しで止めた場合の動作の一例を示す図である。図７に示すように、センスアンプドライブ信号ＳＡＰ、ＳＡＮは中間電位ＨＶＤＬに固定されており、センスアンプは動作せず（ビット線対の電位差を増幅しない）、このため、ビット線対ＢＴ１、ＢＮ１とＢＴ２、ＢＮ２はＨＶＤＬのまま動かない。リフレッシュ動作開始時に、センスアンプドライブ信号ＳＡＰ、ＳＡＮの遷移は停止されてＨＤＶＬに保たれており、リセット動作時にもＨＤＶＬとされ、その電圧は変わらない。
【００８０】
次に、本発明におけるリフレッシュ電流制御に関する他の実施例について説明する。本発明の第２の実施例は、ライト履歴を記憶するラッチ回路５０の出力に基づき、ライト履歴のない場合において、リフレッシュ指示信号を受けた際に、サブワード選択信号線（サブワード線電源配線）ＲＡｉの立ち上がりを抑止することで、リフレッシュ動作を止めるものである。その構成としては、ラッチ回路５０（図１、図４等参照）の出力を、ＲＡｉドライバ（図１の１１０参照）に供給し、ＲＡｉドライバは、ラッチ回路５０の出力信号（例えば図４のセンスフラグ信号）がＬｏｗレベルのとき、信号ＲＡｉをＶＰＰレベルとして出力し、ラッチ回路５０の出力（図４のセンスフラグ信号）がＨｉｇｈレベルのとき、グランド電位を出力する制御を行う回路を備える。
【００８１】
図８（ａ）は、ラッチ回路５０にライト履歴のない場合、リフレッシュ指示信号を受けた際に、サブワード選択信号線ＲＡｉの立ち上がりを抑止する構成とした本実施例の動作波形の一例を示している。リフレッシュ動作開始時、メインワード線ＭＷＬが立ち上がり、トランスファゲート制御信号ＴＧ１、プリチャージ制御信号ＰＤＬ０が立ち下がっても、サブワード選択信号ＲＡｉはＬｏｗレベルのままとされ、したがって、本来選択されるべきサブワード線を出力するＡＮＤ回路（図３の１１１〜１１４）の出力もＬｏｗレベルのままとされ、サブワード線は非選択状態とされる。
【００８２】
ＳＡＰ／ＳＡＮドライバ３０（図２参照）からセンスアンプドライブ信号ＳＡＰ／ＳＡＮが出力されると、センスアンプ２０（図２参照）は、センスアンプに接続するビット線対ＢＴ１、ＢＴＮ１の一方を電源電位ＶＤＬ、他方をグランド電位ＧＮＤに差動増幅し、トランスファゲート制御信号ＴＧ０の立ち上がりにより、ビット線対ＢＴ２、ＢＮ２の電圧はＶＤＬ、ＧＮＤに広がる。この場合、リフレッシュ動作開始時、及びリフレッシュ動作終了時にも、サブワード選択信号ＲＡｉ、サブワード線ＳＷＬはＬｏｗレベル固定とされる。
【００８３】
図８（ｂ）は、ラッチ回路にライト履歴が保持されていない場合、リフレッシュ時、サブワード選択信号ＲＡｉの立ち上がりを抑止するとともに、センスアンプドライブ信号ＳＡＰの立ち上げ（ＳＡＰ↑）／ＳＡＮ（ＳＡＮ↓）の立ち下げを停止した場合の波形を示す図である。この場合、ビット線対ＢＴ１、ＢＮ１、ＢＴ２、ＢＮ２はプリチャージ電位ＨＶＤＬのままとされる。
【００８４】
リフレッシュ電流制御に関する本発明の第３の実施例は、ラッチ回路５０に記憶されたライト履歴に基づき、トランスファゲート制御信号ＴＧ０の発生を停止するというものである。トランスファゲート制御信号ＴＧ０は、トランスファゲート（図３のＭＮ１０４，１０５）をオン・オフし、センスアンプとビット線とを切り離しを制御するものであるが、この実施例では、ラッチ回路５０にライト履歴が記憶保持されていない場合、センスアンプとビット線との切り離し制御は行わず、トランスファゲート制御信号ＴＧ０はＨｉｇｈレベル（ＶＰＰ）のままとする。
【００８５】
図９は、本発明の第３の実施例の動作の一例を示す図であり、センスアンプドライブ信号ＳＡＰの立ち上げとＳＡＮの立ち上げ（ＳＡＰ↑、ＳＡＮ↓）の停止、サブワード選択信号線ＲＡｉの立ち上がり（ＲＡｉ↑）の停止とともに、トランスファゲート制御信号ＴＧ０の立ち下げと立ち上げ（ＴＧ０↓↑）を停止した構成の信号波形を示す図である。この実施例において、ラッチ回路５０の出力は、トランスファゲート制御信号を駆動出力するＴＧ０、ＴＧ１ドライバ（図１参照）に入力され、ＴＧ０、ＴＧ１ドライバは、ラッチ回路５０の出力（図４のセンスフラグ信号）がＬｏｗレベルのとき、トランスファゲート制御信号ＴＧ０のワンショット出力を行い、ラッチ回路５０の出力（図４のセンスフラグ信号）がＨｉｇｈレベルのとき、トランスファゲート制御信号ＴＧ０をＨｉｇｈレベル固定を出力する回路を備える。
【００８６】
本発明のリフレッシュ電流制御に関する第４の実施例として、ラッチ回路５０のライト履歴の有無でプリチャージ制御信号を制御するようにしてもよい。図１０は、ラッチ回路５０にライト履歴が無い場合、プリチャージ制御信号ＰＤＬ０の立ち下がり（ＰＤＬ０↓）、及び、センスアンプドライブ信号ＳＡＰの立ち上げとＳＡＮの立ち上げ（ＳＡＰ↑、ＳＡＮ↓）の停止、サブワード選択信号線ＲＡｉの立ち上がり（ＲＡｉ↑）の停止とともに、トランスファゲート制御信号ＴＧ０の立ち下げと立ち上がり（ＴＧ０↓↑）を停止した場合の信号波形を示す図である。プリチャージ制御信号ＰＤＬ０は、Ｈｉｇｈレベル固定とされる。ビット線対ＢＴ２、ＢＮ２は、ＨＶＬＤ固定とされる。この実施例において、ラッチ回路５０の出力は、プリチャージ制御信号ＰＤＬ０を駆動出力するＰＤＬ０ドライバ（図１参照）に入力され、ＰＤＬ０ドライバは、ラッチ回路５０の出力（図４のセンスフラグ信号）がＬｏｗレベルのとき、センス動作時、プリチャージ制御信号ＰＤＬ０を立ち下げ、ラッチ回路５０の出力（図４のセンスフラグ信号）がＨｉｇｈレベルのとき、センス動作時にもプリチャージ制御信号ＰＤＬ０をＨｉｇｈレベル固定のままとする制御を行う回路を備えている。
【００８７】
本発明のリフレッシュ電流制御に関する第５の実施例は、ラッチ回路５０に記憶されたライト履歴に基づき、反対側のメモリセルのビット線対（図３のＢＴ３、ＢＮ３）とセンスアンプの間に挿入されるトランスファゲート（図３のＭＮ１１０、ＭＮ１１１）の制御信号ＴＧ１の発生を停止するものである。この実施例では、反対側のメモリセルのビット線とセンスアンプの切り離し制御は行わず、トランスファゲート制御信号ＴＧ１はＨｉｇｈレベル（ＶＰＰ）のままとする。図１１は、センスアンプドライブ信号ＳＡＰの立ち上げとＳＡＮの立ち上げ（ＳＡＰ↑、ＳＡＮ↓）の停止、サブワード選択信号線ＲＡｉの立ち上がり（ＲＡｉ↑）の停止、トランスファゲート制御信号ＴＧ０のワンショットパルス（ＴＧ０↓↑）の停止、プリチャージ制御信号ＰＤＬ０の立ち下げ（ＰＤＬ０↓）の停止とともに、トランスファゲート制御信号ＴＧ１の立ち下げと立ち上げを停止した構成の、信号波形を示す図である。ラッチ回路５０の出力は、トランスファゲート制御信号ＴＧ１を発生する回路に入力され、ラッチ回路の出力（例えば図４のセンスフラグ信号）がＬｏｗレベルのとき、トランスファゲート制御信号ＴＧ１信号のワンショット出力を行い、ラッチ回路５０の出力（例えば図４のセンスフラグ信号）がＨｉｇｈレベルのとき、トランスファゲート制御信号ＴＧ１をＨｉｇｈレベル固定とする回路を備える。この実施例では、ＴＧ１、ＳＡＰ、ＳＡＮ、ＲＡｉ、ＴＧ０、ＰＤＬ０の遷移を止めており、リフレッシュ電流は、メインワード線ＭＷＬの動作に伴う電流のみとなる。
【００８８】
リフレッシュ電流に対して、センスアンプドライブ信号ＳＡＰの立ち上がり遷移とＳＡＮの立ち上がり遷移（ＳＡＰ↑、ＳＡＮ↓）の停止によるリフレッシュ電流の低減効果は、概算で５０％と見積もられ、サブワード選択信号線ＲＡｉの立ち上がり（ＲＡｉ↑）、トランスファゲート制御信号（ＴＧ０）、プリチャージ制御信号（ＰＤＬ０）、トランスファゲート制御信号（ＴＧ１）の遷移の停止は、それぞれ約５％程度のリフレッシュ電流の低減効果となる。
【００８９】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。例えば、本発明は、階層型ワード線構成のＤＲＡＭに限定されるものでないことは勿論であり、また、本発明は、センスアンプの両側にメモリセルアレイを備えた構成に限定されるものでなく、センスアンプ制御回路をセンスアンプ列に共通に備えた構成に限定されるものでない。また本発明は、シンクロナスＤＡＲＭ等に限定されるものでなく任意の構成のダイナミック型半導体記憶装置に実施できることは勿論である。
【００９０】
【発明の効果】
以上説明したように、本発明によれば、ラッチ回路にライト履歴有りが保持されている場合、リフレッシュ指示を受けたとき、センス動作を停止させる構成としたことにより、リフレッシュ動作電流を特段に低減することができる。
【００９１】
また本発明によれば、メモリセルアレイに出力されるワード線に基づき、センス動作を制御する構成としたため、リフレッシュ電流の低減を実現しながら、ライト、リード動作時において、ワード線選択の遅延を回避することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施例に係るダイナミック型半導体記憶装置の構成を説明するための図である。
【図２】本発明の実施例に係るダイナミック型半導体記憶装置におけるメモリセル、ラッチ回路の構成を示す図である。
【図３】本発明の実施例に係るダイナミック型半導体記憶装置におけるメモリセル、センスアンプの構成を示す図である。
【図４】本発明の実施例に係るダイナミック型半導体記憶装置におけるラッチ回路の構成の一例を示す図である。
【図５】本発明の実施例に係るダイナミック型半導体記憶装置におけるラッチ回路の構成の他の例を示す図である。
【図６】本発明の第１の実施例のリフレッシュ動作の信号波形を示す図である。
【図７】本発明の第１の実施例のリフレッシュ動作抑止時の信号波形を示す図である。
【図８】本発明の第２の実施例のリフレッシュ動作抑止時の信号波形を示す図である。
【図９】本発明の第３の実施例のリフレッシュ動作抑止時の信号波形を示す図である。
【図１０】本発明の第４の実施例のリフレッシュ動作抑止時の信号波形を示す図である。
【図１１】本発明の第４の実施例のリフレッシュ動作抑止時の信号波形を示す図である。
【図１２】リフレッシュ電流制御を行う従来のＤＲＡＭ装置の構成を示す図である。
【図１３】従来のＤＲＡＭ装置のロウレジスタ部の構成を示す図である。
【図１４】本発明の実施例に係るダイナミック型半導体記憶装置のサブワード線駆動回路をセルフブート回路で構成した例を示す図である。
【符号の説明】
１０ メモリセルアレイ
１１ サブワード線駆動回路
１２ ロウデコーダ
２０ センスアンプ
３０ ＳＡＰ／ＳＡＮドライバ
４０ ライトアンプ
５０ ラッチ回路
１１０ ＲＡｉドライバ（サブワード選択信号発生回路）
２００ センスアンプ制御回路
１２０１ アクセス要求部
１２０２ リフレッシュ動作発生部
１２０３ リフレッシュカウンタ部
１２０４ ロウアドレスバッファ部
１２０５ ロウデコーダ部
１２０６ ロウレジスタ部
１２０７ メモリアレイ
１２１０ ラッチ回路
１２２０ ＡＮＤ回路
１２３０ ラッチ回路データ入力部
１２４０ ラッチ回路データ出力部
１２５０ ラッチ回路制御信号入力部
Claims (34)
- メインワード線の信号と、書き込みを指示するライト指示信号とを入力とし、前記メインワード線の信号と前記ライト指示信号との値に基づき、前記メインワード線に関するライト履歴の有無を記憶保持する保持回路を備え、
リフレッシュ指示信号が活性化された場合において、前記メインワード線の活性化により前記保持回路に記憶保持されているライト履歴情報が制御回路に出力され、
前記リフレッシュ指示信号が活性化され、且つ前記メインワード線の活性化により前記保持回路から出力されるライト履歴情報がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、前記ライト履歴情報がライト履歴無しの値を示している場合には、前記メインワード線に関して選択されるサブワード線の活性化の停止、及び、センスアンプによるセンス動作の少なくとも一部の停止、により、リフレッシュ動作を停止させる制御を行う前記制御回路を備えている、ことを特徴とするダイナミック型半導体記憶装置。 - ロウデコーダからメモリセルアレイに出力されるメインワード線の信号と、書き込みを指示するライト指示信号とを入力し、前記メインワード線が活性化され、且つ前記ライト指示信号が活性化された場合に、ライト履歴有りの値を記憶保持する保持回路と、
前記保持回路の保持出力と、前記メインワード線の信号と、前記メインワード線に関するサブワード線のリフレッシュ動作を指示するリフレッシュ指示信号とを入力とし、前記メインワード線が活性化され、且つ前記リフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、前記保持回路の出力がライト履歴無しの値を示している場合には、センスアンプによるセンス動作を制御するセンスフラグ信号を非活性化して前記メインワード線に関するサブワード線のリフレッシュ動作を停止させるように制御する制御回路と、
を備えている、ことを特徴とするダイナミック型半導体記憶装置。 - 請求項２に記載のダイナミック型半導体記憶装置は、そのワード線構造が、前記ロウデコーダから前記メモリセルアレイに向けて配置される一つの前記メインワード線に対して複数の前記サブワード線を備えた階層ワード線構造とされており、一つの前記メインワード線の各々に対して前記保持回路をそれぞれ備えていることを特徴とするダイナミック型半導体記憶装置。
- 請求項２に記載のダイナミック型半導体記憶装置は、そのワード線構造が、前記ロウデコーダから前記メモリセルアレイに向けて配置される一つの前記メインワード線に対して複数の前記サブワード線を備えた階層ワード線構造とされており、
複数の前記メインワード線に対して一つの前記保持回路を共通に備え、
複数の前記メインワード線のうちのいずれについてもライト動作がなされていない場合に、前記保持回路はライト履歴無しの値を保持し、
前記保持回路がライト履歴無しの値を保持した状態で、前記リフレッシュ指示信号が活性化された場合に、複数の前記メインワード線に関するサブワード線のいずれに対してもリフレッシュ動作を停止させる、ことを特徴とするダイナミック型半導体記憶装置。 - 前記制御回路は、前記メインワード線が活性化され、且つ前記リフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴無しの値を示している場合に、前記センスアンプの駆動電源として供給されるセンスアンプ駆動信号の活性化を制御するセンスフラグ信号を非活性化とし、前記センスアンプ駆動信号を非活性状態とする、ことを特徴とする請求項１に記載のダイナミック型半導体記憶装置。
- 前記サブワード線を選択するための制御信号をサブワード線駆動回路に供給するドライバ回路を備え、
前記ドライバ回路は、前記保持回路の出力を受け、前記メインワード線が活性化され、且つ前記リフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴無しの値を示している場合に、前記サブワード線を選択するための制御信号を非活性状態に保ち、前記サブワード線駆動回路において前記サブワード線が選択されないように制御する、ことを特徴とする請求項３又は４に記載のダイナミック型半導体記憶装置。 - 前記保持回路の出力に接続されるセンスアンプ制御回路を備え、
前記センスアンプ制御回路は、前記メインワード線が活性化され、且つ前記リフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴無しの値を示している場合に、前記ビット線をプリチャージ電位に保つ制御を行う、ことを特徴とする請求項１、２、５のいずれか一に記載のダイナミック型半導体記憶装置。 - メモリセルに接続されるビット線と前記センスアンプの間に挿入されたトランスファゲートを備え、
前記保持回路の出力に接続されるセンスアンプ制御回路を備え、
前記センスアンプ制御回路は、前記メインワード線が活性化され、且つ前記リフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴無しの値を示している場合に、前記トランスファゲートをオン状態のままとする制御を行う、ことを特徴とする請求項１、２、５、７のいずれか一に記載のダイナミック型半導体記憶装置。 - 第１及び第２のメモリセルアレイのそれぞれのビット線に対して前記センスアンプを共通に備え、
第１及び第２のメモリセルアレイのそれぞれのビット線と前記センスアンプとの間に第１及び第２のトランスファゲートをそれぞれ備え、
前記保持回路の出力に接続されるセンスアンプ制御回路を備え、
前記センスアンプ制御回路は、前記メインワード線が活性化され、且つ前記リフレッシュ指示信号が活性化された場合において、前記保持回路の出力がライト履歴無しの値を示している場合に、前記第１及び第２のトランスファゲートをオン状態のままとする制御を行う、ことを特徴とする請求項１、２、５、７のいずれか一に記載のダイナミック型半導体記憶装置。 - 前記保持回路が、セット及びリセットされるフリップフロップよりなり、
前記フリップフロップは、前記メインワード線の信号と前記書き込みを指示するライト指示信号とを受け、前記メインワード線の信号と前記書き込みを指示するライト指示信号がともに活性化された場合に、ライト履歴の有りの値にセットされる、ことを特徴とする請求項１、２、５、７、８、９のいずれか一に記載のダイナミック型半導体記憶装置。 - 前記保持回路は、パワーオンにより、又は、リセットコマンドの入力により、ライト履歴の無しの値にリセットされる、ことを特徴とする請求項１乃至１０のいずれか一に記載のダイナミック型半導体記憶装置。
- 二つのインバータの互いの出力と入力を交差接続してなるフリップフロップと、
前記フリップフロップの入力ノードと第１電源間に直列形態に接続され、ロウデコーダからメモリセルアレイに出力されるメインワード線の信号と、書き込み指示を行うライト指示信号とを制御端子にそれぞれ入力してオン及びオフ制御される第１及び第２のスイッチ素子と、
前記フリップフロップの出力ノードと前記第１の電源間に挿入され、リセット信号を制御端子に入力してオン及びオフ制御される第３のスイッチ素子と、
前記フリップフロップの出力ノードに制御端子が接続されオン及びオフ制御される第４のスイッチ素子と、
前記メインワード線の信号を制御端子に入力としてオン及びオフ制御される第５のスイッチ素子と、
前記メインワード線に関するサブワード線のリフレッシュ動作を指示するリフレッシュ指示信号を制御端子に入力としてオン及びオフ制御される第６のスイッチ素子と、
を備え、
前記第４乃至第６のスイッチ素子は、センスフラグ信号線と前記第１の電源間に直列に接続され、
前記センスフラグ信号線は、前記メモリセルアレイ又はブロックの非選択時、非活性状態を示す電位にプリチャージされる構成とされており、
前記メインワード線に関して書き込みがなされていない場合、前記フリップフロップの出力ノードは第１の論理値を保持し、
前記メインワード線に関して書き込みがなされた場合、前記フリップフロップの入力ノードには第１の論理値が入力され、前記フリップフロップの出力ノードは第２の論理値に設定され、
前記メインワード線が活性化され、且つ前記リフレッシュ指示信号が活性化されたときに、前記フリップフロップの出力ノードが第１の論理値である場合、前記センスフラグ信号線は非活性状態のままとされると共に、前記メインワード線に関するサブワード線のリフレッシュ動作を停止させるように制御し、
非活性状態の前記センスフラグ信号線の信号を入力とするセンスアンプ制御回路では、リフレッシュ動作時におけるセンスアンプでのセンス動作を停止させる、ことを特徴とするダイナミック型半導体記憶装置。 - 複数のメインワード線の信号を入力し、前記複数のメインワード線の信号をそれぞれ制御端子に入力としてオン及びオフ制御される第１のスイッチ素子を、前記フリップフロップの入力ノードと前記第２のスイッチ素子との間に、前記複数のメインワード線に対応して複数個並列に備え、
前記複数のメインワード線の信号をそれぞれ制御端子に入力としてオン及びオフ制御される第５のスイッチ素子を、前記複数のメインワード線に対応して複数個並列に備えている、ことを特徴とする請求項１２に記載のダイナミック型半導体記憶装置。 - 前記リセット信号が、パワーオン時、又は、リセットコマンドの入力時、活性化される、ことを特徴とする請求項１２に記載のダイナミック型半導体記憶装置。
- 複数のメモリセルがアレイ状に配置されてなるメモリセルアレイを備え、一つのメインワード線に対して複数のサブワード線を有する階層型ワード線構成のダイナミック型半導体記憶装置において、
前記メインワード線に対応する前記複数のサブワード線のそれぞれに接続される複数のメモリセルを単位とし、
前記メインワード線を入力とし、前記メインワード線で区分される単位のそれぞれに対応してライト履歴を保持するラッチ回路を備え、
前記単位内のメモリセルへのリフレッシュ指示が発行された場合、前記メインワード線の活性化により前記ラッチ回路に保持されているライト履歴情報がセンスフラグ信号線を介してセンスアンプ制御回路に出力され、
前記メインワード線の活性化により前記ラッチ回路から出力されたライト履歴情報を受け、前記ライト履歴情報に応じて、サブワード線駆動回路において選択されたサブワード線の活性化の有無を制御することで、リフレッシュ動作実行の有無を制御するドライバ回路を備えている、ことを特徴とするダイナミック型半導体記憶装置。 - 複数のメモリセルがアレイ状に配置されてなるメモリセルアレイを備え、一つのメインワード線に対して複数のサブワード線を有する階層型ワード線構成のダイナミック型半導体記憶装置において、
前記メインワード線に対応する前記複数のサブワード線のそれぞれに接続される複数のメモリセルを単位とし、
前記メインワード線の信号を入力とし、前記メインワード線で区分される前記単位のそれぞれに対応してライト履歴を記憶保持するラッチ回路を備え、
前記単位内のメモリセルへのリフレッシュ指示が発行された場合、前記メインワード線の活性化により、前記ラッチ回路に記憶保持されているライト履歴情報が出力され、
前記メインワード線の活性化により前記ラッチ回路から出力された前記ライト履歴情報を受け、前記ライト履歴情報に応じて、前記ラッチ回路に対応するセンスアンプによるセンス動作を制御するための信号の活性化と非活性化を制御し、前記ラッチ回路の出力がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、前記ラッチ回路の出力がライト履歴無しの値を示している場合には、センスアンプによるセンス動作を制御するセンスフラグ信号を非活性化して前記メインワード線に関するサブワード線のリフレッシュ動作を停止させるように制御するセンスアンプ制御回路を備えている、ことを特徴とするダイナミック型半導体記憶装置。 - 前記制御回路は、前記リフレッシュ指示信号が発行された場合、前記メインワード線の活性化により前記ラッチ回路から出力される前記ライト履歴情報を受け、前記ライト履歴情報がライト動作履歴無しを示している場合には、前記センスアンプの駆動電源として供給されるセンスアンプ駆動信号の活性化を停止する制御を行う、ことを特徴とする請求項１６に記載のダイナミック型半導体記憶装置。
- 前記センスアンプ駆動信号は、非活性化時に電源電圧の半分の値に保持される、ことを特徴とする請求項１７に記載のダイナミック型半導体記憶装置。
- 前記ラッチ回路の出力が、サブワード線を選択するための制御信号をサブワード線駆動回路に出力するドライバ回路に入力され、
前記ドライバ回路は、前記リフレッシュ指示信号が発行された場合、前記メインワード線の活性化により前記ラッチ回路から出力される前記ライト履歴情報を受け、前記ライト履歴情報がライト動作履歴無しの値を示している場合には、前記サブワード線を選択するための制御信号を非活性状態として、前記サブワード線駆動回路から出力される前記サブワード線を非選択状態とする、ことを特徴とする請求項１６又は１７に記載のダイナミック型半導体記憶装置。 - 前記センスアンプ制御回路は、前記リフレッシュ指示信号が発行された場合、前記メインワード線の活性化により前記ラッチ回路から出力される前記ライト履歴情報を受け、前記ライト履歴情報がライト動作履歴無しを記憶保持する場合には、プリチャージ制御信号を活性状態に保ちビット線をプリチャージ電位のままとする制御を行う、ことを特徴とする請求項１５乃至１９のいずれか一に記載のダイナミック型半導体記憶装置。
- メモリセルに接続されるビット線と前記センスアンプの間に挿入されたトランスファゲートを備え、
前記センスアンプ制御回路は、前記リフレッシュ指示信号が発行された場合、前記メインワード線の活性化により前記ラッチ回路から出力される前記ライト履歴情報を受け、前記ライト履歴情報がライト動作履歴無しの値を示している場合には、前記トランスファゲートをオン状態のままとする制御を行う、ことを特徴とする請求項１６乃至２０のいずれか一に記載のダイナミック型半導体記憶装置。 - 第１メモリセルアレイと第２のメモリセルアレイのそれぞれのビット線に対して前記センスアンプを共通に備え、
第１、第２のメモリセルアレイのそれぞれのビット線と前記センスアンプとの間に第１、第２のトランスファゲートを備え、
前記センスアンプ制御回路は、前記リフレッシュ指示信号が発行された場合、前記メインワード線の活性化により前記ラッチ回路から出力される前記ライト履歴情報を受け、前記ライト履歴情報が、ライト動作履歴無しの値を示している場合には、前記第１及び第２のトランスファゲートをオン状態のままとする制御を行う、ことを特徴とする請求項１６乃至２０のいずれか一に記載のダイナミック型半導体記憶装置。 - 前記ラッチ回路が、二つのインバータの互いの出力と入力を交差接続してなるフリップフロップと、
前記フリップフロップの入力ノードと第１電源間に直列形態に接続され、ロウデコーダからメモリセルアレイに出力されるメインワード線の信号と、書き込み指示を行うライト指示信号とを制御端子にそれぞれ入力してオン及びオフ制御される第１及び第２のスイッチ素子と、
前記フリップフロップの出力ノードと前記第１の電源間に挿入され、リセット信号を制御端子に入力してオン及びオフ制御される第３のスイッチ素子と、
前記フリップフロップの出力ノードに制御端子が接続されオン及びオフ制御される第４のスイッチ素子と、
前記メインワード線の信号を制御端子に入力としてオン及びオフ制御される第５のスイッチ素子と、
前記メインワード線に関するサブワード線のリフレッシュ動作を指示するリフレッシュ指示信号を制御端子に入力としてオン及びオフ制御される第６のスイッチ素子と、
を備え、
前記第４乃至第６のスイッチ素子は、前記ラッチ回路の出力信号と前記第１の電源間に直列に接続され、
前記ラッチ回路の前記出力信号は、前記メモリセルアレイ又は前記単位の属するブロックの非選択時、非活性状態を示す電位にプリチャージされる構成とされており、
前記メインワード線に関して書き込みがなされていない場合、前記フリップフロップの出力ノードは第１の論理値を保持し、前記メインワード線に関して書き込みがなされた場合、前記フリップフロップの入力ノードには第１の論理値が入力され、前記フリップフロップの出力ノードは第２の論理値に設定され、
前記メインワード線が活性化し、且つ前記リフレッシュ指示信号が活性化したときに、前記フリップフロップの出力ノードが第１の論理値である場合、前記出力信号は非活性状態のままとされる、ことを特徴とする請求項１５乃至２２のいずれか一に記載のダイナミック型半導体記憶装置。 - 複数のメインワード線の信号を入力し、前記複数のメインワード線の信号をそれぞれ制御端子に入力としてオン及びオフ制御される第１のスイッチ素子を、前記フリップフロップの入力ノードと前記第２のスイッチ素子の間に、前記複数のメインワード線に対応して複数個並列に備え、
前記複数のメインワード線の信号をそれぞれ制御端子に入力としてオン及びオフ制御される第５のスイッチ素子を、前記第４のスイッチ素子と前記第６のスイッチ素子との間に、
前記複数のメインワード線に対応して複数個並列に備えている、ことを特徴とする請求項２３記載のダイナミック型半導体記憶装置。 - 前記サブワード線駆動回路が、
前記サブワード線を選択するための制御信号と前記メインワード線の信号とを入力とし、入力した信号がいずれも活性状態のときサブワード線を活性化して出力する回路、もしくは、
前記サブワード線を選択するための制御信号を、高位側電源をなすサブワード電源として入力し、前記サブワード電源と低位側電源間に直列に接続された同一導電型の第１、第２のトランジスタよりなり、前記サブワード線を駆動するドライバを備え、前記メインワード線は、制御端子に昇圧電圧が印加されるトランスファゲートを介して前記サブワード電源の第１のトランジスタの制御端子に接続されているセルフブート回路、
を備えている、ことを特徴とする請求項１５、１９のいずれか一に記載のダイナミック型半導体記憶装置。 - ダイナミック型半導体記憶装置のリフレッシュ制御方法において、
ロウデコーダからメモリセルアレイに出力されるメインワード線の信号が活性化され、且つ書き込みを指示するライト指示信号が活性化された場合に、保持回路にライト履歴有りの値を記憶保持し、
前記メインワード線が活性化され、且つ前記メインワード線に関するサブワード線のリフレッシュ動作を指示するリフレッシュ指示信号が活性化された場合において、前記メインワード線の活性化により前記保持回路に記憶保持されているライト履歴情報が出力され、前記出力されたライト履歴情報がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、
前記メインワード線の活性化により前記保持回路から出力されたライト履歴情報がライト履歴無しの値を示している場合には、前記メインワード線に関して選択されるサブワード線の活性化を停止させると共にセンスアンプのセンス動作の少なくとも一部を停止させ、前記通常通りのリフレッシュ動作に較べてリフレッシュ電流を低減するように制御する、ことを特徴とする、ダイナミック型半導体記憶装置のリフレッシュ制御方法。 - ワード線構造が、ロウデコーダからメモリセルアレイに向けて配置される一つのメインワード線に対して複数のサブワード線を備えた階層ワード線構造とされているダイナミック型半導体記憶装置のリフレッシュ制御方法において、
前記メインワード線の信号を入力とし、前記メインワード線で区分される前記単位のそれぞれに対応してライト履歴を保持する保持回路を設け、
前記メインワード線が活性化され、且つ書き込みを指示するライト指示信号が活性化された場合に、前記保持回路にライト履歴有りの値を記憶保持し、
前記メインワード線が活性化され、且つ前記メインワード線に関するサブワード線のリフレッシュ動作を指示するリフレッシュ指示信号が活性化された場合において、前記メインワード線の活性化により、前記保持回路に記憶保持されているライト履歴情報が出力され、
前記保持回路から出力された前記ライト履歴情報がライト履歴有りの値を示している場合には、通常通りのリフレッシュ動作を行うように制御し、前記ライト履歴情報がライト履歴無しの値を示している場合には、センスアンプによるセンス動作を制御する制御信号の少なくとも一つを非活性化して前記メインワード線に関するサブワード線のリフレッシュ動作を停止させ、さらに前記メインワード線に対応する前記サブワード線を選択するための制御信号を非活性状態として前記サブワード線を非選択状態とし、前記通常通りのリフレッシュ動作に較べてリフレッシュ電流を低減するように制御する、ことを特徴とする、ダイナミック型半導体記憶装置のリフレッシュ制御方法。 - 前記ダイナミック型半導体記憶装置は、ワード線構造が、ロウデコーダからメモリセルアレイに向けて配置される一つのメインワード線に対して複数のサブワード線を備えた階層ワード線構造とされており、
前記複数のメインワード線に対して一つの前記保持回路を共通に設け、
前記保持回路には、前記複数のメインワード線の信号が入力され、前記複数のメインワード線のうちのいずれについてもライト動作がなされていない場合、活性化された前記リフレッシュ指示信号を受けた場合に、前記複数のメインワード線のいずれに対してもセンス動作を停止させる、ことを特徴とする、請求項２７に記載のダイナミック型半導体記憶装置のリフレッシュ制御方法。 - 前記リフレッシュ指示信号が活性化されたとき、前記保持回路から出力された前記ライト履歴情報がライト履歴無しの値を保持する場合には、前記センスアンプの電源を供給するセンスアンプ駆動信号の供給を停止させる制御を行う、ことを特徴とする、請求項２６乃至２８のいずれか一に記載のダイナミック型半導体記憶装置のリフレッシュ制御方法。
- 前記リフレッシュ指示信号が活性化されたとき、前記保持回路から出力された前記ライト履歴情報がライト履歴無しの値を保持する場合には、前記サブワード線が選択された場合にも、前記サブワード線を選択する制御信号を非活性状態に保ち、選択された前記サブワード線が活性化されないように制御する、ことを特徴とする請求項２７乃至２８のいずれか一に記載のダイナミック型半導体記憶装置のリフレッシュ制御方法。
- 前記リフレッシュ指示信号が活性化されたとき、前記保持回路から出力された前記ライト履歴情報がライト履歴無しの値を保持する場合には、前記ビット線のプリチャージの解除を制御する信号を非活性化する、ことを特徴とする請求項２６乃至３０のいずれか一に記載のダイナミック型半導体記憶装置のリフレッシュ制御方法。
- 前記リフレッシュ指示信号が活性化されたとき、前記保持回路から出力された前記ライト履歴情報がライト履歴無しの値を保持する場合には、メモリセルに接続されるビット線と前記センスアンプの間に挿入されたトランスファゲートをオン状態のままとする、ことを特徴とする請求項２６乃至３１のいずれか一に記載のダイナミック型半導体記憶装置のリフレッシュ制御方法。
- 第１、第２のメモリセルアレイの第１、第２のビット線に対して前記センスアンプを共通に設け、
第１、第２のビット線と前記センスアンプとの間に第１、第２のトランスファゲートを設け、
前記リフレッシュ指示信号が活性化されたとき、前記保持回路から出力された前記ライト履歴情報がライト履歴無しの値を保持する場合には、前記第１、第２のトランスファゲートをオン状態のままとする、ことを特徴とする請求項２６乃至３１のいずれか一に記載のダイナミック型半導体記憶装置のリフレッシュ制御方法。 - 前記保持回路は、パワーオンにより、又は、リセットコマンドの入力により、ライト履歴無しの値にリセットされる、ことを特徴とする請求項２６乃至３１のいずれか一に記載のダイナミック型半導体記憶装置のリフレッシュ制御方法。
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