JP2991114B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関する。

【０００２】

【従来の技術】従来のＤＲＡＭ（ダイナミックランダム
アクセルメモリ）のＲＯＷ（ロウ）系の概略ブロックを
図２５に示す。なお、図２５では、ＲＯＷ系ブロックだ
けに注目し、また分割デコーダ方式のワード系とシェア
ードセンスアンプ方式のセンス系の構成を示しており、
動作状態は外部入力アドレス信号が論理０［Ａ₀〜Ａ₁₂
＝０］の時に、外部入力ＲＯＷ系制御信号ＲＡＳＢ（ロ
ウアドレスストローブ）を入力し、図２１に示したセル
アレイ部のワード線ＷＬ０に接続されているセルトラン
ジスタＴｒ１を介した記憶ノードＣ₁のセルデータ
（Ｈ）を読み出し、センスアンプ節点ＳＡＴ１、ＳＡＢ
１を増幅するところまでを想定し、増幅結果を外部出力
バッファまで伝達するところは構成には入れていない。

【０００３】図２５を参照して、外部から入力したＲＯ
Ｗ系制御信号ＲＡＳＢより、タイミング波形として図２
７に示すようなＲＯＷ系ブロックのセット信号ＲＡＳＳ
と、ＲＯＷ系ブロックのリセット信号ＲＡＳＲを発生さ
せるＲＡＳ回路（回路構成は図２を参照）と、図３３に
示すように、ＲＯＷ系ブロックのセット信号ＲＡＳＳと
ＲＯＷ系ブロックのリセット信号ＲＡＳＲよりＸアドレ
ス取り込みイネーブル信号ＡＥを発生させるＸアドレス
取り込みイネーブル信号発生回路（図６参照）と、図３
６に示すように、Ｘアドレス取り込みイネーブル信号Ａ
Ｅの活性期間にＸアドレス信号ＸｊＴ、ＸｊＮを発生さ
せるＸアドレス信号発生回路（ここではＡ₀〜Ａ₁₂用の
計１３回路ある、回路構成は図８参照）と、図３８に示
すようにＸアドレス信号ＸｊＴ、ＸｊＮよりＸアドレス
プリデコード信号を発生させるＸアドレスプリデコード
信号発生回路（図１１参照、図１１ではＸ５６７系の回
路しか示していないが、実際は、これと同様にＸ２３４
系、Ｘ８９１２系が存在する）と、を備えこれらが周辺
回路を構成している。

【０００４】さらに、図２５を参照して説明する。タイ
ミング波形を図４０に示すように、Ｘアドレス信号Ｘ１
１Ｎを受けて主ワード活性化信号φＭＷＥを発生する主
ワード活性化信号発生回路（図９参照）と、図４４に示
すように主ワード活性化信号φＭＷＥとＸアドレスプリ
デコード信号（ＲＯＷ系概略図ではＸ２３４ＮＮＮ、Ｘ
５６７ＮＮＮ及びＸ８９１２ＮＮＮ）より主ワードφＭ
Ｗ０を活性化する主ワード回路（図１４）と、図３７に
示すようにＸアドレス信号Ｘ６Ｎ、Ｘ６Ｔよりセンス
系、ワード系活性化信号φＲＳを発生させるセンス系、
ワード系活性化信号発生回路（図７参照）と、図４１、
図４２に示すようにセンス系、ワード系活性化信号φＲ
ＳとＸアドレス信号Ｘ１Ｎ、Ｘ０Ｎ、Ｘ１１Ｎとブロッ
ク選択信号発生回路（後で説明あり）から発生されたワ
ード系リセット信号ＲＡＳＲＤより副ワード選択信号φ
ＲＡ１を発生させる副ワード選択信号発生回路（図１
０、図１２参照）と、図４７に示すように、副ワード選
択信号φＲＡ１と主ワードφＭＷ０より副ワードＷＬ０
を発生させる副ワード発生回路（図１３参照）と、を備
え以上がワード系回路を構成している。

【０００５】図４３に示すように、センス系、ワード系
活性化信号φＲＳとＸアドレス信号Ｘ１１Ｎよりセンス
開始信号φＳＥ１を発生させるセンス開始信号発生回路
（図１５参照）、図３９に示すようにセンス系、ワード
系活性化信号発生回路から発生したφＹＳとセンス開始
信号φＳＥ１とＸアドレス信号Ｘ１１Ｎよりセンスアン
プ活性化信号φＳＥ２を発生するセンスアンプ活性化信
号発生回路（図１６参照）と、図４５に示すようにＸア
ドレス信号Ｘ１０Ｎ、Ｘ１１ＮとＲＯＷ系ブロックのリ
セット信号ＲＡＳＲよりブロック選択信号Ｘ１０ＮＺＲ
とワード系リセット信号ＲＡＳＲＤを発生させるブロッ
ク選択信号発生回路（図１７参照）と、図４６に示すよ
うに、ブロック選択信号Ｘ１０ＮＺＲとＸアドレスプリ
デコード信号Ｘ８９１２ＮＮＮ、Ｘ８９１２ＴＴＴより
ビット線バランス信号φＢＢ２、φＢＢ１を発生させる
ビット線バランス信号発生回路（図１９参照）と、図４
８に示すようにビット線バランス信号φＢＢ１、φＢＢ
２とセンスアンプドライブイネーブル信号φＳＡＥとセ
ンスアンプ活性化信号φＳＥ２よりセンスアンプドライ
ブ信号ＳＡＰ１、ＳＡＮ１を発生させるセンスアンプド
ライブ信号発生回路（図２０参照）と、図４９に示すよ
うに、センス開始信号φＳＥ１とＲＯＷ系ブロックのセ
ット信号ＲＡＳＳよりＴＧＳＴ、センス終了信号ＳＥＮ
Ｄ（この信号をトリガにＣｏｌｌｕｍｎ（カラム）系ブ
ロックを経て、ワンショットのＹＳＷが発生される）を
発生させるセンス終了信号発生回路（図２２参照）と、
図５０に示すようにセンス開始信号φＳＥ１とＴＧＳＴ
とＸアドレス信号Ｘ１１ＮよりＴＧ活性化信号ＴＧＳを
発生するＴＧ活性化信号発生回路（図２３参照）と、図
５１に示すようにＴＧ活性化信号ＴＧＳとビット線バラ
ンス信号φＢＢ２、φＢＢ１よりセンスアンプ−ビット
線分離信号ＴＧ１、ＴＧ２を発生させるＴＧ信号発生回
路と、を備え、以上がセンス系回路を構成し、上記の通
り、周辺回路、ワード系回路、及びセンス系回路の計３
系の回路で構成されている。

【０００６】従来のＲＡＳ回路においては、図２に示す
ように、外部入力ＲＯＷ系信号ＲＡＳＢからＲＯＷ系ブ
ロックのセット信号ＲＡＳＳをディレイ１を介して発生
させ、また、ディレイ１の出力より、ＲＯＷ系ブロック
のリセット信号ＲＡＳＲをディレイ２を介し発生させて
いた。すなわちＲＡＳ回路は、ＲＡＳＢ信号を遅延させ
るディレイ素子Ｄ１の出力をリセット信号ＲＡＳＳとす
ると共に、ディレイ素子Ｄ１の出力をゲート入力としソ
ースを電源に接続したＰチャネルＭＯＳトランジスタ
と、ディレイ素子Ｄ２の出力をゲート入力としドレイン
をＰチャネルＭＯＳトランジスタのドレインに接続した
第１のＮチャネルＭＯＳトランジスタと、ディレイ素子
Ｄ１の出力をゲート入力とし、ソースが接地されドレイ
ンを第１のＮチャネルＭＯＳトランジスタのソースに接
続した第２のＮチャネルＭＯＳトランジスタと、Ｐチャ
ネルＭＯＳトランジスタと第１のＮチャネルＭＯＳトラ
ンジスタの接続点を入力とするインバータ回路を備え、
ＲＡＳＲ信号はインバータ回路の出力から取り出され
る。

【０００７】図２７の波形図を参照して具体的に説明す
ると、ＲＯＷ系ブロックのセット信号ＲＡＳＳは、その
立ち上がりも立ち下がりも、外部入力ＲＯＷ系制御信号
ＲＡＳＢからディレイ１を介している。また、ＲＯＷ系
ブロックのリセット信号ＲＡＳＲは、その立ち上がり
は、ＲＯＷ系ブロックのセット信号ＲＡＳＳの立ち上が
りからディレイ２を介して、立ち下がりＲＡＳ回路は、
ＲＡＳＢ信号を遅延させるディレイ素子Ｄ１の出力をゲ
ート入力としソースを電源に接続したＰチャネルＭＯＳ
トランジスタと、ディレイ素子Ｄ２の出力をゲート入力
としドレインをＰチャネルＭＯＳトランジスタのドレイ
ンに接続した第１のＮチャネルＭＯＳトランジスタと、
ディレイ素子Ｄ１の出力をゲート入力とし、ソースが接
地されドレインを第１のＮチャネルＭＯＳトランジスタ
のソースに接続した第２のＮチャネルＭＯＳトランジス
タと、ＰチャネルＭＯＳトランジスタと第１のＮチャネ
ルＭＯＳトランジスタの接続点を入力とするインバータ
回路を備え、ＲＡＳＲ信号はインバータ回路の出力から
取り出されるはＲＯＷ系ブロックのセット信号ＲＡＳＳ
の立ち下がりを受けて発生させている。

【０００８】ここでｔ_RP期間について説明すると、ｔ_RP
期間は、外部入力ＲＯＷ系制御信号ＲＡＳＢが入力レベ
ルＨｉｇｈ（ここではＶ_IHレベル以上のこと）の期間の
ことであり、この間で、ＲＯＷ系の各信号のリセットを
完了させるのであるが、この期間を決めるのが、図２５
のセルアレイ部を示した図２１の中の一例でいうとビッ
ト線ＤＮ２、ＤＴ２のバランス時間である（本来は全ア
レイ中でバランス期間が遅いビット線対において考慮さ
れるべきである）。

【０００９】ビット線ＤＮ２、ＤＴ２のバランスは、図
２１のビット線バランス信号φＢＢ２で行われるが、図
３０（ａ）に示すように、ビット線バランス信号φＢＢ
２の立ち上がりを受けてビット線ＤＮ２、ＤＴ２のバラ
ンスが始まる。そして、ビット線ＤＮ２、ＤＴ２のバラ
ンスの終了はビット線ＤＮ２、ＤＴ２の差電位がある電
位になった時（ここでは、例えば５ｍＶとする）と定義
する。

【００１０】このビット線ＤＮ２、ＤＴ２のバランス終
了時間がくるまでは、次のサイクルでのビット線バラン
ス信号φＢＢ２をＬｏｗレベルに落とすことは禁止とさ
れる。即ち、ＲＯＷ系リセット時のビット線バランス信
号φＢＢ２の立ち上がりから、ビット線ＤＮ２、ＤＴ２
のバランス終了までの時間で、ｔ_RP期間が決まる（この
時のｔ_RP期間がｔ_PRmin）。

【００１１】ビット線バランス信号φＢＢ２は、図２５
の２点鎖線部のパスで発生させているが、このパスがｔ
_RPのパスといえる。

【００１２】以上を踏まえて、図２５におけるｔ_RPmin
を導出すると、まず図５２の導出説明図よりその導出式
は、次式（１）で与えられる。

【００１３】ｔ_RPmin＝ｔ_R＋ｔ_CD−ｔ_S …（１）

【００１４】ｔ_Rは、図２７、図３３、図４６より次式
（２）で表される。

【００１５】ｔ_R≒Ｄ１＋Ｄ２＋Ｄ７ …（２） （φＢＢ２パスでＸ１０ＮＺＲとＸ８９１２ＮＮＮが同
一タイミング設計）

【００１６】同様にして、ｔ_Sも、図７、図３３、図４
６より次式（３）である。

【００１７】ｔ_S≒Ｄ１＋Ｄ６ …（３） （φＢＢ２パスでＸ１０ＮＺＲとＸ８９１２ＮＮＮが同
一タイミング設計）

【００１８】ｔ_RPminは次式（４）で表される。

【００１９】 ｔ_RPmin≒Ｄ２＋Ｄ７−Ｄ６＋ｔ_CD …（４）

【００２０】ここで、ｔ_CDはビット線ＤＮ２、ＤＴ２の
バランス時間であり、ビット線の負荷Ｃ、Ｒの時定数で
決まる値であるので、ビット線の負荷の増大により大き
くなっていく。

【００２１】次に、ＲＡＳアクセス時間ｔ_RACについて
説明するが、これは外部入力ＲＯＷ系制御信号ＲＡＳＢ
がＬｏｗ（ここではＶ_ILレベル以下）になってから、外
部出力バッファにデータが出るまでの時間である。

【００２２】ＲＯＷ系ブロックにおけるＲＡＳアクセス
パスは、図２５において太線で示すパスで、具体的にＲ
ＯＷ系ブロックの動作のセット側で説明する（全体の流
れは図３０（ａ）参照）。

【００２３】まず、図１に示したＲＡＳ回路において、
図２７にその波形図を示すように、外部入力ＲＯＷ系制
御信号ＲＡＳＢの立ち下がりからディレイ１を介しＲＯ
Ｗ系ブロックのセット信号ＲＡＳＳが立ち下がる。

【００２４】この信号より、図６に示したＸアドレス取
り込みイネーブル信号発生回路において、図３３に示す
ように、ディレイ８を介してＸアドレス取り込みイネー
ブル信号ＡＥがＬｏｗからＨｉｇｈに立ち上がる。

【００２５】そして、図８に示したＸアドレス信号発生
回路では、図３６に示すように、Ｘアドレス取り込みイ
ネーブル信号ＡＥがＨｉｇｈになった時に、Ｘアドレス
信号ＡｊＮ、ＡｊＴが出力される。

【００２６】このＸアドレス信号の中のＸ６Ｎ、Ｘ６Ｔ
から、図７に示したセンス系、ワード系活性化信号発生
回路により、図３７に波形図を示すように、Ｘアドレス
信号の中のＸ６Ｎ、Ｘ６Ｔのどちらかの立ち上がり（こ
こではＸ６Ｎの立ち上がり）からディレイ１５を介し、
センス系、ワード系活性化信号φＲＳがＬｏｗからＨｉ
ｇｈに立ち上がる。

【００２７】このセンス系、ワード系活性化信号φＲＳ
から、図１５に示したセンス開始信号発生回路により、
図４３に波形図として示すように、ディレイ１８を介し
てセンス開始信号φＳＥ１がＬｏｗからＨｉｇｈに立ち
上がる。

【００２８】この信号φＳＥ１より、図１６に示したセ
ンスアンプ活性化信号発生回路から、図３９に波形図と
して示すように、センスアンプ活性化信号φＳＥ２がＬ
ｏｗからＨｉｇｈに立ち上がる。

【００２９】そして、図２０に示したセンスアンプドラ
イブ信号発生回路から、図４８に波形図として示すよう
に、センスアンプ活性化信号φＳＥ２のＬｏｗからＨｉ
ｇｈへの立ち上がりを受けて、センスアンプドライブ信
号ＳＡＰ１、ＳＡＮ１（ＳＡＰ１はセンスアンプのＰｃ
ｈトランジスタドライブ信号、ＳＡＮ１はセンスアンプ
のＮｃｈトランジスタドライブ信号）がそれぞれ１／２
ＶｐからＶｐレベル、ＧＮＤレベルになり、図２１に示
したセンスアンプ節点ＳＡＴ１、ＳＡＢ１の差電位を、
図３０（ａ）に示すように増幅する。

【００３０】そして、図２５には、図示されないセンス
終了信号発生回路から発生するセンス終了信号ＳＥＮＤ
からＣｏｌｕｍｎ（カラム）系ブロックを介してワンシ
ョットパルスでＹＳＷ１が発生する。この信号の立ち上
がりはＳＡＴ１のみならず、センスＨｉｇｈ側のレベル
が例えば２／３Ｖｐになるタイミングに設定されてい
る。

【００３１】そして、その後は、ＲＩＯ２Ｔ、ＲＩＯ２
Ｎからカラム系ブロックを介し、外部出力バッファにデ
ータが出力される。即ちＲＯＷ系ブロック内でＲＡＳア
クセス時間を決めるのはセンス系パスである。

【００３２】

【発明が解決しようとする課題】上記した従来技術は下
記記載の問題点を有している。

【００３３】その第１の問題点は、ｔ_RPmin不良が発生
するということである。

【００３４】この理由は、従来の技術において説明した
が、本来ｔ_RPminを決定するのはビット線対のバランス
時間であるが、ＲＯＷ系の概略図を構成している分割デ
コーダ方式のワード系においては、以下に説明するよう
な、リセット不良が生じる場合がある。

【００３５】ワード系のリセット動作について説明する
と、図１２に示した副ワード選択信号発生回路におい
て、図４２に示すように、ワード線リセット信号ＲＡＳ
ＲＤよりディレイ１９を介して副ワード選択信号φＲＡ
１がＨｉｇｈからＬｏｗへ落ちる。

【００３６】これを受けて、図１３に示した副ワード回
路において、図４７に示すように、副ワード線ＷＬ０は
ＨｉｇｈからＬｏｗへ落ちる。しかし、主ワード線φＭ
Ｗ０は、この時もＨｉｇｈレベルを維持しつつ、図９に
示した主ワード活性化信号発生回路において、図４０に
示すようにＸアドレス信号Ｘ０Ｎ、Ｘ１１ＮのＨｉｇｈ
からＬｏｗへ立ち下がりで、主ワード活性化信号φＭＷ
ＥがＨｉｇｈからＬｏｗへ落ちる。

【００３７】これを受けて、図２０に示した主ワード回
路において、図４４に示すように主ワードφＭＷ０が、
ＨｉｇｈからＬｏｗへ落ちる。

【００３８】次に、ワード系、特に、図９に示した主ワ
ード活性化信号発生回路におけるセット動作について説
明する。

【００３９】図９及び図４０の波形図を参照すると、ま
ず、φＰＭＷがＬｏｗからＨｉｇｈに立ち上がり、これ
がＮＯＲゲートに入力されると、主ワード活性化信号φ
ＭＷＥを出力する出力段のＮチャネルトランジスタのゲ
ートがＬｏｗとなり、主ワード活性化信号φＭＷＥはフ
ローティングＬｏｗとなる。

【００４０】その後、Ｘアドレス信号Ｘ０Ｎ、Ｘ１１Ｎ
と共にＨｉｇｈになると、主ワード活性化信号φＭＷＥ
を出力する出力段のＰチャネルトランジスタのゲートが
Ｌｏｗとなり、主ワード活性化信号φＭＷＥはＨｉｇｈ
となる。

【００４１】分割デコーダ方式では、以上のような構成
とされているため、ｔ_RP期間が充分ではなく、即ち、全
ＲＯＷ系ブロックのリセット動作、特に主ワード活性化
信号φＭＷＥのレベルが充分に落ちきる前に、次のサイ
クルでφＰＭＷがＨｉｇｈになるようなタイミングでの
外部入力ＲＯＷ制御信号ＲＡＳＢが入力されると、図５
３に示すように、前サイクルでＬｏｗレベルに落ちきれ
ず、そのままフローティング状態となり、そのうちに、
Ｘアドレス信号Ｘ１１Ｎ、Ｘ０Ｎが共にＨｉｇｈとな
り、前述のフローティング状態であった主ワード活性化
信号φＭＷＥはＨｉｇｈレベルとなる。

【００４２】この時、前サイクルで選択されていた主ワ
ードφＭＷ０も徐々にＬｏｗレベルになっているもの
の、まだ中間電位の状態にあり、仮に、このショートｔ
_RP期間後のサイクルで、別の主ワード例えば主ワードφ
ＭＷ１が選ばれ、前サイクルで活性されていたφＲＡ１
がまた活性化されたとすれば、本来、ＧＮＤ（接地）レ
ベルとなっているはずの副ワードが浮いてしまうことに
なり動作不良となるからである。

【００４３】また、この不良は、リセットサイクル例え
ばＲＯＲサイクルで不良をリセットできにくいというこ
ともある。

【００４４】この不良を解消するためにはショートｔ_RP
時、図５３に示したように、主ワード活性化信号φＭＷ
Ｅのリセットが充分におこなわれるように、次サイクル
のφＰＭＷの立ち上がりまでの時間をあけ、マージンを
広げてやるようにしなければならないという問題点もあ
った。

【００４５】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、ＲＡＳアクセス時間ｔ
_RACを遅らせることなく、ｔ_RP期間の保障を行い信頼性
を向上する半導体記憶装置を提供することにある。

【００４６】

【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、ＲＯＷ系を制御するＲ
ＡＳ信号をプリチャージ期間（ｔRP）を生成するタイミ
ングでラッチし、該ラッチ出力を、ＲＡＳアクセスパス
でないワード系パスに対してＲＯＷ系ブロックの活性化
信号として用い、ＲＡＳアクセスパスのセンス系パスに
対して、従来のＲＯＷ系ブロックの活性化信号を出力す
ることを特徴とする。

【００４７】すなわち、本発明に係るＲＡＳ回路（図１
参照）は、ＲＯＷ系制御信号ＲＡＳＢから発生されるＲ
ＯＷ系ブロックのセット信号ＲＡＳＳパスにラッチ回路
を設け、保障したいｔRP期間を実現できるタイミングの
信号φR（例えばφＳＥ１）をラッチ信号とするＲＯＷ
系ブロックのセット信号ＲＡＳＳ′と、従来技術のＲＯ
Ｗ系ブロックのセット信号ＲＡＳＳと、を使い分けるこ
とを特徴とする。即ちＲＡＳアクセスパスではないワー
ド系パスに、本発明のＲＯＷ系ブロックのセット信号Ｒ
ＡＳＳ′を用い、ＲＡＳアクセスパスであるセンス系パ
スに従来技術のＲＯＷ系ブロックのセット信号ＲＡＳＳ
を用いる。

【００４８】本発明は、保障したいｔ_RP期間を実現でき
るタイミングの信号φ_R、例えばセンス開始信号φＳＥ
１をラッチ信号とするＲＯＷ系ブロックのセット信号Ｒ
ＡＳＳ′を、ＲＡＳアクセスパスではないワード系パス
に用い、従来技術のＲＯＷ系ブロックのセット信号ＲＡ
ＳＳを用いることで、ＲＡＳアクセスｔ_RACを遅らせる
ことなく、ｔ_RP期間を保障できるようにしたものであ
る。

【００４９】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して以下に詳細に説明する。図２６に、本
発明の実施の形態に係るＤＲＡＭのＲＯＷ系の概略ブロ
ックを示す。図２６について、ＲＯＷ系ブロックだけに
注目し、また分割デコーダ方式のワード系とシェアード
センスアンプ方式のセンス系の構成になっており、動作
状態は外部入力アドレス信号が論理０［Ａ₀〜Ａ₁₂＝
０］の時に、外部入力ＲＯＷ系制御信号ＲＡＳＢを入力
し、セルアレイ部を示した図２１のワード線ＷＬ０に接
続されているセルトランジスタＴｒ１を介した記憶ノー
ドＣ₁のセルデータ（Ｈｉｇｈ）を読み出し、センスア
ンプ節点ＳＡＴ１、ＳＡＢ１を増幅するところまでを想
定し、増幅結果を外部出力バッファまで伝達するところ
は含まれていない。

【００５０】外部入力ＲＯＷ系制御信号ＲＡＳＢより、
図２８に波形図として示すようにＲＯＷ系ブロックのセ
ット信号ＲＡＳＳと、ＲＯＷ系ブロックのリセット信号
ＲＡＳＲと保障したいｔ_RP期間を実現できるタイミング
の信号φ_R例えばセンス開始信号φＳＥ１をラッチ信号
とするＲＯＷ系ブロックのリセット信号ＲＡＳＳ′を発
生するＲＡＳ回路（図１参照）と、図３３に示すよう
に、ＲＯＷ系ブロックのセット信号ＲＡＳＳとＲＯＷ系
ブロックのリセット信号ＲＡＳＲよりセンス系パス用の
Ｘアドレス取り込みイネーブル信号ＡＥを発生させるＸ
アドレスイネーブル信号発生回路（図６参照）と、図３
４に示すように保障したいｔ_RP期間を実現できるタイミ
ングの信号φ_R、例えばセンス開始信号φＳＥ１をラッ
チ信号とするＲＯＷ系のブロックのセット信号ＲＡＳ
Ｓ′とＲＯＷ系ブロックのリセット信号ＲＡＳＲよりワ
ード系パス用のＸアドレス取り込みイネーブル信号Ａ
Ｅ′を発生させるＸアドレス取り込みイネーブル信号発
生回路（図３参照）と、図３６に示すようにＸアドレス
取り込みイネーブル信号ＡＥ信号ＡＥ及びＡＥ′の活性
期間中（Ｈｉｇｈレベル時）にＸアドレス信号ＸｊＴ、
ＸｊＮ（ｊ＝０〜１２）を発生させるＸアドレス信号発
生回路（図８参照）と、を備えている。

【００５１】図２６では、Ｘアドレス信号発生回路は、
Ａ₀〜Ａ₁₂用の計１３回路設けられ、その中でＡ₀〜
Ａ₅、Ａ₇〜Ａ₁₂用のＸアドレス信号発生回路にはＡＥ′
等、本発明によるＲＯＷ系ブロックのセット信号ＲＡＳ
Ｓ′から派生した信号が入力され、Ａ₆用のＸアドレス
信号発生回路には、ＡＥ等従来技術と同じＲＯＷ系ブロ
ックのセット信号ＲＡＳＳから派生した信号が入力され
ている。

【００５２】さらに、図３８に波形図として示すよう
に、Ｘアドレス信号ＸｊＴ、ＸｊＮより、Ｘアドレスプ
リデコード信号を発生させるＸアドレスプリデコード信
号発生回路（図１１参照）を備えている。なお、図１１
では、Ｘ５６７系の回路しか示していないが、これと同
様にＸ２３４系、Ｘ８９１２系が存在する。また、図３
８のタイミング波形図において、Ｘアドレス信号Ｘ６
Ｔ、Ｘ６Ｎは、他のＸアドレス信号Ｘ５Ｔ、Ｘ５Ｎ、Ｘ
７Ｔ、Ｘ７Ｎよりはやく立ち上がるが、実際は他のＸア
ドレス信号Ｘ５Ｔ、Ｘ５Ｎ、Ｘ７Ｔ、Ｘ７ＮによりＸア
ドレスプリデコード信号（Ｘ５６７系）が発生されて、
結局、他のＸアドレスプリデコード信号（Ｘ２３４系、
Ｘ８９１２系）と同じタイミングで立ち上がることにな
る。以上が周辺回路を構成する。

【００５３】また、図４０に示すように、Ｘアドレス信
号Ｘ１１Ｎを受けて主ワード活性化信号φＭＷＥを発生
する主ワード活性化信号発生回路（図９参照）と、図４
４に示すように主ワード活性化信号φＭＷＥとＸアドレ
スプリデコード信号（図２６の概略図ではＸ２３４ＮＮ
Ｎ、Ｘ５６７ＮＮＮ及びＸ８９１２ＮＮＮ）より主ワー
ドφＭＷ０を活性化する主ワード回路（図１４参照）、
また図３７に示すようにＸアドレス信号Ｘ６Ｎ、Ｘ６Ｔ
よりセンス系、ワード系活性化信号φＲＳを発生させる
センス系、ワード系活性化信号発生回路（図７参照）
と、図４１、図４２に示すようにセンス系、ワード系活
性化信号φＲＳとＸアドレス信号Ｘ１Ｎ、Ｘ０Ｎ、Ｘ１
１Ｎとブロック選択信号発生回路（後に説明する）から
発生されたワード系リセット信号ＲＡＳＲＤより副ワー
ド選択信号φＲＡ１を発生させる副ワード選択信号発生
回路（図１０、図１２参照）と、図４７に示すように副
ワード選択信号φＲＡ１と主ワードφＭＷ０より副ワー
ドＷＬ０を発生させる副ワード発生回路（図１３参照）
と、を備え、以上がワード系回路を構成する。

【００５４】図４３に波形図を示すように、センス系、
ワード系活性化信号φＲＳとＸアドレス信号Ｘ１１Ｎよ
りセンス開始信号φＳＥ１を発生させるセンス開始信号
発生回路（図１５参照）と、図３９に波形図を示すよう
に、センス系、ワード系活性化信号発生回路から発生し
たφＹＳとセンス開始信号φＳＥ１とＸアドレスφＳＥ
２を発生するセンスアンプ活性化信号発生回路（図１６
参照）と、図４５に波形図を示すように、Ｘアドレス信
号Ｘ１０Ｎ、Ｘ１１ＮとＲＯＷ系ブロックのリセット信
号ＲＡＳＲよりブロック選択信号Ｘ１０ＮＺＲとワード
系リセット信号ＲＡＳＲＤを発生させるブロック選択信
号発生回路（図１７参照）と、図４６に波形図を示すよ
うに、ブロック選択信号Ｘ１０ＮＺＲとＸアドレスプリ
デコード信号Ｘ８９１２ＮＮＮ、Ｘ８９１２ＴＴＴより
ビット線バランス信号φＢＢ２、φＢＢ１を発生させる
ビット線バランス信号発生回路（図１９参照）と、図４
８に示すようにビット線バランス信号φＢＢ２、φＢＢ
１とセンスアンプドライブイネーブル信号φＳＡＥとセ
ンスアンプ活性化信号φＳＥ２よりセンスアンプドライ
ブ信号ＳＡＰ１、ＳＡＮ１を発生させるセンスアンプド
ライブ信号発生回路（図２０参照）と、図４９に波形図
を示すように、センス開始信号φＳＥ１とＲＯＷ系ブロ
ックのセット信号ＲＡＳＳよりＴＧＳＴ、センス終了信
号ＳＥＮＤ（この信号をトリガにカラム系ブロックを経
てワンショットのＹＳＷが発生される）を発生させるセ
ンス終了信号発生回路（図２２参照）と、図５０に示す
ように、センス開始信号φＳＥ１とＴＧＳＴとＸアドレ
ス信号Ｘ１１ＮよりＴＧ活性化信号ＴＧＳを発生するＴ
Ｇ活性化信号発生回路（図２３参照）と、図５１に示す
ようにＴＧ活性化信号ＴＧＳとビット線バランス信号φ
ＢＢ２、φＢＢ１よりセンスアンプ−ビット線分離信号
ＴＧ１、ＴＧ２を発生させるＴＧ信号発生回路と、を備
え、以上がセンス系回路を構成し、周辺回路、ワード系
回路、センス系回路の計３系の回路で構成されている。

【００５５】次に、本発明の実施の形態に係るＲＡＳ回
路は、図１を参照すると、ＲＡＳＢ信号を遅延させるデ
ィレイ素子Ｄ１の出力をセット信号ＲＡＳＳとし、ＲＡ
ＳＢ信号のインバータによる反転信号を入力とするＲＳ
ラッチ回路と、ＲＳラッチ回路の出力を遅延させるディ
レイ素子Ｄ３を備え、ディレイ素子Ｄ３の出力をセット
信号ＲＡＳＳ′とし、ＲＡＳＳ′信号とφ_Rをディレイ
Ｄ２１で遅延した信号を入力とするＮＡＮＤ回路のイン
バータによる反転信号をＲＳラッチ回路の他の入力（ラ
ッチタイミング信号）としている。このＲＡＳ回路を、
図１に示した回路構成、図２８のｔ_RP期間が充分に長い
時のＲＡＳ回路の動作波形と、図２９のｔ_RP期間が短
く、図１のラッチ信号がきく時のＲＡＳ回路の動作波形
と、を用い、その動作を説明する。

【００５６】まず、ｔ_RP期間が充分に長い時は、先に外
部入力ＲＯＷ系制御信号ＲＡＳＢがＬｏｗからＨｉｇｈ
に立ち上がるリセット動作時を考えると、図１のラッチ
信号φ_Rを、例えばセンス開始信号φＳＥ１とすると、
ＲＯＷ系ブロックのセット信号ＲＡＳＳ′は、図２８に
示すように、外部入力ＲＯＷ系制御信号ＲＡＳＢの立ち
上がりより、ディレイ３を介しＬｏｗからＨｉｇｈへ立
ち上がる。

【００５７】そして、セット動作時も、外部入力ＲＯＷ
系制御信号ＲＡＳＢのＨｉｇｈからＬｏｗへの立ち下が
りを受け、ディレイ３を介しＲＯＷ系ブロックのセット
信号ＲＡＳＳ′はＨｉｇｈからＬｏｗへ立ち下がる。即
ち、この時は、従来技術と同様に、外部入力ＲＯＷ系制
御信号ＲＡＳＢよりＲＯＷ系ブロックのセット信号ＲＡ
ＳＳ′、ＲＯＷ系ブロックのリセット信号ＲＡＳＲ′を
発生する。なお、ＲＯＷ系ブロックのリセット信号ＲＡ
ＳＲ′は本発明の主題に直接関係しないため詳細説明を
省略する。

【００５８】次に、ｔ_RP期間が短く、図１のラッチ信号
がきく時は、まず外部入力ＲＯＷ系制御信号ＲＡＳＢが
ＬｏｗからＨｉｇｈに立ち上がるリセット動作時で説明
すると、図１のラッチ信号φ_Rを、例えばセンス開始信
号φＳＥ１とした場合、図２９に示すように、ラッチ信
号φ_Rに関係なく、外部入力ＲＯＷ系制御信号ＲＡＳＢ
のＬｏｗからＨｉｇｈへの立ち上がりを受け、ディレイ
３を介してＲＯＷ系ブロックのセット信号ＲＡＳＳ′
は、ＬｏｗからＨｉｇｈに立ち上がる。

【００５９】しかし、セット動作時には、外部入力ＲＯ
Ｗ系制御信号ＲＡＳＢがＨｉｇｈからＬｏｗになって
も、ラッチ信号φ_RがＨｉｇｈであれば（厳密に言えば
ラッチ信号φ_Rからディレイ２１あとまで）、ＲＯＷ系
ブロックのセット信号ＲＡＳＳ′はＬｏｗへは変化せ
ず、ラッチ信号φ_RがＨｉｇｈからＬｏｗに落ちたのを
受け、ディレイ２１を介し、ＲＯＷ系ブロックのセット
信号ＲＡＳＳ′はＨｉｇｈからＬｏｗに落ちる。即ち、
ｔ_RP期間がラッチ信号φ_Rによりラッチされる。

【００６０】本発明の実施の形態に係るＲＡＳ回路にお
いて、ＲＯＷ系ブロックのセット信号ＲＡＳＳ′をその
まま使用する、即ち、従来技術のＤＲＡＭのＲＯＷ系の
概略図を示した図２５のＲＡＳ回路と、本発明の実施の
形態のＲＡＳ回路（図１参照）とをとりかえて、従来技
術のＲＯＷ系ブロックのセット信号ＲＡＳＳを、本発明
の実施の形態におけるＲＯＷ系ブロックのセット信号Ｒ
ＡＳＳ′とするだけでは従来技術で説明したように、ワ
ード系、センス系のセット側は、ＲＯＷ系ブロックのセ
ット信号がＨｉｇｈからＬｏｗへの落ちで決まるため、
当然、このＲＯＷ系ブロックのセット信号が遅れると、
ＲＯＷ系全体の信号が遅れる。

【００６１】また、ＲＡＳアクセス時間ｔ_RACは、外部
入力ＲＯＷ系制御信号ＲＡＳＢがＬｏｗになった時点か
ら外部出力バッファへの出力までの時間であったが、Ｒ
ＯＷ系で、このＲＡＳアクセス時間ｔ_RACを決めるの
は、センス系パスの特に、図２１で示したセンスアンプ
節点ＳＡＴ１、ＳＡＢ１のセンスまでの速さ（センスア
ンプ節点のＨｉｇｈ側のレベルがある規定の電圧、例え
ば２／３Ｖｐ［ここで、ＹＳＷ１をワンショットパルス
で活性化するようにしている］になる所までの速さ）で
決まるので、ＲＯＷ系ブロックのセット信号を遅らせる
だけではＲＡＳアクセス時間ｔ_RASも遅れてしまうとい
うことなる。

【００６２】これを解消するために、図２６に示すよう
に、本発明の実施の形態のＲＡＳ回路より出力されるＲ
ＯＷ系ブロックのセット信号ＲＡＳＳ′は、ワード系の
パス用とし、ＲＡＳアクセス時間ｔ_RACを決めるセンス
系パスには、従来技術のＲＡＳ回路から出力されるＲＯ
Ｗ系ブロックのセット信号ＲＡＳＳを用いるようにして
いる。

【００６３】

【発明の効果】以上説明したように、本発明は下記記載
の効果を有する。

【００６４】第１の効果は、ｔ_RP期間を保障できるとい
うことである。

【００６５】その理由は、ｔ_RPを律速する信号を用いラ
ッチをかけることで、リセット動作に必要な時間を確保
できるからである。

【００６６】第２の効果は、ＲＯＷ系ブロックのセット
信号を遅らせてもアクセスが遅れないことである。

【００６７】その理由は、ワード系に使用するＲＯＷ系
ブロックのセット信号を本発明で考案したものを使用
し、センス系に使用するＲＯＷ系ブロックのセット信号
を従来技術と同じものを使用したからである。図を用い
て説明すると、ここで従来技術のＲＯＷ系ブロックの概
略図である図２５の全体的な動作波形を図３０に示して
いる（各ブロックの回路図内のディレイ値の最適化及び
論理遅延等の考慮を行い、全回路を有機的に結合した場
合）が、このタイミングを基準にし、本発明のＲＡＳ回
路を含むＲＯＷ系ブロックの概略図である図２６の全体
的な動作波形を時間軸の原点を合わせて記しているが、
これらの図より明らかなように外部入力ＲＯＷ系制御信
号ＲＡＳＢに対し、本発明のＲＡＳ回路を含むＲＯＷ系
ブロックのワード系は従来技術のそれより遅れている
が、センス系特にセンスアンプ節点が２／３Ｖｐになる
点については、本発明のＲＡＳ回路を含むＲＯＷ系ブロ
ックにおいても、従来技術でのＲＯＷ系ブロックと比較
しても変わりがない。

【図面の簡単な説明】

【図１】本発明の実施の形態のＲＡＳ回路の構成を示す
図である。

【図２】従来技術（図２５）のＲＡＳ回路の構成を示す
図である。

【図３】図２６に示した本発明の実施の形態におけるＸ
アドレス取り込みイネーブル信号発生回路の構成を示す
図である。

【図４】図２６における本発明の実施の形態におけるＸ
アドレス取り込みイネーブル信号発生回の構成を示す図
である。

【図５】図２５に示した従来技術におけるＸアドレス取
り込みイネーブル信号発生回路の構成を示す図である。

【図６】図２５に示した従来技術におけるＸアドレス取
り込みイネーブル信号発生回路の構成を示す図である。

【図７】センス系、ワード系活性化信号発生回路の構成
を示す図である（図２５、図２６において共通）。

【図８】Ｘアドレス信号回路の構成を示す図である（図
２５、図２６において共通）。

【図９】主ワード活性化信号発生回路の構成を示す図で
ある（図２５、図２６において共通）。

【図１０】副ワード選択信号発生回路の構成を示す図で
ある（図２５、図２６において共通）。

【図１１】Ｘアドレスプリデコード信号発生回路の構成
を示す図である（図２５、図２６において共通）。

【図１２】副ワード選択信号発生回路の構成を示す図で
ある（図２５、図２６において共通）。

【図１３】副ワード回路の構成を示す図である（図２
５、図２６において共通）。

【図１４】主ワード回路の構成を示す図である（図２
５、図２６において共通）。

【図１５】センス開始信号発生回路の構成を示す図であ
る（図２５、図２６において共通）。

【図１６】センスアンプ活性化信号発生回路の構成を示
す図である（図２５、図２６において共通）。

【図１７】ブロック選択信号発生回路の構成を示す図で
ある（図２５、図２６において共通）。

【図１８】ビット線バランス信号発生回路の構成を示す
図である（図２５、図２６において共通）。

【図１９】ビット線バランス信号発生回路の構成を示す
図である（図２５、図２６において共通）。

【図２０】センスアンプドライブ信号発生回路の構成を
示す図である（図２５、図２６において共通）。

【図２１】セルアレイ部回路の構成を示す図である（図
２５、図２６において共通）。

【図２２】センス終了信号発生回路の構成を示す図であ
る（図２５、図２６において共通）。

【図２３】ＴＧ活性化信号発生回路の構成を示す図であ
る（図２５、図２６において共通）。

【図２４】ＴＧ信号発生回路の構成を示す図である（図
２５、図２６において共通）。

【図２５】従来技術のＲＯＷ系ブロックの概略図であ
る。

【図２６】本発明の実施の形態のＲＡＳ回路を含むＲＯ
Ｗ系ブロックの概略図である。

【図２７】図２の従来技術のＲＡＳ回路の動作波形を示
す図である。

【図２８】図１の本発明の実施の形態のＲＡＳ回路にお
けるｔ_RP期間が充分長い時の動作波形を示す図である。

【図２９】図１の本発明の実施の形態のＲＡＳ回路にお
けるｔ_RP期間が短くラッチ信号φ_Rがきく時の動作波形
を示す図である。

【図３０】従来技術のＤＲＡＭのＲＯＷ系の概略図にお
ける動作波形（ａ）についてはセット側、（ｂ）につい
てはリセット側の動作波形を示す図である。

【図３１】本発明の実施の形態のＲＡＳ回路を含むＤＲ
ＡＭのＲＯＷ系の概略図における動作波形（ａ）につい
てはセット側、（ｂ）についてはリセット側の動作波形
を示す図である。

【図３２】図５のＸアドレス取り込みイネーブル信号発
生回路の動作波形を示す図である。

【図３３】図６のＸアドレス取り込みイネーブル信号発
生回路の動作波形を示す図である。

【図３４】図３のＸアドレス取り込みイネーブル信号発
生回路の動作波形を示す図である。

【図３５】図４のＸアドレス取り込みイネーブル信号発
生回路の動作波形を示す図である。

【図３６】図８のＸアドレス信号発生回路の動作波形を
示す図である。

【図３７】図７のセンス系、ワード系活性化信号発生回
路の動作波形を示す図である。

【図３８】図１１のＸアドレスプリデコード信号発生回
路の動作波形を示す図である。

【図３９】図１６のセンスアンプ活性化信号発生回路の
動作波形を示す図である。

【図４０】図９の主ワード活性化信号発生回路の動作波
形を示す図である。

【図４１】図１０及び図１２の副ワード選択信号発生回
路の動作波形を示す図である。

【図４２】図１０及び図１２の副ワード選択信号発生回
路の動作波形を示す図である。

【図４３】図１５のセンス開始信号発生回路の動作波形
を示す図である。

【図４４】図１４の主ワード回路の動作波形を示す図で
ある。

【図４５】図１７のブロック選択信号発生回路の動作波
形を示す図である。

【図４６】図１８、図１９のビット線バランス信号発生
回路の動作波形を示す図である。

【図４７】図１３の副ワード回路の動作波形を示す図で
ある。

【図４８】図２０のセンスアンプドライブ信号発生回路
の動作波形を示す図である。

【図４９】図２２のセンス終了信号発生回路の動作波形
を示す図である。

【図５０】図２３のＴＧ活性化信号発生回路の動作波形
を示す図である。

【図５１】図２４のＴＧ信号発生回路の動作波形を示す
図である。

【図５２】従来技術の説明におけるｔ_RPmin導出式を示
す動作波形を示す図である。

【図５３】従来技術の説明でのｔ_RPmin不良のメカニズ
ムを説明する動作波形を示す図である。

【符号の説明】

ＲＡＳＳ 従来技術におけるＲＯＷ系ブロックのセット
信号 ＲＡＳＲ 従来技術におけるＲＯＷ系ブロックのリセッ
ト信号 ＲＡＳＳ′ 本発明の実施の形態のＲＡＳ回路における
ＲＯＷ系ブロックのセット信号 ＲＡＳＲ′ 本発明の実施の形態のＲＡＳ回路における
ＲＯＷ系ブロックのリセット信号 φ_R 本発明のＲＡＳ回路におけるＲＯＷ系ブロックの
セット信号ＲＡＳＳ′のラッチ信号 ＲＡＳＢ 外部入力ＲＯＷ系制御信号 ＡＥ 従来技術におけるＸアドレス取り込みイネーブル
信号 ＡＥ′ 本発明のＲＡＳ回路より発生したＲＡＳＳ′よ
り作られたＸアドレス取り込みイネーブル信号 ＡＳＴＡ Ｘアドレス発生回路初段活性化信号 ＡＥＮ Ｘアドレス信号ラッチ信号 ＡＥＴ Ｘアドレス信号ラッチ信号 ＡＳＴＡ′ 本発明のＲＡＳ回路より発生したＲＡＳ
Ｓ′より派生したＸアドレス発生回路初段活性化信号 ＡＥＮ′ 本発明のＲＡＳ回路より発生したＲＡＳＳ′
より派生したＸアドレス信号ラッチ信号 ＡＥＴ′ 本発明のＲＡＳ回路より発生したＲＡＳＳ′
より派生したＸアドレス信号ラッチ信号 Ａｊ 外部入力アドレス信号 ＸｊＮ Ｘアドレス信号負論理（ｊ＝０〜１２） ＸｊＴ Ｘアドレス信号正論理（ｊ＝０〜１２） φＲＳ センス系、ワード系活性化信号 φＰＭＥ 主ワード活性化信号出力回路出力Ｎｃｈトラ
ンジスタ非活性信号 Ｘ８９１２ＮＮＮ Ｘアドレスプリデコード信号 φＳＥ１ センス開始信号 φＳＥ２ センスアンプ活性化信号 φＭＷＥ 主ワード活性化信号 φＲＩＰ１ 副ワード選択信号発生回路活性化信号 ＲＡＳＲＤ ワード系リセット信号 φＲＡ１ 副ワード選択信号 φＭＷ０ 主ワード Ｘ１０ＮＺＲ ブロック選択信号 φＢＢ２ ビット線バランス信号（活性） φＢＢ１ ビット線バランス信号（非活性） ＳＡＰ１ センスアンプドライブ信号（センスアンプＰ
ｃｈトランジスタ側） ＳＡＮ１ センスアンプドライブ信号（センスアンプＮ
ｃｈトランジスタ側） ＳＥＮＤ センス終了信号 ＴＧＳ ＴＧ活性化信号 ＴＧ１ センスアンプ−ビット線分離信号（非活性） ＴＧ２ センスアンプ−ビット線分離信号（活性） ＷＬ０ 副ワード ＳＡＴ１ センスアンプ節点 ＳＡＢ１ センスアンプ節点 ＤＮ２ ビット線 ＤＴ２ ビット線 Ｖ_I 昇圧電位 Ｖ_P 降圧電位 Ｖ_CC 電源 Ｖ_C セル対極電位

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ＲＡＳ回路において、外部入力ＲＯＷ系制
   御信号（ＲＡＳＢ）から発生されるＲＯＷ系ブロックの
   第１の活性化信号（ＲＡＳＳ）のパスに、保証したいプ
   リチャージ期間（ｔRP）を生成するタイミング信号（φ
   R）をラッチタイミング信号として前記外部入力ＲＯＷ
   系制御信号（ＲＡＳＢ）をラッチし、ＲＯＷ系ブロック
   の第２の活性化信号（ＲＡＳＳ′）を生成する手段を備
   え、 ＲＡＳアクセスではないワード系パスにＲＯＷ系ブロッ
   クの前記第２の活性化信号（ＲＡＳＳ′）を用い、ＲＡ
   Ｓアクセスパスであるセンス系パスには、前記ＲＡＳ回
   路で生成されたＲＯＷ系ブロックの前記第１の活性化信
   号（ＲＡＳＳ）を用いる、ことを特徴とする半導体記憶
   装置。