JP2000195275A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
Abstract
(57)【要約】
【課題】 入力ノイズが発生してもデータ読み出し動作
の信頼性を確保することができる半導体メモリ装置を提
供すること。 【解決手段】 ノイズ混入時パルス幅が狭まる第４パル
ス発生回路２６０からの基準信号のパルス幅と、第２ノ
イズフィルタ２７０のパルス幅減少比率の差によって感
知増幅器ラッチ制御信号の発生の有無を決定する。
の信頼性を確保することができる半導体メモリ装置を提
供すること。 【解決手段】 ノイズ混入時パルス幅が狭まる第４パル
ス発生回路２６０からの基準信号のパルス幅と、第２ノ
イズフィルタ２７０のパルス幅減少比率の差によって感
知増幅器ラッチ制御信号の発生の有無を決定する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、より詳しくは、半導体メモリ装置内
の感知増幅器を制御する多数の信号を発生させるため
に、アドレス遷移検出回路から発生された出力を受け入
れる感知増幅器制御回路に関するものである。
関するものであり、より詳しくは、半導体メモリ装置内
の感知増幅器を制御する多数の信号を発生させるため
に、アドレス遷移検出回路から発生された出力を受け入
れる感知増幅器制御回路に関するものである。
【０００２】
【従来の技術】一般に、高集積メモリ装置は、外部のア
ドレスが変わるとき活性化される信号を発生させるアド
レス遷移検出（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔｉｏｎ
ｄｅｔｅｃｔｉｏｎ；ＡＴＤ）回路を使用する。ＡＴ
Ｄ回路によって発生された信号は、例えばセンシングサ
イクル（ｓｅｎｓｉｎｇ ｃｙｃｌｅ）時点の初期化、
センシングサイクル周期の設定、プリチャージ、ディス
チャージ、等化（ｅｑｕａｌｉｚｉｎｇ）のような感知
増幅器の動作を制御することに使用される。誤りなしに
効果的な読出し動作を行うためには、高集積メモリ装置
内の感知増幅器を制御するための信号の発生を最適化
し、信号の活性化条件を設定することが重要である。
ドレスが変わるとき活性化される信号を発生させるアド
レス遷移検出（ａｄｄｒｅｓｓ ｔｒａｎｓｉｔｉｏｎ
ｄｅｔｅｃｔｉｏｎ；ＡＴＤ）回路を使用する。ＡＴ
Ｄ回路によって発生された信号は、例えばセンシングサ
イクル（ｓｅｎｓｉｎｇ ｃｙｃｌｅ）時点の初期化、
センシングサイクル周期の設定、プリチャージ、ディス
チャージ、等化（ｅｑｕａｌｉｚｉｎｇ）のような感知
増幅器の動作を制御することに使用される。誤りなしに
効果的な読出し動作を行うためには、高集積メモリ装置
内の感知増幅器を制御するための信号の発生を最適化
し、信号の活性化条件を設定することが重要である。
【０００３】図１に図示されるように、一般の半導体メ
モリ装置（又は一般的な非同期半導体メモリ装置；ｕｓ
ｕａｌ ａｓｙｎｃｈｒｏｎｏｕｓ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）は、メモリ
セルアレイ１００、メモリセルアレイ１００のワードラ
インを選択するための行デコーダ１１０、メモリセルア
レイ１００のビットラインを選択するための列デコーダ
１２０、外部アドレスを行デコーダ１１０と列デコーダ
１２０に供給するためのＸ／Ｙプリデコーダ１３０、外
部アドレスの変化を検出するためのＡＴＤ回路１４０、
ＡＴＤ回路１４０からマスタ信号を受け入れて感知増幅
器制御信号ＳＡＣＡｉと感知増幅器ラッチ制御信号ＳＡ
Ｌを発生させるための感知増幅器制御回路１５０、感知
増幅器制御回路１５０から供給された制御信号ＳＡＣＳ
ｉ、ＳＡＬに応じてメモリセルアレイのメモリセル内に
貯蔵された情報を検出するための感知増幅器回路１６
０、感知されたデータを感知増幅器回路１６０から出力
端子に伝送するためのデータバッファ１７０で構成され
る。
モリ装置（又は一般的な非同期半導体メモリ装置；ｕｓ
ｕａｌ ａｓｙｎｃｈｒｏｎｏｕｓ ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）は、メモリ
セルアレイ１００、メモリセルアレイ１００のワードラ
インを選択するための行デコーダ１１０、メモリセルア
レイ１００のビットラインを選択するための列デコーダ
１２０、外部アドレスを行デコーダ１１０と列デコーダ
１２０に供給するためのＸ／Ｙプリデコーダ１３０、外
部アドレスの変化を検出するためのＡＴＤ回路１４０、
ＡＴＤ回路１４０からマスタ信号を受け入れて感知増幅
器制御信号ＳＡＣＡｉと感知増幅器ラッチ制御信号ＳＡ
Ｌを発生させるための感知増幅器制御回路１５０、感知
増幅器制御回路１５０から供給された制御信号ＳＡＣＳ
ｉ、ＳＡＬに応じてメモリセルアレイのメモリセル内に
貯蔵された情報を検出するための感知増幅器回路１６
０、感知されたデータを感知増幅器回路１６０から出力
端子に伝送するためのデータバッファ１７０で構成され
る。
【０００４】図２に図示されるように、ＡＴＤ回路１４
０は、信号合算器（ｓｕｍｍａｔｏｒ）１０とノイズフ
ィルタ１２により構成される。また、感知増幅器制御回
路１５０は、各信号ＳＡＣＳ１，ＳＡＣＳ２，ＳＡＣＳ
３，ＳＡＬ，ＳＡＣＳ４を発生させるパルス発生回路１
４，１６，１８，２０，２２で構成されている。
０は、信号合算器（ｓｕｍｍａｔｏｒ）１０とノイズフ
ィルタ１２により構成される。また、感知増幅器制御回
路１５０は、各信号ＳＡＣＳ１，ＳＡＣＳ２，ＳＡＣＳ
３，ＳＡＬ，ＳＡＣＳ４を発生させるパルス発生回路１
４，１６，１８，２０，２２で構成されている。
【０００５】信号合算器１０は、各々のアドレス信号の
変化に対応する各々のショートパルス信号（ｓｈｏｒｔ
ｐｕｌｓｅ ｓｉｇｎａｌｓ）ＳＰｉを受け入れて外
部アドレスＡｉの変化を反映する信号ＳＵＭを発生させ
る。信号ＳＵＭは、マスタ信号ＭＳを発生させてパルス
発生回路１４，１８，２２に印加させるノイズフィルタ
１２に印加される。パルス発生回路１４は、マスタ信号
ＭＳから感知増幅器制御信号ＳＡＣＳ１を発生させる。
パルス発生回路１６は、制御信号ＳＡＣＳ１を受け入れ
て感知増幅器制御信号ＳＡＣＳ２を発生させる。パルス
発生回路１８は、信号ＭＳ，ＳＡＣＳ２を受け入れて感
知増幅器制御信号ＳＡＣＳ３を発生させる。パルス発生
回路２０は、信号ＳＡＣＳ３を受け入れて感知増幅器ラ
ッチ制御信号（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｌａ
ｔｃｈ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）ＳＡＬを出力
する。パルス発生回路２２は、信号ＭＳ，ＳＡＬを受け
入れて感知増幅器制御信号ＳＡＣＳ４を発生させる。
変化に対応する各々のショートパルス信号（ｓｈｏｒｔ
ｐｕｌｓｅ ｓｉｇｎａｌｓ）ＳＰｉを受け入れて外
部アドレスＡｉの変化を反映する信号ＳＵＭを発生させ
る。信号ＳＵＭは、マスタ信号ＭＳを発生させてパルス
発生回路１４，１８，２２に印加させるノイズフィルタ
１２に印加される。パルス発生回路１４は、マスタ信号
ＭＳから感知増幅器制御信号ＳＡＣＳ１を発生させる。
パルス発生回路１６は、制御信号ＳＡＣＳ１を受け入れ
て感知増幅器制御信号ＳＡＣＳ２を発生させる。パルス
発生回路１８は、信号ＭＳ，ＳＡＣＳ２を受け入れて感
知増幅器制御信号ＳＡＣＳ３を発生させる。パルス発生
回路２０は、信号ＳＡＣＳ３を受け入れて感知増幅器ラ
ッチ制御信号（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｌａ
ｔｃｈ ｃｏｎｔｒｏｌ ｓｉｇｎａｌ）ＳＡＬを出力
する。パルス発生回路２２は、信号ＭＳ，ＳＡＬを受け
入れて感知増幅器制御信号ＳＡＣＳ４を発生させる。
【０００６】
【発明が解決しようとする課題】図２のタイミング図で
ある図３において、信号ＳＵＭが正常なパルス形態Ａで
ノイズフィルタ１２に印加されると、感知増幅器制御信
号ＳＡＣＳ１〜ＳＡＣＳ４と感知増幅器ラッチ制御信号
ＳＡＬが図２に図示された対応する各回路から発生され
ることによって、感知増幅器回路の感知動作が良好に行
われる。一方、信号ＳＵＭがノイズの影響によってパル
ス形態Ｂとなって、パルス幅が正常な形態Ａより短くな
り、電圧レベルもこれより低くなると、信号ＳＵＭがノ
イズフィルタ１２を通過しても感知増幅器制御信号ＳＡ
ＣＳ１は、図３の波線に図示されるように正常なパルス
幅より短いパルスとなる。これにより、感知増幅器制御
信号ＳＡＣＳ２は、非正常に早く活性化されてより短い
パルス幅を有することになり、これにより、感知増幅器
制御信号ＳＡＣＳ３の下降エッジ（ｆａｌｌｉｎｇｅｄ
ｇｅ）は、実線に図示された正常な場合より早く立下が
るようになる。従って、ラッチ制御信号ＳＡＬは、正常
な場合より早く活性化されて、感知増幅器制御信号ＳＡ
ＣＳ４の活性化周期を短縮させる。そして、このように
制御信号が早く活性化され、パルス幅が短縮されると、
メモリセルのデータレベルを検出するために所定の周期
を必要とする感知増幅器に、完全なセンシング動作のた
めの十分な時間が提供されない。結果的に、感知増幅器
制御信号とラッチ制御信号の非正常な変形によって読出
し誤り（ｒｅａｄｉｎｇ ｆａｉｌｕｒｅ）を発生させ
る。
ある図３において、信号ＳＵＭが正常なパルス形態Ａで
ノイズフィルタ１２に印加されると、感知増幅器制御信
号ＳＡＣＳ１〜ＳＡＣＳ４と感知増幅器ラッチ制御信号
ＳＡＬが図２に図示された対応する各回路から発生され
ることによって、感知増幅器回路の感知動作が良好に行
われる。一方、信号ＳＵＭがノイズの影響によってパル
ス形態Ｂとなって、パルス幅が正常な形態Ａより短くな
り、電圧レベルもこれより低くなると、信号ＳＵＭがノ
イズフィルタ１２を通過しても感知増幅器制御信号ＳＡ
ＣＳ１は、図３の波線に図示されるように正常なパルス
幅より短いパルスとなる。これにより、感知増幅器制御
信号ＳＡＣＳ２は、非正常に早く活性化されてより短い
パルス幅を有することになり、これにより、感知増幅器
制御信号ＳＡＣＳ３の下降エッジ（ｆａｌｌｉｎｇｅｄ
ｇｅ）は、実線に図示された正常な場合より早く立下が
るようになる。従って、ラッチ制御信号ＳＡＬは、正常
な場合より早く活性化されて、感知増幅器制御信号ＳＡ
ＣＳ４の活性化周期を短縮させる。そして、このように
制御信号が早く活性化され、パルス幅が短縮されると、
メモリセルのデータレベルを検出するために所定の周期
を必要とする感知増幅器に、完全なセンシング動作のた
めの十分な時間が提供されない。結果的に、感知増幅器
制御信号とラッチ制御信号の非正常な変形によって読出
し誤り（ｒｅａｄｉｎｇ ｆａｉｌｕｒｅ）を発生させ
る。
【０００７】従って、本発明の目的は、第一に、入力ノ
イズが発生してもセンシング動作の信頼性を確保するこ
とができる半導体メモリ装置を提供することにある。本
発明の第二の目的は、感知増幅器を制御するための正常
な制御信号を内部で発生させることができる半導体メモ
リ装置を提供することにある。本発明の第三の目的は、
ノイズが混入した信号がＡＴＤ回路から供給された場合
は、ラッチ制御信号の発生を抑制できる半導体メモリ装
置を提供することにある。
イズが発生してもセンシング動作の信頼性を確保するこ
とができる半導体メモリ装置を提供することにある。本
発明の第二の目的は、感知増幅器を制御するための正常
な制御信号を内部で発生させることができる半導体メモ
リ装置を提供することにある。本発明の第三の目的は、
ノイズが混入した信号がＡＴＤ回路から供給された場合
は、ラッチ制御信号の発生を抑制できる半導体メモリ装
置を提供することにある。
【０００８】
【課題を解決するための手段】本発明による半導体メモ
リ装置は、感知増幅器及び感知増幅器ラッチ回路のため
の複数の制御信号を発生させるための回路と、感知増幅
器からデータ出力バッファにデータを伝える制御信号の
発生を抑制するための回路とを含む。従って、ノイズの
混入したアドレス遷移信号によるラッチ回路を通した無
効データ伝送を防止することができる。
リ装置は、感知増幅器及び感知増幅器ラッチ回路のため
の複数の制御信号を発生させるための回路と、感知増幅
器からデータ出力バッファにデータを伝える制御信号の
発生を抑制するための回路とを含む。従って、ノイズの
混入したアドレス遷移信号によるラッチ回路を通した無
効データ伝送を防止することができる。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳しく説明する。図４は本発明の実施の形態
を示す。この図４に示すように、本発明に係るＡＴＤ回
路１４０は、信号合算器２１０と第１ノイズフィルタ２
２０で構成される。また、感知増幅器制御回路１５０
は、パルス発生回路２３０，２４０，２５０，２８０と
第２ノイズフィルタ２７０で構成される。
施の形態を詳しく説明する。図４は本発明の実施の形態
を示す。この図４に示すように、本発明に係るＡＴＤ回
路１４０は、信号合算器２１０と第１ノイズフィルタ２
２０で構成される。また、感知増幅器制御回路１５０
は、パルス発生回路２３０，２４０，２５０，２８０と
第２ノイズフィルタ２７０で構成される。
【００１０】信号合算器２１０は、各アドレス信号Ａｉ
の変化に対応する各々のショートパルス信号ＳＰｉを受
け入れて、外部アドレス信号Ａｉの少なくとも１つの変
化を反映する信号ＳＵＭを発生させる。信号ＳＵＭは、
パルス発生回路２３０，２５０，２８０に印加されるマ
スタ信号ＭＳを発生させる第１ノイズフィルタ２２０に
印加される。第１パルス発生回路２３０は、第１ノイズ
フィルタ２２０から印加されたマスタ信号ＭＳによって
第１感知増幅器制御信号ＳＡＣ１を発生させる。第２パ
ルス発生回路２４０は、第１パルス発生回路２３０から
供給された制御信号ＳＡＣ１を受け入れて第２感知増幅
器制御信号ＳＡＣ２を発生させる。第３パルス発生回路
２５０は、第１ノイズフィルタ２２０からマスタ信号Ｍ
Ｓを受け入れて、かつ第２パルス発生回路２４０から供
給された制御信号ＳＡＣ２を受け入れて第３感知増幅器
制御信号ＳＡＣ３を発生させる。第４パルス発生回路２
６０は、第３パルス発生回路２５０から供給された制御
信号ＳＡＣ３を受け入れて基準信号ＲＳを発生させる。
の変化に対応する各々のショートパルス信号ＳＰｉを受
け入れて、外部アドレス信号Ａｉの少なくとも１つの変
化を反映する信号ＳＵＭを発生させる。信号ＳＵＭは、
パルス発生回路２３０，２５０，２８０に印加されるマ
スタ信号ＭＳを発生させる第１ノイズフィルタ２２０に
印加される。第１パルス発生回路２３０は、第１ノイズ
フィルタ２２０から印加されたマスタ信号ＭＳによって
第１感知増幅器制御信号ＳＡＣ１を発生させる。第２パ
ルス発生回路２４０は、第１パルス発生回路２３０から
供給された制御信号ＳＡＣ１を受け入れて第２感知増幅
器制御信号ＳＡＣ２を発生させる。第３パルス発生回路
２５０は、第１ノイズフィルタ２２０からマスタ信号Ｍ
Ｓを受け入れて、かつ第２パルス発生回路２４０から供
給された制御信号ＳＡＣ２を受け入れて第３感知増幅器
制御信号ＳＡＣ３を発生させる。第４パルス発生回路２
６０は、第３パルス発生回路２５０から供給された制御
信号ＳＡＣ３を受け入れて基準信号ＲＳを発生させる。
【００１１】第２ノイズフィルタ２７０は、第４パルス
発生回路２６０から基準信号ＲＳを受け入れて感知増幅
器ラッチ制御信号ＳＡＬＣを発生させる。感知増幅器ラ
ッチ回路（図示せず）は、各々の感知増幅器の出力端子
に連結され、新たに感知されたデータが感知増幅器の出
力端子に出力されるまで、感知増幅器から出力される感
知されたデータを貯蔵する。第５パルス発生回路２８０
は、第１ノイズフィルタ２２０からマスタ信号ＭＳを受
け入れ、かつ第２ノイズフィルタ２７０から供給された
ラッチ制御信号ＳＡＬＣを受け入れて第５感知増幅器制
御信号ＳＡＣ５を発生させる。第１乃至第３感知増幅器
制御信号ＳＡＣ１，ＳＡＣ２，ＳＡＣ３は、感知増幅器
のディスチャージ、プリチャージ及び等化動作に使用さ
れ、第４感知増幅器制御信号ＳＡＣ４は、感知増幅器の
活性化周期（一般に“感知増幅器イネーブル信号”と称
する）を決定する。第１ノイズフィルタ２２０は、図２
に図示されたノイズフィルタ１２と同一の構成を有す
る。
発生回路２６０から基準信号ＲＳを受け入れて感知増幅
器ラッチ制御信号ＳＡＬＣを発生させる。感知増幅器ラ
ッチ回路（図示せず）は、各々の感知増幅器の出力端子
に連結され、新たに感知されたデータが感知増幅器の出
力端子に出力されるまで、感知増幅器から出力される感
知されたデータを貯蔵する。第５パルス発生回路２８０
は、第１ノイズフィルタ２２０からマスタ信号ＭＳを受
け入れ、かつ第２ノイズフィルタ２７０から供給された
ラッチ制御信号ＳＡＬＣを受け入れて第５感知増幅器制
御信号ＳＡＣ５を発生させる。第１乃至第３感知増幅器
制御信号ＳＡＣ１，ＳＡＣ２，ＳＡＣ３は、感知増幅器
のディスチャージ、プリチャージ及び等化動作に使用さ
れ、第４感知増幅器制御信号ＳＡＣ４は、感知増幅器の
活性化周期（一般に“感知増幅器イネーブル信号”と称
する）を決定する。第１ノイズフィルタ２２０は、図２
に図示されたノイズフィルタ１２と同一の構成を有す
る。
【００１２】図５は、図４に図示された第２ノイズフィ
ルタ２７０の具体的ブロック図である。図５を参照する
と、第２ノイズフィルタ２７０は、４つの遅延回路２７
１，２７２，２７３，２７４と３つのインバータＩＮＶ
１，ＩＮＶ２，ＩＮＶ３およびショートパルス発生部２
７５で構成される。上述の遅延回路２７１、インバータ
ＩＮＶ１、遅延回路２７２、インバータＩＮＶ２、遅延
回路２７３、遅延回路２７４、インバータＩＮＶ３、シ
ョートパルス発生部２７５は、この順序で直列に接続さ
れている。遅延回路２７１は、パルス発生回路２６０か
らの基準信号ＲＳを受け入れる。ショートパルス発生部
２７５は、ラッチ制御信号ＳＡＬＣを出力する。遅延回
路２７１〜２７４は、各々の構成が同一である。
ルタ２７０の具体的ブロック図である。図５を参照する
と、第２ノイズフィルタ２７０は、４つの遅延回路２７
１，２７２，２７３，２７４と３つのインバータＩＮＶ
１，ＩＮＶ２，ＩＮＶ３およびショートパルス発生部２
７５で構成される。上述の遅延回路２７１、インバータ
ＩＮＶ１、遅延回路２７２、インバータＩＮＶ２、遅延
回路２７３、遅延回路２７４、インバータＩＮＶ３、シ
ョートパルス発生部２７５は、この順序で直列に接続さ
れている。遅延回路２７１は、パルス発生回路２６０か
らの基準信号ＲＳを受け入れる。ショートパルス発生部
２７５は、ラッチ制御信号ＳＡＬＣを出力する。遅延回
路２７１〜２７４は、各々の構成が同一である。
【００１３】図６と図７は、図５に図示された遅延回路
２７１〜２７４とショートパルス発生部２７５の具体的
ブロック図である。図６を参照すると、遅延回路２７１
〜２７４は、ＮＡＮＤゲートＮＤ１の１つの入力端子に
直接接続された入力端子ＲＳを有する。この入力端子Ｒ
Ｓは更にインバータＩＮＶ４、抵抗Ｒ１、インバータＩ
ＮＶ５を通してＮＡＮＤゲートＮＤ１の他の入力端子に
接続される。電源電圧Ｖｃｃと、抵抗Ｒ１とインバータ
ＩＮＶ５との間に位置したノードＮｅの間には、ＰＭＯ
ＳトランジスタＰＭ１のソース−ドレインチャンネルが
接続される。ノードＮｅは、キャパシタＣ１を通して基
板（又は接地）電圧Ｖｓｓに接続されている。ＮＡＮＤ
ゲートＮＤ１の出力は、遅延されたＲＳ信号ＤＲＳを導
出する。
２７１〜２７４とショートパルス発生部２７５の具体的
ブロック図である。図６を参照すると、遅延回路２７１
〜２７４は、ＮＡＮＤゲートＮＤ１の１つの入力端子に
直接接続された入力端子ＲＳを有する。この入力端子Ｒ
Ｓは更にインバータＩＮＶ４、抵抗Ｒ１、インバータＩ
ＮＶ５を通してＮＡＮＤゲートＮＤ１の他の入力端子に
接続される。電源電圧Ｖｃｃと、抵抗Ｒ１とインバータ
ＩＮＶ５との間に位置したノードＮｅの間には、ＰＭＯ
ＳトランジスタＰＭ１のソース−ドレインチャンネルが
接続される。ノードＮｅは、キャパシタＣ１を通して基
板（又は接地）電圧Ｖｓｓに接続されている。ＮＡＮＤ
ゲートＮＤ１の出力は、遅延されたＲＳ信号ＤＲＳを導
出する。
【００１４】出力信号即ち基準信号ＲＳが遅延回路に印
加されると、ＲＳ入力がＮＡＮＤゲートＮＤ１の１入力
端子に直接供給されるとともに、他の経路である上述の
インバータＩＮＶ４、抵抗Ｒ１、キャパシタＣ１、イン
バータＩＮＶ５を通してＮＡＮＤゲートＮＤ１の他の入
力端子に供給される。抵抗Ｒ１とキャパシタＣ１は、基
準信号ＲＳに対する遅延パラメータを形成してＮＡＮＤ
ゲートＮＤ１からの出力信号を決定する。すなわち、Ｎ
ＡＮＤゲートＮＤ１からの出力信号の上昇エッジが、増
加したＲＣ値によって後に移動される一方、ＮＡＮＤゲ
ートＮＤ１からの出力信号の下降エッジは、入力信号、
即ち基準信号ＲＳの下降エッジに固定されるため、遅延
回路の入力信号が高レベルに遷移されると、抵抗Ｒ１に
よるより大きいＲＳ値によってＮＡＮＤゲートＮＤ１の
出力信号のパルス幅がより短くなる。一方、低レベルに
遷移される入力信号が遅延回路を経由すると、より大き
いＲＣ値によってＮＡＮＤゲートＮＤ１からの出力信号
のパルス幅が長くなる。ここで、ＮＡＮＤゲートＮＤ１
からの出力信号の上昇エッジは、入力信号の上昇エッジ
に固定され、出力信号の下降エッジは、ＲＣ値によって
移動するようになる。
加されると、ＲＳ入力がＮＡＮＤゲートＮＤ１の１入力
端子に直接供給されるとともに、他の経路である上述の
インバータＩＮＶ４、抵抗Ｒ１、キャパシタＣ１、イン
バータＩＮＶ５を通してＮＡＮＤゲートＮＤ１の他の入
力端子に供給される。抵抗Ｒ１とキャパシタＣ１は、基
準信号ＲＳに対する遅延パラメータを形成してＮＡＮＤ
ゲートＮＤ１からの出力信号を決定する。すなわち、Ｎ
ＡＮＤゲートＮＤ１からの出力信号の上昇エッジが、増
加したＲＣ値によって後に移動される一方、ＮＡＮＤゲ
ートＮＤ１からの出力信号の下降エッジは、入力信号、
即ち基準信号ＲＳの下降エッジに固定されるため、遅延
回路の入力信号が高レベルに遷移されると、抵抗Ｒ１に
よるより大きいＲＳ値によってＮＡＮＤゲートＮＤ１の
出力信号のパルス幅がより短くなる。一方、低レベルに
遷移される入力信号が遅延回路を経由すると、より大き
いＲＣ値によってＮＡＮＤゲートＮＤ１からの出力信号
のパルス幅が長くなる。ここで、ＮＡＮＤゲートＮＤ１
からの出力信号の上昇エッジは、入力信号の上昇エッジ
に固定され、出力信号の下降エッジは、ＲＣ値によって
移動するようになる。
【００１５】図７を参照すると、ショートパルス発生部
２７５は、奇数の数のインバータＩｏとＮＯＲゲートＮ
Ｒ１とインバータＩＮＶ４で構成される。インバータＩ
ｏの数は、感知増幅器ラッチ制御信号ＳＡＬＣのパルス
幅を決定し、インバータＩｏの数が多いと、信号ＳＡＬ
Ｃのパルス幅は増加するようになる。
２７５は、奇数の数のインバータＩｏとＮＯＲゲートＮ
Ｒ１とインバータＩＮＶ４で構成される。インバータＩ
ｏの数は、感知増幅器ラッチ制御信号ＳＡＬＣのパルス
幅を決定し、インバータＩｏの数が多いと、信号ＳＡＬ
Ｃのパルス幅は増加するようになる。
【００１６】図８および図９は、制御信号を発生させる
ための動作を説明するタイミング図である。ここで、信
号合算器２１０からの信号ＳＵＭを受け入れる第１ノイ
ズフィルタ２２０から供給されたマスタ信号ＭＳの形態
によってパルスは、Ａ’／Ａ”とＢ’／Ｂ”に区別し
た。このとき、Ａ’／Ａ”は、正常なパルス形態を、
Ｂ’／Ｂ”はノイズが混入した非正常なパルス形態を各
々示す。図８に図示されたパルス形態Ａ’／Ｂ’は、各
々図９に図示されたＡ”／Ｂ”に関連している。
ための動作を説明するタイミング図である。ここで、信
号合算器２１０からの信号ＳＵＭを受け入れる第１ノイ
ズフィルタ２２０から供給されたマスタ信号ＭＳの形態
によってパルスは、Ａ’／Ａ”とＢ’／Ｂ”に区別し
た。このとき、Ａ’／Ａ”は、正常なパルス形態を、
Ｂ’／Ｂ”はノイズが混入した非正常なパルス形態を各
々示す。図８に図示されたパルス形態Ａ’／Ｂ’は、各
々図９に図示されたＡ”／Ｂ”に関連している。
【００１７】まず、ノイズが混入した信号ＳＵＭが信号
合算器２１０からノイズフィルタ２２０に供給される
と、所定のパルス幅を有するマスタ信号ＭＳがノイズと
共にノイズフィルタ２２０から発生されてパルス発生回
路２３０，２５０，２８０に印加される。すると、パル
ス発生回路２３０は、感知増幅器回路に対応する感知増
幅器のディスチャージを制御する感知増幅器制御信号Ｓ
ＡＣ１を発生させる。また、パルス発生回路２４０は、
信号ＳＡＣ１を受け入れて感知増幅器制御信号ＳＡＣ２
を発生させて感知増幅器回路に対応する感知増幅器内の
センシングノードをプリチャージさせる。さらに、パル
ス発生回路２５０は、感知増幅器回路に対応する感知増
幅器の信号を等化させる感知増幅器制御信号ＳＡＣ３を
発生させる。このとき、制御信号ＳＡＣ３は、マスタ信
号ＭＳの活性化によって初期化され、パルス発生回路２
４０から供給された制御信号ＳＡＣ２に応じて低レベル
に遷移される。そして、制御信号ＳＡＣ３を受け入れて
パルス発生回路２６０は、マスタ信号ＭＳによって初期
化される基準信号ＲＳを発生させ、パルス発生回路２５
０から供給された制御信号ＳＡＣ３に応じて信号発生を
終了する。基準信号ＲＳのパルス幅は、感知増幅器ラッ
チ制御信号ＳＡＬＣのパルス幅を決定する役割を果た
す。
合算器２１０からノイズフィルタ２２０に供給される
と、所定のパルス幅を有するマスタ信号ＭＳがノイズと
共にノイズフィルタ２２０から発生されてパルス発生回
路２３０，２５０，２８０に印加される。すると、パル
ス発生回路２３０は、感知増幅器回路に対応する感知増
幅器のディスチャージを制御する感知増幅器制御信号Ｓ
ＡＣ１を発生させる。また、パルス発生回路２４０は、
信号ＳＡＣ１を受け入れて感知増幅器制御信号ＳＡＣ２
を発生させて感知増幅器回路に対応する感知増幅器内の
センシングノードをプリチャージさせる。さらに、パル
ス発生回路２５０は、感知増幅器回路に対応する感知増
幅器の信号を等化させる感知増幅器制御信号ＳＡＣ３を
発生させる。このとき、制御信号ＳＡＣ３は、マスタ信
号ＭＳの活性化によって初期化され、パルス発生回路２
４０から供給された制御信号ＳＡＣ２に応じて低レベル
に遷移される。そして、制御信号ＳＡＣ３を受け入れて
パルス発生回路２６０は、マスタ信号ＭＳによって初期
化される基準信号ＲＳを発生させ、パルス発生回路２５
０から供給された制御信号ＳＡＣ３に応じて信号発生を
終了する。基準信号ＲＳのパルス幅は、感知増幅器ラッ
チ制御信号ＳＡＬＣのパルス幅を決定する役割を果た
す。
【００１８】ノイズフィルタ２７０は、基準信号ＲＳを
受け入れて基準信号ＲＳよりパルス幅が短い感知増幅器
ラッチ制御信号ＳＡＬＣを発生させる。基準信号ＲＳの
パルス幅が５０ｎｓであると、ノイズフィルタ２７０の
内部に配列された遅延及びパルス発生のチェーンによっ
て基準信号ＲＳを４０ｎｓ短くすることにより、感知増
幅器ラッチ制御信号ＳＡＬＣのパルス幅を１０ｎｓ程度
とすることができる。
受け入れて基準信号ＲＳよりパルス幅が短い感知増幅器
ラッチ制御信号ＳＡＬＣを発生させる。基準信号ＲＳの
パルス幅が５０ｎｓであると、ノイズフィルタ２７０の
内部に配列された遅延及びパルス発生のチェーンによっ
て基準信号ＲＳを４０ｎｓ短くすることにより、感知増
幅器ラッチ制御信号ＳＡＬＣのパルス幅を１０ｎｓ程度
とすることができる。
【００１９】図９は、第1ノイズフィルタ２７０の各ノ
ードでの信号を示すタイミング図である。この図に示す
ように、第２ノイズフィルタ２７０の遅延回路２７１
は、基準信号ＲＳを受け入れて基準信号ＲＳからインバ
ータＩＮＶ１を通してノードＮ１まで縮小された信号を
発生させる。基準信号ＲＳが低レベルから高レベルに遷
移された後、所定の遅延時間が基準信号ＲＳの上昇エッ
ジから遅延回路２７１によって経過すると、遅延回路２
７１から供給されるノードＮ１での信号が初期化され
る。遅延回路２７１によって設定された所定の遅延時間
は、図６に図示された抵抗Ｒ１とキャパシタＣ１によっ
て決められる。遅延回路２７２は、ノードＮ１から短縮
されたパルス信号を受け入れてノードＮ１でのパルス信
号をより短縮されたパルス信号に変化させる。遅延回路
２７２からの出力は、インバータＩＮＶ２を通してノー
ドＮ２に印加されるが、このとき、上昇エッジはノード
Ｎ１より後に立上がり、下降エッジはノードＮ１と同一
になる。遅延回路２７３は、ノードＮ２から短縮された
パルス信号を受け入れてノードＮ２でのパルス信号をよ
り短縮されたパルス信号に変化させるが、このときスタ
ートエッジ（又は下降エッジ）はノードＮ２より後に変
化し、終了エッジ（又は上昇エッジ）はノードＮ２と同
一の時間に固定される。遅延回路２７３からの出力は、
ノードＮ３に現われる。第３遅延回路２７３の出力はイ
ンバータに連結されないため、ノードＮ３でのパルス信
号は、図９に図示されるように低レベルで次の遅延回路
２７４に印加される。
ードでの信号を示すタイミング図である。この図に示す
ように、第２ノイズフィルタ２７０の遅延回路２７１
は、基準信号ＲＳを受け入れて基準信号ＲＳからインバ
ータＩＮＶ１を通してノードＮ１まで縮小された信号を
発生させる。基準信号ＲＳが低レベルから高レベルに遷
移された後、所定の遅延時間が基準信号ＲＳの上昇エッ
ジから遅延回路２７１によって経過すると、遅延回路２
７１から供給されるノードＮ１での信号が初期化され
る。遅延回路２７１によって設定された所定の遅延時間
は、図６に図示された抵抗Ｒ１とキャパシタＣ１によっ
て決められる。遅延回路２７２は、ノードＮ１から短縮
されたパルス信号を受け入れてノードＮ１でのパルス信
号をより短縮されたパルス信号に変化させる。遅延回路
２７２からの出力は、インバータＩＮＶ２を通してノー
ドＮ２に印加されるが、このとき、上昇エッジはノード
Ｎ１より後に立上がり、下降エッジはノードＮ１と同一
になる。遅延回路２７３は、ノードＮ２から短縮された
パルス信号を受け入れてノードＮ２でのパルス信号をよ
り短縮されたパルス信号に変化させるが、このときスタ
ートエッジ（又は下降エッジ）はノードＮ２より後に変
化し、終了エッジ（又は上昇エッジ）はノードＮ２と同
一の時間に固定される。遅延回路２７３からの出力は、
ノードＮ３に現われる。第３遅延回路２７３の出力はイ
ンバータに連結されないため、ノードＮ３でのパルス信
号は、図９に図示されるように低レベルで次の遅延回路
２７４に印加される。
【００２０】図６の構成を有する遅延回路２７４におい
て、ノードＮ３からの入力パルス信号は低レベルである
から、出力パルス信号は、入力パルス信号の下降エッジ
に同期して低レベルに遷移され、入力パルス信号の上昇
エッジから所定の時間遅延された後に高レベルに遷移さ
れる。従って、第４遅延回路２７４の出力がインバータ
ＩＮＶ３を通して印加されるノードＮ４でのパルス信号
は、ノードＮ３から印加された入力信号のパルス幅より
相対的に増加する。最後に、ショートパルス発生部２７
５とノードＮ４での信号の上昇エッジによって初期化さ
れるラッチ制御信号ＳＡＬＣの短いパルスを発生させ
る。
て、ノードＮ３からの入力パルス信号は低レベルである
から、出力パルス信号は、入力パルス信号の下降エッジ
に同期して低レベルに遷移され、入力パルス信号の上昇
エッジから所定の時間遅延された後に高レベルに遷移さ
れる。従って、第４遅延回路２７４の出力がインバータ
ＩＮＶ３を通して印加されるノードＮ４でのパルス信号
は、ノードＮ３から印加された入力信号のパルス幅より
相対的に増加する。最後に、ショートパルス発生部２７
５とノードＮ４での信号の上昇エッジによって初期化さ
れるラッチ制御信号ＳＡＬＣの短いパルスを発生させ
る。
【００２１】図８を参照すると、マスタ信号ＭＳが上昇
することによって初期化されたのち連続的に出力される
第４感知増幅器制御信号（又は感知増幅器イネーブル信
号）ＳＡＣ４は、第２ノイズフィルタ２７０のショート
パルス発生部２７５から発生されたラッチ制御信号のシ
ョートパルスの下降エッジに応じて終了する。
することによって初期化されたのち連続的に出力される
第４感知増幅器制御信号（又は感知増幅器イネーブル信
号）ＳＡＣ４は、第２ノイズフィルタ２７０のショート
パルス発生部２７５から発生されたラッチ制御信号のシ
ョートパルスの下降エッジに応じて終了する。
【００２２】パルス発生回路２８０は、マスタ信号ＭＳ
の上昇エッジによって設定され、制御信号ＳＡＬＣの下
降エッジに応じて終了する感知増幅器制御信号、即ち感
知増幅器イネーブル信号ＳＡＣ４を発生させる。
の上昇エッジによって設定され、制御信号ＳＡＬＣの下
降エッジに応じて終了する感知増幅器制御信号、即ち感
知増幅器イネーブル信号ＳＡＣ４を発生させる。
【００２３】一方、非正常な場合として、マスタ信号Ｍ
Ｓがノイズフィルタ２２０を通過したにも係わらず、ま
だノイズが混入していると（パルス形態Ｂ’、Ｂ”参
照）、パルス発生回路２３０は、より短縮された感知増
幅器制御信号ＳＡＣ１を発生させなければならない。そ
の結果として感知増幅器制御信号ＳＡＣ２，ＳＡＣ３が
より早く下降することによってより早く活性化されたり
より短縮された周期となることに関連して図８および図
９のＢ”が図示しているように基準信号ＲＳが短縮され
る。正常な場合において、基準信号ＲＳに対応する第４
パルス発生回路２６０からの出力のパルス幅が５０ｎｓ
であると仮定してみると、基準信号ＲＳは３０ｎｓ以下
になる。この基準信号ＲＳのパルス幅は遅延回路２７
１，２７２，２７３，２７４を経てさらに次第に短縮さ
れる。結局ノイズフィルタ２７０においてパルス幅の減
少量が約４０ｎｓであると、ノードＮ３に達するまでに
パルスの変化が発生しなくなる。従って、感知増幅器か
らの出力が感知増幅器ラッチ回路に印加されてもラッチ
制御信号ＳＡＬＣは活性化されない。これにより、非正
常なＡＴＤ信号状態では、感知された無効データがデー
タ出力バッファに伝送されない。
Ｓがノイズフィルタ２２０を通過したにも係わらず、ま
だノイズが混入していると（パルス形態Ｂ’、Ｂ”参
照）、パルス発生回路２３０は、より短縮された感知増
幅器制御信号ＳＡＣ１を発生させなければならない。そ
の結果として感知増幅器制御信号ＳＡＣ２，ＳＡＣ３が
より早く下降することによってより早く活性化されたり
より短縮された周期となることに関連して図８および図
９のＢ”が図示しているように基準信号ＲＳが短縮され
る。正常な場合において、基準信号ＲＳに対応する第４
パルス発生回路２６０からの出力のパルス幅が５０ｎｓ
であると仮定してみると、基準信号ＲＳは３０ｎｓ以下
になる。この基準信号ＲＳのパルス幅は遅延回路２７
１，２７２，２７３，２７４を経てさらに次第に短縮さ
れる。結局ノイズフィルタ２７０においてパルス幅の減
少量が約４０ｎｓであると、ノードＮ３に達するまでに
パルスの変化が発生しなくなる。従って、感知増幅器か
らの出力が感知増幅器ラッチ回路に印加されてもラッチ
制御信号ＳＡＬＣは活性化されない。これにより、非正
常なＡＴＤ信号状態では、感知された無効データがデー
タ出力バッファに伝送されない。
【００２４】
【発明の効果】以上のように本発明によると、ラッチ制
御信号の発生は、パルス発生回路から発生された基準信
号のパルス幅と第２ノイズフィルタのパルス幅減少比率
の差によって決定される。従ってノイズの混入したＡＴ
Ｄ信号ではラッチ制御信号の発生を抑制して読出し誤り
を防止することができるとともに、正常なＡＴＤ信号で
は正常に制御信号を発生させて正常な読出し動作をさせ
ることができる。
御信号の発生は、パルス発生回路から発生された基準信
号のパルス幅と第２ノイズフィルタのパルス幅減少比率
の差によって決定される。従ってノイズの混入したＡＴ
Ｄ信号ではラッチ制御信号の発生を抑制して読出し誤り
を防止することができるとともに、正常なＡＴＤ信号で
は正常に制御信号を発生させて正常な読出し動作をさせ
ることができる。
【図１】アドレス遷移検出回路と感知増幅器制御回路を
有する半導体メモリ装置を示すブロック図。
有する半導体メモリ装置を示すブロック図。
【図２】図１に図示されたアドレス遷移検出回路と感知
増幅器制御回路の従来例を示すブロック図。
増幅器制御回路の従来例を示すブロック図。
【図３】図２の動作を説明するためのタイミング図。
【図４】本発明の半導体メモリ装置の実施の形態とし
て、本発明によるアドレス遷移検出回路と感知増幅器制
御回路を示すブロック図。
て、本発明によるアドレス遷移検出回路と感知増幅器制
御回路を示すブロック図。
【図５】図４の第２ノイズフィルタを具体的に示すブロ
ック図。
ック図。
【図６】図５に図示された遅延回路を具体的に示す回路
図。
図。
【図７】図５に図示されたショートパルス発生部を具体
的に示す回路図。
的に示す回路図。
【図８】本発明の実施の形態の動作を説明するためのタ
イミング図。
イミング図。
【図９】本発明の実施の形態の動作を説明するためのタ
イミング図。
イミング図。
２１０ 信号合算器 ２２０ 第１ノイズフィルタ ２３０，２４０，２５０，２６０，２８０ パルス発生
回路 ２７０ 第２ノイズフィルタ
回路 ２７０ 第２ノイズフィルタ
Claims (9)
- 【請求項１】 アドレス遷移信号を使用し、感知増幅
器、感知増幅器ラッチ回路及びデータ出力バッファを有
する半導体メモリ装置において、 前記感知増幅器及び前記ラッチ回路のための複数の制御
信号を発生させるための回路と、 前記感知増幅器から前記データ出力バッファにデータを
伝える制御信号が発生することを防止するための回路と
を具備することを特徴とする半導体メモリ装置。 - 【請求項２】 アドレス遷移信号を使用する半導体メモ
リ装置において、 データ出力バッファと、 感知増幅器と、 前記感知増幅器及び前記データ出力バッファの間に位置
して前記感知増幅器から出力を受け入れるためのラッチ
回路と、 前記アドレス遷移信号に応じて前記感知増幅器と前記ラ
ッチ回路のための複数の制御信号を発生させるための回
路と、 非正常な信号が前記制御信号発生回路から供給されたと
き、前記ラッチ回路が活性化されることを防止するため
の回路とを具備することを特徴とする半導体メモリ装
置。 - 【請求項３】 外部アドレス信号変化を感知した信号を
受けて第１パルス信号を発生する信号合算器と、 前記第１パルス信号を受けて第２パルス信号を出力する
第１ノイズフィルタと、 前記第２パルス信号を遅延および反転させて第3パルス
信号を発生させる第１パルス発生回路と、 前記第3パルス信号を受けて感知増幅器のラッチ活性区
間を設定する基準信号を出力する第２パルス発生回路
と、 前記基準信号を受けて該基準信号パルス幅を狭めて感知
増幅器ラッチ制御信号を出力する第２ノイズフィルタと
を具備することを特徴とする半導体メモリ装置。 - 【請求項４】 前記第２パルス発生回路は、ノイズが混
入した前記第１パルス信号が入力されるとき、予め設定
されたパルス幅より狭いパルス幅をもった基準信号を出
力することを特徴とする請求項３に記載の半導体メモリ
装置。 - 【請求項５】 前記第２ノイズフィルタは、前記予め設
定されたパルス幅より狭いパルス幅を具備した基準信号
が入力されたとき、非活性化された感知増幅器ラッチ制
御信号を出力することを特徴とする請求項３または４に
記載の半導体メモリ装置。 - 【請求項６】 前記第２ノイズフィルタは、予め設定さ
れたパルス幅と同じまたはそれより大きいパルス幅を備
えた基準信号が入力されたとき、活性化される感知増幅
器ラッチ制御信号を出力することを特徴とする請求項３
に記載の半導体メモリ装置。 - 【請求項７】 前記第２ノイズフィルタは、前記基準信
号を受けて該基準信号のパルス幅を狭める遅延回路と、
この遅延回路の出力を反転させる反転回路と、この反転
回路の出力を受けて小さい幅のパルスを発生させる回路
とを含むことを特徴とする請求項３，５，６のいずれか
に記載の半導体メモリ装置。 - 【請求項８】 前記感知増幅器ラッチ制御信号は、前記
基準信号のパルス幅が前記第２ノイズフィルタにより減
少したパルス幅より小さい場合、非活性化されることを
特徴とする請求項３に記載の半導体メモリ装置。 - 【請求項９】 前記感知増幅器ラッチ制御信号は、前記
基準信号のパルス幅が前記第２ノイズフィルタにより減
少したパルス幅より大きい場合、活性化されることを特
徴とする請求項３に記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1998P-62261 | 1998-12-30 | ||
| KR1019980062261A KR100289341B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체 메모리 장치의 어드레스 천이 검출 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000195275A true JP2000195275A (ja) | 2000-07-14 |
Family
ID=19568947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11361528A Pending JP2000195275A (ja) | 1998-12-30 | 1999-12-20 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6288953B1 (ja) |
| JP (1) | JP2000195275A (ja) |
| KR (1) | KR100289341B1 (ja) |
| TW (1) | TW451220B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003109390A (ja) * | 2001-09-27 | 2003-04-11 | Toshiba Corp | 半導体記憶装置 |
| KR100505109B1 (ko) | 2003-03-26 | 2005-07-29 | 삼성전자주식회사 | 읽기 시간을 단축시킬 수 있는 플래시 메모리 장치 |
| US7134034B1 (en) * | 2003-10-15 | 2006-11-07 | Integrated Device Technology, Inc. | Data paths with receiver timing fixable to a downstream stage and methods of operation thereof |
| US7391656B2 (en) * | 2006-07-25 | 2008-06-24 | Etron Technology, Inc. | Self-feedback control pipeline architecture for memory read path applications |
| US8253463B1 (en) * | 2010-03-10 | 2012-08-28 | Altera Corporation | Pulse width control circuitry |
| WO2013097211A1 (zh) * | 2011-12-31 | 2013-07-04 | 大洋电机新动力科技有限公司 | 一种带自动补偿的窄脉冲过滤电路及其应用的电机控制器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5566112A (en) * | 1994-08-10 | 1996-10-15 | Sgs-Thomson Microelectronics, Inc. | Apparatus and method for enabling a bus driver when a data signal is valid |
| KR0151443B1 (ko) * | 1994-12-19 | 1998-12-01 | 김광호 | 메모리장치의 데이터 입출력 감지회로 |
-
1998
- 1998-12-30 KR KR1019980062261A patent/KR100289341B1/ko not_active IP Right Cessation
-
1999
- 1999-11-30 TW TW088120860A patent/TW451220B/zh not_active IP Right Cessation
- 1999-12-08 US US09/457,635 patent/US6288953B1/en not_active Expired - Fee Related
- 1999-12-20 JP JP11361528A patent/JP2000195275A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| TW451220B (en) | 2001-08-21 |
| KR100289341B1 (ko) | 2001-05-02 |
| KR20000045690A (ko) | 2000-07-25 |
| US6288953B1 (en) | 2001-09-11 |
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|
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