JPH09320286A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09320286A JPH09320286A JP15304996A JP15304996A JPH09320286A JP H09320286 A JPH09320286 A JP H09320286A JP 15304996 A JP15304996 A JP 15304996A JP 15304996 A JP15304996 A JP 15304996A JP H09320286 A JPH09320286 A JP H09320286A
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4099—Dummy cell treatment; Reference voltage generators
Abstract
(57)【要約】
【課題】ダミーメモリセルのデータを読み出し期待する
データが出力されたときにデータを保持する信号を出力
し、メインメモリセルのデータを保持する半導体記憶装
置の提供。 【解決手段】データ保持信号生成手段として、メインメ
モリセルと同一構造のダミーメモリセル（図１の７２）
と、ダミーメモリセルのデータを読み出すダミーセンス
アンプ（図１の５２）と、ダミーセンスアンプがダミー
メモリセルのデータを出力する時のデータ変位点を検出
しデータ変位検知信号を出力するデータ変位検知回路
（図１の９）と、データ変位検知信号を入力しデータ変
位検知信号の遅延信号であるデータ保持信号を出力する
遅延回路（図１の３）を備えることによりメインメモリ
セルのデータを保持する動作を行う。
データが出力されたときにデータを保持する信号を出力
し、メインメモリセルのデータを保持する半導体記憶装
置の提供。 【解決手段】データ保持信号生成手段として、メインメ
モリセルと同一構造のダミーメモリセル（図１の７２）
と、ダミーメモリセルのデータを読み出すダミーセンス
アンプ（図１の５２）と、ダミーセンスアンプがダミー
メモリセルのデータを出力する時のデータ変位点を検出
しデータ変位検知信号を出力するデータ変位検知回路
（図１の９）と、データ変位検知信号を入力しデータ変
位検知信号の遅延信号であるデータ保持信号を出力する
遅延回路（図１の３）を備えることによりメインメモリ
セルのデータを保持する動作を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にメインメモリセルの読み出し時データを保持
する回路に関する。
関し、特にメインメモリセルの読み出し時データを保持
する回路に関する。
【０００２】
【従来の技術】従来、半導体記憶装置において、記憶さ
れたデータを読み出す場合、センスアンプにて検出され
たデータを、任意のタイミングで制御されたデータ保持
信号によってデータ保持回路に一旦保持し、その後のセ
ンスアンプ出力によらず保持したデータを出力するとい
う方式が用いられている。この方式を用いると以下の効
果が得られる。
れたデータを読み出す場合、センスアンプにて検出され
たデータを、任意のタイミングで制御されたデータ保持
信号によってデータ保持回路に一旦保持し、その後のセ
ンスアンプ出力によらず保持したデータを出力するとい
う方式が用いられている。この方式を用いると以下の効
果が得られる。
【０００３】出力バッファの動作により起こり得るセ
ンスアンプの誤データ出力を無効とする。
ンスアンプの誤データ出力を無効とする。
【０００４】読み出しアドレスに変化が無い場合、セ
ンスアンプを非活性とし、これにより消費電流を削減で
きる。
ンスアンプを非活性とし、これにより消費電流を削減で
きる。
【０００５】一度に複数バイト（ワード）のデータを
保持することによって、そのデータを順次バイト（ワー
ド）単位で高速に出力できる。
保持することによって、そのデータを順次バイト（ワー
ド）単位で高速に出力できる。
【０００６】この時、前記の効果を期待する場合、セ
ンスアンプのデータが出力された時から出力バッファが
動作する前までに、データ保持信号によりデータを保持
する必要がある（、はある程度遅いタイミングでも
良い）。
ンスアンプのデータが出力された時から出力バッファが
動作する前までに、データ保持信号によりデータを保持
する必要がある（、はある程度遅いタイミングでも
良い）。
【０００７】以下に前記の効果を期待したデータの読
み出し方法の従来技術について、電気的に書き込み及び
一括消去可能な不揮発性半導体記憶装置（以下「フラッ
シュ・メモリ」という）における読み出し回路を例にと
り説明する。
み出し方法の従来技術について、電気的に書き込み及び
一括消去可能な不揮発性半導体記憶装置（以下「フラッ
シュ・メモリ」という）における読み出し回路を例にと
り説明する。
【０００８】図９は、従来のフラッシュ・メモリにおけ
る読み出し回路の構成の一例を示したものである。
る読み出し回路の構成の一例を示したものである。
【０００９】図９を参照して、アドレス信号Ａ０〜Ａｎ
を入力し、アドレス信号に変化がある場合、信号ＡＴＰ
を出力するアドレス変位検出回路１と、アドレス信号Ａ
０〜Ａｎを入力し、デコードした信号をワード線（ＷＬ
０、ＷＬ１、…）として出力するアドレスデコーダ回路
２と、信号ＡＴＰのパルスを入力し、信号ＥＱ及び信号
ＤＬＳとして任意のパルス幅を出力するパルス幅制御回
路（ＰＷＣ３回路）と、センスアンプ５の出力信号ＤＳ
ｉをラッチタイミング信号ＤＬＳにて保持し、データ信
号Ｄｉを出力するデータ保持回路（データラッチ回路、
ＤＬ回路）４と、ビット線ＢＬとリファレンス用ビット
線ＶＲに流れる電流を比較し、メモリセルに書かれてい
るデータを読み出した結果を信号ＤＳｉに出力するセン
スアンプ回路５と、リファレンス用ビット線ＶＲに流れ
る電流を決定しているリファレンス回路６と、ゲートを
ワード線にソースを接地電位にドレインをビット線ＢＬ
に接続した浮遊ゲートを有するメモリセルアレイ７と、
から構成されている。
を入力し、アドレス信号に変化がある場合、信号ＡＴＰ
を出力するアドレス変位検出回路１と、アドレス信号Ａ
０〜Ａｎを入力し、デコードした信号をワード線（ＷＬ
０、ＷＬ１、…）として出力するアドレスデコーダ回路
２と、信号ＡＴＰのパルスを入力し、信号ＥＱ及び信号
ＤＬＳとして任意のパルス幅を出力するパルス幅制御回
路（ＰＷＣ３回路）と、センスアンプ５の出力信号ＤＳ
ｉをラッチタイミング信号ＤＬＳにて保持し、データ信
号Ｄｉを出力するデータ保持回路（データラッチ回路、
ＤＬ回路）４と、ビット線ＢＬとリファレンス用ビット
線ＶＲに流れる電流を比較し、メモリセルに書かれてい
るデータを読み出した結果を信号ＤＳｉに出力するセン
スアンプ回路５と、リファレンス用ビット線ＶＲに流れ
る電流を決定しているリファレンス回路６と、ゲートを
ワード線にソースを接地電位にドレインをビット線ＢＬ
に接続した浮遊ゲートを有するメモリセルアレイ７と、
から構成されている。
【００１０】次に、それぞれの回路について構成及び動
作を説明する。図１０は、図９の１０〜１２に示した回
路（ＡＴＤ回路）の構成を示したものであり、アドレス
信号Ａｎを入力し信号ａを出力する遅延回路１０１と、
信号Ａｎ及び信号ａを入力し信号ＡＴＰｎを出力するイ
クスクルーシブＯＲ（排他的論理和）ゲート１０２と、
から成る。
作を説明する。図１０は、図９の１０〜１２に示した回
路（ＡＴＤ回路）の構成を示したものであり、アドレス
信号Ａｎを入力し信号ａを出力する遅延回路１０１と、
信号Ａｎ及び信号ａを入力し信号ＡＴＰｎを出力するイ
クスクルーシブＯＲ（排他的論理和）ゲート１０２と、
から成る。
【００１１】ＡＴＤ回路の動作は、アドレス信号Ａｎ
が、ＬｏｗレベルからＨｉｇｈレベル又は、Ｈｉｇｈレ
ベルからＬｏｗレベルに変化した場合、信号ａには遅延
回路１の遅延時間分遅れて信号Ａｎと同じ信号が出力さ
れる。この時、イクスクルーシブＯＲ論理ゲート１０２
は、信号ＡＴＰｎに遅延回路１０１にかかる時間分Ｈｉ
ｇｈパルスを出力する。
が、ＬｏｗレベルからＨｉｇｈレベル又は、Ｈｉｇｈレ
ベルからＬｏｗレベルに変化した場合、信号ａには遅延
回路１の遅延時間分遅れて信号Ａｎと同じ信号が出力さ
れる。この時、イクスクルーシブＯＲ論理ゲート１０２
は、信号ＡＴＰｎに遅延回路１０１にかかる時間分Ｈｉ
ｇｈパルスを出力する。
【００１２】このため、図９に示したアドレス変位検知
回路１は、アドレス信号Ａ０〜Ａｎのいずれかが１つで
も変化すればそれに対応する信号ＡＴＰ０〜ＡＴＰｎに
Ｈｉｇｈパルスが出力され、最終的に論理ゲート１３、
１４により合成され信号ＡＴＰに出力される。
回路１は、アドレス信号Ａ０〜Ａｎのいずれかが１つで
も変化すればそれに対応する信号ＡＴＰ０〜ＡＴＰｎに
Ｈｉｇｈパルスが出力され、最終的に論理ゲート１３、
１４により合成され信号ＡＴＰに出力される。
【００１３】図１１は、図９に示したパルス幅制御回路
３の回路構成を示す図である。パルス幅制御回路３は、
信号ＡＴＰを入力し信号ｂを出力する遅延回路１１１
と、信号ｂを入力し信号ｃを出力する遅延回路１１２
と、信号ＡＴＰ及び信号ｂを入力し、イコライズ信号Ｅ
Ｑを出力するＯＲ論理（ＮＯＲ論理１１４−インバータ
１１６）と、信号ＡＴＰ及び信号ｃを入力しデータ保持
信号ＤＬＳを出力するＯＲ論理（ＮＯＲ論理１１３−イ
ンバータ１１５）と、から構成されている。
３の回路構成を示す図である。パルス幅制御回路３は、
信号ＡＴＰを入力し信号ｂを出力する遅延回路１１１
と、信号ｂを入力し信号ｃを出力する遅延回路１１２
と、信号ＡＴＰ及び信号ｂを入力し、イコライズ信号Ｅ
Ｑを出力するＯＲ論理（ＮＯＲ論理１１４−インバータ
１１６）と、信号ＡＴＰ及び信号ｃを入力しデータ保持
信号ＤＬＳを出力するＯＲ論理（ＮＯＲ論理１１３−イ
ンバータ１１５）と、から構成されている。
【００１４】イコライズ信号ＥＱは、信号ＡＴＰがＨｉ
ｇｈになると、Ｈｉｇｈとなり、遅延回路１１１によっ
て、ある時間（期間）Ｈｉｇｈパルスが生成される。信
号ＤＬＳも同様に遅延回路１１１及び遅延回路１１２に
よって、ある時間Ｈｉｇｈパルスが生成される（但し、
信号ＡＴＰのパルス幅の２倍以下にする）。
ｇｈになると、Ｈｉｇｈとなり、遅延回路１１１によっ
て、ある時間（期間）Ｈｉｇｈパルスが生成される。信
号ＤＬＳも同様に遅延回路１１１及び遅延回路１１２に
よって、ある時間Ｈｉｇｈパルスが生成される（但し、
信号ＡＴＰのパルス幅の２倍以下にする）。
【００１５】図１２は、図９に示したデータ保持回路４
の回路構成を示す図である。データ保持回路４は、セン
スアンプからの出力信号ＤＳｉとパルス幅制御回路３か
らのデータ保持信号ＤＬＳを入力し信号Ｄｉを出力す
る。信号ＤＳｉは、信号ＤＬＳがＨｉｇｈの時アクティ
ブとなるＣＭＯＳ型インバータ（Ｐｃｈトランジスタ１
２７とＮｃｈトランジスタ１２８）に入力され、インバ
ータ１２４を介して出力端子Ｄｉに接続され、信号ＤＬ
Ｓはインバータ１２３、１２４の出力端と入力端の間に
挿入されたＣＭＯＳ型トランスファーゲート１２５のオ
ン／オフを制御する信号として供給されている。
の回路構成を示す図である。データ保持回路４は、セン
スアンプからの出力信号ＤＳｉとパルス幅制御回路３か
らのデータ保持信号ＤＬＳを入力し信号Ｄｉを出力す
る。信号ＤＳｉは、信号ＤＬＳがＨｉｇｈの時アクティ
ブとなるＣＭＯＳ型インバータ（Ｐｃｈトランジスタ１
２７とＮｃｈトランジスタ１２８）に入力され、インバ
ータ１２４を介して出力端子Ｄｉに接続され、信号ＤＬ
Ｓはインバータ１２３、１２４の出力端と入力端の間に
挿入されたＣＭＯＳ型トランスファーゲート１２５のオ
ン／オフを制御する信号として供給されている。
【００１６】信号ＤＬＳがＨｉｇｈの時、Ｐｃｈトラン
ジスタ１２６（信号ＤＬＳのインバータ１２１による反
転信号をゲート入力）とＮｃｈトランジスタ１２９（信
号ＤＬＳをゲート入力）が共にオンし、ＣＭＯＳ型イン
バータ、及びインバータ１２４を介して信号ＤＳｉのデ
ータは出力端子Ｄｉに出力され、信号ＤＬＳがＬｏｗに
なった場合、その時の信号Ｄｉのデータがインバータ１
２３、１２４及びトランスファーゲート１２５により保
持される。
ジスタ１２６（信号ＤＬＳのインバータ１２１による反
転信号をゲート入力）とＮｃｈトランジスタ１２９（信
号ＤＬＳをゲート入力）が共にオンし、ＣＭＯＳ型イン
バータ、及びインバータ１２４を介して信号ＤＳｉのデ
ータは出力端子Ｄｉに出力され、信号ＤＬＳがＬｏｗに
なった場合、その時の信号Ｄｉのデータがインバータ１
２３、１２４及びトランスファーゲート１２５により保
持される。
【００１７】図１３は、図９のセンスアンプ回路５及び
図９のリファレンス回路６の回路構成を示したものであ
る。図１３を参照して、メモリセルに接続されたビット
線ＢＬは、選択されたメモリセルがオン状態の時Ｌｏｗ
レベルとなり、インバータ５１１を介してＮ型エンハン
スメントトランジスタ５０５が導通し電源から電流が流
れ、選択されたメモリセルがオフ状態の時、トランジス
タ５０５が非導通とされる。リファレンス回路６は、ソ
ースが接地されドレインがリファレンス用ビット線ＶＲ
に接続されたＮ型エンハンスメントトランジスタ６０の
ゲートに抵抗６１、６２を介して電源からバイアス電圧
を加えて構成されている。また、ソースが共通接続され
て定電流源として作用するＮ型トランジスタ５０８に接
続され、ゲートを節点ｄと節点ｅにそれぞれ接続したＮ
型トランジスタ５０６、５０７は差動対トランジスタを
構成し、差動対の負荷にはＰ型トランジスタ５０１、５
０２からなるカレントミラー回路が接続されて差動増幅
器を構成し、Ｎ型トランジスタ５０６のドレインとＰ型
トランジスタ５０１のドレインの接続点から差動増幅器
の出力ＤＤｉを取り出し、インバータ５１４を介してセ
ンスアンプの出力信号ＤＳｉとして出力している。
図９のリファレンス回路６の回路構成を示したものであ
る。図１３を参照して、メモリセルに接続されたビット
線ＢＬは、選択されたメモリセルがオン状態の時Ｌｏｗ
レベルとなり、インバータ５１１を介してＮ型エンハン
スメントトランジスタ５０５が導通し電源から電流が流
れ、選択されたメモリセルがオフ状態の時、トランジス
タ５０５が非導通とされる。リファレンス回路６は、ソ
ースが接地されドレインがリファレンス用ビット線ＶＲ
に接続されたＮ型エンハンスメントトランジスタ６０の
ゲートに抵抗６１、６２を介して電源からバイアス電圧
を加えて構成されている。また、ソースが共通接続され
て定電流源として作用するＮ型トランジスタ５０８に接
続され、ゲートを節点ｄと節点ｅにそれぞれ接続したＮ
型トランジスタ５０６、５０７は差動対トランジスタを
構成し、差動対の負荷にはＰ型トランジスタ５０１、５
０２からなるカレントミラー回路が接続されて差動増幅
器を構成し、Ｎ型トランジスタ５０６のドレインとＰ型
トランジスタ５０１のドレインの接続点から差動増幅器
の出力ＤＤｉを取り出し、インバータ５１４を介してセ
ンスアンプの出力信号ＤＳｉとして出力している。
【００１８】すなわち、リファレンス回路６に接続され
ている信号ＶＲに流れる電流と、センスアンプ回路５か
らメモリセルに接続されているビット線ＢＬに流れる電
流と、を比較し、差動増幅器で増幅して信号ＤＳｉに出
力する。
ている信号ＶＲに流れる電流と、センスアンプ回路５か
らメモリセルに接続されているビット線ＢＬに流れる電
流と、を比較し、差動増幅器で増幅して信号ＤＳｉに出
力する。
【００１９】この時、センスアンプに入力される信号Ｅ
Ｑは、電流比較動作を速くするために、信号ＢＬと信号
ＶＲ、及び差動対トランジスタ５０６、５０７に入力さ
れる信号ｄと信号ｅを、トランスファゲート５１０、５
１５にて等電位にしてから電流比較動作を行っている。
Ｑは、電流比較動作を速くするために、信号ＢＬと信号
ＶＲ、及び差動対トランジスタ５０６、５０７に入力さ
れる信号ｄと信号ｅを、トランスファゲート５１０、５
１５にて等電位にしてから電流比較動作を行っている。
【００２０】次に、図１４の波形図を参照して図９に示
した回路の動作を説明する。
した回路の動作を説明する。
【００２１】まず、アドレス信号Ａｎが入力されるとア
ドレスデコーダ回路２によりワード線ＷＬ０が選択され
る。それと同時に、アドレス信号Ａｎはアドレス変位検
知回路１にも入力され信号ＡＴＰを出力する。
ドレスデコーダ回路２によりワード線ＷＬ０が選択され
る。それと同時に、アドレス信号Ａｎはアドレス変位検
知回路１にも入力され信号ＡＴＰを出力する。
【００２２】信号ＡＴＰはパルス幅制御回路３に入力さ
れ、ある特定の幅のパルス信号であるイコライズ信号Ｅ
Ｑとデータ保持信号ＤＬＳとを生成する。
れ、ある特定の幅のパルス信号であるイコライズ信号Ｅ
Ｑとデータ保持信号ＤＬＳとを生成する。
【００２３】イコライズ信号ＥＱは、センスアンプ回路
５に入力され、信号ＥＱがＨｉｇｈの区間ビット線間
（図１３のＢＬとＶＲ）及び電圧比較部間（図１３のｄ
とｅ）の電位を等しくする。
５に入力され、信号ＥＱがＨｉｇｈの区間ビット線間
（図１３のＢＬとＶＲ）及び電圧比較部間（図１３のｄ
とｅ）の電位を等しくする。
【００２４】イコライズ信号ＥＱがＬｏｗになってか
ら、センスアンプ５は、メモリセルの情報を読み出し始
める。
ら、センスアンプ５は、メモリセルの情報を読み出し始
める。
【００２５】このセンスアンプ５の場合、メモリセル７
０がオン状態であれば、図１３を参照して、差動対トラ
ンジスタ５０６、５０７の一の入力ノードである節点ｄ
が、他の入力ノード（リファレンスノード）である節点
ｅよりも低電位となり、節点ｄの電位をゲート入力とす
るＮ型トランジスタ５０６のドレイン電位、すなわち差
動増幅器の出力ノードである節点ＤＤｉの電位は、Ｈｉ
ｇｈレベルとなる。また、メモリセル７０がオフ状態で
あれば節点ｄが節点ｅよりも高電位になり差動増幅器の
出力である節点ＤＤｉはＬｏｗレベルになる。
０がオン状態であれば、図１３を参照して、差動対トラ
ンジスタ５０６、５０７の一の入力ノードである節点ｄ
が、他の入力ノード（リファレンスノード）である節点
ｅよりも低電位となり、節点ｄの電位をゲート入力とす
るＮ型トランジスタ５０６のドレイン電位、すなわち差
動増幅器の出力ノードである節点ＤＤｉの電位は、Ｈｉ
ｇｈレベルとなる。また、メモリセル７０がオフ状態で
あれば節点ｄが節点ｅよりも高電位になり差動増幅器の
出力である節点ＤＤｉはＬｏｗレベルになる。
【００２６】そして、節点ＤＤｉの電位はインバータ５
１４（図１３参照）により反転され、センスアンプの出
力信号ＤＳｉとしてデータ保持回路４に出力される。
１４（図１３参照）により反転され、センスアンプの出
力信号ＤＳｉとしてデータ保持回路４に出力される。
【００２７】データ保持回路４に入力された信号ＤＳｉ
は、信号ＤＬＳがＨｉｇｈの時は信号ＤＳｉのデータを
そのままＤｉに出力する。一方、信号ＤＬＳがＨｉｇｈ
からＬｏｗに下がった時に信号ＤＳｉのデータを保持
し、信号ＤＬＳがＬｏｗの間保持したデータを信号Ｄｉ
に出力し続ける。以上が従来のセンスアンプの読み出し
動作である。
は、信号ＤＬＳがＨｉｇｈの時は信号ＤＳｉのデータを
そのままＤｉに出力する。一方、信号ＤＬＳがＨｉｇｈ
からＬｏｗに下がった時に信号ＤＳｉのデータを保持
し、信号ＤＬＳがＬｏｗの間保持したデータを信号Ｄｉ
に出力し続ける。以上が従来のセンスアンプの読み出し
動作である。
【００２８】
【発明が解決しようとする課題】上記した従来の方式は
下記記載の問題点を有している。
下記記載の問題点を有している。
【００２９】第１の問題点は、従来の読み出しデータ保
持方式では、電源電位の変化に伴い、データを保持する
信号を出力するタイミングと、読み出しデータを出力す
るタイミングに差が生じる。
持方式では、電源電位の変化に伴い、データを保持する
信号を出力するタイミングと、読み出しデータを出力す
るタイミングに差が生じる。
【００３０】その理由について、図１４の波形図を参照
して説明する。図中の実線は、電源電位が高い時の信号
波形であり、データＤｉが出力されてから、データ保持
信号ＤＬＳでデータを保持するまでに、ｔD1の時間を要
している。図中の破線は電源電位が低い時であり、デー
タＤｉが出力されてからデータ保持信号ＤＬＳでデータ
を保持するまでにｔD2の時間を要している。
して説明する。図中の実線は、電源電位が高い時の信号
波形であり、データＤｉが出力されてから、データ保持
信号ＤＬＳでデータを保持するまでに、ｔD1の時間を要
している。図中の破線は電源電位が低い時であり、デー
タＤｉが出力されてからデータ保持信号ＤＬＳでデータ
を保持するまでにｔD2の時間を要している。
【００３１】この時、データＤｉを保持するのに要する
時間は、ｔD1＜ｔDtとなり電源電位が低い場合、データ
固定するまでにより長い時間がかかることを意味する。
従って出力バッファを動作させるタイミングも遅くなり
アクセス速度に大きく影響する。
時間は、ｔD1＜ｔDtとなり電源電位が低い場合、データ
固定するまでにより長い時間がかかることを意味する。
従って出力バッファを動作させるタイミングも遅くなり
アクセス速度に大きく影響する。
【００３２】この問題点を回避するために、電源電圧に
よって信号ＤＬＳをＬｏｗにするタイミング（データを
保持するタイミング）を変更する手段を具備すれば、前
記ｔD1と前記ｔD2をほぼ同じ値に設定することはできる
が、電源電圧を判定する複数の回路及び電圧判定信号に
より前記ＤＬＳ信号のパルス幅を変更する回路が必要と
なる。これは、回路規模の増大を招きチップサイズを大
きくする。また、電源電圧の判定レベル前後でＤＬＳ信
号のパルス幅は、不連続に変動し、一定のタイミングで
のデータ保持動作は望めない。
よって信号ＤＬＳをＬｏｗにするタイミング（データを
保持するタイミング）を変更する手段を具備すれば、前
記ｔD1と前記ｔD2をほぼ同じ値に設定することはできる
が、電源電圧を判定する複数の回路及び電圧判定信号に
より前記ＤＬＳ信号のパルス幅を変更する回路が必要と
なる。これは、回路規模の増大を招きチップサイズを大
きくする。また、電源電圧の判定レベル前後でＤＬＳ信
号のパルス幅は、不連続に変動し、一定のタイミングで
のデータ保持動作は望めない。
【００３３】従って、本発明は、上記事情に鑑みてなさ
れたものであって、その目的は、電源電位が変化しても
ゲートを保持する信号を出力するタイミングと読み出し
データを出力するタイミングに差が生じないようにする
ことで、データ出力バッファの動作待ち時間を最小とし
アクセス速度の向上を図る半導体記憶装置を提供するこ
とにある。
れたものであって、その目的は、電源電位が変化しても
ゲートを保持する信号を出力するタイミングと読み出し
データを出力するタイミングに差が生じないようにする
ことで、データ出力バッファの動作待ち時間を最小とし
アクセス速度の向上を図る半導体記憶装置を提供するこ
とにある。
【００３４】さらに、本発明は、必ず読み出しデータを
出力した後にデータを保持する信号を出力することによ
り、誤データを保持することの無い、信頼性を向上する
半導体記憶装置を提供することを目的とする。
出力した後にデータを保持する信号を出力することによ
り、誤データを保持することの無い、信頼性を向上する
半導体記憶装置を提供することを目的とする。
【００３５】
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体記憶装置は、メインメモリセルと略
同一構造のダミーメモリセルと、前記メインメモリセル
のデータを読み出すメインセンスアンプと、前記ダミー
メモリセルのデータを読み出すダミーセンスアンプと、
前記メインセンスアンプの出力データを保持するデータ
保持手段と、を含み、前記メインメモリセルの読み出し
動作を行うと同時に、前記ダミーメモリセルの読み出し
を行い、前記ダミーセンスアンプが前記ダミーメモリセ
ルのデータを出力するタイミングを利用して、前記デー
タ保持手段が前記メインセンスアンプの出力データを保
持するように構成されてなることを特徴とする。
め、本発明の半導体記憶装置は、メインメモリセルと略
同一構造のダミーメモリセルと、前記メインメモリセル
のデータを読み出すメインセンスアンプと、前記ダミー
メモリセルのデータを読み出すダミーセンスアンプと、
前記メインセンスアンプの出力データを保持するデータ
保持手段と、を含み、前記メインメモリセルの読み出し
動作を行うと同時に、前記ダミーメモリセルの読み出し
を行い、前記ダミーセンスアンプが前記ダミーメモリセ
ルのデータを出力するタイミングを利用して、前記デー
タ保持手段が前記メインセンスアンプの出力データを保
持するように構成されてなることを特徴とする。
【００３６】また、本発明は、メインメモリセルと該メ
インメモリセルのデータを読み出すメインセンスアンプ
とで構成されるメインメモリ読み出し手段と、前記メイ
ンメモリ読み出し手段によって読み出されたデータをデ
ータ保持信号により保持するデータ保持手段と、前記デ
ータ保持信号を生成するデータ保持信号生成手段と、を
備え、前記データ保持信号生成手段が、ダミーメモリセ
ルと、前記ダミーメモリセルのデータを読み出すダミー
センスアンプと、前記ダミーセンスアンプが前記ダミー
メモリセルのデータを出力する時のデータ変位点を検出
しデータ変位検知信号を出力するデータ変位検知手段
と、前記データ変位検知信号を入力し前記データ変位検
知信号の遅延信号である前記データ保持信号を出力する
遅延回路と、を備えたことを特徴とする。
インメモリセルのデータを読み出すメインセンスアンプ
とで構成されるメインメモリ読み出し手段と、前記メイ
ンメモリ読み出し手段によって読み出されたデータをデ
ータ保持信号により保持するデータ保持手段と、前記デ
ータ保持信号を生成するデータ保持信号生成手段と、を
備え、前記データ保持信号生成手段が、ダミーメモリセ
ルと、前記ダミーメモリセルのデータを読み出すダミー
センスアンプと、前記ダミーセンスアンプが前記ダミー
メモリセルのデータを出力する時のデータ変位点を検出
しデータ変位検知信号を出力するデータ変位検知手段
と、前記データ変位検知信号を入力し前記データ変位検
知信号の遅延信号である前記データ保持信号を出力する
遅延回路と、を備えたことを特徴とする。
【００３７】本発明の概要を以下に説明する。本発明に
おいては、ダミーメモリセルのデータを読み出し、期待
するデータが出力されたときにデータを保持する信号を
出力し、メインメモリセルのデータを保持することを特
徴としたものである。
おいては、ダミーメモリセルのデータを読み出し、期待
するデータが出力されたときにデータを保持する信号を
出力し、メインメモリセルのデータを保持することを特
徴としたものである。
【００３８】より具体的には、本発明は、データ保持信
号生成手段として、メインメモリセルと同一構造のダミ
ーメモリセル（図１の７２）と、ダミーメモリセルのデ
ータを読み出すダミーセンスアンプ（図１の５２）と、
ダミーセンスアンプがダミーメモリセルのデータを出力
する時のデータ変位点を検出し、データ変位検知信号
（図１の信号ＤＲ）を出力するデータ変位検知回路（図
１の９）と、データ変位検知信号を入力し、データ変位
検知信号の遅延信号であるデータ保持信号（図１の信号
ＤＬＳ）を出力する遅延回路（図１の３）を備える。
号生成手段として、メインメモリセルと同一構造のダミ
ーメモリセル（図１の７２）と、ダミーメモリセルのデ
ータを読み出すダミーセンスアンプ（図１の５２）と、
ダミーセンスアンプがダミーメモリセルのデータを出力
する時のデータ変位点を検出し、データ変位検知信号
（図１の信号ＤＲ）を出力するデータ変位検知回路（図
１の９）と、データ変位検知信号を入力し、データ変位
検知信号の遅延信号であるデータ保持信号（図１の信号
ＤＬＳ）を出力する遅延回路（図１の３）を備える。
【００３９】本発明によれば、メインメモリセルの読み
出し動作を行うと同時に、ダミーメモリセルの読み出し
を行う。ダミーメモリセルのセンスアンプがダミーメモ
リセルデータを出力すると、同時に読み出しを行ってい
るメインメモリセルのデータも正しい値を出力してい
る。このため、ダミーメモリセルのセンスアンプがダミ
ーメモリセルデータを出力したタイミングでデータを保
持する信号を出力しメインメモリセルのデータを保持す
る。
出し動作を行うと同時に、ダミーメモリセルの読み出し
を行う。ダミーメモリセルのセンスアンプがダミーメモ
リセルデータを出力すると、同時に読み出しを行ってい
るメインメモリセルのデータも正しい値を出力してい
る。このため、ダミーメモリセルのセンスアンプがダミ
ーメモリセルデータを出力したタイミングでデータを保
持する信号を出力しメインメモリセルのデータを保持す
る。
【００４０】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。
を参照して以下に説明する。
【００４１】
【実施の形態１】図１は、本発明の第１の実施の形態に
係る読み出しデータ保持方式の概略構成を説明するため
の図である。
係る読み出しデータ保持方式の概略構成を説明するため
の図である。
【００４２】図１を参照すると、本発明の第１の実施の
形態は、アドレス信号Ａ０〜Ａｎを入力しアドレス信号
に変化がある場合に信号ＡＴＰを出力するアドレス変位
検知回路１と、アドレス信号Ａ０〜Ａｎを入力しデコー
ドした信号をワード線（ＷＬ０、ＷＬ１、…）として出
力するアドレスデコード回路２と、ダミーセンスアンプ
５２からの出力データ信号ＤＳを入力し信号ＤＲを出力
するデータ変位検知回路９と、信号ＤＲを入力しその遅
延信号ＤＬＳを出力する遅延回路３と、メインセンスア
ンプ５１からの信号ＤＳｉを信号ＤＬＳにより保持しデ
ータ信号Ｄｉを出力するデータ保持回路４と、を備えて
いる。
形態は、アドレス信号Ａ０〜Ａｎを入力しアドレス信号
に変化がある場合に信号ＡＴＰを出力するアドレス変位
検知回路１と、アドレス信号Ａ０〜Ａｎを入力しデコー
ドした信号をワード線（ＷＬ０、ＷＬ１、…）として出
力するアドレスデコード回路２と、ダミーセンスアンプ
５２からの出力データ信号ＤＳを入力し信号ＤＲを出力
するデータ変位検知回路９と、信号ＤＲを入力しその遅
延信号ＤＬＳを出力する遅延回路３と、メインセンスア
ンプ５１からの信号ＤＳｉを信号ＤＬＳにより保持しデ
ータ信号Ｄｉを出力するデータ保持回路４と、を備えて
いる。
【００４３】さらに、本発明の第１の実施の形態は、ビ
ット線ＢＬ１とリファレンス用ビット線ＶＲに流れる電
流を比較しメインメモリセル７１に書かれているデータ
を読み出した結果を出力信号ＤＳｉとして出力するメイ
ンセンスアンプ回路５１と、ビット線ＢＬ２とリファレ
ンス用ビット線ＶＲに流れる電流を比較しダミーメモリ
セル７２に書かれているデータを読み出した結果を出力
信号ＤＳとして出力するダミーセンスアンプ回路５２
と、リファレンス用ビット線ＶＲに流れる電流を決定し
ている基準電流発生回路６と、ゲートをワード線に接続
しソースを接地電位としドレインをビット線ＢＬ１に接
続した浮遊ゲートを有するメインメモリセルからなるア
レイ７１と、ゲートをワード線に接続しソースを接地電
位としドレインをビット線ＢＬ２に接続した浮遊ゲート
を有するダミーメモリセルからなるアレイ７２と、を備
えて構成されている。図１において、図９に示した従来
技術の構成要素と同等の要素には同一の参照符号を付
し、また従来技術と同一の回路構成（回路ブロック）の
説明に際しては、従来技術の説明で参照した図面を参照
する。
ット線ＢＬ１とリファレンス用ビット線ＶＲに流れる電
流を比較しメインメモリセル７１に書かれているデータ
を読み出した結果を出力信号ＤＳｉとして出力するメイ
ンセンスアンプ回路５１と、ビット線ＢＬ２とリファレ
ンス用ビット線ＶＲに流れる電流を比較しダミーメモリ
セル７２に書かれているデータを読み出した結果を出力
信号ＤＳとして出力するダミーセンスアンプ回路５２
と、リファレンス用ビット線ＶＲに流れる電流を決定し
ている基準電流発生回路６と、ゲートをワード線に接続
しソースを接地電位としドレインをビット線ＢＬ１に接
続した浮遊ゲートを有するメインメモリセルからなるア
レイ７１と、ゲートをワード線に接続しソースを接地電
位としドレインをビット線ＢＬ２に接続した浮遊ゲート
を有するダミーメモリセルからなるアレイ７２と、を備
えて構成されている。図１において、図９に示した従来
技術の構成要素と同等の要素には同一の参照符号を付
し、また従来技術と同一の回路構成（回路ブロック）の
説明に際しては、従来技術の説明で参照した図面を参照
する。
【００４４】次に、本発明の第１の実施の形態の動作に
ついて、図１の構成図、及び図２の波形図を用いて説明
する。図２は、図１のダミーメモリセルアレイ７２のメ
モリセルが全てオン状態である場合の、図１の各ノード
の信号波形を示したタイムチャートである。また、アド
レス信号Ａ０〜Ａｎとワード信号ＷＬ０、ＷＬ１は省略
している。
ついて、図１の構成図、及び図２の波形図を用いて説明
する。図２は、図１のダミーメモリセルアレイ７２のメ
モリセルが全てオン状態である場合の、図１の各ノード
の信号波形を示したタイムチャートである。また、アド
レス信号Ａ０〜Ａｎとワード信号ＷＬ０、ＷＬ１は省略
している。
【００４５】まず、アドレス信号Ａ０〜Ａｎが入力され
るとアドレス変位検知回路１より信号ＡＴＰがＨｉｇｈ
パルスを出力すると共にワード線が選択される。
るとアドレス変位検知回路１より信号ＡＴＰがＨｉｇｈ
パルスを出力すると共にワード線が選択される。
【００４６】次に、アドレス変位検知回路１の出力信号
ＡＴＰがメインセンスアンプ５１に入力されると、セン
スアンプの差動増幅段の出力信号ＤＤｉ（図１３）電位
は、電源電位と接地電位の間のある電位に収束する（図
２中の点Ｏ）。
ＡＴＰがメインセンスアンプ５１に入力されると、セン
スアンプの差動増幅段の出力信号ＤＤｉ（図１３）電位
は、電源電位と接地電位の間のある電位に収束する（図
２中の点Ｏ）。
【００４７】この時、メインメモリセル７１を読み出す
メインセンスアンプ５１は、２通りの出力波形が考えら
れる。１つは初期ＯＮセル状態からの読み出しであり、
図２中点Ｐ１より点Ｏまでの線分の経路（波形推移）
をとる。
メインセンスアンプ５１は、２通りの出力波形が考えら
れる。１つは初期ＯＮセル状態からの読み出しであり、
図２中点Ｐ１より点Ｏまでの線分の経路（波形推移）
をとる。
【００４８】一方、初期ＯＦＦセル状態からの読み出し
は、図２中Ｐ２から点Ｏまでの線分の経路（波形推
移）をとる。
は、図２中Ｐ２から点Ｏまでの線分の経路（波形推
移）をとる。
【００４９】ダミーメモリセルアレイ７２のメモリセル
が全てオン状態である場合、信号ＤＤｉを入力している
メインセンスアンプ５１のインバータ（図１３の５１４
参照）のしきい値レベルは、図２の点Ｏよりも高いレベ
ルＶ１に設定されており、前述した２つの経路によって
出力信号ＤＳｉの結果が変わる。
が全てオン状態である場合、信号ＤＤｉを入力している
メインセンスアンプ５１のインバータ（図１３の５１４
参照）のしきい値レベルは、図２の点Ｏよりも高いレベ
ルＶ１に設定されており、前述した２つの経路によって
出力信号ＤＳｉの結果が変わる。
【００５０】信号ＤＤｉが、線分の経路を取った場
合、メインセンスアンプ５１の出力信号ＤＳｉは、線分
がインバータ５１４のしきい値Ｖ１を横切るときに、
ＬｏｗレベルからＨｉｇｈレベルに変化する。
合、メインセンスアンプ５１の出力信号ＤＳｉは、線分
がインバータ５１４のしきい値Ｖ１を横切るときに、
ＬｏｗレベルからＨｉｇｈレベルに変化する。
【００５１】一方、信号ＤＤｉが線分の経路を取った
場合、信号ＤＳｉはＨｉｇｈレベルに固定されたままで
ある。
場合、信号ＤＳｉはＨｉｇｈレベルに固定されたままで
ある。
【００５２】また、データ保持パルスを生成するための
ダミーセンスアンプ５２は、次の出力波形が考えられ
る。
ダミーセンスアンプ５２は、次の出力波形が考えられ
る。
【００５３】初期セル状態はＯＮセルであるので、図２
中、点Ｐ１より点Ｏまでの線分の経路をとる。ダミー
センスアンプ５２において差動増幅器の出力信号ＤＤｉ
を入力しているインバータ（図１３の５１４参照）のし
きい値レベルは、点Ｏ及び前記しきい値レベルＶ１より
も高いＶＬ１に設定されており、ダミーセンスアンプ５
２の出力信号ＤＳは、図２に示すように、メインセンス
アンプ５１の出力信号ＤＳｉよりもやや早く立ち上が
る。
中、点Ｐ１より点Ｏまでの線分の経路をとる。ダミー
センスアンプ５２において差動増幅器の出力信号ＤＤｉ
を入力しているインバータ（図１３の５１４参照）のし
きい値レベルは、点Ｏ及び前記しきい値レベルＶ１より
も高いＶＬ１に設定されており、ダミーセンスアンプ５
２の出力信号ＤＳは、図２に示すように、メインセンス
アンプ５１の出力信号ＤＳｉよりもやや早く立ち上が
る。
【００５４】ダミーセンスアンプ５２の出力信号ＤＳ
は、データ変位検知回路９に入力され信号ＤＲとして出
力され、信号ＤＲは、信号ＤＳの立ち上がり信号に同期
してＨｉｇｈに立ち上がる。
は、データ変位検知回路９に入力され信号ＤＲとして出
力され、信号ＤＲは、信号ＤＳの立ち上がり信号に同期
してＨｉｇｈに立ち上がる。
【００５５】次に、信号ＡＴＰがＬｏｗレベルに立ち下
がると、メインセンスアンプ５１及びダミーセンスアン
プ５２は、メインメモリセルアレイ７１及びダミーメモ
リセルアレイ７２のセル状態を検知し始める。
がると、メインセンスアンプ５１及びダミーセンスアン
プ５２は、メインメモリセルアレイ７１及びダミーメモ
リセルアレイ７２のセル状態を検知し始める。
【００５６】メインメモリセルを読み出すメインセンス
アンプ５１は、前述と同様２通りの出力波形が考えられ
る。１つはＯＮセル状態の読み出しであり、図２中点Ｏ
よりＰ３までの線分の経路をとる。一方、ＯＦＦセル
状態の読み出しは、図２中点ＯからＰ４までの線分の
経路をとる。
アンプ５１は、前述と同様２通りの出力波形が考えられ
る。１つはＯＮセル状態の読み出しであり、図２中点Ｏ
よりＰ３までの線分の経路をとる。一方、ＯＦＦセル
状態の読み出しは、図２中点ＯからＰ４までの線分の
経路をとる。
【００５７】信号ＤＤｉが線分の経路を取った場合、
信号ＤＳｉは線分がインバータのしきい値Ｖ１を横切
るときに、ＨｉｇｈレベルからＬｏｗレベルに変化す
る。
信号ＤＳｉは線分がインバータのしきい値Ｖ１を横切
るときに、ＨｉｇｈレベルからＬｏｗレベルに変化す
る。
【００５８】一方、信号ＤＤｉが線分の経路を取った
場合、信号ＤＳｉはＨｉｇｈレベルに固定されたままで
ある。
場合、信号ＤＳｉはＨｉｇｈレベルに固定されたままで
ある。
【００５９】また、データ保持信号を生成するためのダ
ミーセンスアンプ５２の出力波形は、図２中点Ｏより点
Ｐ３までの線分の経路をとる。信号ＤＳを入力してい
るインバータ５１４のしきい値レベルは、ＶＬ１に設定
されているので、ダミーセンスアンプ５２の出力信号Ｄ
Ｓは、図２に示すように、メインセンスアンプ５１の出
力信号ＤＳｉよりもやや遅く立ち下がる。
ミーセンスアンプ５２の出力波形は、図２中点Ｏより点
Ｐ３までの線分の経路をとる。信号ＤＳを入力してい
るインバータ５１４のしきい値レベルは、ＶＬ１に設定
されているので、ダミーセンスアンプ５２の出力信号Ｄ
Ｓは、図２に示すように、メインセンスアンプ５１の出
力信号ＤＳｉよりもやや遅く立ち下がる。
【００６０】ダミーセンスアンプ５２の出力信号ＤＳ
は、データ変位検知回路９に入力され信号ＤＲとして出
力され、信号ＤＬＳは、信号ＤＲの立ち下がりに同期し
遅延時間ｔD後にＬｏｗに立ち下がる。
は、データ変位検知回路９に入力され信号ＤＲとして出
力され、信号ＤＬＳは、信号ＤＲの立ち下がりに同期し
遅延時間ｔD後にＬｏｗに立ち下がる。
【００６１】このＤＬＳ信号の立ち下がりによりメイン
センスアンプ５１の出力信号ＤＳｉは、保持され信号Ｄ
ｉとして出力される。
センスアンプ５１の出力信号ＤＳｉは、保持され信号Ｄ
ｉとして出力される。
【００６２】このため、遅延時間ｔDを短く設定すれ
ば、出力データである信号Ｄｉはメインセンスアンプ５
１の出力が決定してからほぼ同時に保持されるので、デ
ータ保持信号（信号ＤＬＳ）の生成タイミングは、電源
電位変動を考慮することなく、自動的に最適値（最小
値）に設定されることになる。
ば、出力データである信号Ｄｉはメインセンスアンプ５
１の出力が決定してからほぼ同時に保持されるので、デ
ータ保持信号（信号ＤＬＳ）の生成タイミングは、電源
電位変動を考慮することなく、自動的に最適値（最小
値）に設定されることになる。
【００６３】次に、図１に示したダミーメモリセルアレ
イ７２のメモリセルが全てオフ状態である場合の動作
を、図３のタイムチャートを参照して説明する。
イ７２のメモリセルが全てオフ状態である場合の動作
を、図３のタイムチャートを参照して説明する。
【００６４】ダミーメモリセルアレイ７２のメモリセル
が全てオフ状態である場合には、メインセンスアンプ５
１の差動増幅段の出力信号ＤＤｉを入力しているインバ
ータのしきい値レベルは点Ｏよりも低いＶ２に設定され
ており、ダミーセンスアンプ５２の差動増幅段の出力信
号ＤＤｉを入力しているインバータのしきい値レベルは
点Ｏ及びＶ２よりも低いＶＬ２に設定する。
が全てオフ状態である場合には、メインセンスアンプ５
１の差動増幅段の出力信号ＤＤｉを入力しているインバ
ータのしきい値レベルは点Ｏよりも低いＶ２に設定され
ており、ダミーセンスアンプ５２の差動増幅段の出力信
号ＤＤｉを入力しているインバータのしきい値レベルは
点Ｏ及びＶ２よりも低いＶＬ２に設定する。
【００６５】このように設定することにより、前述（ダ
ミーメモリセルアレイ７２のメモリセルが全てオン状
態）した場合とは逆のＯＦＦセル状態のダミーメモリセ
ル７２によるデータ保持信号の生成が可能となり、前述
と同様の効果が生まれる。また、この場合ダミーメモリ
セルアレイ７２は全てＯＦＦセルなので、メモリセルの
ジャンクション容量分だけビット線ＢＬ２に付加してお
けばよく、実際のメモリセルを使用しなくてもよい。
ミーメモリセルアレイ７２のメモリセルが全てオン状
態）した場合とは逆のＯＦＦセル状態のダミーメモリセ
ル７２によるデータ保持信号の生成が可能となり、前述
と同様の効果が生まれる。また、この場合ダミーメモリ
セルアレイ７２は全てＯＦＦセルなので、メモリセルの
ジャンクション容量分だけビット線ＢＬ２に付加してお
けばよく、実際のメモリセルを使用しなくてもよい。
【００６６】
【実施例】上記した本発明の第１の実施の形態を更に詳
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
細に説明すべく、本発明の実施例について図面を参照し
て説明する。
【００６７】図４は、本発明の一実施例に係る読み出し
データ保持方式の構成をブロック図にて示したものであ
る。
データ保持方式の構成をブロック図にて示したものであ
る。
【００６８】図４を参照すると、本実施例は、アドレス
信号Ａ０〜Ａｎを入力しアドレス信号に変化がある場合
信号ＡＴＰを出力するアドレス変位検知回路（ＡＴＤ回
路）１と、アドレス信号Ａ０〜Ａｎを入力しデコードし
た信号をワード線（ＷＬ０、ＷＬ１、…）として出力す
るアドレスデコード回路２と、データ変位検知回路と遅
延回路としてセンスアンプ５２からの信号ＤＳを入力し
信号ＤＬＳを出力する立ち下がり信号遅延回路３と、メ
インセンスアンプ５１からの信号ＤＳｉを信号ＤＬＳに
より保持しデータ信号Ｄｉを出力するデータ保持回路４
と、を備えている。
信号Ａ０〜Ａｎを入力しアドレス信号に変化がある場合
信号ＡＴＰを出力するアドレス変位検知回路（ＡＴＤ回
路）１と、アドレス信号Ａ０〜Ａｎを入力しデコードし
た信号をワード線（ＷＬ０、ＷＬ１、…）として出力す
るアドレスデコード回路２と、データ変位検知回路と遅
延回路としてセンスアンプ５２からの信号ＤＳを入力し
信号ＤＬＳを出力する立ち下がり信号遅延回路３と、メ
インセンスアンプ５１からの信号ＤＳｉを信号ＤＬＳに
より保持しデータ信号Ｄｉを出力するデータ保持回路４
と、を備えている。
【００６９】さらに、本実施例は、ビット線ＢＬ１とリ
ファレンス用ビット線ＶＲに流れる電流を比較しメイン
メモリセル７１に書かれているデータを読み出した結果
を信号ＤＳｉに出力するメインセンスアンプ回路５１
と、ダミーメモリセルのビット線ＢＬ２とリファレンス
用ビット線ＶＲに流れる電流を比較しダミーメモリセル
に書かれているデータを読み出した結果を信号ＤＳに出
力するダミーセンスアンプ回路５２と、リファレンス用
ビット線ＶＲに流れる電流を決定しているリファレンス
電流回路６と、ゲートをワード線にソースを接地電位に
ドレインをビット線ＢＬ１に接続した浮遊ゲートを有す
るメインメモリセルアレイ７１と、ゲートをワード線に
ソースを接地電位にドレインをビット線ＢＬ２に接続し
た浮遊ゲートを有するダミーメモリセルアレイ７２と、
を備えて構成されている。
ファレンス用ビット線ＶＲに流れる電流を比較しメイン
メモリセル７１に書かれているデータを読み出した結果
を信号ＤＳｉに出力するメインセンスアンプ回路５１
と、ダミーメモリセルのビット線ＢＬ２とリファレンス
用ビット線ＶＲに流れる電流を比較しダミーメモリセル
に書かれているデータを読み出した結果を信号ＤＳに出
力するダミーセンスアンプ回路５２と、リファレンス用
ビット線ＶＲに流れる電流を決定しているリファレンス
電流回路６と、ゲートをワード線にソースを接地電位に
ドレインをビット線ＢＬ１に接続した浮遊ゲートを有す
るメインメモリセルアレイ７１と、ゲートをワード線に
ソースを接地電位にドレインをビット線ＢＬ２に接続し
た浮遊ゲートを有するダミーメモリセルアレイ７２と、
を備えて構成されている。
【００７０】本実施例において、図４に示した各ブロッ
クで示された回路構成のうち、図９に示した従来技術と
同様のものについては、従来技術の説明で参照した図を
用いる。例えばセンスアンプは、図１３に示した回路構
成を参照して説明する。
クで示された回路構成のうち、図９に示した従来技術と
同様のものについては、従来技術の説明で参照した図を
用いる。例えばセンスアンプは、図１３に示した回路構
成を参照して説明する。
【００７１】本発明の実施例の動作について、図４、図
５及び図６のタイミング波形図を参照して以下に説明す
る。
５及び図６のタイミング波形図を参照して以下に説明す
る。
【００７２】まず、図４及び図５を用いて説明する。図
５は、図４におけるダミーメモリセルアレイ７２のメモ
リセルが全てオン状態である場合のタイムチャートであ
る。図５において、また、アドレス信号Ａ０〜Ａｎとワ
ード信号ＷＬ０、ＷＬ１は省略している。
５は、図４におけるダミーメモリセルアレイ７２のメモ
リセルが全てオン状態である場合のタイムチャートであ
る。図５において、また、アドレス信号Ａ０〜Ａｎとワ
ード信号ＷＬ０、ＷＬ１は省略している。
【００７３】まず、アドレス信号Ａ０〜Ａｎが入力され
るとアドレス変位判定回路１より信号ＡＴＰがＨｉｇｈ
パルスを出力すると共にワード線が選択される。
るとアドレス変位判定回路１より信号ＡＴＰがＨｉｇｈ
パルスを出力すると共にワード線が選択される。
【００７４】次に、信号ＡＴＰがセンスアンプに入力さ
れると、センスアンプの差動増幅段の出力信号ＤＤｉ
（図１３参照）の電位は、電源電位（５Ｖ）と接地電位
（０Ｖ）の間の電位（２．５Ｖ）に収束する（図５の点
Ｏ参照）。
れると、センスアンプの差動増幅段の出力信号ＤＤｉ
（図１３参照）の電位は、電源電位（５Ｖ）と接地電位
（０Ｖ）の間の電位（２．５Ｖ）に収束する（図５の点
Ｏ参照）。
【００７５】この時、メインメモリセルを読み出すメイ
ンセンスアンプ５１は、２通りの出力波形が考えられ
る。
ンセンスアンプ５１は、２通りの出力波形が考えられ
る。
【００７６】１つは初期ＯＮセル状態からの読み出しで
あり、メモリセル７１１（ＯＮセル）からアクセスした
時であり、図５において点Ｐ１より点Ｏまでの線分の
経路（推移）をとる。
あり、メモリセル７１１（ＯＮセル）からアクセスした
時であり、図５において点Ｐ１より点Ｏまでの線分の
経路（推移）をとる。
【００７７】一方、初期ＯＦＦセル状態からの読み出し
は、メモリセル７１２（ＯＦＦセル）からアクセスした
時であり、図５において、Ｐ２から点Ｏまでの線分の
経路（推移）をとる。
は、メモリセル７１２（ＯＦＦセル）からアクセスした
時であり、図５において、Ｐ２から点Ｏまでの線分の
経路（推移）をとる。
【００７８】ダミーメモリセルアレイ７２のメモリセル
が全てオン状態である場合、センスアンプ５１におい
て、差動増幅段の出力信号ＤＤｉを入力しているインバ
ータ（図１３のインバータ５１４参照）のしきい値レベ
ルは点Ｏ（２．５Ｖ）よりも高いＶ１（３．０Ｖ）に設
定されており、前述した２つの経路によって出力信号Ｄ
Ｓｉの結果が変わる。
が全てオン状態である場合、センスアンプ５１におい
て、差動増幅段の出力信号ＤＤｉを入力しているインバ
ータ（図１３のインバータ５１４参照）のしきい値レベ
ルは点Ｏ（２．５Ｖ）よりも高いＶ１（３．０Ｖ）に設
定されており、前述した２つの経路によって出力信号Ｄ
Ｓｉの結果が変わる。
【００７９】信号ＤＤｉが線分の経路を取った場合、
センスアンプ５１の出力であるセンス信号ＤＳｉは、線
分がインバータのしきい値Ｖ１（３．０Ｖ）を横切る
ときにＬｏｗレベルからＨｉｇｈレベルに変化する。
センスアンプ５１の出力であるセンス信号ＤＳｉは、線
分がインバータのしきい値Ｖ１（３．０Ｖ）を横切る
ときにＬｏｗレベルからＨｉｇｈレベルに変化する。
【００８０】一方、信号ＤＤｉが線分の経路を取った
場合、信号ＤＳｉはＨｉｇｈレベルに固定されたままで
ある。
場合、信号ＤＳｉはＨｉｇｈレベルに固定されたままで
ある。
【００８１】また、データ保持パルスを生成するための
ダミーセンスアンプ５２は、次の出力波形が考えられ
る。
ダミーセンスアンプ５２は、次の出力波形が考えられ
る。
【００８２】初期セル状態はＯＮセルであるので、図５
において点Ｐ１より点Ｏまでの線分の経路（推移）を
とる。ダミーセンスアンプ５２において差動増幅段の出
力信号ＤＤｉを入力しているインバータ（図１３の５１
４参照）のしきい値レベルは、しきい値レベルＶ１より
も高いＶＬ１（４．０Ｖ）に設定されており、ダミーセ
ンスアンプ５２の出力信号ＤＳは、図５に示す通り、メ
インセンスアンプ５１の出力信号ＤＳｉよりもやや早く
立ち上がる。
において点Ｐ１より点Ｏまでの線分の経路（推移）を
とる。ダミーセンスアンプ５２において差動増幅段の出
力信号ＤＤｉを入力しているインバータ（図１３の５１
４参照）のしきい値レベルは、しきい値レベルＶ１より
も高いＶＬ１（４．０Ｖ）に設定されており、ダミーセ
ンスアンプ５２の出力信号ＤＳは、図５に示す通り、メ
インセンスアンプ５１の出力信号ＤＳｉよりもやや早く
立ち上がる。
【００８３】ダミーセンスアンプ５２のセンス信号ＤＳ
は、遅延回路（立ち下がり信号遅延回路）３に入力さ
れ、信号ＤＬＳとして出力される。この信号ＤＬＳは、
ダミーセンスアンプ５２の出力信号ＤＳの立ち上がり信
号に同期して、Ｈｉｇｈに立ち上がる。
は、遅延回路（立ち下がり信号遅延回路）３に入力さ
れ、信号ＤＬＳとして出力される。この信号ＤＬＳは、
ダミーセンスアンプ５２の出力信号ＤＳの立ち上がり信
号に同期して、Ｈｉｇｈに立ち上がる。
【００８４】次に、信号ＡＴＰがＬｏｗレベルに立ち下
がると、メインセンスアンプ５１及びダミーセンスアン
プ５２は、メインメモリセルアレイ７１及びダミーメモ
リセルアレイ７２のセル状態を検知し始める。
がると、メインセンスアンプ５１及びダミーセンスアン
プ５２は、メインメモリセルアレイ７１及びダミーメモ
リセルアレイ７２のセル状態を検知し始める。
【００８５】メインメモリセルを読み出すメインセンス
アンプ５１は、前述と同様に、２通りの出力波形が考え
られる。
アンプ５１は、前述と同様に、２通りの出力波形が考え
られる。
【００８６】１つはＯＮセル状態の読み出しであり、メ
モリセル７１１（ＯＮセル）をアクセスした時であり、
図中点ＯよりＰ３までの線分の経路をとる。
モリセル７１１（ＯＮセル）をアクセスした時であり、
図中点ＯよりＰ３までの線分の経路をとる。
【００８７】一方、ＯＦＦセル状態の読み出しは、メモ
リセル７１２（ＯＦＦセル）をアクセスした時であり、
図中点ＯからＰ４までの線分の経路をとる。
リセル７１２（ＯＦＦセル）をアクセスした時であり、
図中点ＯからＰ４までの線分の経路をとる。
【００８８】メインセンスアンプ５１の差動増幅段の出
力信号ＤＤｉ（図１３参照）が線分の経路をとった場
合、メインセンスアンプ５１の出力信号ＤＳｉは、線分
がインバータのしきい値Ｖ１（３．０Ｖ）を横切ると
きに、ＨｉｇｈレベルからＬｏｗレベルに変化する。
力信号ＤＤｉ（図１３参照）が線分の経路をとった場
合、メインセンスアンプ５１の出力信号ＤＳｉは、線分
がインバータのしきい値Ｖ１（３．０Ｖ）を横切ると
きに、ＨｉｇｈレベルからＬｏｗレベルに変化する。
【００８９】一方、信号ＤＤｉが線分の経路を取った
場合、信号ＤＳｉはＨｉｇｈレベルに固定されたままで
ある。
場合、信号ＤＳｉはＨｉｇｈレベルに固定されたままで
ある。
【００９０】また、データ保持信号を生成するためのダ
ミーセンスアンプ５２の出力波形は、図５において点Ｏ
より点Ｐ３までの線分の経路をとる。
ミーセンスアンプ５２の出力波形は、図５において点Ｏ
より点Ｐ３までの線分の経路をとる。
【００９１】ダミーセンスアンプ５２において差動増幅
段の出力信号ＤＤｉを入力しているインバータ（図１３
の５１４）のしきい値レベルは、ＶＬ１（４．０Ｖ）に
設定されているので、ダミーセンスアンプ５２の出力信
号ＤＳは、図５に示すように、メインセンスアンプ５１
の出力信号ＤＳｉよりもやや遅く立ち下がる。
段の出力信号ＤＤｉを入力しているインバータ（図１３
の５１４）のしきい値レベルは、ＶＬ１（４．０Ｖ）に
設定されているので、ダミーセンスアンプ５２の出力信
号ＤＳは、図５に示すように、メインセンスアンプ５１
の出力信号ＤＳｉよりもやや遅く立ち下がる。
【００９２】ダミーセンスアンプ５２の出力信号ＤＳ
は、立ち下がり信号遅延回路３に入力され、信号ＤＬＳ
として出力され、信号ＤＳの立ち下がり信号に同期して
遅延時間ｔD後にＬｏｗに立ち下がる。この立ち下がり
信号によって、メインセンスアンプ５１の出力信号ＤＳ
ｉはデータ保持回路４にて保持され、信号Ｄｉとして出
力される。
は、立ち下がり信号遅延回路３に入力され、信号ＤＬＳ
として出力され、信号ＤＳの立ち下がり信号に同期して
遅延時間ｔD後にＬｏｗに立ち下がる。この立ち下がり
信号によって、メインセンスアンプ５１の出力信号ＤＳ
ｉはデータ保持回路４にて保持され、信号Ｄｉとして出
力される。
【００９３】このため、データ保持信号波形の遅延時間
時間ｔDを短く設定（例えば１ｎｓに設定）すれば、信
号Ｄｉは、センスアンプ出力が決定してから、ほぼ同時
に保持されるので、データ保持信号（信号ＤＬＳ）の生
成タイミングは、電源電位変動を考慮することなく、自
動的に最適値（最小値）に設定される。
時間ｔDを短く設定（例えば１ｎｓに設定）すれば、信
号Ｄｉは、センスアンプ出力が決定してから、ほぼ同時
に保持されるので、データ保持信号（信号ＤＬＳ）の生
成タイミングは、電源電位変動を考慮することなく、自
動的に最適値（最小値）に設定される。
【００９４】次に、図４に示したダミーメモリセルアレ
イ７２のメモリセル（７２１、７２２）が全てオフ状態
である場合の動作を、図６のタイムチャートを参照して
説明する。
イ７２のメモリセル（７２１、７２２）が全てオフ状態
である場合の動作を、図６のタイムチャートを参照して
説明する。
【００９５】ダミーメモリセルアレイ７２のメモリセル
が全てオフ状態である場合には、メインセンスアンプ５
１の差動増幅段の出力信号ＤＤｉを入力とするインバー
タ（図１３の５１４参照）のしきい値レベルは点Ｏ
（２．５Ｖ）よりも低いＶ２（２．０Ｖ）に設定されて
おり、ダミーセンスアンプ５２の差動増幅段の出力信号
ＤＤｉを入力とするインバータ（図１３の５１４参照）
のしきい値レベルはＶ２（２．０Ｖ）よりも低いＶＬ２
（１．０Ｖ）に設定する。
が全てオフ状態である場合には、メインセンスアンプ５
１の差動増幅段の出力信号ＤＤｉを入力とするインバー
タ（図１３の５１４参照）のしきい値レベルは点Ｏ
（２．５Ｖ）よりも低いＶ２（２．０Ｖ）に設定されて
おり、ダミーセンスアンプ５２の差動増幅段の出力信号
ＤＤｉを入力とするインバータ（図１３の５１４参照）
のしきい値レベルはＶ２（２．０Ｖ）よりも低いＶＬ２
（１．０Ｖ）に設定する。
【００９６】このようにセンスアンプの出力段のインバ
ータのしきい値を設定することにより、前述した場合、
すなわちダミーメモリセルアレイ７２のメモリセルが全
てオン状態の場合とは逆の、ＯＦＦセル状態のメモリセ
ルによるデータ保持信号の生成が可能となり、前述と同
様の作用効果が得られることになる。
ータのしきい値を設定することにより、前述した場合、
すなわちダミーメモリセルアレイ７２のメモリセルが全
てオン状態の場合とは逆の、ＯＦＦセル状態のメモリセ
ルによるデータ保持信号の生成が可能となり、前述と同
様の作用効果が得られることになる。
【００９７】また、この場合ダミーメモリセルアレイ７
２は全てＯＦＦセルなので、メモリセルのジャンクショ
ン容量分だけビット線ＢＬ２に付加しておけばよく実際
のメモリセルを使用しなくてもよい。
２は全てＯＦＦセルなので、メモリセルのジャンクショ
ン容量分だけビット線ＢＬ２に付加しておけばよく実際
のメモリセルを使用しなくてもよい。
【００９８】
【実施の形態２】次に、本発明の第２の実施の形態につ
いて図面を参照して説明する。図７は、本発明の第２の
実施の形態に係る読み出しデータ保持方式の概略構成を
示した図である。
いて図面を参照して説明する。図７は、本発明の第２の
実施の形態に係る読み出しデータ保持方式の概略構成を
示した図である。
【００９９】図７を参照すると、本発明の第２の実施の
形態は、アドレス信号Ａ０〜Ａｎを入力しアドレス信号
に変化がある場合に信号ＡＴＰを出力するアドレス変位
検知回路１と、アドレス信号Ａ０〜Ａｎを入力しデコー
ドした信号をワード線（ＷＬ０、ＷＬ１、…）として出
力するアドレスデコード回路２１と、信号ＴＱ及び信号
ＢＱによりワード線（ＷＬＲ０、ＷＬＲ１）を活性化す
るドライバ回路２２と、信号ＤＳを入力し信号ＤＬＳを
出力する立ち下がり信号遅延回路３と、メインセンスア
ンプ５１からの信号ＤＳｉを信号ＤＬＳにより保持しデ
ータ信号Ｄｉを出力するデータ保持回路４と、を備えて
いる。
形態は、アドレス信号Ａ０〜Ａｎを入力しアドレス信号
に変化がある場合に信号ＡＴＰを出力するアドレス変位
検知回路１と、アドレス信号Ａ０〜Ａｎを入力しデコー
ドした信号をワード線（ＷＬ０、ＷＬ１、…）として出
力するアドレスデコード回路２１と、信号ＴＱ及び信号
ＢＱによりワード線（ＷＬＲ０、ＷＬＲ１）を活性化す
るドライバ回路２２と、信号ＤＳを入力し信号ＤＬＳを
出力する立ち下がり信号遅延回路３と、メインセンスア
ンプ５１からの信号ＤＳｉを信号ＤＬＳにより保持しデ
ータ信号Ｄｉを出力するデータ保持回路４と、を備えて
いる。
【０１００】また、本発明の第２の実施の形態は、ビッ
ト線ＢＬとリファレンス用ビット線ＶＲに流れる電流を
比較し、メインメモリセルアレイ７１に書き込まれてい
るデータを読み出した結果を信号ＤＳｉに出力するメイ
ンセンスアンプ回路５１と、ビット線ＢＬＲ１、ＢＬＲ
２とリファレンス用ビット線ＶＲに流れる電流を比較し
ダミーメモリセルに書き込まれているデータを読み出し
た結果を信号ＤＳＲ１、ＤＳＲ２に出力するダミーセン
スアンプ回路５２、５３と、リファレンス用ビット線Ｖ
Ｒに流れる電流を決定する基準電流発生回路６と、ゲー
トをワード線に接続し、ソースを接地電位に接続しドレ
インをビット線ＢＬ１に接続してなる浮遊ゲートを有す
るメインメモリセルアレイ７１と、ゲートをワード線に
接続しソースを接地電位に接続しドレインをビット線Ｂ
ＬＲ１、ＢＬＲ２に接続した浮遊ゲートを有するダミー
メモリセルアレイ７２と、を備えている。
ト線ＢＬとリファレンス用ビット線ＶＲに流れる電流を
比較し、メインメモリセルアレイ７１に書き込まれてい
るデータを読み出した結果を信号ＤＳｉに出力するメイ
ンセンスアンプ回路５１と、ビット線ＢＬＲ１、ＢＬＲ
２とリファレンス用ビット線ＶＲに流れる電流を比較し
ダミーメモリセルに書き込まれているデータを読み出し
た結果を信号ＤＳＲ１、ＤＳＲ２に出力するダミーセン
スアンプ回路５２、５３と、リファレンス用ビット線Ｖ
Ｒに流れる電流を決定する基準電流発生回路６と、ゲー
トをワード線に接続し、ソースを接地電位に接続しドレ
インをビット線ＢＬ１に接続してなる浮遊ゲートを有す
るメインメモリセルアレイ７１と、ゲートをワード線に
接続しソースを接地電位に接続しドレインをビット線Ｂ
ＬＲ１、ＢＬＲ２に接続した浮遊ゲートを有するダミー
メモリセルアレイ７２と、を備えている。
【０１０１】さらに、本発明の第２の実施の形態は、ア
ドレス変位検知回路１の出力信号ＡＴＰのパルスをクロ
ック（ＣＬＫ）端子に入力しカウントし信号ＴＱ及び信
号ＢＱを出力するパルスカウンタ８と、信号ＤＳＲ１、
信号ＤＳＲ２、信号ＴＱ、信号ＢＱを入力とし、信号Ｄ
Ｓを出力するデータ変位検知回路９と、を備えて構成さ
れている。
ドレス変位検知回路１の出力信号ＡＴＰのパルスをクロ
ック（ＣＬＫ）端子に入力しカウントし信号ＴＱ及び信
号ＢＱを出力するパルスカウンタ８と、信号ＤＳＲ１、
信号ＤＳＲ２、信号ＴＱ、信号ＢＱを入力とし、信号Ｄ
Ｓを出力するデータ変位検知回路９と、を備えて構成さ
れている。
【０１０２】次に、図７に示した本発明の第２の実施の
形態の動作について、図８に示したタイムチャートを用
いて説明する。図８において、前記第１の実施の形態と
同様に、アドレス信号Ａ０〜Ａｎとワード信号ＷＬ０、
ＷＬ１は省略している。
形態の動作について、図８に示したタイムチャートを用
いて説明する。図８において、前記第１の実施の形態と
同様に、アドレス信号Ａ０〜Ａｎとワード信号ＷＬ０、
ＷＬ１は省略している。
【０１０３】まず、アドレス信号Ａ０〜Ａｎが入力され
るとアドレス変位検知回路１は信号ＡＴＰにＨｉｇｈパ
ルスを出力すると共にワード線が選択される。
るとアドレス変位検知回路１は信号ＡＴＰにＨｉｇｈパ
ルスを出力すると共にワード線が選択される。
【０１０４】カウンタ８は、信号ＡＴＰのＨｉｇｈパル
スを受ける度に、信号ＴＱにＨｉｇｈレベル又はＬｏｗ
レベルのトグル信号を出力する。また、信号ＢＱには信
号ＴＱの逆相（相補）信号を出力する。
スを受ける度に、信号ＴＱにＨｉｇｈレベル又はＬｏｗ
レベルのトグル信号を出力する。また、信号ＢＱには信
号ＴＱの逆相（相補）信号を出力する。
【０１０５】信号ＴＱ及び信号ＢＱを入力したドライバ
回路２２は、選択されたワード線（ＷＬＲ０、ＷＬＲ
１）を活性化する。
回路２２は、選択されたワード線（ＷＬＲ０、ＷＬＲ
１）を活性化する。
【０１０６】図８において、信号ＡＴＰの第１パルス目
では、ワード線ＷＬＲ０が選択され、信号ＡＴＰの第２
パルス目ではワード線ＷＬＲ１が選択される。ここで、
メモリセルトランジスタアレイ７２内のメモリセルトラ
ンジスタ７２１、７２４はＯＮセル、メモリセルトラン
ジスタ７２２、７２３はＯＦＦセル、その他のトランジ
スタ７２０、７２５〜７２９は、ゲートをワード線に接
続しドレインをビット線に接続しソースをオープンとし
たトランジスタである。
では、ワード線ＷＬＲ０が選択され、信号ＡＴＰの第２
パルス目ではワード線ＷＬＲ１が選択される。ここで、
メモリセルトランジスタアレイ７２内のメモリセルトラ
ンジスタ７２１、７２４はＯＮセル、メモリセルトラン
ジスタ７２２、７２３はＯＦＦセル、その他のトランジ
スタ７２０、７２５〜７２９は、ゲートをワード線に接
続しドレインをビット線に接続しソースをオープンとし
たトランジスタである。
【０１０７】信号ＡＴＰの第１パルス目を例に説明する
と、ワード線ＷＬＲ０が選択されメモリセル７２１、７
２２が選択される。選択されたメモリセルの情報は、セ
ンスアンプ５２、５３で読み出され、信号ＤＳＲ１、Ｄ
ＳＲ２に出力される。
と、ワード線ＷＬＲ０が選択されメモリセル７２１、７
２２が選択される。選択されたメモリセルの情報は、セ
ンスアンプ５２、５３で読み出され、信号ＤＳＲ１、Ｄ
ＳＲ２に出力される。
【０１０８】センスアンプ５２は、オン状態のメモリセ
ルを読み出しているので、信号ＤＳＲ１としてＬｏｗレ
ベルを出力し、センスアンプ５３は、オフ状態のメモリ
セルを読み出しているので、信号ＤＳＲ２としてＨｉｇ
ｈレベルを出力する。
ルを読み出しているので、信号ＤＳＲ１としてＬｏｗレ
ベルを出力し、センスアンプ５３は、オフ状態のメモリ
セルを読み出しているので、信号ＤＳＲ２としてＨｉｇ
ｈレベルを出力する。
【０１０９】次に、データ変位検知回路９にて、信号Ｔ
Ｑ、信号ＢＱ、信号ＤＳＲ１、信号ＤＳＲ２、及び信号
ＤＳＲ１、信号ＤＳＲ２の反転信号を用いて、メモリセ
ルのデータ出力の遅いタイミングを検出する。
Ｑ、信号ＢＱ、信号ＤＳＲ１、信号ＤＳＲ２、及び信号
ＤＳＲ１、信号ＤＳＲ２の反転信号を用いて、メモリセ
ルのデータ出力の遅いタイミングを検出する。
【０１１０】図８の場合、オフ状態のメモリセルを読み
出し信号ＤＳＲ２が一番遅く、この信号ＤＳＲ２を受け
て、信号ＴＱ、信号ＤＳＲ１の反転信号、信号ＤＳＲ２
を入力とする３入力ＡＮＤ回路９３の出力信号Ｓ１が立
ち上がる。
出し信号ＤＳＲ２が一番遅く、この信号ＤＳＲ２を受け
て、信号ＴＱ、信号ＤＳＲ１の反転信号、信号ＤＳＲ２
を入力とする３入力ＡＮＤ回路９３の出力信号Ｓ１が立
ち上がる。
【０１１１】すると、データ変位検知回路９は、信号Ｓ
１を一の入力端に入力するＮＯＲ回路９５は信号Ｓ１の
立ち上がりにより出力信号ＤＳとして立ち下がり信号を
出力し、信号ＤＳが遅延回路３に入力される。
１を一の入力端に入力するＮＯＲ回路９５は信号Ｓ１の
立ち上がりにより出力信号ＤＳとして立ち下がり信号を
出力し、信号ＤＳが遅延回路３に入力される。
【０１１２】入力された信号ＤＳは、遅延回路３により
立ち下がり信号のみに遅延をかけ、信号ＤＬＳとして出
力する。
立ち下がり信号のみに遅延をかけ、信号ＤＬＳとして出
力する。
【０１１３】この時の遅延時間は、図８においてｔDで
示された時間である。信号ＤＬＳはデータ保持回路４に
入力され、メインメモリのデータを読み出すメインセン
スアンプ５１からの信号ＤＳｉを保持しデータＤｉとし
て出力される。
示された時間である。信号ＤＬＳはデータ保持回路４に
入力され、メインメモリのデータを読み出すメインセン
スアンプ５１からの信号ＤＳｉを保持しデータＤｉとし
て出力される。
【０１１４】以上のように、本発明の第２の実施の形態
においては、データ保持信号を発生させる手段として、
メモリセルのＯＮセル及びＯＦＦセルの両方を使い、読
み出し信号の遅い方でデータの保持タイミングを生成し
ている。
においては、データ保持信号を発生させる手段として、
メモリセルのＯＮセル及びＯＦＦセルの両方を使い、読
み出し信号の遅い方でデータの保持タイミングを生成し
ている。
【０１１５】このため、第１の実施の形態と同様にし
て、電源電位変動を考慮することなくデータ保持信号Ｄ
ＬＳは自動的に最適値（最小値）に設定される。
て、電源電位変動を考慮することなくデータ保持信号Ｄ
ＬＳは自動的に最適値（最小値）に設定される。
【０１１６】また、本発明の第２の実施の形態は、前記
第１の実施の形態のように、センスアンプの初期等電位
化（イコライズ）動作をしない製品にも適用できるとい
う利点を有している。
第１の実施の形態のように、センスアンプの初期等電位
化（イコライズ）動作をしない製品にも適用できるとい
う利点を有している。
【０１１７】
【発明の効果】以上説明したように、本発明は下記記載
の効果を有する。
の効果を有する。
【０１１８】本発明の第１の効果は、メインメモリセル
のデータ出力後すぐにデータを保持することができると
いうことである。このため、電源電位変動により発生す
る出力データ保持タイミングのずれは無くなり、誤デー
タの保持という問題を解決すしている。
のデータ出力後すぐにデータを保持することができると
いうことである。このため、電源電位変動により発生す
る出力データ保持タイミングのずれは無くなり、誤デー
タの保持という問題を解決すしている。
【０１１９】これは、本発明においては、センスアンプ
の出力データを保持するための信号として、メインメモ
リセルデータを読み出すのと、同時にダミーのメモリセ
ルデータを読み出し、そのダミーメモリセルデータが読
み出されたタイミングを利用してメインメモリセルの出
力データを保持する信号を生成する構成としたことによ
る。
の出力データを保持するための信号として、メインメモ
リセルデータを読み出すのと、同時にダミーのメモリセ
ルデータを読み出し、そのダミーメモリセルデータが読
み出されたタイミングを利用してメインメモリセルの出
力データを保持する信号を生成する構成としたことによ
る。
【０１２０】本発明の第２の効果は、読み出しスピード
の向上を図ることが可能となるということである。
の向上を図ることが可能となるということである。
【０１２１】これは、本発明においては、メインメモリ
セルのデータ出力後すぐにデータを保持するように構成
されているため、メインメモリセルのデータ出力後の次
の動作、すなわち出力バッファの活性化タイミングが速
く設定でき、その結果読み出しスピードの向上を図るこ
とができる。
セルのデータ出力後すぐにデータを保持するように構成
されているため、メインメモリセルのデータ出力後の次
の動作、すなわち出力バッファの活性化タイミングが速
く設定でき、その結果読み出しスピードの向上を図るこ
とができる。
【図１】本発明の第１の実施の形態に係る半導体記憶装
置の読み出しデータ保持方式を示す図である。
置の読み出しデータ保持方式を示す図である。
【図２】本発明の第１の実施の形態の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図３】本発明の第１の実施の形態の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図４】本発明の一実施例の構成を示す図である。
【図５】本発明の一実施例の動作を説明するためのタイ
ムチャートである。
ムチャートである。
【図６】本発明の一実施例の動作を説明するためのタイ
ムチャートである。
ムチャートである。
【図７】本発明の第２の実施の形態に係る半導体記憶装
置の読み出しデータ保持方式を示す図である。
置の読み出しデータ保持方式を示す図である。
【図８】本発明の第２の実施の形態の動作を説明するた
めのタイムチャートである。
めのタイムチャートである。
【図９】従来の半導体記憶装置の読み出しデータ保持方
式の構成を示す図である。
式の構成を示す図である。
【図１０】アドレス変位検知回路の回路構成の一例を示
す図である。
す図である。
【図１１】パルス幅制御回路の回路構成の一例を示す図
である。
である。
【図１２】データ保持回路の回路構成の一例を示す図で
ある。
ある。
【図１３】センスアンプの回路構成の一例を示す図であ
る。
る。
【図１４】従来の半導体記憶装置の動作を説明するため
のタイムチャートである。
のタイムチャートである。
１ アドレス変位検知回路 ２ アドレスデコード回路 ３ ダミーデータ検知回路 ４ データ保持回路 ５１ メインセンスアンプ ５２ ダミーセンスアンプ ６ 基準電位発生回路 ７１ メインメモリセルアレイ ７２ ダミーメモリセルアレイ ９ データ変位検知回路 ＡＴＰ アドレス変位検知パルス ＤＤｉ 差動増幅出力信号 ＤＳｉ センスアンプ出力信号 ＤＳ ダミーセンスアンプ出力信号 ＤＬＳ データ保持信号 ｔD データ保持波形出力遅延信号 ７１１ ＯＮセル ７１２ ＯＦＦセル ７２１、７２２ ＯＮ又はＯＦＦセル ８ パルスカウンタ ｔD データ保持波形出力遅延信号 ｔiv データ未定区間 ＡＴＰ アドレス変位検知パルス ＴＱ、ＢＱ カウンタ出力 ＷＬＲ０、ＷＬＲ１ ワード線信号 ＤＳＲ１、ＤＳＲ２ ダミーセンスアンプ出力 Ｓ１、Ｓ２ 期待値検知信号１、２ ＤＤｉ 差動増幅出力信号 ＤＳｉ センスアンプ出力信号 ＤＳ データ変位検知信号 ＤＬＳ データ保持信号 ６ リファレンス回路 ７ メモリセルアレイ １０１ 遅延回路 １０２ イクスクルーシブＯＲ論理 １１１、１１２ 遅延回路 １１３、１１４ ＮＯＲ論理 １１５、１１６ インバータ １２１〜１２４ インバータ １２５ トランスファーゲート １２６、１２７ Ｐ型エンハンスメントトランジスタ １２８、１２９９ Ｎ型エンハンスメントトランジスタ ＤＳｉ センスアンプ出力信号 ＤＬＳ データ保持信号 ＥＱ イコライズ信号 ＤＳｉ センスアンプ出力 ＢＬ ビット線 ＶＲ リファレンス用ビット線 Ａｎ アドレス信号 ＷＬ０ ワード線信号 ＡＴＰ アドレス変位検知パルス ＥＱ イコライズ信号 ＤＬＳ データ保持信号 ＤＤｉ 差動増幅出力信号 Ｄｉ 出力データ
Claims (7)
- 【請求項１】メインメモリセルと略同一構造のダミーメ
モリセルと、 前記メインメモリセルのデータを読み出すメインセンス
アンプと、 前記ダミーメモリセルのデータを読み出すダミーセンス
アンプと、 前記メインセンスアンプの出力データを保持するデータ
保持手段と、 を含み、 前記メインメモリセルの読み出し動作を行うと同時に、
前記ダミーメモリセルの読み出しを行い、前記ダミーセ
ンスアンプが前記ダミーメモリセルのデータを出力する
タイミングを利用して、前記データ保持手段が前記メイ
ンセンスアンプの出力データを保持するように構成され
てなることを特徴とする半導体記憶装置。 - 【請求項２】メインメモリセルと該メインメモリセルの
データを読み出すメインセンスアンプとで構成されるメ
インメモリ読み出し手段と、 前記メインメモリ読み出し手段によって読み出されたデ
ータをデータ保持信号により保持するデータ保持手段
と、 前記データ保持信号を生成するデータ保持信号生成手段
と、 を備え、 前記データ保持信号生成手段が、 ダミーメモリセルと、 前記ダミーメモリセルのデータを読み出すダミーセンス
アンプと、 前記ダミーセンスアンプが前記ダミーメモリセルのデー
タを出力する時のデータ変位点を検出しデータ変位検知
信号を出力するデータ変位検知手段と、 前記データ変位検知信号を入力し前記データ変位検知信
号の遅延信号である前記データ保持信号を出力する遅延
回路と、 を備えたことを特徴とする半導体記憶装置。 - 【請求項３】入力するアドレス信号が変位した際に第１
の制御信号としてある一定期間パルスを出力するアドレ
ス変位検知回路を備え、 前記ダミーセンスアンプが、前記第１の制御信号を入力
とし前記第１の制御信号がパルスを出力している期間
は、前記ダミーメモリセルを読み出した時に出力するデ
ータの反転データを出力するように制御されてなること
を特徴とする請求項１又は２記載の半導体記憶装置。 - 【請求項４】前記ダミーセンスアンプが、 基準電位を入力する基準電位端子と、 前記ダミーメモリセルのデータである比較電位を入力す
る比較電位端子と、 前記基準電位端子と前記比較電位端子との差電位を増幅
する差動増幅段と、 前記基準電位端子と前記比較電位端子とを前記第１の制
御信号によって等電位化する手段と、 前記基準電位端子と前記比較電位端子とを等電位化した
時に、前記第１の差動増幅段の出力を受け、前記ダミー
メモリセルを読み出した時に出力するデータの反転デー
タを出力するようにしきい値電圧を設定してなるバッフ
ァと、 を備えることを特徴とする請求項３記載の半導体記憶装
置。 - 【請求項５】前記ダミーメモリセルが、データとして、
第１のメモリセルの状態又は第２のメモリセルの状態の
いずれか一方に固定された状態を保持していることを特
徴とする請求項４記載の半導体記憶装置。 - 【請求項６】前記メインセンスアンプが、前記メインメ
モリセルのデータを出力する手段として、 基準電位を入力する基準電位端子と、 前記メインメモリセルのデータである比較電位を入力す
る比較電位端子と、 前記基準電位端子と前記比較電位端子との差電位を増幅
する差動増幅段と、 前記基準電位端子と前記比較電位端子を前記第１の制御
信号によって等電位化する手段と、 前記ダミーメモリセルのデータを読み出すタイミングよ
りも速く前記メインメモリセルのデータを読み出せるよ
うにしきい値電圧を設定したバッファと、 を備えたことを特徴とする請求項１又は２記載の半導体
記憶装置。 - 【請求項７】入力しているアドレス信号が変位した際に
第１の制御信号としてある一定期間パルスを出力するア
ドレス変位検知回路と、 前記第１の制御信号のパルスをカウントするカウンタ
と、 前記カウンタの出力信号によって同時に読み出す第１の
状態を保持する第１のダミーセルと、第２の状態を保持
する第２のダミーセルと、を含む第１のダミーメモリセ
ル群と、 前記カウンタの出力信号によって同時に読み出す第２の
状態を保持する第３のダミーセルと、第１の状態を保持
する第４のダミーセルと、を含む第２のダミーメモリセ
ル群と、 前記カウンタの出力信号によって前記第１のダミーメモ
リセル群と前記第２のダミーメモリセル群とを交互に読
み出す手段と、 前記第１のダミーセルと第３のダミーセルとに接続され
る第１のダミーセンスアンプと、 前記第２のダミーセルと第４のダミーセルとに接続され
る第２のダミーセンスアンプと、 前記第１及び第２のダミーセンスアンプで読み出したデ
ータの遅い方の出力により前記ダミーデータの変位点を
検出してデータ変位検知信号を出力するデータ変位検知
手段と、 を備えたことを特徴とする請求項１又は２記載の半導体
記憶装置。
Priority Applications (6)
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| JP15304996A JPH09320286A (ja) | 1996-05-24 | 1996-05-24 | 半導体記憶装置 |
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