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Die vorliegende Erfindung betrifft
eine Halbleitervorrichtung und insbesondere eine Datenhalteschaltung
für den
Lesebetrieb aus einer Hauptspeicherzelle. Wenn Daten aus dem Halbleiterspeicher ausgelesen
werden, werden Daten durch einen Leseverstärker erfasst und einmal in
einer Datenhalteschaltung in Übereinstimmung
mit einem Datenhaltebefehlssignal gehalten, das zu jeder Zeit gesteuert wird,
bevor die Daten, unabhängig
von der Ausgabe des Leseverstärkers,
ausgegeben werden. Dieses Verfahren schafft die folgenden Wirkungen.
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Erstens können in Anbetracht dessen,
dass Fehlerdaten des Leseverstärkers
durch Vorgänge des
Ausgangspuffers verursacht werden können, die Fehlerdaten ungültig gemacht
werden.
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Zweitens wird, wenn keine Änderung
der Ausleseadresse vorhanden ist, der Leseverstärker deaktiviert, um den Stromverbrauch
einzuschränken.
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Drittens wird ein Datensatz mit einer
Anzahl von Bites gehalten, um eine sequentielle Hochleistungsdatenausgabe
mit Worteinheit zu ermöglichen.
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Um den vorstehenden ersten Effekt
zu bewirken, ist es erforderlich, Daten durch ein Datenhaltesignal
zu halten, nachdem Daten von dem Leseverstärker ausgegeben worden sind
bis der Ausgangspuffer arbeitet.
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Die folgenden Beschreibungen erfolgen
anhand der 1, und zwar
unter der Annahme, dass die Speichervorrichtung einen Flash-Speicher
aufweist. 1 ist ein
Schaltbild zur Veranschaulichung einer Leseschaltung in einem Flash-Speicher.
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Zum Empfangen der Eingaben von Adress-Signalen
A0–An
und zum Ausgeben eines Impulssignals ATP, wenn irgendeine Änderung
der Adress-Signale A0–An
vorhanden ist, ist eine Adressverschiebungserfassungsschaltung 1 vorgesehen.
Zum Empfangen der Eingaben der Adress-Signale A0–An und Dekodieren der Adress-Signale A0–An ist
auch eine Adressdekoderschaltung 2 vorgesehen, um die dekodierten
Signale WL0–WLn
auszugeben, die auf Wortleitungen übertragen werden. Zum Empfangen
der Eingabe des Impulssignals ATP und Ausgeben der Signale EQ und
DLS, die vorbestimmte Impulsbreiten haben, ist auch eine Impulsbreitesteuerschaltung 3 vorgesehen.
Zum Empfangen des Ausgangssignals DSi von einem Leseverstärker 5 und
Halten des Signals DSi in Übereinstimmung
mit dem Haltezeitschaltsignal DLS bis zum Ausgeben der Datensignale
Di ist auch eine Datenhalteschaltung vorgesehen. Die Leseverstärkerschaltung 5 ist
zum Vergleichen der Ströme
an den Bitleitungen BL mit einem Strom an einer Referenzbitleitung
VR und Ausgeben von Signalen DSi als Ergebnis des Auslesens aus
der Speicherzelle vorgesehen. Zum Definieren des Stromes an der
Referenzbitleitung VR ist auch eine Referenzschaltung vorgesehen.
Ein Speicherzellenarray 7 ist vorgesehen, das schwebende
Gates hat, wobei die Gates an Wortleitungen angeschlossen sind,
die Sources an Masse und die Drains an die Bitleitungen BL angeschlossen
sind.
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Der Betrieb der vorstehenden Schaltungen wird
im Folgenden unter Bezugnahme auf die 2 beschrieben. 2 ist ein Schaltbild, das
ATD-Schaltung veranschaulicht, die in einer Vielzahl in der Adressverschiebungserfassungsschaltung 1 vorgesehen
sind. Die ATD-Schaltung 10, 11, 12 hat
eine Verzögerungsschaltung 101 und
ein Exklusiv-ODER-Gatter 102.
Die Verzögerungsschaltung 101 empfängt das
Adress-Signal "An" und gibt ein Verzögerungssignal "a" aus. Das Exklusiv-ODER-Gatter 102 empfängt sowohl
das Adress-Signal "An" als auch das Verzögerungssignal "a" und gibt ein Signal "ATPn" aus.
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Der Betrieb der ATD-Schaltung wird
im Folgenden beschrieben. Wenn sich der Pegel des Adress-Signals
vom hohen Pegel auf den niedrigen Pegel oder vom niedrigen Pegel
auf den hohen Pegel ändert,
hat das Ausgangssignal "a" die gleiche Signalform
wie das Adress-Signal, hat jedoch gegenüber dem Adress-Signal eine
Zeitverzögerung.
Das Exklusiv-ODER-Gatter 102 hält das Ausgangssignal "ATPn" zum Zeitpunkt der
Verzögerung
auf dem hohen Pegel.
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Aus den vorstehenden Gründen setzt
die Adressverschiebungserfassungsschaltung 1 ein Impulssignal "ATP0"–"ATPn" auf
den hohen Pegel, wenn ein Adress-Signal A0–An entsprechend dem Impulssignal "ATP0"–"ATPn" im
Pegel variiert wird. Die Signale werden dann über die Logikgatter 13 und 14 übertragen,
um ein ATP-Signal auszugeben.
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3 ist
ein Schaltbild zur Veranschaulichung der Impulsbreitesteuerschaltung 3.
Die Impulsbreitesteuerschaltung 3 hat eine Verzögerungsschaltung 111 zum
Empfangen des Eingabe des Signals ATP und Ausgeben eines Ausgangssignals "b", eine Verzögerungsschaltung 112 zum
Empfangen einer Eingabe des Signals "b" und
Ausgeben eines Signals "c". Zum Empfangen der
Eingaben des Signals ATP und des Signals "b" und
Ausgeben eines Abgleichsignals EQ ist ein ODER-Gatter vorgesehen. Das
ODER-Gatter hat ein NOR-Gatter 114 und einen Inverter 116.
Ein weiteres ODER-Gatter ist zum Empfangen der Eingaben des Signals
ATP und des Signals "c" und Ausgeben eines
Datenhaltesignals DLS vorgesehen. Das andere ODER-Gatter hat ein NOR-Gatter 113 und
einen Inverter 115.
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Wenn das Signal ATP den hohen Pegel
hat, hat das Abgleichsignal EQ ebenfalls den hohen Pegel, so dass
die Verzögerungsschaltung
das Abgleichsignal EQ mit hohem Pegel in Form eines Impulses für eine gewisse
Zeit erzeugt. Das Signal DLS wird durch die Verzögerungsschaltungen 111 und 112 ebenfalls
für eine
gewisse Zeit auf dem hohen Pegel gehalten, vorausgesetzt, die Impulsbreite
ist nicht größer als
das Zweifache der Impulsbreite des Signals ATP.
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4 ist
ein Schaltbild, das die Datenhalteschaltung gemäß 1 veranschaulicht. Die Datenhalteschaltung 4 empfängt Eingaben
des Signals DSi vom Leseverstärker
sowie auch ein Datenhaltesignal DLS von der Impulsbreitesteuerschaltung 3 und
gibt ein Signal Di aus. Das Signal DSi wird einem CMOS-Inverter
eingegeben, der durch den hohen Pegel des Signals DLS aktiviert
wird. Der CMOS-Inverter hat einen p-Kanal-Transistor 127 und
einen n-Kanal-Transistor 128. Das Signal DLS wird dann über einen
Inverter 124 auf einen Anschluss Di übertragen. Das Signal DLS wird
zugeführt,
um die Ein-Aus-Operationen eines CMOS-Transfergatters 125 zu
steuern, das zwischen dem Ausgang des Inverters 123 und
dem Eingang des Inverters 124 platziert ist.
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Wenn das Signal DLS auf dem hohen
Pegel ist, dann werden ein p-Kanal-Transistor 126 und ein n-Kanal-Transistor 129 eingeschaltet,
wobei das Signal DLS durch einen Inverter 121 invertiert
wird, bevor es in den p-Kanal-Transistor 126 eingegeben wird.
Die Daten werden über
den CMOS-Inverter und den Inverter 124 auf den Anschluss
Di übertragen. Wenn
das Signal DLS niedrig wird, dann werden die Daten des Signals Di
durch die Inverter 123 und 124 und das Transfergatter 125 gehalten.
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5 ist
ein Schaltbild, das eine Leseverstärkerschaltung 5 und
eine Referenzschaltung 6 gemäß 1 veranschaulicht. Eine Bitleitung BL
ist an die Speicherzellen angeschlossen. Wenn die gewählte Speicherzelle
in dem EIN-Zustand ist, dann befindet sich das Bitsignal auf dem
niedrigen Pegel. Das Bitsignal mit niedrigem Pegel wird auf den
Inverter 511 übertragen
und in das Bitsignal mit hohem Pegel invertiert, um darauffolgend
auf das Gate des n-Anreicherungs-Transistors 500 übertragen
zu werden, wodurch der n-Anreicherungs-Transistor 500 einschaltet.
Von der Stromquelle fließt
ein Strom. Wenn die gewählte
Speicherzelle in dem AUS-Zustand ist, dann ist der Transistor 505 im
AUS-Zustand geschaltet. Die Referenzschaltung 6 hat einen
n-Anreicherungs-Transistor 60, der eine an Masse gelegte
Source und ein an die Referenzbitleitung VR angeschlossenes Drain
sowie ein Gate hat, das über
Widerstände 61 und 62 an
eine Stromquelle angeschlossen ist. Die Gate-Elektrode des n-Anreicherungs-Transistors 60 wird
von der Stromquelle mit einer Vorspannung beaufschlagt. Die Leseverstärkerschaltung 5 hat
einen Differenzverstärker,
der ein Differenzpaar und eine Stromspiegelschaltung als Last für das Differenzpaar
auf weist. Das Differenzpaar hat n-Transistoren 506 und 507,
deren Gates an die Knoten "d" bzw. "e" angeschlossen sind. Die Sources der n-Transistoren 506 und 507 sind
gemeinsam an einen n-Transistor 508 angeschlossen, der
als eine Konstantstromquelle dient. Die Drains der n-Transistoren 506 und 507 sind
an die p-Transistoren 501 und 502 angeschlossen,
wobei beide in Form einer Stromspiegelschaltung sind. Eine Ausgabe
DDi des Differenzverstärkers
erscheint an dem Verbindungsteil der Drains des n-Transistors 506 und
des p-Transistors 501. Der Verbindungsteil ist an einen
Inverter 514 angeschlossen. Der Ausgang DDi des Differenzverstärkers wird
von dem Verbindungsteil zwischen den Drains des n-Transistors 506 und
des p-Transistors 501 geholt. Das Signal DDi wird dann
auf den Inverter 514 übertragen,
um von Leseverstärker 5 ein Ausgangssignal
DSi zu erzeugen.
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Ein Strom an der Signalleitung VR,
die an die Referenzschaltung 6 angeschlossen ist, wird
mit einem Strom an der Bitleitung BL, die an die Speicherzelle angeschlossen
ist, verglichen und durch den Differenzverstärker weiter verstärkt, um
das Ausgangssignal DSi zu erzeugen. Das Signal EQ, welches am Leseverstärker 5 eingegeben
wird, wird auf die Transfergatter 510 und 515 übertragen,
um Signale mit gleichem Potential "d" und "e" zu erzeugen, damit diese die Differenzpaar-Transistoren 510 und 515 sind.
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Der Betrieb der Schaltung gemäß 1 wird unter Bezugnahme
auf die 6 beschrieben,
die eine veranschaulichende Ansicht der Signalformen der Signale,
die in der Schaltung übertragen
werden, ist.
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Wenn ein Adress-Signal "An" eingegeben wird,
wählt die
Adressdekoderschaltung 2 eine Wortleitung "WL0". Gleichzeitig wird
das Adress-Signal "An" auch an der Adressverschiebungserfassungsschaltung 1 eingegeben,
wodurch ein Signal "ATP" ausgegeben wird.
Das Signal "ATP" wird dann an der Impulsbreitesteuerschaltung 3 eingegeben,
um ein Abgleichsignal "EQ" in Form eines Impulssignals
mit einer vorbestimmten Breite sowie ein Datenhaltesignal "DLS" in Form eines Impulssignals
mit einer vorbestimmten Breite zu erzeugen.
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Das Abgleichsignal "EQ" wird am Leseverstärker 5 eingegeben,
wodurch während
des hohen Pegels des Abgleichsignals "EQ" die
Bitleitungen "BL" und die Referenzbitleitung "VR" ein Äquipotential
haben und auch die Signale "d" und "e" das Äquipotential haben.
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Nachdem das Abgleichsignal "EQ" den niedrigen Pegel
einnimmt, tritt der Leseverstärker 5 in
den Lesevorgang ein, um aus den Speicherzellen Informationen auszulesen.
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Bezugnehmend auf 5, hat im Fall dieses Leseverstärkers 5,
wenn die Speicherzelle 70 in dem EIN-Zustand ist, der Knoten "d" ein niedrigeres Potential als der Knoten "e". Da das Gate des n-Transistors 506 das
gleiche Potential wie der Knoten "d" hat, nehmen
das Potential des Drains des n-Transistors 506 und des
Knotens "DDi" den hohen Pegel
ein. Wenn die Speicherzelle 70 in dem AUS-Zustand ist, dann
hat der Knoten "d" ein höheres Potential
als der Knoten "e", wodurch der Knoten "DDi" den niedrigen Pegel
erlangt.
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Das Potential des Knotens "DDi" wird durch den Inverter 514 invertiert
und dann als das Ausgangssignal "DSi" vom Leseverstärker 5 ausgegeben
und auf die Datenhalteschaltung 4 übertragen.
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Die Datenhalteschaltung 4 gibt
ein Ausgangssignal "Di" aus, das die gleichen
Daten wie das Signal "DSi" hat, wenn das Signal "DLS" auf dem hohen Pegel
ist. Wenn jedoch das Signal "DLS" von dem hohen Pegel
auf den niedrigen Pegel abgefallen ist, dann werden die Daten des
Signals "DSi" gehalten, so dass
während
des niedrigen Pegels des Signals "DLS" die
gehaltenen Daten fortgesetzt als das Signal "Di" ausgegeben
werden. Die Lesevorgänge werden
wie im Folgenden beschrieben durchgeführt.
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Die herkömmliche Schaltung hat die folgenden
Probleme. Eine Änderung
des Potentials der Stromquelle bewirkt eine Differenz der Zeitschaltung zwischen
der Ausgabe des Datenhaltesignals und der ausgelesenen Datenausgabe.
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Der Grund hierfür wird anhand der 6 beschrieben. Die Leseleitung
repräsentiert
eine Signalform, wenn das Potential der Stromquelle hoch ist. Es benötigt eine
Zeit "tD1", nachdem das Datum "Di" ausgegeben worden
ist und bis die Daten in Übereinstimmung
mit dem Datenhaltesignal "DLS" gehalten sind. Die
gestrichelte Linie repräsentiert
eine Signalform, wenn das Potential der Stromquelle niedrig ist. Es
benötigt
eine Zeit "tD2", nachdem das Datum "Di" ausgegeben worden
ist und bis die Daten in Übereinstimmung
mit dem Datenhaltesignal "DLS" gehalten werden.
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Da "tD1" kürzer als "tD2" ist, heißt dies,
dass es eine längere
Zeit benötigt,
bis die Daten gehalten werden, wenn das Potential der Stromquelle
niedrig ist. Das heißt
auch, dass die Zeitsteuerung des Betriebes des Ausgangspuffers ebenfalls
verzögert
ist, was einen großen
Einfluss auf die Zugriffsgeschwindigkeit hat.
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Um die vorstehenden Probleme zu vermeiden,
wurde vorgeschlagen, die Zeitschaltung des Eintretens des Signals "DLS" in den niedrigen
Pegel durch die Versorgungsquellenspannung zu ändern, so dass es möglich ist, "tD1 " und "tD2" auf den gleichen
Wert zu setzen. Ungeachtet dessen ist es erforderlich, eine Anzahl
von Schaltungen für
die Entscheidung bezüglich
der Versorgungsspannung und eine Schaltung zum Ändern der Impulsbreite des
Signals "DLS" in Übereinstimmung
mit dem Spannungsentscheidungssignal zu schaffen. Diese zusätzlichen
Schaltungen vergrößern den
Schaltungsmaßstab
und die Chipgröße. Da die
Impulsbreite des Signals "DLS" zwischen dem Zeitpunkt
nach und vor der Versorgungsspannungsentscheidung diskontinuierlich
geändert
wird, ist es schwierig, den Datenhaltevorgang mit einer konstanten
Zeitsteuerung zu realisieren.
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Unter den vorstehenden Umständen ist
es erforderlich gewesen, dass in der Zeitschaltung zwischen der
Ausgabe des Datenhaltesignals und der Ausgabe der ausgelesenen Daten
selbst dann keine Differenz verursacht wird, wenn die Versorgungsspannung
variiert, um die Wartezeit für
die Warteoperationen des Datenausgangspuffers zu minimieren und
die Zugriffsgeschwindigkeit zu verbessern.
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Die US-A-5 029 135 offenbart eine
Schaltung zum Halten der Daten beim Lesevorgang, wie dies in dem
Oberbegriff des Patentanspruches 1 angegeben ist. Sie hat
Speicherzellen, Pseudospeicherzellen, einen Hauptleseverstärker, einen
Wortadressendekoder, Wortleitun gen und Datenhalteschaltungen, wobei
die Wortleitungen für
die Hauptspeicherzellen und die Pseudospeicherzellen gemeinsame
Wortleitungen sind.
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Es ist auch erforderlich gewesen,
dass, nachdem die ausgelesenen Daten ausgegeben worden sind, das
Datenhaltesignal ausgegeben wird, so dass es unmöglich ist, irgendwelche Fehlerdaten
zu halten, um die Zuverlässigkeit
der Vorrichtung zu verbessern.
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Demgemäß ist es eine Aufgabe der vorliegenden
Erfindung, eine neue Datenhalteschaltung zum Halten von Daten beim
Lesebetrieb aus Speicherzellen zu schaffen, die frei von den vorstehend beschriebenen
Problemen ist.
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Es ist eine weitere Aufgabe der vorliegenden Erfindung,
eine neue Datenhalteschaltung zu schaffen, bei der in der Zeitschaltung
zwischen der Ausgabe des Datenhaltesignals und der Ausgabe der ausgelesenen
Daten selbst dann keine Differenz erzeugt wird, wenn die Versorgungsspannung
variiert, um die Wartezeit für
die Warteoperationen des Datenausgangspuffers zu minimieren und
die Zugriffsgeschwindigkeit zu verbessern.
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Es ist eine weitere Aufgabe der vorliegenden Erfindung,
eine neue Datenhalteschaltung zu schaffen, bei der, nachdem die
ausgelesenen Daten ausgegeben worden sind, das Datenhaltesignal
ausgegeben wird, so dass es unmöglich
ist, irgendwelche fehlerhaften Daten zu halten, um die Zuverlässigkeit der
Vorrichtung zu verbessern.
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Diese Aufgaben werden durch eine
Datenhalteschaltung, wie im Patentanspruch 1 definiert, gelöst; die
abhängigen
Patentansprüche
beziehen sich auf Weiterentwicklungen der Erfindung.
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Gemäß der vorliegenden Erfindung
sind Pseudospeicherzellen vorgesehen, die im Wesentlichen die gleiche
Struktur wie die Hauptspeicherzellen haben. Zum Lesen von Daten
aus den Pseudospeicherzellen ist ein Pseudoleseverstärker vorgesehen.
Die Leseoperationen aus den Pseudospeicherzellen werden gleichzeitig
mit den Leseoperationen aus den Hauptspeicherzellen durchgeführt. Die
Datenhalteschaltung hält
Daten, die von dem Hauptlese verstärker ausgegeben worden sind,
unter Verwendung der Zeitschaltung, wenn der Pseudoleseverstärker die
Daten der Pseudospeicherzellen ausgibt.
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Gemäß der vorliegenden Erfindung
hat diese eine Hauptspeicherzellendaten-Ausleseschaltung zum Auslesen der Daten
aus den Hauptspeicherzellen. Die Hauptspeicherzellendaten-Ausleseschaltung
hat Hauptspeicherzellen und einen Hauptleseverstärker. Zum Halten der Daten,
die aus den Hauptspeicherzellen ausgelesen worden sind, in Übereinstimmung
mit einem Datenhaltesignal, ist eine Datenhalteschaltung vorgesehen.
Ein Datenhaltesignalgenerator ist zum Erzeugen des Datenhaltesignals vorgesehen.
Der Datenhaltesignalgenerator ist ferner mit einer Pseudospeicherzelle,
einem Pseudoleseverstärker
zum Lesen von Daten aus der Pseudospeicherzelle, einer Datenverschiebungserfassungsschaltung
zum Erfassen von Datenverschiebungspunkten zu einem Zeitpunkt, zu
welchem der Pseudoleseverstärker
die Daten ausgibt, die von der Pseudospeicherzelle erhalten worden
sind, und einer Verzögerungsschaltung
zum Empfangen des Eingangs des Datenverschiebungserfassungssignals und
Ausgeben des Datenhaltesignals als einem Verzögerungssignal des Datenverschiebungserfassungssignals
versehen.
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Wie vorstehend beschrieben, werden
gemäß der vorliegenden
Erfindung Daten aus den Pseudospeicherzellen ausgelesen, so dass
das Datenhaltesignal zu dem Zeitpunkt ausgegeben wird, zu welchem
die Daten ausgegeben werden, um die Daten der Hauptspeicherzellen
zu halten.
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Genauer gesagt, ist der Datenhaltesignalgenerator
mit den folgenden Elementen versehen. Es ist die Pseudospeicherzelle
vorgesehen, die die gleiche Struktur wie die Hauptspeicherzelle
hat. Der Pseudoleseverstärker
ist vom Auslesen der Daten aus den Pseudospeicherzellen vorgesehen.
Eine Datenverschiebungserfassungsschaltung ist vorgesehen, um einen
Datenverschiebungspunkt zu einem Zeitpunkt zu erfassen, wenn der
Pseudoleseverstärker
Daten der Pseudospeicherzellen ausgibt, und gibt ein Datenverschiebungserfassungssignal
aus. Die Verzögerungsschaltung
ist zum Empfangen der Eingabe des Datenverschiebungserfassungssignals und
zum Ausgeben des Datenhaltesignals als dem Verzögerungssignal des Datenverschiebungserfassungssignals
vorgesehen.
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Gemäß der vorliegenden Erfindung
werden die Daten aus den Pseudospeicherzellen zum gleichen Zeitpunkt
ausgelesen, zu welchem die Daten aus den Hauptspeicherzellen ausgelesen
werden. Der Leseverstärker
für die
Pseudospeicherzellen gibt die Pseudospeicherzellendaten aus. Gleichzeitig werden
Daten, die aus den Hauptspeicherzellen ausgelesen worden sind, als
korrekte Daten ausgegeben. Aus diesen Gründen wird das Datenhaltesignal zum
Halten der Daten der Hauptspeicherzellen zu einem Zeitpunkt ausgegeben,
zu welchem der Leseverstärker
der Pseudospeicherzellen die Pseudospeicherzellendaten ausgibt.
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Bevorzugte Ausführungsformen der vorliegenden
Erfindung werden anhand der begleitenden Figuren beschrieben.
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1 ist
ein Schaltbild zur Veranschaulichung einer Leseschaltung in einem
Flash-Speicher;
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2 ist
ein Schaltbild zur Veranschaulichung einer ATD-Schaltung;
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3 ist
ein Schaltbild zur Veranschaulichung der Impulsbreitesteuerschaltung 3;
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4 ist
ein Schaltbild zur Veranschaulichung einer Datenhalteschaltung gemäß 1;
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5 ist
ein Schaltbild zur Veranschaulichung einer Leseverstärkerschaltung 5 und
einer Referenzschaltung 6 gemäß 1;
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6 ist
eine Ansicht zur Veranschaulichung der Signalformen der Signale,
die in der Schaltung übertragen
werden;
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7 ist
ein Schaltbild zur Veranschaulichung einer Datenhalteschaltung zum
Halten von Daten, die aus Speicherzellen ausgelesen worden sind
gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung;
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8 ist
eine grafische Darstellung zur Veranschaulichung der Signalformen
der Signale, die in der Schaltung gemäß 7 übertragen
werden, wobei alle Pseudospeicherzellen in dem Pseudospeicherzellenarray 72 in
dem EIN-Zustand sind;
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9 ist
eine grafische Darstellung zur Veranschaulichung der Signalformen
der Signale, die in der Schaltung gemäß 7 übertragen
werden;
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10 ist
ein Schaltbild zur Veranschaulichung einer Datenhalteschaltung bei
Lesebetrieb gemäß der ersten
Ausführungsform
der vorliegenden Erfindung;
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11 ist
eine grafische Darstellung der Signalformen der Signale, die in
der Schaltung gemäß 10 übertragen werden;
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12 ist
eine grafische Darstellung der Signalformen der Signale, die in
der Schaltung gemäß 10 übertragen werden;
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13 ist
ein Schaltbild zur Veranschaulichung einer Datenhalteschaltung für das Halten
von aus Speicherzellen ausgelesenen Daten gemäß einer zweiten Ausführungsform
der vorliegenden Erfindung;
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14 ist
eine grafische Darstellung der Signalformen der Signale, die in
der Schaltung gemäß 13 übertragen werden.
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Unter Bezugnahme auf die begleitenden
Figuren wird eine erste Ausführungsform
gemäß der vorliegenden
Erfindung im Einzelnen beschrieben.
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7 ist
ein Schaltbild zur Veranschaulichung einer Datenhalteschaltung zum
Halten von Daten, die aus Speicherzellen ausgelesen worden sind,
gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung.
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Die Datenhalteschaltung hat die folgenden Schaltungen.
Eine Adressverschiebungserfassungsschaltung 1 ist vorgesehen,
um Eingaben der Adress-Signale "A0" --- "An" zu empfangen und
ein Signal "ATP" auszugeben, wenn
die Adress-Signale sich ändern.
Eine Adressdekodierschaltung 2 ist vorgesehen, um die Adress-Signale "A0" --- "An" zu empfangen, um
die Adress-Signale "A0" --- "An" zu dekodieren und
die dekodierten Signale auf die Wortleitungen "WL0", "WL1" --- auszugeben.
Zum Empfangen der Eingaben der Datensignale "DS" von
einem Pseudoleseverstärker 52 und
Ausgeben der Signale "DR" ist eine Datenverschiebungserfassungschaltung 9 vorgesehen.
Zum Empfangen einer Eingabe des Signals "DR" und
zum Ausgeben eines Verzögerungssignals "DLS" ist eine Verzögerungsschaltung 3 vorgesehen.
Zum Halten der Signale "DSi", die von einem Hauptlesever stärker 51 empfangen worden
sind, in Übereinstimmung
mit dem Signal "DLS" und zum Ausgeben
der Datensignale "Di" ist eine Datenhalteschaltung 4 vorgesehen.
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Weiterhin sind die folgenden Schaltungen vorgesehen.
Eine Hauptleseverstärkerschaltung 51 ist
zum Vergleichen der Ströme
an einer Bitleitung "BL1" mit den Strömen an einer
Bitleitung "VR" und zum Ausgeben
der Signale "DSi" der Daten, die aus einer
Hauptspeicherzelle 71 ausgelesen worden sind, vorgesehen.
Ein Pseudoleseverstärker 52 ist vorgesehen,
um die Ströme
an einer Bitleitung "BL2" mit den Strömen an einer
Bitleitung "VR" zu vergleichen und
Signale "DS" von Daten, die aus
einer Pseudospeicherzelle 72 ausgelesen worden sind, auszugeben.
Eine Referenzspannungserzeugungsschaltung 6 ist vorgesehen,
um Ströme
an der Referenzbitleitung "VR" zu bestimmen. Ein
Hauptspeicherzellenarray 71 ist vorgesehen, das Transistoren enthält, die
jeweils ein schwebendes Gate haben, das an die Wortleitung angeschlossen
ist, eine Source an die Masseleitung und ein Drain an die Bitleitung "BL1" angeschlossen haben.
Ein Pseudospeicherzellenarray 72 ist vorgesehen, das Transistoren
aufweist, die jeweils ein schwebendes Gate an die Wortleitung angeschlossen
haben, eine Source an die Masseleitung und ein Drain an die Bitleitung "BL2" angeschlossen haben.
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8 ist
eine grafische Darstellung zur Veranschaulichung der Signalformen
der Signale, die in der Schaltung gemäß 7 übertragen
werden, wobei alle Pseudospeicherzellen in dem Pseudospeicherzellenarray 72 in
dem EIN-Zustand sind. Die Adress-Signale "A0" --- "An" und die Wortsignale "WL0" --- "WL1" sind in der 8 weggelassen.
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Wenn die Adress-Signale "A0" --- "An" eingegeben werden,
gibt die Adressverschiebungserfassungsschaltung 1 das Signal "ATP" auf dem hohen Pegel
aus und wählt
die Wortleitung.
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Das an der Adressenverschiebungserfassungsschaltung 1 ausgegebene
Signal "ATP" wird dann an dem
Hauptleseverstärker 51 eingegeben, wodurch
das Ausgangssignale "DDi" von einer Differenzverstärkerstufe
in dem Leseverstärker
in ein Potential zwischen der Versorgungsspannung und dem Massepotential
konvertiert wird.
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Zu diesem Zeitpunkt kommen für den Hauptleseverstärker 51,
der Daten aus dem Hauptspeicherzellenarray 71 ausliest,
zwei Ausgangssignalformen in Betracht. Eine ist die, die aus den
Zellen in dem anfänglichen
EIN-Zustand ausgelesen worden ist, wobei die Signalform einem Liniensegment
(1) von einem Mittelpunkt "P1" bis
zu einem Punkt "0" entspricht. Die
andere ist aus den Zellen in dem anfänglichen AUS-Zustand ausgelesen
worden, wobei die Signalform einem Liniensegment (2) von
einem Mittelpunkt "P2" bis zu einem Punkt "0" entspricht.
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Da alle Pseudospeicherzellen in dem
Pseudospeicherzellenarray 72 in dem EIN-Zustand sind, hat
der Inverter in dem Hauptleseverstärker zum Empfangen der Eingabe
des Signals "Di" einen Schwellwertspannungspegel "V1", der höher als
der Punkt "0" ist. Das Ausgangssignal "DSi" hängt von den
vorstehenden zwei Verläufen
der Signalform ab.
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Wenn das Signal "DDi" den
ersten Verlauf einnimmt, der durch das Liniensegment (1)
repräsentiert
ist, dann zeigt das Ausgangssignal "DSi" vom Hauptleseverstärker 51 eine Änderung
von dem niedrigen Pegel auf den hohen Pegel, wenn das Liniensegment
(1) die Schwellwertspannung "V1" schneidet.
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Wenn andererseits das Signal "DDi" den zweiten Verlauf
einnimmt, der durch das Liniensegment (2) repräsentiert
ist, dann bleibt das Ausgangssignal "DSi" vom
Hauptleseverstärker 51 auf
dem hohen Pegel.
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Die folgenden Ausgangssignalformen
können
für den
Pseudoleseverstärker
52 zum Erzeugen der Datenhalteimpulssignale in Betracht gezogen werden.
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Da der Anfangszustand der Speicherzellen der
EIN-Zustand ist, nimmt die Signalform des Signals den Linienabschnitt
(1) von einem Punkt "P1" bis zu dem Punkt "0" ein. Der Schwellwertspannungspegel
des Inverters, in welchem das Signal "DDi" von dem
Differenzverstärker
eingegeben worden ist, ist auf einen Spannungspegel "VL1" eingestellt, der
höher als
der Punkt "0" und die Schwellwertspannung "V1" ist. Das Ausgangssignal "DS" von dem Pseudoleseverstärker 52 ist
bis direkt vor dem Beginn des Anstiegs des Signals "DSi" vom Hauptleseverstärker 51 angestiegen.
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Das Signal "DS" von
dem Pseudoleseverstärker 52 wird
der Datenverschiebeerfassungsschaltung 9 eingegeben, und
von der Datenverschiebeerfassungsschaltung 9 wird ein Signal "DR" ausgegeben. Das
Signal "DR" steigt synchron
mit dem Anstieg des Signals "DS" an.
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Darauf folgend fällt das Signal "ATP" auf den niedrigen
Pegel, wodurch der Hauptleseverstärker 51 und der Pseudoleseverstärker 52 beginnen,
die Zellenzustände
des Hauptspeicherzellenarrays 71 und des Pseudospeicherzellenarrays 72 zu
erfassen.
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Von dem Hauptleseverstärker 51 können die folgenden
zwei Ausgangssignalformen in Betracht gezogen werden. Eine ist das
Auslesen aus den Zellen in dem EIN-Zustand, wobei die Signalform
einem Linienabschnitt (1) von einem Mittelpunkt "0" bis zu einem Punkt "P3" entspricht.
Eine andere ist das Auslesen aus der Zelle in dem AUS-Zustand, wobei die
Signalform einem Linienabschnitt (2) entspricht, der von
einem Mittelpunkt "0" bis zu einem Punkt "P4" geht.
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Wenn das Signal "DDi" den
Linienabschnitt (3) einnimmt, wird das Signal "DSi" von dem hohen Pegel
auf den niedrigen Pegel umgeschaltet, wenn der Linienabschnitt (3)
die Schwellwertspannung V1 schneidet.
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Wenn andererseits das Signal "DDi" den Linienabschnitt
(4) einnimmt, bleibt das Signal "DSi" auf
den hohen Pegel fixiert.
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Das Ausgangssignal vom Pseudoleseverstärker 52 zum
Erzeugen der Datenhaltesignale nimmt den Linienabschnitt (3)
vom Mittelpunkt "0" bis zu dem Punkt "P3" ein. Da der Schwellwertspannungspegel
des Inverters 514, den das Signal "DS" eingegeben
worden ist, auf einen Spannungspegel "VL1" gesetzt
ist, wird das Signal "DS" von dem Pseudole severstärker direkt
nachdem die Ausgangssignale von dem Hauptleseverstärker 51 angehoben worden
sind, angehoben.
-
Das Signal "DS" vom
Pseudoleseverstärker 52 wird
an der Datenverschiebeerfassungsschaltung 8 eingegeben,
und das Signal "DR" wird von der Datenverschiebeerfassungsschaltung 8 ausgegeben. Das
Signal "DLS" ist synchron mit
dem Abfall des Signals "DR" nach der Verzögerungszeit "tD" auf den niedrigen
Pegel abgefallen.
-
Das Signal "DLS" ist
gefallen, wodurch das Signal "DSi" vom Hauptleseverstärker 51 gehalten wird
und das Signal "Di" ausgegeben wird.
-
Wenn die Verzögerungszeit "tD" kurz gesetzt ist,
wird das Signal "Di" weitgehend gleichzeitig
mit der Entscheidung des Ausgabe vom Hauptleseverstärker 51 gehalten,
aus welchem Grund die Zeitsteuerung der Erzeugung des Datenhaltesignals "DLS" automatisch auf
den optimalen Wert gesetzt ist, ohne dass die Änderung der Versorgungsquellenspannung
berücksichtigt
werden muss.
-
Im Folgenden wird der Betrieb der
Schaltungen, wenn alle Pseudospeicherzellen in dem Pseudospeicherzellenarray 72 in
dem AUS-Zustand sind, unter Bezugnahme auf die 9 beschrieben, die eine grafische Darstellung
ist, welche die Signalformen der Signale veranschaulicht, die in
der Schaltung gemäß 7 übertragen werden.
-
Wenn alle Pseudospeicherzellen in
dem Pseudospeicherzellenarray 72 in dem AUS-Zustand sind, ist
die Schwellwertspannung des Inverters, dem das Signal "DDi" aus der Differenzverstärkerstufe des
Hauptleseverstärkers 51 eingegeben
worden ist, auf einen Spannungspegel "V2" gesetzt,
der niedriger als der Schwellwertspannungspegel "0" ist.
Die Schwellwertspannung des Inverters, dem das Signal "DDi" von der Differenzverstärkerstufe
des Pseudoleseverstärkers 52 eingegeben
worden ist, ist auf einem Spannungspegel "VL2" gesetzt,
der niedriger als der Schwellwertspannungspegel "0" und
die Spannung "V2" ist.
-
Es ist möglich, ein Datenhaltesignal
zu erzeugen, wenn alle Pseudospeicherzellen in dem Pseudospeicherzellenarray 72 in
dem AUS-Zustand sind, was den gleichen Effekt wie vorstehend beschrieben
schafft.
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Da alle Pseudospeicherzellen in dem
Pseudospeicherzellenarray 72 in dem AUS-Zustand sind, ist
es zulässig,
dass eine Übergangskapazität der Speicherzelle
der Bitleitung "BL2" addiert wird, und es
ist nicht notwendig, die reale Speicherzelle zu verwenden.
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10 ist
ein Schaltbild, das eine Datenhalteschaltung im Lesebetrieb gemäß der ersten
Ausführungsform
gemäß der vorliegenden
Erfindung veranschaulicht.
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Die Datenhalteschaltung hat die folgenden Schaltungen.
Eine Adressverschiebeerfassungsschaltung 1 ist vorgesehen,
um die Eingaben der Adress-Signale "A0" --- "An" zu empfangen und
ein Signal "ATP" auszugeben, wenn
die Adress-Signale geändert
werden. Eine Adressdekoderschaltung 2 ist vorgesehen, um
Eingaben der Adress-Signale "A0" --- "An" zu empfangen, um
die Adress-Signale "A0" --- "An" zu dekodieren und
die dekodierten Signale an die Wortleitungen "WL0",
WL1" --- auszugeben. Eine
Datenverschiebeerfassungsschaltung 9 ist vorgesehen, um
die Eingaben der Datensignale "DS" von einem Pseudoleseverstärker 52 zu
empfangen und die Signale "DR" auszugeben. Eine
Verzögerungsschaltung 3 ist
vorgesehen, um eine Eingabe des Signals "DR" zu
empfangen und ein Verzögerungssignal "DLS" auszugeben. Eine
Datenhalteschaltung 4 ist vorgesehen, um die Signale "DSi", die von einem Hauptleseverstärker 51 empfangen
worden sind, in Übereinstimmung
mit dem Signal "DLS" zu halten und die
Datensignale "Di" auszugeben.
-
Ferner sind die folgenden Schaltungen
vorgesehen. Eine Hauptleseverstärkerschaltung 51 ist vorgesehen,
um die Ströme
an einer Bitleitung "BL1" mit den Strömen an einer
Bitleitung "VR" zu vergleichen und
Signale "DSi" der Daten, die aus
einer Hauptspeicherzelle 71 ausgelesen worden sind, auszugeben.
Ein Pseudoleseverstärker 52 ist
vorgesehen, um die Ströme
an einer Bitleitung "BL2" mit den Strömen an einer
Bitleitung "VR" zu vergleichen und die
Signale "DS" von Daten, die aus
einer Pseudospeicherzelle 72 ausgelesen worden sind, auszugeben.
Eine Referenzspannungserzeugungsschaltung 6 ist vorgesehen, um
die Ströme
an der Referenzbitleitung "VR" zu bestimmen. Ein
Hauptspeicherzellenarray 71 ist vorgesehen, das Transistoren
hat, die jeweils ein schwebendes Gate haben, das an die Wortleitung
angeschlossen ist, die eine Source an die Masseleitung und ein Drain
an die Bitleitung "BL1" angeschlossen haben.
Ein Pseudospeicherzellenarray 72 ist vorgesehen, das Transistoren
aufweist, die jeweils ein schwebende Gate an die Wortleitung, eine
Source an die Masseleitung und ein Drain an die Bitleitung "BL2" angeschlossen haben.
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11 ist
eine grafischen Darstellung zur Veranschaulichung der Signalformen
der Signale, die in der Schaltung gemäß 10 übertragen
werden, wobei alle Pseudospeicherzellen in dem Pseudospeicherzellenarray 72 in
dem EIN-Zustand sind. Die Adress-Signale "A0" --- "An" und die Wortsignale "WL0" --- "WL1" sind gegenüber der 10 weggelassen.
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Wenn die Adress-Signale "A0" --- "An" eingegeben worden
sind, gibt die Adressverschiebeerfassungsschaltung 1 das
Signal "ATP" mit dem hohen Pegel
aus und wählt
die Wortleitung.
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Das Signal "ATP",
das von der Adressenverschiebeerfassungsschaltung 1 ausgegeben
worden ist, wird dann an dem Hauptleseverstärker 51 eingegeben,
wodurch das Ausgangssignal "DDi" von einer Differenzverstärkerstufe
in dem Leseverstärker
in ein Potential 2,5 V zwischen der Netzspannung 5 V und dem Massepotential
0 V konvertiert wird.
-
Zu diesem Zeitpunkt können zwei
Ausgangssignalformen für
den Hauptleseverstärker 51 in
Betracht kommen, der Daten aus dem Hauptspeicherzellenarray 71 ausliest.
Eine ist die aus den Zellen in dem anfänglichen EIN-Zustand ausgelesene
Signalform, wobei die Signalform einem Linienabschitt (1) und
einem mittleren Punkt "P1" bis zu einem Punkt "0" entspricht. Die andere ist aus den
Zellen in dem anfänglichen
AUS-Zustand ausgelesen worden, wobei die Signalform einem Linienabschnitt
(2) und einem mittleren Punkt "P2" bis
zu einem Punkt "0" entspricht.
-
Wenn alle Pseudospeicherzellen in
dem Pseudospeicherzellenarray 72 in dem EIN-Zustand sind,
dann hat der Inverter in dem Hauptleseverstärker zum Empfangen der Eingabe
des Signals "Di" einen Schwellwertspannungspegel
3,0 V, was höher als
der Punkt 2,5 V ist. Das Ausgangssignal "DSi" hängt von
den vorstehenden zwei Verläufen
der Signalform ab.
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Wenn das Signal "DDi" den
ersten Verlauf einnimmt, der durch den Linienabschnitt (1)
repräsentiert
ist, dann zeigt das Ausgangssignal "DSi" von dem
Hauptleseverstärker 51 eine Änderung
von dem niedrigen Pegel auf den hohen Pegel, wenn der Linienabschnitt
(1) die Schwellwertspannung 3,0 V schneidet.
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Wenn andererseits das Signal "DDi" den zweiten Verlauf
einnimmt, der durch den Linienabschnitt (2) repräsentiert
ist, dann bleibt das Ausgangssignal "DSi" von
dem Hauptleseverstärker 51 auf
dem hohen Pegel.
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Die folgenden Ausgangssignalformen
können
für den
Pseudoleseverstärker
52 zum Erzeugen der Datenhalteimpulssignale in Betracht kommen.
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Da der Anfangszustand der Speicherzellen der
EIN-Zustand ist, nimmt die Signalform des Signals den Linienabschnitt
(1) vom Punkt "P1" bis zu dem Punkt "0" ein. Der Schwellwertspannungspegel des
Inverters, an welchem das Signal "DDi" von
dem Differenzverstärker
eingegeben wird, ist auf einen Spannungspegel "VL1" von
4,0 V gesetzt, was höher als
der Punkt "0" von 2,5 V und höher als
die Schwellwertspannung "V1" von 3,0 V ist. Das
Ausgangssignal "DS" von dem Pseudoleseverstärker 52 wird
direkt vor dem Beginn des Anstiegs des Signals "DSi" vom
Hauptleseverstärker 51 angehoben.
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Das Signal "DS" von
dem Pseudoleseverstärker 52 ist
in die Datenverschiebeerfassungsschaltung 9 eingegeben
worden, und ein Signal "DR" wird von der Datenverschiebeerfassungsschaltung 9 ausgegeben.
Das Signal "DR" wird synchron mit
dem Anstieg des Signals "DS" angehoben.
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Darauf folgend fällt das Signal "ATP" auf den niedrigen
Pegel, wodurch der Hauptleseverstärker 51 und der Pseudoleseverstärker 52 beginnen,
die Zellzustände
des Hauptspeicherzellenarrays 71 und des Pseudospeicherzellenarrays 72 zu
erfassen.
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Von dem Hauptleseverstärker 51 können die folgenden
zwei Ausgangssignalformen in Betracht gezogen werden. Eine ist die
aus den Zellen in dem EIN-Zustand ausgelesene Signalform, wobei
die Signalform einem Linienabschnitt (1) von einem mittleren
Punkt "0" bis zu einem Punkt "P3" entspricht. Die andere
ist aus den Zellen in dem AUS-Zustand
ausgelesen, wobei die Signalform einem Linienabschnitt (2)
von einem mittleren Punkt "0" bis zu einem Punkt "P4" entspricht.
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Wenn das Signal "DDi" den
Linienabschnitt (3) einnimmt, wird das Signal "DSi" vom hohen Pegel auf
den niedrigen Pegel umgeschaltet, wenn der Linienabschnitt (3)
die Schwellwertspannung V1 schneidet.
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Wenn andererseits das Signal "DDi" den Linienabschnitt
(4) einnimmt, bleibt das Signal "DSi" auf
dem hohen Pegel fixiert.
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Das Ausgangssignal von dem Pseudoleseverstärker 52 zum
Erzeugen der Datenhaltesignale nimmt den Linienabschnitt (3)
von dem mittleren Punkt "0" bis zu dem Punkt "P3" ein. Da der Schwellwertspannungspegel
des Inverters 514, an dem das Signal "DS" eingegeben
worden ist, auf ein Spannungspegel "VL1" gesetzt
ist, steigt das Signal "DS" vom Pseudoleseverstärker direkt
nachdem die Ausgangssignale vom Hauptleseverstärker 51 angehoben
worden sind.
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Das Signal "DS" von
dem Pseudoleseverstärker 52 wird
an der Datenverschiebeerfassungsschaltung 8 eingegeben,
und das Signal "DR" wird von der Datenverschiebeerfassungsschaltung 8 ausgegeben.
Das Signal "DLS" fällt nach
der Verzögerungszeit "tD" auf den niedrigen
Pegel synchron mit dem Abfall des Signals "DR".
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Das Signal "DLS" ist
gefallen, wodurch das Signal "DSi" von dem Hauptleseverstärker 51 gehalten
wird und das Signal "Di" ausgegeben wird.
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Wenn die Verzögerungszeit "tD" kurz gesetzt ist,
ist entschieden, dass das Signal "Di" weitgehend gleichzeitig
mit dem Ausgang vom Hauptleseverstärker 51 gehalten wird,
aus welchem Grund der Zeitpunkt der Erzeugung des Datenhaltesignals "DLS" automatisch auf
den optimalen Wert gesetzt wird, ohne dass die Änderung der Versorgungsspannung berücksichtigt
werden muss.
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Im Folgenden wird der Betrieb der
Schaltungen, wenn alle Pseudospeicherzellen in dem Pseudospeicherzellenarray 72 in
dem AUS-Zustand sind, anhand der 12 beschrieben,
die eine grafische Darstellung zur Veranschaulichung der Signalformen derjenigen
Signale ist, die in der Schaltung gemäß 10 übertragen
werden.
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Wenn alle Pseudospeicherzellen in
dem Pseudospeicherzellenarray 72 in dem AUS-Zustand sind, wird
die Schwellwertspannung des Inverters, an welchem das Signal "DDi" von der Differenzverstärkerstufe
des Hauptleseverstärkers 51 eingegeben worden
ist, auf einen Spannungspegel "V2" gesetzt, der niedriger
als der Schwellwertspannungspegel "0" ist.
Die Schwellwertspannung des Inverters, an dem das Signal "DDi" von der Differenzverstärkerstufe des
Pseudoleseverstärkers 52 eingegeben
worden ist, ist auf ein Spannungspegel "VL2" von
1,0 V gesetzt, der niedriger als der Schwellwertspannungspegel "0" und die Spannung "V2" von
2,0 V ist.
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Im Einzelnen wird anhand der begleitenden Figuren
eine zweite Ausführungsform
gemäß der vorliegenden
Erfindung beschrieben. 13 ist
ein Schaltbild zur Veranschaulichung einer Datenhalteschaltung zum
Halten der Daten, die aus den Speicherzellen gemäß einer zweiten Ausführungsform gemäß der vorliegenden
Erfindung ausgelesen worden sind. 14 ist
eine grafische Darstellung zur Veranschaulichung des Signalformen
der Signale, die in der Schaltung gemäß 13 übertragen
werden.
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Die Datenhalteschaltung hat die folgenden Schaltkreise.
Zum Empfangen der Eingaben der Adress-Signale "A0" --- "An" und Ausgeben eines
Signals "ATP", wenn die Adress-Signale umgeschaltet sind,
ist eine Adressverschiebeerfassungsschaltung 1 vorgesehen.
Eine Adressdekoderschaltung 21 ist vorgesehen, um Eingaben
der Adress-Signale "A0" --- "An" zu empfangen, um
die Adress-Signale "A0" --- "An" zu dekodieren und
die dekodierten Signale auf die Wortleitungen "WL0", "WL1" --- auszugeben. Eine
Treiberschaltung 22 ist zum Aktivieren der Wortleitungen "WLR0", "WLR1" in Übereinstimmung
mit dem Signal "TQ" und dem Signal "BQ" vorgesehen. Die
Verzögerungsschaltung 3 ist
vorgesehen, um eine Eingabe des Signals "DR" zu
empfangen und ein Verzögerungssignal "DLS" auszugeben. Zum Halten
der Signale "DSi", die von einem Hauptleseverstärker 51 empfangen
worden sind, in Übereinstimmung
mit dem Signal "DLS" und Ausgeben der Datensignale "Di" ist eine Datenhalteschaltung 4 vorgesehen.
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Ferner sind die folgenden Schaltkreise
vorgesehen. Eine Hauptleseverstärkerschaltung 51 ist vorgesehen,
um Ströme
an einer Bitleitung "BL" mit den Strömen an einer
Referenzbegleitung "VR" zu vergleichen und
Signale "DSi" von Daten, die aus
einer Hauptspeicherzelle 71 ausgelesen worden sind, auszugeben.
Zum Vergleichen der Ströme
an den Bitleitungen "BL1" und "BL2" mit Strömen an der
Referenzbitleitung "VR" und Ausgeben von
Signalen "DSR1" und "DSR2" von Daten, die aus
einer Pseudospeicherzelle 72 ausgelesen worden sind, sind Pseudoleseverstärker 52 und 53 vorgesehen.
Eine Referenzspannungserzeugungsschaltung 6 ist vorgesehen,
um Ströme
an der Referenzbitleitung "VR" zu bestimmen. Ein
Hauptspeicherzellenarray 71 ist vorgesehen, das Transistoren
aufweist, die jeweils ein schwebendes Gate an die Wortleitung, eine
Source an die Masseleitung und ein Drain an die Bitleitung "BL1" angeschlossen haben.
Ein Pseudospeicherzellenarray 72 ist vorgesehen, das Transistoren
enthält,
die jeweils ein schwebendes Gate an die Wortleitung, eine Source
an die Masseleitung und ein Drain an die Bitleitung "BLR2" oder "BLR2" angeschlossen haben.
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Ferner sind die folgenden Schaltungen
vorgesehen. Ein Impulszähler 8 ist
vorgesehen, um an den Taktanschlüssen
(CLK) Impulssignale "ATP" von der Adressverschiebeerfassungsschaltung 1 zu empfangen,
um die Anzahl der Impulse zu zählen und
um Signale "TQ" und "BQ" auszugeben. Eine Datenverschiebeerfassungsschaltung 9 ist
vorgesehen, um Eingaben der Signale "DSR1", "DSR2", "TQ" und "BQ" zu empfangen und
ein Signal "DS" auszugeben.
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14 ist
eine grafische Darstellung zur Veranschaulichung der Signalformen
der Signale, die in der Schaltung gemäß 13 übertragen
werden, wobei alle Pseudospeicherzellen in dem Pseudospeicherzellenarray 72 in
dem EIN-Zustand sind. Die Adress-Signale "A0" --- "An" und die Wortsignale "WL0" --- "WL1" sind aus der 14 weggelassen worden.
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Wenn die Adress-Signale "A0" --- "An" eingegeben werden,
gibt die Adressverschiebeerfassungsschaltung 1 das Signal "ATP" auf dem hohen Pegel
aus und wählt
die Wortleitung. Der Zähler 8 gibt
ein Umschaltsignal auf dem hohen oder niedrigen Pegel als das Signal "TQ" jedesmal dann aus, wenn
er ein Impulssignal mit hohem Pegel als Signal "ATP" empfängt sowie
er ein komplementäres
Signal als das Signal "BQ" bei der inversen
Phase des Signals "TQ" ausgibt.
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Die Treiberschaltung 22 an
welcher die Signale "TQ" und "BQ" eingegeben worden
sind, aktiviert die gewählte
Wortleitung.
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In der 14 ist
während
des ersten Impulses des Signals "ATP" die Wortleitung "WLR0" gewählt. Während des
zweiten Impulses des Signals "ATP" ist die Wortleitung "WLR1" gewählt. In
dem Speicherzellentransistorarray 72 sind die Speicherzellentransistoren 721 und 724 EIN-Zellen,
während die
Speicherzellentransistoren 722 und 223 AUS-Zellen sind. Die übrigen Transistoren 720, 725 bis 729 sind
Transistoren, bei denen das Gate an die Wortleitung, das Drain an
die Bitleitung angeschlossen, und die Source geöffnet ist.
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Beispielsweise wird während des
ersten Impulses des Signals "ATP" die Wortleitung "WLR0" gewählt, und
es sind auch die Speicherzellen 721 und 722 gewählt. Informationen der
gewählten
Speicherzellen werden durch die Leseverstärker 52 und 53 ausgelesen
und die Signale "DSR1" und "DSR2" werden von den Leseverstärkern 52 und 53 ausgegeben.
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Weil der Leseverstärker 52 Daten
aus der Speicherzelle im EIN-Zustand ausliest, wird das Signal "DSR1" mit niedrigem Pegel
ausgegeben. Weil der Leseverstärker 53 das
Datum aus der Speicherzelle in dem AUS-Zustand ausliest, wird das
Signal "DSR2" mit hohem Pegel
ausgegeben.
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Darauf folgend erfasst die Datenverschiebeerfassungsschaltung 9 den
Zeitpunkt der verzögerten
Ausgabe der Daten aus den Speicherzellen unter Verwendung der Signale "TQ", "BQ", "DSR1" und des invertierten
Signals zum Signal "DSR2" Das Signal "DSR2" ist das späteste. Bei
Empfang des Signals "DSR2" wird ein Ausgangssignal "S1" des UND-Gatters 93 mit
den drei Eingängen
angehoben, an welchem die Signale "TQ",
das Inversionssignal zum Signal "DSR1" und das "DSR2" eingegeben worden
sind.
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In der Datenverschiebeerfassungsschaltung 9 gibt
ein NOR-Gatter 95, dem das Signal "S1" eingegeben
wird, ein abfallendes Signal als das Signal "DS" aus,
wenn es das ansteigende Signal als das Signal "S1" empfangen
hat, und das Signal "DS" wird an der Verzögerungsschaltung 3 eingegeben.
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Die Verzögerungsschaltung 3,
die das Signal "DS" empfangen hat, bewirkt
nur, dass das abfallende Signal verzögert wird, und gibt das Signal "DLS" als das Verzögerungssignal
aus.
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Die Verzögerungszeit ist eine Zeit,
die in der 14 durch "tD" repräsentiert
ist. Das Signal "DLS" wird in die Datenhalteschaltung 4 eingegeben,
so dass die Datenhalteschaltung 4 das Signal "DSi" vom Hauptleseverstärker hält und das
Datum "Di" ausgibt.
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Zum Erzeugen des Datenhaltesignals
werden beide Speicherzellen, die EIN-Zellen und die AUS-Zellen,
verwendet, so dass das Datenhaltesignal synchron und später zu einem
der ausgelesenen Signale erzeugt wird, aus welchem Grund das Datenhaltesignal "DLS" automatisch auf
den optimalen oder minimalen Wert gesetzt wird, ohne dass die Änderung
der Versorgungsspannung berücksichtigt wird.
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Die vorstehende Datenhalteschaltung
ist anzuwenden, wenn für
den Leseverstärker
keine anfängliche
Abgleichoperation durchgeführt
worden ist.
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Aus den vorstehenden Beschreibungen
ist zu ersehen, dass es möglich
ist, Daten direkt zu halten, nachdem die Daten aus dem Hauptspeicher
ausgelesen worden sind. Als Signale zum Halten der Ausgangsdaten
vom Leseverstärker
werden Pseudospeicherzellendaten aus dem Pseudospeicherzellenarray
gleichzeitig mit dem Auslesen der Daten aus den Hauptspeicherzellen
aus dem Hauptspeicherzellenarray ausgelesen, so dass ein Datenhaltesignal zum
Halten der Daten aus den Hauptspeicherzellen zum Zeitpunkt des Auslesens
der Pseudozellendaten aus den Pseudospeicherzellen erzeugt wird.
Als Ergebnis wird keine Änderung
in dem Zeitpunkt des Haltens der Ausgangsdaten verursacht, selbst
wenn die Versorgungsspannung variiert. Das heißt, dass die Halteschaltung
frei von dem Problem durch das Halten von fehlerhaften Daten ist.
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Die Hauptspeicherzellendaten werden
direkt nachdem die Daten aus den Hauptspeicherzellen ausgegeben
worden sind, gehalten, aus welchem Grund es möglich ist, den Zeitpunkt der
Aktivierung des Ausgangspuffers schnell zu setzen, woraus eine Verbesserung
der Geschwindigkeit des Auslesevorgangs resultiert.
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In Anbetracht dessen, dass für den Fachmann
der vorliegenden Erfindung Modifikationen der vorliegenden Erfindung
denkbar sind, ist zu ersehen, dass die Ausführungsformen, wie sie zur Veranschaulichung
gezeigt und beschrieben worden sind, nicht dazu dienen, in einem
begrenzenden Sinn betrachtet zu werden. Demgemäß besteht die Intention, jegliche
Modifikationen der vorliegenden Erfindung, die in den Umfang der
vorliegenden Erfindung fallen, durch die Patentansprüche abzudecken.