KR100288516B1

KR100288516B1 - 반도체 기억 장치

Info

Publication number: KR100288516B1
Application number: KR1019970020577A
Authority: KR
Inventors: 마사요시 히라따
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-05-24
Filing date: 1997-05-24
Publication date: 2001-05-02
Also published as: TW373179B; EP0809253A2; DE69725211D1; JPH09320286A; KR970076810A; EP0809253A3; US5841719A; EP0809253B1; DE69725211T2

Abstract

본 발명은 더미 메모리 셀의 데이타를 판독하길 기대하는 데이타가 출력된 때에 데이타를 보유하는 신호를 출력하고, 메인 메모리 셀의 데이타를 보유하는 반도체 기억 장치를 제공한다.

데이타 보유 신호 생성 수단으로서, 메인 메모리 셀과 동일 구조의 더미 메모리 셀(도 1의 72)과, 더미 메모리 셀의 데이타를 판독하는 더미 센스 앰프(도 1의 52)와, 더미 센스 앰프가 더미 메모리 셀의 데이타를 출력하는 때의 데이타 변위점을 검출하여 데이타 변위 검출 신호를 출력하는 데이타 변위 검출 회로(도 1의 9)와, 데이타 변위 검출 신호를 입력하여 데이타 변위 검출 신호의 지연신호인 데이타 보유 신호를 출력하는 지연 회로(도 1의 3)를 구비함으로써 메인 메모리 셀의 데이타를 보유하는 동작을 행한다.

Description

반도체 기억 장치

본 발명은 반도체 기억 장치에 관한 것으로, 특히 메인 메모리 셀의 판독시 데이타를 유지하는 회로에 관한 것이다.

종래, 반도체 기억 장치에서 기억된 데이타를 판독하는 경우, 센스 앰프에서 검출된 데이타를 임의의 타이밍에서 제어된 데이타 유지 신호에 의해 데이타 유지 회로에 일단 유지하고, 그 후 센스 앰프 출력에 의하지 않고 유지한 데이타를 출력한다고 하는 방식이 이용되고 있다. 이 방식을 이용하면 이하의 효과를 얻는다.

① 출력 버퍼의 동작에 의해 일어날 수 있는 센스 앰프의 오 데이타 출력을 무효로 한다.

② 판독 어드레스에 변화가 없는 경우, 센스 앰프를 비활성화 하고, 이에 의해 소비 전류를 삭감할 수 있다.

③ 한번에 복수 바이트(워드)의 데이타를 유지함으로써, 그 데이타를 순차 바이트(워드) 단위로 고속 출력할 수 있다.

이 때, 상기 ①의 효과를 기대하는 경우, 센스 앰프의 데이타가 출력될 때 부터 출력 버퍼가 동작 할 때 까지, 데이타 유지 신호에 의해 데이타를 유지할 필요가 있다(②,③은 어느 정도 지연된 타이밍이어도 좋다).

이하에서, 상기 ①의 효과를 기대한 데이타의 판독 방법의 종래 기술에 대해서, 전기적으로 기입 및 일괄 소거 가능한 불휘발성 반도체 기억 장치(이하 「플래시 메모리」라고 함)에서의 판독 회로를 예로서 설명한다.

도 9는 종래의 플래시 메모리에서의 판독 회로의 구성의 일 예를 나타낸 것이다.

도 9를 참조하여, 어드레스 신호 A0~An을 입력하고, 어드레스 신호에 변화가 있는 경우, 신호 ATP를 출력하는 어드레스 변위 검출 회로(1)와, 어드레스 신호 A0~An을 입력하여, 디코드한 신호를 워드선(WL0, WL1, …)으로서 출력하는 어드레스 디코더 회로(2)와, 신호 ATP의 펄스를 입력하여 신호 EQ 및 신호 DLS로서 임의의 펄스폭을 출력하는 펄스폭 제어 회로(PWC3 회로)와, 센스 앰프(5)의 출력 신호 DSi를 래치 타이밍 신호 DLS에서 유지하고, 데이타 신호 Di를 출력하는 데이타 유지 회로(데이타 래치 회로, DL 회로)(4)와, 비트선 BL와 기준용 비트선 VR에 흐르는 전류를 비교하고, 메모리 셀에 기입되어 있는 데이타를 판독한 결과를 신호 DSi에 출력하는 센스 앰프 회로(5)와, 기준용 비트선 VR에 흐르는 전류를 결정하고 있는 기준 회로(6)와, 게이트를 워드선에 소스를 접지 전위에 드레인을 비트선 BL에 접속한 부유 게이트를 갖는 메모리 셀 어레이(7)로 구성되어 있다.

다음에, 각각의 회로에 대한 구성 및 동작을 설명한다. 도 10은 도 9의 10~12에서 나타낸 회로(ATD 회로)의 구성을 나타낸 것으로, 어드레스 신호 An을 입력하여 신호 a를 출력하는 지연 회로(101)와, 신호 An 및 신호 a를 입력하여 신호 ATPn를 출력하는 익스클루시브 OR(배타적 논리합) 게이트(102)로 이루어진다.

ATD 회로의 동작은 어드레스 신호 An이 로우 레벨에서 하이 레벨 또는 하이 레벨에서 로우 레벨로 변화한 경우, 신호 a에는 지연 회로(1)의 지연 시간 만큼 지연되어 신호 An과 동일한 신호가 출력된다. 이 때, 익스클루시브 OR 논리 게이트(102)는 신호 ATPn에 지연 회로(101)에 소요된 시간 만큼 하이 레벨을 출력한다.

이 때문에, 도 9에서 나타낸 어드레스 변위 검출 회로(1)는 어드레스 신호 A0~An중 어느 하나라도 변화하지 않으면 여기에 대응하는 신호 ATP0~ATPn에 하이 펄스가 출력되고, 최종적으로 논리 게이트(13, 14)에 의해 합성되어 신호 ATP로 출력된다.

도 11은 도 9에서 나타낸 펄스폭 제어 회로(3)의 회로 구성을 나타낸 도면이다. 펄스폭 제어 회로(3)는 신호 ATP를 입력하여 신호 b를 출력하는 지연 회로(111)와, 신호 b를 입력하여 신호 c를 출력하는 지연 회로(112)와, 신호 ATP 및 신호 b를 입력하여, 이퀄라이즈 신호 EQ를 출력하는 OR 논리(NOR 논리(114)-인버터(116)와, 신호 ATP 및 신호 c를 입력하여 데이타 유지 신호 DLS를 출력하는 OR논리(NOR 논리(113)-인버터(15))로 구성되어 있다.

이퀄라이즈 신호 EQ는 신호 ATP가 하이가 되면, 하이가 되고, 지연 회로(111)에 의해 일정 시간(기간) 하이 펄스가 생성된다. 신호 DLS도 동일하게 지연 회로(111) 및 지연 회로(112)에 의해 일정 시간 하이 펄스가 생성된다(단, 신호 ATP의 펄스폭의 2배 이하로 한다).

도 12는 도 9에서 나타낸 데이타 유지 회로(4)의 회로 구성을 나타낸 도면이다. 데이타 유지 회로(4)는 센스 앰프로부터의 출력 신호 DSi와 펄스폭 제어 회로(3)로부터의 데이타 유지 신호 DLS를 입력하여 신호 Di를 출력한다. 신호 DSi는 신호 DLS가 하이일 때 액티브가 되는 CMOS형 인버터(Pch 트랜지스터(127)와 Nch 트랜지스터(128))에 입력되고, 인버터(124)를 거쳐 출력 단자 Di에 접속되고, 신호 DLS는 인버터(123, 124)의 출력단과 입력단 사이에 삽입된 CMOS형 트랜스퍼 게이트(125)의 온/오프를 제어하는 신호로서 공급되어 있다.

신호 DLS가 하이일 때, Pch 트랜지스터(126)(신호 DLS의 인버터(121)에 의한 반전 신호를 게이트 입력)와 Nch 트랜지스터(129)(신호 DLS를 게이트 입력)가 함께 온되고, CMOS형 인버터 및 인버터(124)를 거쳐 신호 DSi의 데이타는 출력 단자 Di에 출력되고, 신호 DLS가 로우가 된 경우, 그 때의 신호 Di의 데이타가 인버터(123, 124) 및 트랜스퍼 게이트(125)에 의해 유지된다.

도 13은 도 9의 센스 앰프 회로(5) 및 도 9의 기준 회로(6)의 회로 구성을 나타낸 것이다. 도 13을 참조하여, 메모리 셀에 접속된 비트선 BL은 선택된 메모리 셀이 온 상태일 때 로우 레벨이 되고, 인버터(511)을 거쳐 N형 인헨스먼트 트랜지스터(505)가 도통하여 전원으로부터 전류가 흐르고 선택된 메모리 셀이 오프 상태일때, 트랜지스터(505)가 비도통이 된다. 기준 회로(6)는 소스가 접지되고 드레인이 기준용 비트선 VR에 접속된 N형 인헨스먼트 트랜지스터(60)의 게이트에 저항(61, 62)을 거쳐 전원으로부터 바이어스 전압을 가하여 구성되어 있다. 또, 소스가 공통 접속되어 정전류원으로서 작용하는 N형 트랜지스터(508)에 접속되고, 게이트를 절점 d와 절점 e에 각각 접속한 N형 트랜지스터(506, 507)는 차동쌍 트랜지스터를 구성하고, 차동쌍의 부하에는 P형 트랜지스터(501, 502)로 이루어진 커런트 미러 회로가 접속되어 차동 증폭기를 구성하고, N형 트랜지스터(506)의 드레인과 P형 트랜지스터 (501)의 드레인의 접속점으로부터 차동 증폭기의 출력 DDi를 취출하여 인버터(514)를 거쳐 센스 앰프의 출력 신호 DSi로서 출력하고 있다.

즉, 기준 회로(6)에 접속되어 있는 신호 VR에 흐르는 전류와, 센스 앰프 회로(5)로부터 메모리 셀에 접속되어 있는 비트선 BL에 흐르는 전류를 비교하여 차동 증폭기에서 증폭하여 신호 DSi에 출력한다.

이 때, 센스 앰프에 입력되는 신호 EQ는 전류 비교 동작을 빠르게 하기 때문에, 신호 BL과 신호 VR 및 차동쌍 트랜지스터(508, 507)에 입력되는 신호 d와 신호 e를 트랜스퍼 게이트(510, 515)에서 등전위로 하기 때문에 전류 비교 동작을 행하고 있다.

다음에, 도 14의 파형도를 참조하여 도 9에서 나타낸 회로의 동작을 설명한다.

먼저, 어드레스 신호 An이 입력되면 어드레스 디코더 회로(2)에 의해 워드선 WL0이 선택된다. 이와 동시에, 어드레스 신호 An은 어드레스 변위 검출 회로(1)에도 입력되어 신호 ATP를 출력한다.

신호 ATP는 펄스폭 제어 회로(3)에 입력되고, 어느 특정 폭의 펄스 신호인 이퀄라이즈 신호 EQ와 데이타 유지 신호 DLS를 생성한다.

이퀄라이즈 신호 EQ는 센스 앰프 회로(5)에 입력되고, 신호 EQ가 하이인 구간 비트선 사이(도 13의 BL과 VR) 및 전압 비교부 사이(도 13의 d와 e)의 전위를 동일하게 한다.

이퀄라이즈 신호 EQ가 로우가 되었기 때문에, 센스 앰프(5)는 메모리 셀의 정보를 판독하기 시작한다.

이 센스 앰프(5)의 경우, 메모리 셀(70)이 온 상태이면, 도 13을 참조하여 차동쌍 트랜지스터(506, 507)중 하나의 입력 노드인 절점 d가 다른 입력 노드(기준 노드)인 절점 e보다 낮은 전위가 되어, 절점 d의 전위를 게이트 입력으로 하는 N형 트랜지스터(506)의 드레인 전위, 즉 차동 증폭기의 출력 노드인 절점 DDi의 전위는 하이 레벨이 된다. 또, 메모리 셀(70)이 오프 상태이면 절점 d가 절점 e보다 고전위가 되어 차동 증폭기의 출력인 절점 DDi는 로우 레벨이 된다.

그리고, 절점 DDi의 전위는 인버터(514)(도 13 참조)에 의해 반전되어, 센스 앰프의 출력 신호 DSi로서 데이타 유지 회로(4)에 출력된다.

데이타 유지 회로(4)에 입력된 신호 DSi는 신호 DLS가 하이일 때는 신호 DSi의 데이타를 그대로 Di에 출력한다. 한편, 신호 DLS가 하이에서 로우로 하강할 때 신호 DSi의 데이타를 유지하고, 신호 DLS가 로우인 동안 유지한 데이타를 신호 Di에 계속 출력한다. 이상이 종래의 센스 앰프의 판독 동작이다.

상기한 종래의 방식은 아래 기재한 문제점을 갖고 있다.

제1 문제점은, 종래의 판독 데이타 유지 방식에서는, 전원 전위의 변화에 수반하여, 데이타를 유지하는 신호를 출력하는 타이밍과, 판독 데이타를 출력하는 타이밍에 차이가 생긴다.

그 이유에 대해서, 도 14의 파형도를 참조하여 설명한다. 도면중 실선은, 전원 전위가 높을 때의 신호 파형이고, 데이타 Di가 출력되기 때문에, 데이타 유지 신호 DLS에서 데이타를 유지하기 까지 tD1의 시간을 요하고 있다. 도면중 파선은 전원 전위가 낮은 때이고, 데이타 Di가 출력될 때 부터 데이타 유지 신호 DLS에서 데이타를 유지할 때 까지 tD2의 시간을 요하고 있다.

이 때, 데이타 Di를 유지하는 데 필요한 시간은, tD1〈tDt가 되어 전원 전위가 낮은 경우, 데이타 고정될 때 까지 보다 긴 시간이 소요되는 것을 의미한다. 따라서 출력 버퍼를 동작시키는 타이밍도 지연되어 억세스 속도에 크게 영향을 준다.

이 문제점을 회피하기 위해서, 전원 전압에 의해 신호 DLS를 로우로 하는 타이밍(데이타를 유지하는 타이밍)을 변경하는 수단을 구비하면, 상기 tD1과 상기 tD2를 거의 동일한 값으로 설정할 수 있지만, 전원 전압을 판정하는 복수의 회로 및 전압 판정 신호에 의해 상기 DLS 신호의 펄스 폭을 변경하는 회로가 필요하게 된다. 이것은 회로 규모의 증대를 초래하여 칩 사이즈를 크게 한다. 또 전원 전압의 판정 레벨 전후에서 DLS 신호의 펄스폭은 불연속적으로 변동하여 일정 타이밍에서의 데이타 유지 동작은 바람직하지 않다.

따라서, 본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적은 전원 전위가 변화하여도 게이트를 유지하는 신호를 출력하는 타이밍과 판독 데이타를 출력하는 타이밍에 차가 생기지 않도록 하여, 데이타 출력 버퍼의 동작 대기 시간을 최소로 하고 억세스 속도의 향상을 도모하는 반도체 기억 장치를 제공하는 데에 있다.

또한, 본 발명은 반드시 판독 데이타를 출력한 후에 데이타를 유지하는 신호를 출력함으로써, 오데이타를 유지하는 일 없이 신뢰성을 향상시키는 반도체 기억 장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해서, 본 발명의 반도체 기억 장치는, 메인 메모리 셀과 실질적으로 동일한 구조의 더미 메모리 셀과, 상기 메인 메모리 셀과 상기 더미 메모리 셀에 접속되며, 동일한 선폭과 선 간격을 갖는 비트 라인과, 상기 메인 메모리 셀의 데이타를 판독하는 메인 센스 앰프와, 상기 더미 메모리 셀의 데이타를 판독하는 더미 센스 앰프와, 상기 메인 센스 앰프의 출력 데이타를 유지하는 데이타 유지 수단을 포함하고, 상기 메인 메모리 셀의 판독 동작을 행함과 동시에, 상기 더미 메모리 셀의 판독을 행하며, 상기 더미 센스 앰프가 상기 더미 메모리 셀의 데이타를 출력하는 타이밍을 이용하여 상기 데이타 유지 수단이 상기 메인 센스 앰프의 출력 데이타를 유지하도록 구성되어 이루어지는 것을 특징으로 한다.

또, 본 발명은, 메인 메모리 셀과 상기 메인 메모리 셀의 데이타를 판독하는 메인 센스 앰프로 구성되는 메인 메모리 판독 수단과, 상기 메인 메모리 판독 수단에 의해 판독된 데이타를 데이타 유지 신호에 의해 유지하는 데이타 유지 수단과, 상기 데이타 유지 신호를 생성하는 데이타 유지 신호 생성 수단을 포함하고, 상기 데이타 유지 신호 생성 수단은 더미 메모리 셀과, 상기 더미 메모리 셀의 데이타를 판독하는 더미 센스 앰프와, 상기 더미 센스 앰프가 상기 더미 메모리 셀의 데이타를 출력할 때의 데이타 변위점을 검출하여 데이타 변위 검출 신호를 출력하는 데이타 변위 검출 수단과, 상기 데이타 변위 검출 신호를 입력하여 상기 데이타 변위 검출 신호의 지연 신호인 상기 데이타 유지 신호를 출력하는 지연 회로를 포함하는 것을 특징으로 한다.

본 발명의 개요를 이하에 설명한다. 본 발명에 있어서는, 더미 메모리 셀의 데이타를 판독하고, 기대하는 데이타가 출력될 때에 데이타를 유지하는 신호를 출력하고, 메인 메모리 셀의 데이타를 유지하는 것을 특징으로 한 것이다.

보다 구체적으로는, 본 발명은 데이타 보유 신호 생성 수단으로서, 메인 메모리 셀과 동일한 구조의 더미 메모리 셀(도 1의 72)과, 더미 메모리 셀의 데이타를 판독하는 더미 센스 증폭기(도 1의 52)와, 더미 센스 증폭기가 더미 메모리 셀의 데이타를 출력할 때의 데이타 변위점을 검출하여, 데이타 변위 검출 신호(도 1의 신호 DR)를 출력하는 데이타 변위 검출 회로(도 1의 9)와, 데이타 변위 검출 신호를 입력하여 데이타 변위 검출 신호의 지연 신호인 데이타 보유 신호(도 1의 신호 DLS)를 출력하는 지연 회로(도 1의 3)를 구비한다.

본 발명에 의하면, 메인 메모리 셀의 판독 동작을 행하과 동시에, 더미 메모리 셀의 판독을 행한다. 더미 메모리 셀의 센스 증폭기가 더미 메모리 셀 데이타를출력하면, 동시에 판독을 행하고 있는 메인 메모리 셀의 데이타도 정확한 값이 출력된다. 이 때문에, 더미 메모리 셀의 센스 증폭기가 더미 메모리 셀 데이타를 출력한 타이밍에서 데이타를 보유하는 신호를 출력하고 메인 메모리 셀의 데이타를 보유한다.

제1도는 본 발명의 제1 실시형태에 관계되는 반도체 기억 장치의 판독 데이타 보유 방식을 도시하는 도면.

제2도는 본 발명의 제1 실시형태의 동작을 설명하기 위한 타이밍 차트.

제3도는 본 발명의 제1 실시형태의 동작을 설명하기 위한 타이밍 차트.

제4도는 본 발명의 일 실시예의 구성을 도시하는 동면.

제5도는 본 발명의 일 실시예의 동작을 설명하기 위한 타이밍 차트.

제6도는 본 발명의 일 실시예의 동작을 설명하기 위한 타이밍 차트.

제7도는 본 발명의 제2 실시형태에 관계되는 반도체 기억장치의 판독 데이타 보유 방식을 도시하는 도면.

제8도는 본 발명의 제2 실시형태의 동작을 설명하기 위한 타이밍 차트.

제9도는 종래의 반도체 기억장치의 판독 데이타 보유 방식의 구성을 도시하는 도면.

제10도는 어드레스 변위 검출 회로의 회로 구성의 일례를 도시하는 도면.

제11도는 펄스폭 제어 회로의 회로 구성의 일례를 도시하는 도면.

제12도는 데이타 보유 회로의 회로 구성의 일례를 도시하는 도면.

제13도는 센스 앰프의 회로 구성의 일례를 도시하는 도면.

제14도는 종래의 반도체 기억장치의 동작을 설명하기 위한 타이밍 차트.

〈도면의 주요부분에 대한 부호의 설명〉

1 : 어드레스 변위 검출 회로 2 : 어드레스 디코드 회로

3 : 더미 데이타 검출 회로 4 : 데이타 보유 회로

6 : 기준 전위 발생 회로 7 : 메모리 셀 어레이

8 : 펄스 카운터 9 : 데이타 변위 검출 회로

51 : 메인 센스 앰프 52 : 더미 센스 앰프

71 : 메인 메모리 셀 어레이 72 : 더미 메모리 셀 어레이

101, 111, 112 : 지연 회로 102 : 익스클루시브 OR 논리 회로

113, 114 : NOR 논리회로 115,116,121-124 : 인버터

125 : 트랜스퍼 게이트 126, 127 : P형 증가형 트랜지스터

128, 1299 : N형 증가형 트랜지스터 711 : ON 셀

712 : OFF 셀 721, 722 : ON 또는 OFF 셀

ATP : 어드레스 변위 검출 펄스 DDi : 차동 증폭 출력 신호

DSi : 센스 앰프 출력 신호 DS : 더미 센스 앰프 출력 신호

DLS : 데이타 보유 신호 tD : 데이타 보유 파형 출력 지연 신호

tiv : 데이타 미정 구간 TQ, BQ : 카운터 출력

WLR0, WLR1 : 워드선 신호 DSR1, DSR2 : 더미 센스 앰프 출력

S1, S2 : 기대값 검출 신호 1,2 DS : 데이타 변위 검출 신호

EQ : 이퀄라이즈 신호 BL : 비트선

VR : 기준용 비트선 An : 어드레스 신호

WLO : 워드선 신호 Di : 출력 데이타

본 발명의 실시예에 대해 도면을 참조하면서 이하에서 설명하고자 한다.

[실시 형태 1]

도 1은, 본 발명의 제1 실시 형태에 관한 판독 데이타 보유 방식의 개략 구성을 설명하기 위한 도면이다.

도 1을 참조하면, 본 발명의 제1 실시 형태는 어드레스 신호 A0 내지 An을 입력하여 어드레스 신호에 변화가 있는 경우에 신호 ATP를 출력하는 어드레스 변위 검출 회로(1)와, 어드레스 신호 A0 내지 An을 입력하여 디코드한 신호를 워드선(WL0, WL1, …)으로서 출력하는 어드레스 디코더 회로(2)와, 더미 센스 증폭기(52)로부터의 출력 데이타 신호 DS를 입력하여 신호 DR을 출력하는 데이타 변위 검출 회로(9)와, 신호 DR을 입력하여 그 지연 신호 DLS를 출력하는 지연 회로(3)와, 메인 센스 증폭기(51)로부터의 신호 DSi를 신호 DLS에 의해 보유하여 데이타 신호 Di를 출력하는 데이타 보유 회로(4)를 구비하고 있다.

또한, 본 발명의 제1 실시 형태는 비트선 BL1과 기준용 비트선 VR에 흐르는 전류를 비교하고 메인 메모리 셀(71)에 기록되어 있는 데이타를 판독한 결과를 출력신호 DSi로서 출력하는 메인 센스 증폭기 회로(51)와, 비트선 BL2과 기준용 비트선 VR에 흐르는 전류를 비교하고 메인 메모리 셀(72)에 기록되어 있는 데이타를 판독한 결과를 출력 신호 DS로서 출력하는 더미 센스 증폭기 회로(52)와, 기준용 비트선 VR에 흐르는 전류를 결정하고 있는 기준 전류 발생 회로(6)와, 게이트를 워드선에 접속하고 소스를 접지 전위로 하고 드레인을 비트선 BL1에 접속한 부유 게이트를 갖는 메인 메모리 셀로 이루어진 어레이(71)와, 게이트를 워드선에 접속하고 소스를 접지 전위로 하고 드레인을 비트선 BL2에 접속한 부유 게이트를 갖는 더미 메모리 셀로 이루어진 어레이(72)를 구비하여 구성되어 있다. 도 1에서는, 도 9에서 도시한 종래 기술의 구성 요소와 동일한 요소에는 동일한 참조부호를 병기하였으며, 또한 종래 기술과 동일한 회로 구성(회로 블럭)에 대해서는 종래 기술의 설명에서 참조한 도면을 참조하기로 한다.

다음에, 본 발명의 제1 실시 형태의 동작에 대해서, 도 1의 구성도, 및 도 2의 파형도를 참조하여 설명하기로 한다. 도 2는, 도 1의 더미 메모리 셀 어레이(72)의 메모리 셀이 모두 온(ON) 상태인 경우의 도 1의 각 노드의 신호 파형을 도시한 타이밍 챠트이다. 또한, 어드레스 신호 A0 내지 An과, 워드 신호 WL0, WL1은 생략하기로 한다.

우선, 어드레스 신호 A0 내지 An이 입력되면, 어드레스 변위 검출 회로(1)로 부터 신호 ATP가 하이 펄스를 출력함과 동시에 워드선이 선택된다.

다음에, 어드레스 변위 검출 회로(1)의 출력 신호 ATP가 메인 센스 증폭기(51)에 입력되면, 센스 증폭기의 차동 증폭단의 출력 신호 DDi (도 13) 전위는 전원 전위와 접지 전위 사이에 있는 전위로 수속된다. (도 2 에서 점 O).

이 때, 메인 메모리 셀(71)을 판독하는 메인 센스 증폭기(51)는 2개의 출력 파형을 고려할 수 있다. 하나는 초기 ON 셀 상태로부터의 판독으로서, 도 2의 점 P1부터 점 0까지의 선분 ①의 경로(파형 추이)를 취한다.

다른 하나는, 초기 OFF 상태로부터의 판독은 도 2의 P2부터 점 0까지의 선분 ②의 경로(파형 추이)를 취한다.

더미 메모리 셀 어레이(72)의 메모리 셀이 모두 온 상태인 경우, 신호 DDi를 입력하고 있는 메인 센스 증폭기(51)의 인버터(도 13의 514를 참조)의 임계치 레벨은 도 2의 점 0보다도 높은 레벨 V1로 설정되어 있으며, 상술한 2개의 경로에 의해 출력 신호 DSi의 결과가 변화한다.

신호 DDi가 선분 ①의 경로를 취한 경우, 메인 센스 증폭기(51)의 출력 신호 DSi는 선분 ①이 인버터(514)의 임계치 V1 이하 일때, 로우 레벨에서 하이 레벨로 변화한다.

한편, 신호 DDi가 선분 ②의 경로를 취한 경우, 신호 DSi는 하이 레벨로 고정되어 있다.

또한, 데이타 보유 펄스를 생성하기 위한 더미 센스 증폭기(52)는 다음과 같은 출력 파형을 고려할 수 있다.

초기 셀 상태는 ON 셀이므로, 도 2에서, 점 P1부터 점 O까지의 선분 ①의 경로를 취한다. 더미 센스 증폭기(52)에서 차동 증폭기의 출력 신호 DDi를 입력하고 있는 인버터(도 13의 514를 참조)의 임계치 레벨은, 점 0 및 상술한 임계치 레벨 V1보다도 높은 VL1로 설정되어 있으며, 더미 센스 증폭기(52)의 출력 신호 DS는 도 2에서 도시한 바와 같이, 메인 센스 증폭기(51)의 출력 신호 DSi보다도 약간 빠르게 상승한다.

더미 센스 증폭기(52)의 출력 신호 DS는 데이타 변위 검출 회로(9)에 입력되어 신호 DR로서 출력되며, 신호 DR은 신호 DS의 상승 신호에 동기하여 하이 레벨로 상승한다.

다음에, 신호 ATP가 로우 레벨로 하강하면, 메인 센스 증폭기(51) 및 더미 센스 증폭기(52)는 메인 메모리 셀 어레이(71) 및 더미 메모리 셀 어레이(72)의 샐 상태를 검출하기 시작한다.

메인 메모리 셀을 판독하는 메인 센스 증폭기(51)는 상술한 바와 동일한 2개의 출력 파형을 고려할 수 있다. 하나는 ON 셀 상태의 판독으로서, 도 2의 점 O로 부터 점 P3까지의 선분 ③의 경로를 취한다. 다른 하나는, OFF 셀 상태로부터의 판독은 도 2의 점 O로부터 점 P4까지의 선분 ④의 경로를 취한다.

신소 DDi가 선분 ③의 경로를 취한 경우, 신호 DSi는 선분 ③이 인버터의 임계치 V1 이하 일때, 하이 레벨에서 로우 레벨로 변화한다.

한편, 신호 DDi가 선분 ④의 경로를 취한 경우, 신호 DSi는 하이 레벨로 고정되어 있다.

또한, 데이타 보유 신호를 생성하기 위한 더미 센스 증폭기(52)의 출력 파형은 도 2의 점 O부터 점 P3까지의 선분 ③의 경로를 취한다. 신호 DS를 입력하고 있는 인버터(514)의 임계치 레벨을 VL1로 설정되어 있으므로, 더미 센스 증폭기(52)의 출력 신호 DS는 도 2에서 도시한 바와 같이, 메인 센스 증폭기(51)의 출력 신호 DSi보다도 약간 느리게 하강한다.

더미 센스 증폭기(52)의 출력 신호 DS는 데이타 변위 검출 회로(9)에 입력되어 신호 DR로서 출력되며, 신호 DLS는 신호 DR의 하강과 동기하여 지연 시간 tD후에 로우로 하강한다.

이 DLS 신호의 하강에 의해 메인 센스 증폭기(51)의 출력 신호 DSi는 보유되고 신호 Di로서 출력된다.

이 때문에, 지연 시간 tD를 짧게 설정하면, 출력 데이타인 신호 Di는 메인 센스 증폭기(51)의 출력이 결정되고 나사 거의 동시에 보유되므로, 데이타 보유 신호(신호 DLS)의 생성 타이밍은 전원 전위 변동을 고려하지 않고 자동적으로 최적치(최소치)로 설정되게 된다.

다음에, 도 1에서 도시한 더미 메모리 셀 어레이(72)의 메모리 셀이 전부 오프 상태인 경우의 동작을 도 3의 타이밍 챠트를 참조하여 설명하기로 한다.

더미 메모리 셀 어레이(72)의 메모리 셀이 전부 오프 상태인 경우에는, 메인 센스 증폭기(51)의 차동 증폭단의 출력 신호 DDi를 입력하고 있는 인버터의 임계치 레벨은 점 O보다도 낮은 V2로 설정되어 있으며, 더미 센스 증폭기(52)의 차동 증폭단의 출력 신호 DDi를 입력하고 있는 인버터의 임계치 레벨은 점 O 및 V2보다도 낮은 VL2로 설정된다.

이와 같이 설정함으로써, 상술 (더미 메모리 셀 어레이(72)의 메모리 셀이 전부 오프 상태)한 경우와는 반대의 OFF 셀 상태의 더미 메모리 셀 어레이(72)에 의한 데이타 보유 신호의 생성이 가능해지고, 상술과 동일한 효과가 발생한다. 또한, 이 경우 더미 메모리 셀 어레이(72)은 전부 OFF 셀이므로, 메모리 셀의 접합 용량분만큼 비트선 BL2에 부가해도 좋고, 실제의 메모리 셀을 사용하지 않아도 좋다.

[실시예]

상술한 본 발명의 제1 실시 형태를 보다 상세히 설명하는 본 발명의 실시예에 대해 도면을 참조하면서 설명하기로 한다.

도 4는 본 발명의 일 실시예에 관한 판독 데이타 보유 방식의 구성을 블럭도로 도시한 것이다.

도 4를 참조해 보면, 본 실시예는, 어드레스 신호 A0 내지 An을 입력하여 어드레스 신호에 변화가 있는 경우 신호 ATP를 출력하는 어드레스 변위 검출 회로(ATP 회로)(1)와, 어드레스 신호 A0 내지 An을 입력하여 디코드한 신호를 워드선(WL0, WL1, …)으로서 출력하는 어드레스 디코더 회로(2)와, 데이타 변위 검출 회로와 지연 회로로서 센스 증폭기(52)로부터의 신호 DS를 입력하고 신호 DLS를 출력하는 하강 신호 지연 회로(3)와, 메인 센스 증폭기(51)로부터의 신호 DSi를 신호 DLS에 의해 보유하고 데이타 신호 Di를 출력하는 데이타 보유 회로(4)를 구비하고 있다.

또한, 본 실시예는, 비트선 BL1과 참조용 비트선 VR에 흐르는 전류를 비교하고 메인 메모리 셀 어레이(71)에 기록되어 있는 데이타를 판독한 결과를 신호 DSi로서 출력하는 메인 센스 증폭기 회로(51)와, 더미 메모리 셀의 비트선 BL2과 기준용 비트선 VR에 흐르는 전류를 비교하고 더미 메모리 셀에 기록되어 있는 데이타를 판독한 결과를 신호 DS로서 출력하는 더미 센스 증폭기 회로(52)와, 기준용 비트선 VR에 흐르는 전류를 결정하고 있는 기준 전류 발생 회로(6)와, 게이트를 워드선에 접속하고 소스를 접지 전위로 하고 드레인을 비트선 BL1에 접속한 부유 게이트를 갖는 메인 메모리 셀 어레이(71)와, 게이트를 워드선에 접속하고 소스를 접지 전위로 하고 드레인을 비트선 BL2에 접속한 부유 게이트를 갖는 더미 메모리 셀 어레이(72)를 구비하여 구성되어 있다.

본 실시예에서, 도 4에서 도시한 각 블럭으로 도시한 회로 구성 중, 도 9에서 도시한 종래 기술과 동일한 것에 대해서는, 종래 기술의 설명에서 참조한 도면을 사용한다. 예를들어, 센스 증폭기는 도 13에서 도시한 회로 구성을 참조하여 설명하기로 한다.

본 발명의 실시예에 대해서, 도 4, 도 5 및 도 6의 타이밍 파형도를 참조하여 이하에서 설명하기로 한다.

우선, 도 4 및 도 5를 이용하여 설명하기로 한다. 도 5는 도 4에 있어서의 더미 메모리 셀 어레이(72)의 메모리 셀이 전부 온 상태인 경우의 타이밍 챠트이다. 도 5에서, 또한 어드레스 신호 A0 내지 An과 워드 신호 WL0, WL1은 생략되어 있다.

우선, 어드레스 신호 A0 내지 An가 입력되면 어드레스 변위 검출 회로(1)로 부터 신호 ATP가 하이 펄스를 출력함과 동시에 워드선이 선택된다.

다음에, 신호 ATP가 센스 증폭기에 입력되면, 센스 증폭기의 차동 증폭단의 출력 신호 DDi(도 13)의 전위는 전원 전위(5V)와 접지 전위(0V) 사이에 있는 전위 (2.5V)로 수속된다. (도 5 에서 점 O참조).

이 때, 메인 메모리 셀을 판독하는 메인 센스 증폭기(51)는 2개의 출력 파형을 고려할 수 있다.

하나는 초기 ON 셀 상태로부터의 판독이며, 메모리 셀(711)(ON 셀)로부터 액세스한 때로서, 도 5의 점 P1로부터 점 O까지의 선분 ①의 경로(추이)를 취한다.

다른 하나는, 초기 OFF 상태로부터의 판독은 메모리 셀(712) (OFF 셀)로부터 액세스한 때로서, 도 5의 P2부터 점 O까지의 선분 ②의 경로(추이)를 취한다.

더미 메모리 셀 어레이(72)의 메모리 셀이 모두 온 상태인 경우, 센스 증폭기(51)에서, 차동 증폭단의 출력 신호 DDi를 입력하고 있는 인버터(도 13의 인버터 (514)를 참조)의 임계치 레벨은 점 O (2.5V)보다도 높은 레벨 V1 (3.0V)로 설정되어 있으며, 상술한 2개의 경로에 의해 출력 신호 DSi의 결과가 변화한다.

신호 DDi가 선분 ①의 경로를 취한 경우, 메인 센스 증폭기(51)의 출력인 센스 신호 DSi는 선분 ①이 인버터의 임계치 V1 (3.0V) 이하 일때, 로우 레벨에서 하이 레벨로 변화한다.

초기 셀 상태는 ON 셀이므로, 도 5에서, 점 P1부터 점 O까지의 선분 ①의 경로(추이)를 취한다. 더미 센스 증폭기(52)에서 차동 증폭단의 출력 신호 DDi를 입력하고 있는 인버터(도 13의 514를 참조)의 임계치 레벨은, 임계치 레벨 V1보다도 높은 VL1 (4.0V)로 설정되어 있으며, 더미 센스 증폭기(52)의 출력 신호 DS는 도 5에서 도시한 바와 같이, 메인 센스 증폭기(51)의 출력 신호 DSi보다도 약간 빠르게 상승한다.

더미 센스 증폭기(52)의 센스 신호 DS는 지연 회로 (하강 신호 지연 회로)(3)에 입력되며 신호 DLS로서 출력된다. 이 신호 DLS는 더미 센스 증폭기(52)의 출력 신호 DS의 상승 신호에 동기하여 하이 레벨로 상승한다.

다음에, 신호 ATP가 로우 레벨로 하강하면, 메인 센스 증폭기(51) 및 더미 센스 증폭기(52)는 메인 메모리 셀 어레이(71) 및 더미 메모리 셀 어레이(72)의 셀 상태를 검출하기 시작한다.

메인 메모리 셀을 판독하는 메인 센스 앰프(51)는 상술한 바와 같이, 2종류의 출력 파형이 가정한다.

하나는 ON 셀 상태의 판독으로, 메모리 셀(711)(ON 셀)을 액세스한 때이고, 도면중 점 O에서 P3까지의 선분 ③의 경로를 취한다.

한편, OFF 셀 상태의 판독은 메모리 셀(712)(OFF 셀)을 액세스한 때이고, 도면중 O에서 P4까지의 선분 ④의 경로를 취한다.

메인 센스 앰프(51)의 차동 증폭단의 출력 신호 DDi(도 13을 참조)가 선분 ③의 경로를 취한 경우, 메인 센스 앰프(51)의 출력 신호 DSi는 선분 ③이 인버터의 문턱값 V1(3.0V)을 횡단하는 때에 하이 레벨에서 로우 레벨로 변화한다.

한편, 신호 DDi가 선분 ④의 경로를 취한 경우, 신호 DSi는 하이 레벨에 고정된 그대로이다.

또, 데이타 보유 신호를 생성하기 위한 더미 센스 앰프(52)의 출력 파형은 도 5에서 점 O에서 점 P3까지의 선분 ③의 경로를 취한다.

더미 센스 앰프(52)에서 차동 증폭단의 출력 신호 DDi를 입력하고 있는 인버터 (도 13의 514)의 문턱값 레벨은 VL1 (4.0V)로 설정되어 있으므로, 더미 센스 앰프(52)의 출력 신호 DS는 도 5에 도시하는 바와 같이 메인 센스 앰프(51)의 출력 신호 DSi보다도 약간 늦게 하강한다.

더미 센스 앰프(52)의 출력 신호 DS는 하강 신호 지연 회로 (3)에 입력되어 신호 DLS로서 출력되며, 신호 DS의 하강 신호에 동기하여 지연 시간 tD후에 로우로 하강한다. 이 하강 신호에 의해, 메인 센스 앰프(51)의 출력 신호 DSi는 데이타 보유 회로(4)에 의해 보유되어 신호 Di로서 출력된다.

이 때문에, 데이타 보유 신호 파형의 지연 시간 tD를 짧게 설정 (예를 들어, 1ns로 설정)하면, 신호 Di는 센스 앰프 출력을 결정하고 나서 거의 동시에 보유되기 때문에, 데이타 보유 신호(신호 DLS)의 생성 타이밍은 전원 전위 변동을 고려하지 않고 자동적으로 최적값 (최소값)으로 설정된다.

다음에, 도 4에 도시한 더미 메모리 셀 어레이(72)의 메모리 셀(721, 722)이 모두 오프 상태인 경우의 동작을 도 6의 타이밍 차트를 참조하여 설명한다.

더미 메모리 셀 어레이(72)의 메모리 셀이 모두 오프 상태인 경우에는 메인 센스 앰프(51)의 차동 증폭단의 출력 신호 DDi을 입력으로 하는 인버터(도 13의 514를 참조)의 문턱값 레벨은 점 O (2.5V)보다 낮은 V2 (2.0V)로 설정되어 있고, 더미 센스 앰프(52)의 차동 증폭단의 출력 신호 DDi를 입력으로 하는 인버터(도 13의 514를 참조)의 문턱값 레벨은 V2 (2.0V)보다도 낮은 VL2 (1.0V)로 설정한다.

이와 같이 센스 앰프의 출력단의 인버터의 문턱값을 설정함으로서, 상술한 경우, 즉, 더미 메모리 셀 어레이(72)의 메모리 셀이 모두 온 상태인 경우와는 반대인 OFF 셀 상태의 메모리 셀에 의한 데이타 보유 신호의 생성이 가능하게 되어 전술한 것과 동일한 작용효과가 얻어지게 된다.

또, 이 경우, 더미 메모리 셀 어레이(72)는 모두 OFF 셀이므로 메모리 셀의 정션 용량분만 비트선 BL2에 인가하면 되므로 실제의 메모리 셀을 사용하지 않아도 좋다.

[실시형태 2]

다음에, 본 발명의 제2 실시형태에 대해 도면을 참조하여 설명한다. 도 7은 본 발명의 제2 실시형태에 관계되는 판독 데이타 보유 방식의 개략 구성을 도시한 도면이다.

도 7을 참조하면, 본 발명의 제2 실시형태는 어드레스 신호 A0-An를 입력하여 어드레스 신호로 변화가 있는 경우에 신호 ATP를 출력하는 어드레스 변위 검출 회로(1)와, 어드레스 신호 A0-An를 입력하여 디코드한 신호를 워드선(WL0, WL1, …)으로서 출력하는 어드레스 디코드 회로(21)와, 신호 TQ 및 신호 BQ에 의해 워드선(WLR0, WLR1)을 활성화하는 드라이버 회로(22)와, 신호 DS를 입력하여 신호 DLS를 출력하는 하강 신호 지연 회로(3)와, 메인 센스 앰프(51)로부터의 신호 DSi를 신호 DLS에 의해 보유하고 데이타 신호 Di를 출력하는 데이타 보유 회로(4)를 구비한다.

또, 본 발명의 제2 실시형태는 비트선 BL과 기준용 비트선 VR에 흐르는 전류를 비교하고, 메인 메모리 셀 어레이(71)에 기입되어 있는 데이타를 판독한 결과를 신호 DSi로 출력하는 메인 센스 앰프 회로(51)와, 비트선 BLR1, BLR2와 기준용 비트선 VR에 흐르는 전류를 비교하여 더미 메모리 셀에 기입되어 있는 데이타를 판독한 결과를 신호 DSR1, DSR2로 출력하는 더미 센스 앰프 회로(52, 53)와, 기준용 비트선 VR에 흐르는 전류를 결정하는 기준 전류 발생 회로(6)와, 게이트를 워드선에 접속하고, 소스를 접지 전위에 접속하고 드레인을 비트선 BL1에 접속하여 이루어지는 부유 게이트를 갖는 메인 메모리 셀 어레이(71)와, 게이트를 워드선에 접속하고 소스를 접지 전위에 접속하고 드레인을 비트선 BLR1, BLR2에 접속한 부유 게이트를 갖는 더미 메모리 셀 어레이(72)를 구비한다.

또, 본 발명의 제2 실시형태는 어드레스 변위 검출 회로(1)이 출력 신호 ATP의 펄스를 클럭(CLK) 단자에 입력하고 카운트하여 신호 TQ 및 신호 BQ를 출력하는 펄스 카운터(8)와, 신호 DSR1, 신호 DSR2, 신호 TQ, 신호 BQ를 입력으로 하여 신호 DS를 출력하는 데이타 변위 검출 회로(9)를 구비하여 구성되어 있다.

다음에, 도 7에 도시한 본 발명의 제2 실시형태의 동작에 대해, 도 8에 도시한 타이밍 차트를 이용하여 설명한다. 도 8에서, 상기 제1 실시형태와 동일하게, 어드레스 신호 A0-An와 워드 신호 WL0, WL1은 생략하고 있다.

먼저, 어드레스 신호 A0-An이 입력되면 어드레스 변위 검출 회로(1)는 신호 ATP에 하이 펄스를 출력함과 동시에 워드선이 선택된다.

카운터(8)는 신호 ATP의 하이 펄스를 수신할 때마다, 신호 TQ에 하이 레벨 또는 로우 레벨의 토글 신호를 출력한다. 또, 신호 BQ에는 신호 TQ의 역상(상보)신호를 출력한다.

신호 TQ 및 신호 BQ를 입력한 드라이버 회로(22)는 선택된 워드선(WLR0, WLR1)을 활성화한다.

도 8에서, 신소 ATP의 제1 펄스째에서는 워드선 WLR0이 선택되고, 신호 ATP의 제2 펄스째에서는 워드선 WLR1이 선택된다. 여기서, 메모리 셀 트랜지스터 어레이(72)내의 메모리 셀 트랜지스터(721, 724)는 ON 셀, 메모리 셀 트랜지스터 (722, 723)은 OFF 셀, 그 이외의 트랜지스터(720, 725-729)는 게이트를 워드선에 접속하고 드레인을 비트선에 접속하고 소스를 오픈 한 트랜지스터이다.

신호 ATP의 제1 펄스째를 예를 들어 설명하면, 워드선 WLRO이 선택된 메모리 셀(721, 722)가 선택된다. 선택된 메모리 세의 정보는 센스 앰프(52, 53)에서 판독되어 신호 DSR1, SRS2로 출력된다.

센스 앰프(52)는 온 상태의 메모리 셀을 판독하고 있기 때문에, 신호 DSR1로서 로우 레벨을 출력하고, 센스 앰프(53)는 온 상태의 메모리 셀을 판독하고 있기 때문에 신호 DSR2로서 하이 레벨을 출력한다.

다음에, 데이타 변위 검출 회로(9)에서 신호 TQ, 신호 BQ, 신호 DSR1, 신호 DSR2, 및 신호 DSR1, 신호 DSR2의 반전 신호를 이용하여 메모리 셀의 데이타 출력의 지연 타이밍을 검출한다.

도 8의 경우, 오프 상태의 메모리 셀을 판독하여 신호 DSR2가 첫번째 지연하고, 이 신호 DSR2를 수신하여 신호 TQ, 신호 DSR1의 반전 신호, 신호 DSR2를 입력하면 3입력 AND 회로(93)의 출력 신호 S1가 상승한다.

그러면, 데이타 변위 검출 회로(9)는 신호 S1을 하나의 입력 단자에 입력하는 NOR 회로(95)는 신호 S1의 상승에 의해 출력신호 DS로서 하강 신호를 출력하고, 신호 DS가 지연회로(3)에 입력된다.

입력된 신호 DS는 지연회로(3)에 의해 하강 신호에만 지연을 걸어 신호 DLS로서 출력한다.

이 때의 지연 시간은 도 8에서 tD로 도시된 시간이다. 신호 DLS는 데이타 보유 회로(4)에 입력되고, 메인 메모리의 데이타를 판독하는 메인 센스 앰프(51)로부터의 신호 DSi를 보유하여 데이타 Di로서 출력된다.

이상과 같이, 본 발명의 제2 실시형태에서는 데이타 보유 신호를 발생시키는 수단으로서, 메모리 셀의 ON 셀 및 OFF 셀 모두를 사용하여 판독 신호의 지연하는 쪽에서 데이타의 보유 타이밍을 생성하고 있다.

이 때문에, 제1 실시형태와 동일하게 하여, 전원 전위 변동을 고려하지 않고 데이타 보유 신호 DLS는 자동적으로 최적값(최소값)으로 설정된다.

또, 본 발명의 제2 실시형태는 상기 제1 실시형태와 같이, 센스 앰프의 초기 등전위화(이퀄라이즈) 동작을 하지 않는 제품에도 적용할 수 있다고 하는 이점을 갖고 있다.

이상 설명한 바와 같이, 본 발명은 아래 기재의 효과를 갖는다.

본 발명의 제1 효과는 메인 메모리 셀의 데이타 출력 직후에 데이타를 보유하는 것이 가능하다는 것이다. 이 때문에, 전원 전위 변동에 의해 발생하는 출력 데이타 보유 타이밍의 어긋남이 없어져 오 데이타의 보유라고 하는 문제를 해결하고 있다.

이것은, 본 발명에서는 센스 앰프의 출력 데이타를 보유하기 위한 신호로서, 메인 메모리 셀 데이타를 판독하는 것과, 동시에 더미 메모리 셀 데이타를 판독하고, 그 더미 메모리 셀 데이타가 판독된 타이밍을 이용하여 메인 메모리 셀의 출력 데이타를 보유하는 신호를 생성하는 구성으로 한 것에 의한다.

본 발명의 제2 효과는 판독 속도의 향상을 도모하는 것이 가능하게 된다는 것이다.

이것은, 본 발명에서는 메인 메모리 셀의 데이타 출력 직후에 데이타를 보유하도록 구성되어 있기 때문에 메인 메모리 셀의 데이타 출력후의 다음 동작, 즉, 출력 버퍼의 활성화 타이밍이 빠르게 설정될 수 있어 그 결과 판독 속도의 향상을 도모하는 것이 가능하다.

Claims

메인 메모리 셀과 실질적으로 동일한 구조의 더미 메모리 셀과, 상기 메인 메모리 셀과 상기 더미 메모리 셀에 접속되며, 동일한 선폭과 선간격을 갖는 비트 라인과, 상기 메인 메모리 셀의 데이타를 판독하는 메인 센스 앰프와, 상기 더미 메모리 셀의 데이타를 판독하는 더미 센스 앰프와, 상기 메인 센스 앰프의 출력 데이타를 유지하는 데이타 유지 수단을 포함하고, 상기 메인 메모리 셀의 판독 동작을 행함과 동시에, 상기 더미 메모리 셀의 판독을 행하며, 상기 더미 센스 앰프가 상기 더미 메모리 셀의 데이타를 출력하는 타이밍을 이용하여 상기 데이타 유지 수단이 상기 메인 센스 앰프의 출력 데이타를 유지하도록 구성되어 이루어지는 것을 특징으로 하는 반도체 기억 장치.
메인 메모리 셀과 상기 메인 메모리 셀의 데이타를 판독하는 메인 센스 앰프로 구성되는 메인 메모리 판독 수단과, 상기 메인 메모리 판독 수단에 의해 판독된 데이타를 유지 신호에 의해 유지하는 데이타 유지 수단과, 상기 데이타 유지 신호를 생성하는 데이타 유지 신호 생성 수단를 포함하고, 상기 데이타 유지 신호 생성 수단은, 더미 메모리 셀과, 상기 더미 메모리 셀의 데이타를 판독하는 더미 센스 앰프와, 상기 더미 센스 앰프가 상기 더미 메모리 셀의 데이타를 출력할 때의 데이타 변위점을 검출하여 데이타 변위 검출 신호를 출력하는 데이타 변위 검출 수단과, 상기 데이타 변위 검출 신호를 입력하여 상기 데이타 변위 검출 신호의 지연 신호인 상기 데이타 유지 신호를 출력하는 지연 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제2항에 있어서, 입력되는 어드레스 신호가 변위될 때 제1 제어 신호로서 일정 기간 펄스를 출력하는 어드레스 변위 검출 회로를 포함하고, 상기 더미 센스 앰프가 상기 제1 제어 신호를 입력으로 하여 상기 제1 제어 신호가 펄스를 출력하고 있는 기간은, 상기 더미 메모리 셀을 판독할 때에 출력하는 데이타의 반전 데이타를 출력하도록 제어되어 이루어지는 것을 특징으로 하는 반도체 기억 장치.
제3항에 있어서, 상기 더미 센스 앰프는, 기준 전위를 입력하는 기준 전위 단자와, 상기 더미 메모리 셀의 데이타인 비교 전위를 입력하는 비교 전위 단자와,상기 기준 전위 단자와 상기 비교 전위 단자의 전위차를 증폭하는 차동 증폭단과, 상기 기준 전위 단자와 상기 비교 전위 단자를 상기 제1 제어 신호에 의해 등전위화하는 수단과, 상기 기준 전위 단자와 상기 비교 전위 단자를 등전위화할 때에 상기 차동 증폭단의 출력을 받아, 상기 더미 메모리 셀을 판독할 때에 출력하는 데이타의 반전 데이타를 출력하도록 임계치 전압을 설정하여 이루어지는 버퍼를 포함하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 더미 메모리 셀은 데이타로서 제1 메모리 셀의 상태 또는 제2 메모리 셀의 상태중 어느 한 쪽으로 고정된 상태를 유지하고 있는 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제2항에 있어서, 상기 메인 센스 앰프는, 상기 메인 메모리 셀의 데이타를 출력하는 수단으로서, 기준 전위를 입력하는 기준 전위 단자와, 상기 메인 메모리 셀의 데이타인 비교 전위를 입력하는 비교 전위 단자와, 상기 기준 전위 단자와 상기 비교 전위 단자와의 전위차를 증폭하는 차동 증폭단과, 상기 기준 전위 단자와 상기 비교 전위 단자를 상기 제1 제어 신호에 의해 등전위화하는 수단과, 상기 더미 메모리 셀의 데이타를 판독하는 타이밍보다 빠르게 상기 메인 메모리 셀의 데이타를 판독하도록 임계치 전압을 설정한 버퍼를 포함한 것을 특징으로 하는 반도체 기억 장치.
제1항 또는 제2항에 있어서, 입력되고 있는 어드레스 신호가 변위될 때 제1 제어 신호로서 일정 기간 펄스를 출력하는 어드레스 변위 검출 회로와, 상기 제1 제어 신호의 펄스를 카운트하는 카운터와, 상기 카운터의 출력 신호에 의해 동시에 판독되는 제1 상태를 유지하는 제1 더미 셀과, 제2 상태를 유지하는 제2 더미 셀을 포함하는 제1 더미 메모리 셀군과, 상기 카운터의 출력 신호에 의해 동시에 판독하는 제2 상태를 유지하는 제3 더미 셀과, 제1 상태를 유지하는 제4 더미 셀을 포함하는 제2 더미 메모리 셀군과, 상기 카운터의 출력 신호에 의해 상기 제1 더미 메모리 셀군과 상기 제2 더미 메모리 셀군을 교대로 판독하는 수단과, 상기 제1 더미 셀과 제3 더미 셀에 접속되는 제1 더미 센스 앰프와, 상기 제2 더미 셀과 제4 더미 셀에 접속되는 제2 더미 센스 앰프와, 상기 제1 및 제2 더미 센스 앰프로 판독한 데이타의 지연측 출력에 의해 상기 더미 데이터의 변위점을 검출하여 데이타 변위 검출 신호를 출력하는 데이타 변위 검출수단을 포함한 것을 특징으로 하는 반도체 기억 장치.