KR890003374B1 - 반도체 메모리 장치의 등화 시스템 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리 장치의 등화 시스템

제1도는 본 발명의 블럭도.

제2도는 프리센스 앰프의 회로도.

제3도는 라이트 드라이버의 회로도.

제4도는 라이트 회복회로의 회로도.

제5도는 제1도의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

1 : 라이트버퍼 2 : 라이트드라이버

3 : 라이트회복회로 4 : 프리센서앰프

8 : 펄스발생기 9 : 센스앰프

10 : 기준전압발생기

본 발명은 반도체 메모리 장치의 등화 시스템에 관한 것으로, 특히 스테이틱 램에서 리드 동작시 데이터 통로를 등화시키는 장치에 관한 것이다.

최근 대형 컴퓨터의 발전과 함께 고속동작을 요구하는 스테이틱 램의 필요성이 한층 강조되고 있다.

스테이틱 램에서 고속으로 데어터를 읽어내기 위해서는 데어터 통로를 신속히 충전하고 등화하는 것이 필요하게 된다.

종래의 스테이틱 램에 있어서는 라이트(Write)동작시 라이트 버퍼회로의 제어로 라이트 드라이버가 동작을 하여 라이트 버퍼회로의 제어로 라이트 드라이버가 동작을 하여 라이트 드라이버로 입력하는 데어터가 컬럼디코우터가 선택한 비트라인의 프리센스 앰프를 거쳐 로우디코우더가 선택한 메로리에 정보를 쓰게 된다. 상기와 같은 라이트 동작후 리드(read)동작이 이어지게 되면 상기 라이트 드라이버가 라이트 데이터 라인들을 프리차이지 하고 펄스 발생기는 어드레스 변동을 검출한 신호로 부터 소정 펄스폭의 비트라인 및 리드데이터라인 충전 및 등화펄스를 발생시켜 상기 비트라인과 리드 데이터라인을 소정전압 레벨로 하고 워드라인을 인에이블 시켜 데어터를 읽어 왔다. 또한 리드 동작의 연속시에도 상기의 라이트후 리드동작과 동일한 충전 및 등화 펄스를 사용하므로서 이때의 충전 및 등화시간이 사익 라이트동작후 리드동작으로 이어지는 충전 및 등화시간과 동일하였다.

따라서 종래의 데이터라인 등화방식을 리드 또는 라이트 동작에 관계없이 데이터 라인을 등기화시키는 방식을 채용하고 있었다. 따라서 이와같은 데어터 라인의 충전 및 등화방식에 있어서는 연속적인 리드 동작시의 충전 및 등화방식을 라이트후 이어지는 리드 동작시에도 그대로 적용하기 때문에 라이트 동작이 중지되는 순간 극히 빠른 시간내에 데이터 라인을 등화하여 다음에 이어지는 리드 동작시의 액세스 타임을 신속히 할 수 없는 문제점이 있게된다.

따라서 본 발명의 목적은 연속되는 리드동작과 라이트 동작후 이어지는 리드동작을 분리하는 충전 및 등화방식을 채용한 장치를 제공함에 있다.

본 발명의 다른 목적은 라이트 동작이 중지되는 순간 극히 빠른 시간내에 데이터를 읽어 액세스할 수 있는 충전 및 등화장치를 제공함에 있다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 다른 스테이틱 램의 충전 및 등화장치의 블럭도를 나타낸 도면이다.

도면중 라이트 버퍼(1)는 라인(13)으로 부터 라이트 인에이블 신호

를 입력하여 소정시간 경과후 펄스

와 이의 반전펄스 WEN를 발생하는 잘 알려져 있는 회로이다.

라이트 드라이버(2)는 상기 펄스

와 WEN을 입력하여 라이트 데이터 라인 WDL과

를 구동하는 회로로써 라이트 동작시 입력데이터 DI와 "T-4"를 상기 라이트 데이러 라인 WDL과

로 출력을 하며 리드 동작시에는 상기 라이트 데이터 라인 WDL과

를 V_CC로 충전을 하게 된다.

한편 라이트 회복회로(3)는 상기 펄스

를 입력하여 라이트 동작후 이어지는 리드동작으로 천이를 할때 펄스 ψ_WR를 발생하는 회로이다. 따라서 상기 펄스 ψ_WR에 의해 라이트 동작후 리드동작이 개시되는 초기에 라이트 데이터라인 WDL과

를 충전 및 등화 하는 충전 및 등화회로(5)와 리드데이터라인 RDL과

를 등화하는 트랜지스터(24)가 구동을 하게 된다.

프리센스앰프(4)는 다수의비트라인쌍(BL₁,

-(BL_n,

)에 다수가 병렬로 접속된 메모리들(6a)(6n)들 중 도시하지 않은 컬럼 디코우더로 부터 출력하는 비트라인쌍 선택신호와 도시하지 않은 로우 디코우더로 부터 출력하는 워드라인(12a)(12n)선택신호에 의해 선택된 메로리로 라이트시 상기 라이트 데이타라인 WDL,

상의 데이터를 전달하며 또한 리드시에는 상기 메모리로 부터 읽은 데이터를 리드 데이터 라인쌍 RDL 과

상에 프리증폭하여 출력한다.

또한 펄스발생기(8)는 라인(14)상으로 부터 로우 어드레스를 ATD회로의 출력펄스와 라인(15)로 부터 입력하는 라이트 인에이블신호

를 입력하여 리드시에 비트라인 쌍들(BL₁,

)-(BL_n,

)을 등화 및 충전을 하는 펄스 ψ_BL과 리드데이터라인 RDL,

를 등화하는 펄스 ψ_PA를 출력하는 공지의 회로이다.

한편 비트라인 충전 및 등화회로(7a)(7n)는 등화 트랜지스터(20a)(20n)과 리드시 충전전류를 흘리는 트랜지스터(18a)(19a)(18n)(19n) 및 평상시 비트라인을 소정 레벨의 전압으로 충전을 하는 작은 크기의 트랜지스터(16a)(17a)(16n)(17n)로 구성되는 공지의 회로이다.

또한 전술한 라이트 데이터 라인 WDL,

을 등화 및 충전하는 회로(5)는 마찬가지로 펄스 ψ_WR에 의해 등화트랜지스터(23)와 충전전류를 흘리는 트랜지스터(21)(22)로 구성되어 등화와 충전을 동시에 하게 된다.

한편 센스앰프(9)는 리드 데이터 라인 RDL과

상의 작은 전압차를 증폭하여 도시하지 않은 출력 데이터 라인으로 출력하는 공지의 회로이며 기준전압 발생기(1)는 상기 리드데이터 라인 RDL과

상에 소정의 기준전압(예를 들어 3.5볼트)를 공급하는 상기 리드 데이터라인 RDL 과

의 소정 레벨 유지회로이다.

한편 제2도는 전술한 프리센스 앰프의 구체회로도로서 도시하지 않은 컬럼 디코우더로 부터 출력하는 컬럼 선택신호 CD₁-CD_n에 의해 도통이 되어 상기 워드데이터 라인 WDL과

를 비트라인 BL₁-BL_n및

과 각각 접속시켜주는 직렬 접속 통과 트랜지스터(33a-33n)과 (34a-34n)이 구성되어 있고 또한 상기 신호 CD₁-CD_n은 트랜지스터(32a)-(31n)의 게이트에 접속되고 있다. 또한 비트라인(BL₁-

)(BL_n-

)는 각각 트랜지스터(30a)(31a)와 (30n)(31n)의 게이트와 접속되고 상기 한쌍의 트랜지스터들중 하나는 리드데이터 라인 RDN 다른하나는

에 접속되며 소오스는 공통으로 상기 트랜지스터(32a)(32n)의 드레인과 접속되어 있고 상기 트랜지스터(32a)(32n)의 소오스는 접지되어 있다.

따라서 상기 프리센스 앰프는 상기컬럼 선택신호 CD₁-CD_n중 어느 하나의 신호에 의해 라이트데이터라인 WDL과

과 데어터를 비트라인으로 전달하며 프리센스앰프에 의해 리드 데이터 라인 RDL과

로 증폭되어 출력하나 라이트 동작시에는 통상 출력 데어터라인이 오프되게 되어 있어 출력 데이터는 없고 소정 메모리 에 데이터를 라이트 하게 된다.

리드시에는 한쌍의 비트라인(BL₁,

)또는 (BL_n,

)상의 데어터가 증폭되어 리드 데이터 라인 RDL과

로 출력하게 되는 통상의 회로이다.

한편 제3도는 라이트 드라이버 회로의 구체회로도로서 라이트동작시에는 펄스

는 "로우"상태이머펄스 WEN은 "하이"상태가 되어 입력 데어터 DI와

(DI의 반전데이터)를 각각 라이트 데어터라인

와 WDL로 반전하여 출력하며 리드동작시에는 상기펄스

는 "하이"상태이고, WEN는 "로우"상태로 입력하여 상기 라이트 데이터 라인

와 WDL이 모두 "하이"상태로 출력하는 회로이다.

도면중 피모오스 트랜지스터(26)(27)과 엔모오스트랜지스터(28)(29)로 구성된 부분과 피모오스 트랜지스터(41)(42)와 엔모오스 트랜지스터(43)(44)로 구성된 부분은 각각 노아게이트이며, 피모오스 트랜지스터(34)(37)과 엔모오스 트랜지스터(35)(36)로 구성된 부분과 피모오스 트랜지스터(49)(50)과 엠모오스 트랜지스터(51)(52)로 구성된 부분은 낸드 게이트이며, 피모오스와 엔모오스로 구성된 트랜지스터 쌍들(30, 31), (38, 39), (45, 46), (53, 54)은 각각 인버어터를 구성한다.

한편 제4도는 본 발명에 따른 라이트 회복회로의 구체회로도로써 트랜지스터쌍들(56, 57), (58,50), (60, 61), (62, 63), (68, 69)은 각각 인버어터이며, 피모오스 트랜지스터(64)(65)와 엔모오스 트랜지스터(66)(67)로 구성된 부분은 노아게이트이다.

따라서 상기 트랜지스터쌍들 (56, 57), (58, 59)(60, 61), (62, 63)에 의한 펄스

의 시간지연된 지연펄스와 상기 트랜지스터쌍(56, 57)에 의한 상기 펄스

와 상기 오아게이트에 입력하여 트랜지스터쌍(68, 69)에서 출력하는 펄스 ψ_WR은 라이트 동작이 종료하고 리드동작으로 이어지는 순간에 짧은 펄스를 발생하게 된다.

이하 본 발명의 작동관계를 제5도의 동작 타이밍도를 참조하여 상세히 설명한다.

제5도에 도시한 바와같이 스테이틱 램의 입력핀으로 어드레스가 입력하고 라이트 인에이블 신호

가 로우상태로 되면 라이트 싸이클이 되고 하이상태가 되면 리드싸이클이 된다.

따라서 전술한 바와같이 펄스발생기(8)는 공지의 어드레스변환 검출기로 부터 어드레스의 변동을 감지하고 라이트 인에이블신호

가 하이상태로 리드 싸이클이 되면 비트라인 등화 및 충전펄스 ψ_BL과 리드라이트 라인 등화 펄스 ψ_PA를 (102)(103)과 같이 발생한다.

따라서 제5도의 상기 펄스 ψ_BL과 ψ_PA의 부분(102)에 의해 비트라인쌍(BL₁,

) 내지 (BL_n,

)가 충전 및 등화를 시작하여 시간 d₁경과후 등화가 되면서 충전을 하게된다. 따라서 시간 d₂중 워드라인(12a) 내지 (12n)이 인에이블 되어 메로리(6a)(6n)에 기억된 데어터를 시간 d₂경화후 읽어내어 비트라인 BL과

의 전압차가 일어나게 되며 이 전압차는 프리센스 엠프(4)를 통해 리드데이터라인 RDL과 "T-5"로 출력하는 센스엠프(9)에서 하이레벨(5볼트)과 로우레벨(0볼트)의 테이터를 증폭하여 출력 라인으로 출력한다.

한편 이때에는 라이트 인에이블 신호

가 하이상태이므로 라이트버퍼(1)에서 출력하는 펄스

와 WEN이 각각 "하이"와 "로우"상태를 유지하여 라이트 데이터라인 WDL 과

는 모두 "하이"상태(5볼트)를 유지한다.

따라서 연속되는 리드시에는 제5도에 도시한 바와같이 비트라인 BL과

및 리드데이터라인 RDL 과

를 등화 및 충전하는 데 필요한 시간 d₁과 워드라인(12a)(12n)인 인에이블 되어 데이터를 읽어내는데 필요한 시간 d₂와의 합으로 이루어지는 시간 d₃가 필요하게 된다.

한편 리드동작후 라이트 인에이블 신호

가 로우로 되어 라이트동작이 일어나게 되면 시간 t₁에 내부칩은 라이트 동작을 하게된다. 즉 시간 t₁후 펄스

는 "로우"로 되고 WEN는 "하이"상태가 되므로써 라이트드라이버(2)가 동작하여 입력데이터 DI와

의 반전된 데이터를 각각 라이트 데이터 랑니 WDL과

로 출력한다. 따라서 상기 데이터는 컬럼 어드레스 신호에 의해 선택된 비트라인상의 메모리에 데이터를 써넣게 된다.

그후 라이트 동작이 완료되고 리드동작으로 이어지면 라이트 인에이블 신호

는 하이가 되므로 펄스

도 하이상태가 되며 이때 제5도의 화살표(105)와 같이 라이트 회복회로(3)가 동작하여 부분(104)와 같은 펄스를 발생한다. 한편 전술한 바와같이 리드 동작이므로 펄스발생기 (8)는 전술하 펄스 ψ_BL과 ψ_PA를 제5도의 부분(103)과 같이 발생을 한다.

또한 이때 라이트 드라이버(2)는 데이터 입력을 중단하고 라이트 데이터라인 WDL과

를 "하이"상태로 하는 동작을 한다.

이동작은 제3도에서 펄스 WEN이 "로우"상태이므로 피모오스 트랜지스터(37) 및 (50)이 온상태가 되어 점(A)와 (A')가 하이 상태가 되고 점(B)와 (B')가 로우 상태가 되므로 피모오스 트랜지스터(33)과 (48)이 온상태가 되어 상기의 동작을 하게 된다.

한편 이때 라이트 회복회로(3)에서 출력하는 제5도의 펄스 ψ_WR중 부분(104)에 의해 제1도의 트랜지스터(21) 내지 (23)이 모두 도통을 하여 상기 라이트 데이터라인 WDL과

를 급속히 등화 및 충전을 하여 시간 t₃에 제2도의 통과 트랜지스터(33a)(34a) 내지 (33n)(34n)을 통해 비트라인 BL과

를 급속히 등화 및 프라차아지를 하게된다. 한편 상기 펄스 ψ_WR은 제1도의 피모오스 트랜지스터(24)를 온 시켜 리드 데이터 라인 RDL과

도 신속히 등화를 시키게 된다.

따라서 라이트 인엔이블 신호

가 로우에서 하이로 되는 리드동작 개시 신호를 검출하여 라이트 회복회로(3)가 펄스 ψ_WR를 신속히 발생하고 이 펄스에 의해 라이트데이터라인 WDL과

의 등화와 충전을 신속히 하고 또한 비트라인 BL과

를 충전 및 등화를 하며 동시에 리드데이터 라인도 등화를 하기때문에 제5도의 시간 d₅의 기간의 여유를 갖고 데이터를 읽어낼 수 있다.

만약 종래와 같이 상기 펄스 ψ_BL및 ψ_GA만에 의해 라이트후 이어지는 리드동작에서는 상기 펄스 부분(103)에서 비트라인 BL과

의 등화 및 충전이 이루어지고 리드 데이터라인도 등화가 일어나기 때문에 본 발명과 같이 기간 d⁼와 같은 충분한 시간의 여유를 갖지 못하고 데이터의 리드동작이 늦어지게 된다.

전술한 바와같이 본 발명은 라이트후 이어지느 리드동작을 신속히 할 수 있는 이점을 갖게된다.

Claims (1)

1. 비트라인 등화 및 충전 펄스와 리드 데이터라인을 등화 하는 펄스를 로우어드레서 변화와 리드시 발생하는 펄스 발생기(8)와, 비트라인 등화 및 충전회로(7a)(7n)와, 메로리(6a)(6n)과 프리센스앰프(4)와, 라인트 인에이블 신호를 입력하여 이를 소정시간 시간지연하여 두 개의 펄스를 발생하는 라이트버퍼(1)와, 상기 두개의 펄스를 입력하여 라이트시에는 입력 데이터를 출력하고 리드시에는 한쌍의 라이트데이터라인을 하이로 하는 라이트드라이버(2)와, 상기 프리센스앰프(4)와 접속된 리드 데이터라인을 소정 기준전압으로 유지하기 위한 기준전압발생기와, 상기 리드데이터라인의 전압차를 증폭하여 출력 데이터를 출력하는 센스앰프(9)를 구비한 반도체 메모리 장치에 있어서, 상기 라이트 버퍼에서 출력하는 두개의 펄스중 하나를 입력하여 상기 라이틀 인에이블 신호에 의해 리드동작이 개시되는 초기에 라이트회복 펄스(ψ_wr)을 발생하는 라이트 회복회로(3)와, 상기펄스(ψ_WR)로 상기 라이트 데이터라인 (WDL)(

   

   을 등화 및 충전하는 회로(5)와, 상기 펄스(ψ_wR)로 상기 리드데이터 라인을 등화하는 수단(24)로 구성함을 특징으로 하는 장치.

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