KR100500941B1 - 리커버리 동작을 제어하기 위한 반도체 메모리 장치 - Google Patents

리커버리 동작을 제어하기 위한 반도체 메모리 장치 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술분야
리커버리 동작을 제어하기 위한 반도체 메모리 장치
2. 발명이 해결하고자 하는 기술적 요지
감지 증폭기의 출력신호를 감지하여 감지값에 따라 리커버리 수단의 동작을 제어하므로써, 안정되게 리커버리시킬 수 있는 리커버리 동작을 제어하기 위한 반도체 메모리 장치를 제공하는데 그 목적이 있다.
3. 발명의 해결의 요지
리커버리 동작을 제어하기 위한 반도체 메모리 장치에 있어서, 감지 증폭기로부터의 출력신호의 크기가 동일한지를 감지하기 위한 감지수단; 및 일입력단으로 입력된 감지수단의 감지신호와 타입력단으로 입력된 리커버리 제어신호에 의해 리커버리 수단의 리커버리 동작을 제어하기 위한 리커버리 제어수단을 구비하는 리커버리 동작을 제어하기 위한 반도체 메모리 장치를 제공한다.
4. 발명의 중요한 용도
라이트 동작이 끝난 직후 데이터 버스라인과 반전 데이터 버스라인에 일정한 레벨의 전압을 인가하는 리커버리 동작을 제어할 수 있는 것임.

Description

리커버리 동작을 제어하기 위한 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 라이트 동작이 끝난 직후 데이터 버스라인과 반전 데이터 버스라인에 일정한 레벨의 전압을 인가하는 리커버리(recovery) 동작을 제어할 수 있는 리커버리 동작을 제어하기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치에서 수행되는 리커버리는 라이트 동작이 끝난 직후에, 전원전압을 인가하여 데이터 버스라인과 반전 데이터 버스라인을 라이트 동작이 수행되기 전의 전압 레벨로 유지시켜 주기 위한 동작이다.
도 1을 참조하여 종래의 리커버리 동작을 수행하기 위한 반도체 메모리 장치를 설명한다.
도 1을 참조하면, 종래의 반도체 메모리 장치는 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)의 전압차를 감지증폭하기 위한 감지 증폭기(10)와, 게이트에 인가되는 기준 전압에 의해 감지 증폭기(10)를 구동시키기 위한 전류 소오스용 NMOS 트랜지스터(20)와, 리커버리신호(RS)에 의해 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)을 각각 일정한 전압 레벨로 리커버리시키기 위한 리커버리부(30)을 구비한다.
리커버리부(30)는 게이트에 리커버리신호(RS)가 인가되고, 소오스가 전원전압에 접속되며, 드레인이 데이터 버스라인(DBL)에 접속된 리커버리용 PMOS 트랜지스터(PM31)와, 게이트에 리커버리신호(RS)가 인가되고, 소오스가 전원전압에 접속되며, 드레인이 반전 데이터 버스라인(/DBL)에 접속된 리커버리용 PMOS 트랜지스터(PM31)로 구성된다.
상기와 같은 구조를 갖는 종래의 반도체 메모리 장치의 리커버리 동작을 설명하면 다음과 같다.
라이트 동작시, 로우상태의 리커버리신호(RS)를 일정한 기간동안 인가하면, 리커버리부(30)의 PMOS 트랜지스터(PM31)는 전원전압을 인가하여 데이터 버스라인(DBL)를 일정한 전압레벨로 리커버리시키며, 또한 PMOS 트랜지스터(PM32)도 전원전압을 인가하여 반전 데이터 버스라인(/DBL)을 일정한 전압레벨로 리커버리시킨다.
도 2을 참조하여 도 1의 종래의 반도체 메모리 장치의 리커버리 동작을 보충하여 설명한다.
도 2에서, (a)는 라이트 동작시 인가되는 어드레스신호의 특성, (b)는 라이트 인에이블신호의 특성, (c)는 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)의 전압레벨 특성, (d)는 리커버리신호(RS)의 특성, (e)는 전류소오스용 NMOS 트랜지스터(20)에 인가되는 신호의 특성이다.
(a)의 어드레스신호 t1구간 동안에 (b)의 라이트 인에이블신호가 t2구간만큼 인가되면, 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)은 전압레벨 특성이 t3구간처럼 변화되는데, 이렇게 변화된 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)의 전압레벨을 정상적인 일정한 전압레벨로 유지시키기 위하여, (d)의 t4구간만큼 로우상태의 리커버리신호(RS)를 인가하여 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)을 일정한 전압레벨로 리커버리시킨다.
그러나, 상기와 같이 리커버리 동작을 수행하는 종래의 반도체 메모리 장치의 경우에, 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)을 리커버리시키기 위하여 인가되는 리커버리신호(RS)의 로우상태 구간은 미리 실험을 통하여 얻은 리커버리 기간으로 결정되므로써, 리커버리가 완전히 이루어지지 않은 상태에서 로우상태의 리커버리신호(RS)의 인가가 끝나거나, 또는 리커버리가 완전히 끝난는데도 로우상태의 리커버리신호(RS)가 계속하여 인가되어 오동작을 유발하는 문제점이 존재하였다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 데이터 버스라인과 반전 데이터 버스라인의 전압차를 감지증폭하는 감지 증폭기의 출력신호를 이용하여 리커버리 기간을 제어하므로써, 리커버리 동작을 보다 안정되게 수행시킬 수 있는 리커버리 동작을 제어하기 위한 반도체 메모리 장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 데이터 버스라인과 반전 데이터 버스라인의 전압차를 감지증폭하기 위한 감지 증폭수단 - 라이트 동작시에도 인에이블 됨 - ; 상기 감지 증폭수단의 정/부 출력신호를 비교하여 상기 정/부 출력신호가 논리적으로 같아지는 시점에 활성화되는 리커버리 완료시점 감지신호를 생성하기 위한 리커버리 완료시점 감지수단; 상기 리커버리 완료시점 감지신호와 리커버리 제어신호를 논리 조합하여 상기 리커버리 제어신호의 활성화 시점에 활성화되고 상기 리커버리 완료시점 감지신호의 활성화 시점에 비활성화되는 펄스폭이 조절된 리커버리 제어신호를 생성하기 위한 리커버리 제어수단; 및 상기 펄스폭이 조절된 리커버리 제어신호에 응답하여 상기 데이터 버스라인과 상기 반전 데이터 버스라인을 일정한 전압 레벨로 리커버리시키기 위한 리커버리 수단을 포함하는 반도체 메모리 장치가 제공된다.
이하, 도 3 및 도 4를 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 3을 참조하면, 본 발명의 리커버리 동작을 제어하기 위한 반도체 메모리 장치는, 도 1과 마찬가지로, 감지 증폭기(10)와, 전류소오스용 NMOS 트랜지스터(20)와, 리커버리용 PMOS 트랜지스터(PM31) 및 리커버리용 PMOS 트랜지스터(PM31)로 구성된 리커버리부(30)을 구비하며, 여기서 전류소오스용 NMOS 트랜지스터(20)의 게이트에는 센스인에이블신호(SE)가 인가된다.
또한, 본 발명의 반도체 메모리 장치는 감지 증폭기(10)의 출력단(SOUT)으로 출력되는 제 1 출력신호와 반전 출력단(/SOUT)으로 출력되는 제 2 출력신호의 크기가 동일한지를 감지하기 위한 감지부(40)과, 일입력단으로 입력된 감지부(40)의 감지신호와 타입력단으로 입력된 리커버리 제어신호(RC)에 의해 리커버리부(30)의 리커버리 동작을 제어하기 위한 리커버리 제어부(50)을 더 구비한다.
감지부(40)는 감지 증폭기(10)의 출력단(SOUT)을 통해 출력된 신호를 버퍼링시키기 위하여 순차적으로 직렬 연결된 인버터(IV41, IV42, IV43)들과, 감지 증폭기(10)의 반전 출력단(/SOUT)을 통해 출력된 신호를 버퍼링시키기 위하여 순차적으로 직렬 연결된 인버터(IV44, IV45, IV46)들과, 일입력단이 인버터(IV42)의 출력단에 접속되고 타입력단이 인버터(IV43)의 출력단에 접속된 낸드게이트(NAND41)와, 일입력단이 인버터(IV45)의 출력단에 접속되고 타입력단이 인버터(IV46)의 출력단에 접속된 낸드게이트(NAND42)와, 낸드게이트(NAND41, NAND42)들의 출력신호를 각각 반전시키기 위한 인버터(IV47, IV48)들과, 일입력단이 인버터(IV47)의 출력단에 접속되고 타입력단이 인버터(IV48)의 출력단에 접속된 노아게이트(NOR41)를 구비한다.
상기와 같은 구조를 갖는 감지부의 동작을 설명하면 다음과 같다.
감지 증폭기(10)의 출력단(SOUT) 및 반전 출력단(/SOUT)을 통해 출력되는 신호의 크기가 서로다르면, 낸드게이트(NAND41)의 일입력단 및 타입력단에는 서로 동일한 신호가 입력되며, 또한 낸드게이트(NAND42)의 일입력단 및 타입력단에도 서로 동일한 신호가 입력된다. 즉, 출력단(SOUT)을 통해 하이신호가 출력되고, 반전 출력단(/SOUT)을 통해 로우신호가 출력되면, 낸드게이트(NAND41)는 일입력단 및 타입력단으로 각각 입력된 로우신호들을 논리낸드하여 논리낸드된 하이신호를 출력하고, 반면에 낸드게이트(NAND42)는 일입력단 및 타입력단으로 각각 입력된 하이신호들을 논리낸드하여 논리낸드된 로우신호를 출력한다. 이어, 낸드게이트(NAND41)의 하이신호와 낸드게이트(NAND42)의 로우신호는 각각 인버터(IV47, IV48)들을 통해 로우신호 및 하이신호로 반전되어 노아게이트(NOR41)의 일입력단 및 타입력단으로 각각 입력된다. 이어서, 노아게이트(NOR41)는 일입력단 및 타입력단으로 각각 입력된 로우신호 및 하이신호를 논리노아하여 논리노아된 로우신호를 리커버리 제어부(50)으로 출력한다.
반대로, 감지 증폭기(10)의 출력단(SOUT) 및 반전 출력단(/SOUT)을 통해 출력되는 신호의 크기가 서로 동일하면, 낸드게이트(NAND41)의 일입력단 및 타입력단에는 서로 상대적인 신호가 입력되며, 또한 낸드게이트(NAND42)의 일입력단 및 타입력단에도 서로 상대적인 신호가 입력된다. 즉, 출력단(SOUT) 및 반전 출력단(/SOUT)을 통해 로우신호가 출력되면, 낸드게이트(NAND41)는 일입력단 및 타입력단으로 각각 입력된 하이신호 및 로우신호들을 논리낸드하여 논리낸드된 하이신호를 출력하고, 또한 낸드게이트(NAND42)도 일입력단 및 타입력단으로 각각 입력된 하이신호 및 로우신호를 논리낸드하여 논리낸드된 하이신호를 출력한다. 이어, 낸드게이트(NAND41, NAND42))들로부터 출력된 하이신호들은 각각 인버터(IV47, IV48)들을 통해 로우신호로 반전되어 노아게이트(NOR41)의 일입력단 및 타입력단으로 각각 입력된다. 이어서, 노아게이트(NOR41)는 일입력단 및 타입력단으로 각각 입력된 로우신호들을 논리노아하여 논리노아된 하이신호를 리커버리 제어부(50)으로 출력한다.
그리고, 출력단(SOUT) 및 반전 출력단(/SOUT)을 통해 하이신호가 감지되는 경우에도, 감지부(40)의 노아게이트(NOR41)는 하이신호를 리커버리 제어부(50)으로 출력한다.
리커버리 제어부(50)은 일입력단에 리커버리 제어신호(RC)가 인가되고, 타입력단이 감지부(40)의 노아게이트(NOR41)의 출력단에 접속되며, 출력단이 리커버리부(30)의 PMOS 트랜지스터(PM31, PM32)들의 게이트에 각각 접속된 낸드게이트(NAND51)로 구성된다.
상기와 같은 구조를 갖는 본 발명의 반도체 메모리 장치의 리커버리 동작을 설명하면 다음과 같다.
라이트 동작시, 하이상태의 센스인에이블신호(SE)가 전류 소오스용 NMOS 트랜지스터(20)의 게이트에 인가되면, 감지 증폭기(10)는 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)의 전압차를 감지증폭하여 서로 상대적인 감지증폭신호를 출력단(SOUT) 및 반전 출력단(/SOUT)을 통해 출력한다. 이때, 감지부(40)은 감지증폭기(10)의 서로 상대적인 감지증폭신호를 감지하여 로우신호를 리커버리 제어부(50)으로 출력하며, 이어 리커버리 제어부(50)의 낸드게이트(NAND51)는 일입력단으로 입력된 로우신호와 타입력단으로 입력된 리커버리 제어신호(RC)를 논리낸드하여, 논리낸드된 하이신호를 각각 리커버리부(30)의 PMOS 트랜지스터(PM31, PM32)들의 게이트에 인가하여 PMOS 트랜지스터(PM31, PM32)들을 턴오프시킨다. 이렇게 라이트 동작이 수행되는 동안에, 본 발명의 반도체 메모리 장치는 리버커버리 제어부(50)에 의해 리커버리용 PMOS 트랜지스터(PM31, PM32)들이 턴오프되어, 데이터 버스라인(DBL) 및 반전 데이터 버스라인(/DBL)에 리커버리가 수행되지 않도록 한다.
하이상태의 센스인에이블신호(SE)가 게속하여 인가되고 있는 상태에서, 라이트 동작이 끝나자 마자 곧바로 하이상태의 리커버리 제어신호(RC)를 리커버리 제어부(50)의 낸드게이트(NAND51)의 일입력단에 인가하고, 이때 감지 증폭기(10)의 출력단(SOUT) 및 반전 출력단(/SOUT)을 통해 동일한 레벨의 감지증폭신호가 출력되면, 감지부(40)은 상기에서 설명된 바와 같이 하이신호를 리커버리 제어부(50)의 낸드게이트(NAND51)의 타입력단에 인가한다. 이어서, 리커버리 제어부(50)의 낸드게이트(NAND51)는 일입력단 및 타입력단으로 입력된 하이신호들을 논리낸드하여 논리낸드된 로우신호를 리커버리부(30)의 PMOS 트랜지스터(PM31, PM32)들의 게이트에 각각 인가하여, 리커버리용 PMOS 트랜지스터(PM31, PM32)들을 모두 턴온시킨다. 이렇게, 턴온된 리커버리용 PMOS 트랜지스터(PM31, PM32)들은 각각 전원전압을 인가하여 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)을 일정한 전압레벨로 리커버리시킨다.
그리고, 데이터 버스라인(DBL) 및 반전 데이터 버스라인(/DBL)이 완전히 리커버리되 상태에서, 라이트 동작에 의해 감지 증폭기(10)의 출력단(SOUT) 및 반전출력단(/SOUT)을 통해 서로 상대적인 신호가 출력되면, 상기에서 설명한 바와 같이 리커버리 제어부(50)으로부터 하이신호가 출력되어 리커버리 동작이 자동을 정지된다.
따라서, 본 발명의 반도체 메모리 장치는, 상기와 같은 동작 과정이 계속적으로 반복되므로써, 안정적인 리커버리 동작을 수행할 수 있다.
도 4을 참조하여 본 발명의 반도체 메모리 장치의 리커버리 동작을 보충하여 설명한다.
도 4에서, (a)는 라이트 동작시 인가되는 어드레스신호의 특성, (b)는 라이트 인에이블신호의 특성, (c)는 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)의 전압레벨 특성, (d)는 리커버리 제어부(50)의 출력 특성, (e)는 전류소오스용 NMOS 트랜지스터(20)에 인가되는 센스인에이블신호(SE)의 특성, (f)는 리커버리 제어부(50)에 인가되는 리커버리 제어신호(RC)의 특성이다.
(a)의 어드레스신호 H1구간 동안에 (b)의 라이트 인에이블신호가 H2구간만큼 인가되는 동안에 라이트 동작이 수행되면, 감지 증폭기(10)는 전류소오스용 NMOS 트랜지스터(20)의 게이트에 인가되는 (e)의 센스인에이블신호(SE)의 H5구간 동안에 인에이블되어 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)을 감지증폭하여 출력한다. 이때, 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)은 전압레벨특성이 H3구간처럼 변화되는데, 이렇게 변화된 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)의 전압레벨을 정상적인 일정한 전압레벨로 유지시키기 위하여, (f)의 리커버리 제어신호(RC)를 H5구간만큼 하이상태의 리커버리 제어신호(RC)를 인가하면, 리커버리부(30)는 리커버리 제어부(50)으로부터 H4구간 동안 출력되는 로우신호에 의해 데이터 버스라인(DBL)과 반전 데이터 버스라인(/DBL)을 일정한 전압레벨로 리커버리시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상세서 설명한 바와 같이 본 발명의 리커버리 동작을 제어하기 위한 반도체 메모리 장치는, 감지 증폭기의 출력신호를 감지하여 감지값에 따라 리커버리 수단의 동작을 제어하므로써, 데이터 버스라인과 반전 데이터 버스라인을 안정되게 리커버리시킬 수 있으며, 이에 따라 오동작이 발생되는 것을 방지할 수 있는 효과를 제공한다.
도 1은 종래의 리커버리 동작을 수행하기 위한 반도체 메모리 장치의 회로도.
도 2는 종래의 리커버리 동작을 수행하는 반도체 메모리 장치의 동작 특성도.
도 3은 본 발명의 실시예에 따른 리커버리 동작을 수행하기 위한 반도체 메모리 장치의 회로도.
도 4는 도 3의 반도체 메모리 장치의 동작 특성도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 감지 증폭기 20: 전류소오스용 NMOS 트랜지스터
30: 리커버리부 40: 감지부
50: 리커버리 제어부

Claims (3)

  1. 데이터 버스라인과 반전 데이터 버스라인의 전압차를 감지증폭하기 위한 감지 증폭수단 - 라이트 동작시에도 인에이블 됨 - ;
    상기 감지 증폭수단의 정/부 출력신호를 비교하여 상기 정/부 출력신호가 논리적으로 같아지는 시점에 활성화되는 리커버리 완료시점 감지신호를 생성하기 위한 리커버리 완료시점 감지수단;
    상기 리커버리 완료시점 감지신호와 리커버리 제어신호를 논리 조합하여 상기 리커버리 제어신호의 활성화 시점에 활성화되고 상기 리커버리 완료시점 감지신호의 활성화 시점에 비활성화되는 펄스폭이 조절된 리커버리 제어신호를 생성하기 위한 리커버리 제어수단; 및
    상기 펄스폭이 조절된 리커버리 제어신호에 응답하여 상기 데이터 버스라인과 상기 반전 데이터 버스라인을 일정한 전압 레벨로 리커버리시키기 위한 리커버리 수단
    을 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 리커버리 완료시점 감지수단은,
    상기 감지 증폭수단의 정 출력신호를 버퍼링하기 위하여 직렬 연결된 제1 내지 제3 인버터(IV41, IV42, IV43);
    상기 감지 증폭수단의 부 출력신호를 버퍼링하기 위하여 직렬 연결된 제4 내지 제6 인버터(IV44, IV45, IV46);
    상기 제6 인버터(IV46)의 출력신호 및 상기 제2 인버터(IV42)의 출력신호를 입력으로 하는 제1 낸드게이트(NAND42);
    상기 제3 인버터(IV43)의 출력신호 및 상기 제5 인버터의 출력신호를 입력으로 하는 제2 낸드게이트(NAND41);
    상기 제1 낸드게이트(NAND42)의 출력신호를 입력으로 하는 제7 인버터(IV48);
    상기 제2 낸드게이트(NAND41)의 출력신호를 입력으로 하는 제8 인버터(IV47); 및
    상기 제7 인버터(IV48)의 출력신호 및 제8 인버터(IV47)의 출력신호를 입력으로 하여 상기 리커버리 완료시점 감지신호를 출력하는 노아게이트(NOR41)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 리커버리 제어수단은,
    상기 리커버리 완료시점 감지신호 및 상기 리커버리 제어신호를 입력으로 하는 제3 낸드게이트(NAND51)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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