KR100578659B1 - 내부 전압 제어 회로 - Google Patents

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Abstract

본 발명은 내부 전압 제어 회로에 관한 것으로, 비트라인 센싱 스타트 신호에 따라 기준 전압과 내부 전압을 비교하여 상기 내부 전압의 변화를 검출하고 그 결과에 따라 제 1 비교 신호를 출력하기 위한 제 1 비교부와, 상기 제 1 비교 신호 및 인에이블 신호에 따라 제어 신호를 출력하기 위한 제어부와, 상기 제어 신호에 따라 전원 전압을 상기 내부 전압으로 공급하기 위한 내부 전압 생성부와, 상기 센싱 스타트 신호에 따라 상기 기준 전압과 상기 내부 전압을 비교하고 그 결과에 따라 제 2 비교 신호를 출력하기 위한 제 2 비교부와, 상기 제 2 비교 신호에 따라 상기 전원 전압을 인가하여 상기 내부 전압을 일정 레벨로 유지하기 위한 내부 전압 유지부를 포함함으로써 제 2 비교부의 동작전에 제 1 비교부를 이용하여 내부 전압의 변화를 먼저 검출하고, 그 결과에 따라 내부 전압 레벨이 저하되는 것을 방지하여 전원 전압이 높은 구간에서도 내부 전압을 안정화시킬 수 있어 소자의 신뢰성을 향상시킬 수 있는 내부 전압 제어 회로가 제시된다.
내부 전압 제어 회로, Vcore, 비교기

Description

내부 전압 제어 회로{Internal voltage control circuit}
도 1은 내부 전압 제어 회로 및 그 주변 회로의 관계를 나타낸 블럭도;
도 2(a) 및 도 2(b)는 도 1에 도시된 인에이블 회로의 실시 예에 따른 회로도;
도 3은 종래의 내부 전압 발생 회로의 회로도;
도 4(a) 및 도 4(b)는 도 1에 도시된 비트라인 센스 증폭기 블럭의 구성도;
도 5는 종래의 내부 전압 제어 회로의 전원 전압 변화에 따른 내부 전압 변화를 나타낸 그래프;
도 6은 본 발명에 따른 내부 전압 제어 회로도;
도 7은 본 발명에 따른 내부 전압 제어 회로를 구성하는 제 1 비교부의 회로도;
도 8(a) 및 도 8(b)는 본 발명에 따른 내부 전압 제어 회로를 구성하는 제어부의 실시 예에 따른 회로도;
도 9는 본 발명에 따른 내부 전압 제어 회로의 전원 전압의 변화에 따른 출력 신호의 파형을 나타낸 그래프; 및
도 10은 본 발명에 따른 내부 전압 제어 회로의 전원 전압 변화에 따른 내부 전압 변화를 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
100 : 인에이블 회로 200 : 내부 전압 제어 회로
300 : 비트라인 센스 증폭기 블럭
61 : 제 1 비교부 62 : 제어부
63 : 내부 전압 생성부 64 : 인에이블부
65 : 제 2 비교부 66 : 내부 전압 유지부
본 발명은 내부 전압 제어 회로에 관한 것으로, 특히 전원 전압이 높은 구간에서도 내부 전압을 안정화시킬 수 있어 소자의 신뢰성을 향상시킬 수 있는 내부 전압 제어 회로에 관한 것이다.
도 1은 내부 전압 제어 회로와 그 주변 회로의 구성을 나타낸 구성도로서, 인에이블 회로(10), 내부 전압 제어 회로(20) 및 비트라인 센스 증폭기 블럭(30)으로 구성된다.
인에이블 회로(100)는 액티브 후 비트라인 센싱 스타트 신호(Sest30)를 입력 하여 내부 전압 제어 회로(200)를 구성하는 내부 전압 생성부를 인에이블시키기 위한 인에이블 신호(sense_en)를 생성한다. 인에이블 회로(100)로는 인버터 체인을 이용한 회로 또는 캐패시터의 충전 시간을 이용한 회로등을 이용하는데, 센싱 스타트 신호(Sest30)가 하이 레벨로 인에이블된 후 인버터 체인을 통한 지연 시간 또는 캐패시터의 충전 시간동안 로우 레벨의 인에이블 신호(sense_en)를 출력한다. 내부 전압 제어 회로(200)는 액티브 이후에 임의의 시간동안 인에이블 신호(sense_en)에 따라 외부 전압(Vdd)을 이용하여 내부 전압(Vcore)을 생성하고, 내부 전압(Vcore)을 기준 전압(Vrc)과 비교하여 그 결과에 따라 내부 전압(Vcore)을 소정 레벨로 유지한다. 비트라인 센스 증폭기 블럭(300)은 액티브 동작에서 선택된 비트라인 센스 증폭기 블럭의 모든 센스 증폭기를 동작시키며, 이때 비트라인 차징을 위한 내부 전압(Vcore)의 소모가 발생된다.
도 2(a) 및 도 2(b)는 인에이블 회로의 실시 예를 설명하기 위한 회로도이다.
도 2(a)는 인버터 체인 구조의 인에이블 회로로서, 다수의 인버터(I11 내지 I17)에 의해 센싱 스타트 신호(Sest30)가 지연 및 반전되고, NAND 게이트(11)에 의해 센싱 스타트 신호(Sest30)와 다수의 인버터(I11 내지 I17)를 통해 지연 및 반전된 신호가 논리 조합되어 인에이블 신호(sense_en)가 출력된다. 이러한 인버터 체인 구조의 인에이블 회로는 센싱 스타트 신호(Sest30)가 하이 레벨로 인에이블된 후 다수의 인버터(I11 내지 I17)를 통한 지연 시간동안 인에이블 신호(sense_en)는 로우 레벨로 출력되고, 지연 시간 후 하이 레벨로 출력된다.
도 2(b)는 캐패시터의 충전 시간을 이용한 인에이블 회로로서, 센싱 스타트 신호(Sest30)는 제 1 인버터(I21)를 통해 반전되어 제 1 노드(Q21)와 접지 단자(Vss) 사이에 접속된 제 1 NMOS 트랜지스터(N21)를 구동시킨다. NAND 게이트(21)는 센싱 스타트 신호(Sest30)와 제 2 노드(Q22)의 전위를 입력하여 논리 조합한다. NAND 게이트(21)의 출력 신호는 제 2 및 제 3 인버터(I22 및 I23)를 통해 인에이블 신호(sense_en)로서 출력된다. 외부 전원 단자(Vdd)와 제 1 노드(Q21) 사이에 접속된 제 1 PMOS 트랜지스터(P21)는 인에이블 신호(sense_en)의 전위에 따라 구동된다. 또한, 외부 전원 단자(Vdd)와 제 1 노드(Q21) 사이에는 다수의 캐패시터(C21 내지 C27)가 병렬 접속된다. 외부 전원 단자(Vdd)와 제 1 노드(Q21) 사이에 제 2 노드(Q22)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P22)가 다수의 캐패시터(C21 내지 C27)와 병렬 접속된다. 제 1 노드(Q21)와 제 2 노드(Q22) 사이에는 다수의 인버터(I24 내지 I26)가 접속되어 제 1 노드(Q21)의 전위를 지연 및 반전시켜 제 2 노드(Q22)의 전위를 결정한다. 이렇게 구성된 캐패시터의 충전 시간을 이용한 인에이블 회로는 센싱 스타트 신호(Sest30)가 하이 레벨로 인에이블된 후 다수의 캐패시터(C21 내지 C27)가 충전되기 전까지 로우 레벨로 출력되고, 충전된 후 하이 레벨로 출력된다.
도 3은 종래의 내부 전압(Vcore) 발생 회로의 회로도이다.
내부 전압 생성부(31)는 외부 전원 단자(Vdd)와 내부 전압 단자(Vcore) 사이 에 접속되고, 제 1 및 제 2 인버터(I31 및 I32)를 통해 입력되는 인에이블 신호(sense_en)에 따라 구동되는 제 7 PMOS 트랜지스터(P37)로 구성되어 액티브 이후에 임의의 시간동안 외부 전압(Vdd)을 인가하여 내부 전압(Vcore)으로 이용한다. 인에이블부(32)는 센싱 스타트 신호(Sest30)에 따라 비교부(33)를 인에이블시키는 것으로, 제 3 인버터(I33)를 통해 반전된 센싱 스타트 신호(Sest30)에 따라 제 1 PMOS 트랜지스터(P31) 및 제 1 NMOS 트랜지스터(N31)가 구동되어 제 1 노드(Q31)의 전위가 조절되고, 제 1 노드(Q31)의 전위에 따라 비교부(32)를 인에이블시킨다. 비교부(33)는 인에이블부(32)에 의해 인에이블되어 기준 전압(Vrc)과 내부 전압(Vcore)을 비교한 결과에 따라 비교 신호(comp_en)를 출력하는데, 비교 신호(comp_en)는 기준 전압(Vrc)이 내부 전압(Vcore)보다 높으면 로우 레벨을 유지하게 되고, 기준 전압(Vrc)이 내부 전압(Vcore)보다 낮으면 하이 레벨을 유지하게 된다. 내부 전압 유지부(34)는 외부 전원 단자(Vdd)와 내부 전압 단자(Vcore) 사이에 접속되어 비교부(33)의 비교 신호(comp_en)에 따라 구동되는 제 6 PMOS 트랜지스터(P36)로 구성되어 내부 전압(Vcore)을 소정 레벨로 유지하도록 한다.
상기와 같은 내부 전압 제어 회로는 액티브 이후에 임의의 시간동안 로우 레벨로 인가되는 인에이블 신호(sense_en)에 따라 내부 전압 생성부(31)가 구동되어 외부 전압(Vdd)을 내부 전압(Vcore)으로 이용하고, 센싱 스타트 신호(Sest30)에 의해 비교부(32)가 인에이블되어 기준 전압(Vrc)와 내부 전압(Vcore)을 비교한 결과에 따라 내부 전압 유지부(34)가 구동되어 내부 전압(Vcore)이 소정 레벨로 유지되도록 한다.
도 4(a) 및 도 4(b)는 비트라인 센스 증폭기 블럭의 구성을 나타낸 회로도로서, 도 4(a)는 비트라인 센스 증폭기의 구동 회로도이고, 도 4(b)는 비트라인 센스 증폭기의 회로도이다.
도 4(a)를 참조하면, 비트라인 센스 증폭기 구동 회로는 비트라인 센스 증폭기의 풀업 단자(RTO) 및 풀다운 단자(SB)에 내부 전압(Vcore) 및 접지 전압(Vss)을 각각 인가하기 위한 것으로, 내부 전압 단자(Vcore)와 풀업 단자(RTO) 사이에 접속되어 풀업 인에이블 신호(RTOE)에 따라 구동되는 풀업 트랜지스터(P41)와, 비트라인 센스 증폭기의 풀다운 단자(SB)와 접지 단자(Vss) 사이에 접속되어 풀다운 인에이블 신호(SB)에 따라 구동되는 풀다운 트랜지스터(N41)로 구성된다.
도 4(b)를 참조하면, 일반적인 DRAM에서의 비트라인 센스 증폭기는 풀업 단자(RTO)와 풀다운 단자(SB) 사이에 제 1 PMOS 트랜지스터(P51) 및 제 1 NMOS 트랜지스터(N51)가 제 2 노드(Q52)에 접속되고, 제 2 PMOS 트랜지스터(P52) 및 제 2 NMOS 트랜지스터(N52)가 제 1 노드(Q51)에 접속되는 크로스 커플형으로 구성되어 비트라인(BL) 및 비트라인 바(BLb)의 데이터를 센싱하여 증폭한다.
상기와 같이 구성되는 비트라인 센스 증폭기 블럭은 하나의 비트라인이 선택되었을 때 그에 해당하는 풀업 인에이블 신호(RTOE)는 로우 상태로 인에이블되어 비트라인 센스 증폭기 드라이버의 풀업 트랜지스터(P41)를 턴온시켜 내부 전압(Vcore)을 풀업 단자(RTO)로 공급한다. 그리고, 풀다운 인에이블 신호(SBE)는 하이 상태로 인에이블되어 비트라인 센스 증폭기 드라이버의 풀다운 트랜지스터(N41)를 턴온시켜 접지 전압(Vss)을 풀다운 단자(SB)로 공급한다. 이렇게 하여 비트라인(BL) 및 비트라인 바(BLb)가 내부 전압(Vcore)에 의해 차징되기 때문에 내부 전압(Vcore)이 소모된다.
상기한 바와 같이 액티브 동작시 선택된 비트라인은 내부 전압(Vcore)에 의해 차징되기 때문에 일정한 시간동안 내부 전압(Vcore)이 과도하게 소모되어 일정한 레벨을 유지하지 못하게 된다. 내부 전압 제어 회로의 비교부(33)는 이렇게 불안정한 내부 전압(Vcore)을 기준 전압(Vrc)과 비교하고, 내부 전압 유지부(34)는 비교 결과에 따라 구동되어 외부 전원 전압(Vdd)을 이용하여 내부 전압(Vcore)을 일정 레벨로 유지하게 된다. 그리고, 비교하는 시간동안 내부 전압(Vcore)의 저하를 방지하기 위해 내부 전압 생성부(31)를 이용하여 액티브 후 임의의 시간동안 외부 전원 전압(Vdd)을 인가하여 내부 전압(Vcore)으로 이용한다.
그런데, 내부 전압(Vcore)이 소모되는 시간과 내부 전압(Vcore)을 생성하는 시간을 노멀 조건에서 정확히 맞춘다 하여도 전원 전압(Vdd)이 높을 때에는 생성 하는 시작점과 구간이 달라져서 원하지 않는 곳에서 내부 전압(Vcore)을 생성하게 되어 전원 전압(Vdd)이 높은 구간에서는 오히려 내부 전압(Vcore) 레벨이 설정 레벨보다 과도하게 상승하는 현상이 발생하게 되어 소자의 신뢰성을 저하시키게 된다.
도 5는 종래의 내부 전압 제어 회로의 전원 전압(Vdd) 변화에 따른 내부 전 압(Vcore) 변화를 나타낸 그래프이다. 도면에서 a는 전원 전압(Vdd)이 2.8V일 때의 인에이블 신호(sense_en)의 파형이고, b는 전원 전압(Vdd)이 2.5V일 때의 인에이블 신호(sense_en)의 파형이며, c는 전원 전압(Vdd)이 2.1V일 때의 인에이블 신호(sense_en)의 파형이다. 도시된 바와 같이 전원 전압(Vdd)이 높을수록 내부 전압(Vcore)이 상승됨을 볼 수 있다.
본 발명의 목적은 높은 전원 전압에서 내부 전압 레벨이 불안정하게 되는 것을 방지할 수 있는 내부 전압 제어 회로를 제공하는데 있다.
본 발명의 다른 목적은 임의의 시간 동안 내부 전압 생성부를 구동시키지 않고 내부 전압 레벨이 저하되었을 때만 내부 전압 생성부를 구동시켜 상기한 문제점을 해결할 수 있는 내부 전압 제어 회로를 제공하는데 있다.
본 발명에 따른 내부 전압 제어 회로는 비트라인 센싱 스타트 신호에 따라 기준 전압과 내부 전압을 비교하여 상기 내부 전압의 변화를 검출하고 그 결과에 따라 제 1 비교 신호를 출력하기 위한 제 1 비교부와, 상기 제 1 비교 신호 및 인에이블 신호에 따라 제어 신호를 출력하기 위한 제어부와, 상기 제어 신호에 따라 전원 전압을 상기 내부 전압으로 공급하기 위한 내부 전압 생성부와, 상기 센싱 스타트 신호에 따라 상기 기준 전압과 상기 내부 전압을 비교하고 그 결과에 따라 제 2 비교 신호를 출력하기 위한 제 2 비교부와, 상기 제 2 비교 신호에 따라 상기 전원 전압을 인가하여 상기 내부 전압을 일정 레벨로 유지하기 위한 내부 전압 유지부를 포함한다.
상기 제 1 비교부는 상기 내부 전압이 상기 기준 전압보다 낮으면 상기 제 1 비교 신호를 로우 레벨로 출력하고, 상기 내부 전압이 상기 기준 전압보다 높으면 상기 제 1 비교 신호를 하이 레벨로 출력한다.
상기 제어부는 상기 제 1 비교 신호가 로우 레벨로 인가되고 상기 인에이블 신호가 로우 레벨로 인가되는 동안 상기 제어 신호를 로우 레벨로 출력한다.
상기 제어부는 상기 제 1 비교 신호 및 상기 인에이블 신호를 입력하기 위한 NOR 게이트와, 상기 NOR 게이트의 출력 신호를 반전시키기 위한 인버터를 포함한다.
상기 제어부는 상기 제 1 비교 신호 및 상기 인에이블 신호에 따라 구동되는 3상 인버터와, 상기 3상 인버터의 출력 신호를 반전시키기 위한 인버터를 포함한다.
상기 내부 전압 생성부는 상기 전원 전압이 입력되는 단자와 상기 내부 전압이 입력되는 단자 사이에 연결되어 상기 제어 신호에 따라 구동되는 PMOS 트랜지스터를 포함한다.
상기 제 2 비교부는 상기 내부 전압이 상기 기준 전압보다 낮으면 상기 제 2 비교 신호를 로우 레벨로 출력하고, 상기 내부 전압이 상기 기준 전압보다 높으면 상기 제 2 비교 신호를 하이 레벨로 출력한다.
상기 내부 전압 유지부는 상기 전원 전압이 입력되는 단자와 상기 내부 전압이 입력되는 단자 사이에 연결되어 상기 제 2 비교 신호에 따라 구동되는 PMOS 트랜지스터를 포함한다.
상기 제 1 비교부와 상기 제 2 비교부는 트랜지스터를 포함하여 동일하게 구성되며, 상기 제 1 비교부를 구성하는 상기 트랜지스터 사이즈 및 로딩은, 상기 제 2 비교부가 제 2 비교 신호를 출력하는 시점보다 상기 제 1 비교부가 제 1 비교 신호를 출력하는 시점이 더 빨라지도록 설정된다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 6은 본 발명에 따른 내부 전압 제어 회로의 회로도이다.
제 1 비교부(61)는 센싱 스타트 신호(Sest30)에 따라 기준 전압(Vrc)과 내부 전압(Vcore)을 비교하여 내부 전압(Vcore)의 변화를 검출하고, 그 결과에 따라 제 1 비교 신호(comp_en1)를 출력하는데, 제 1 비교 신호(comp_en1)는 내부 전압(Vcore)이 기준 전압(Vrc)보다 낮으면 로우 레벨로 출력되고, 내부 전압(Vcore)이 기준 전압(Vrc)보다 높으면 하이 레벨로 출력된다. 제어부(62)는 인에이블 신호(sense_en) 및 제 1 비교 신호(comp_en1)에 따라 제어 신호(ctrl_en)를 출력하는데, 제 1 비교 신호(comp_en1)가 로우 레벨로 인가되고 인에이블 신호(sense_en)가 로우 레벨로 인가되는 동안 제어 신호(ctrl_en)를 로우 레벨로 출력한다. 내부 전압 생성부(63)는 외부 전원 단자(Vdd)와 내부 전압 단자(Vcore) 사이에 접속되고, 제어부(62)로부터의 제어 신호(ctrl_en)에 따라 구동되는 제 7 PMOS 트랜지스터(P67)로 구성되어 내부 전압(Vcore)이 기준 전압(Vrc)보다 낮은 구간에서 전원 전압(Vdd)을 내부 전압(Vcore)으로 인가한다. 인에이블부(64)는 센싱 스타트 신호(Sest30)에 따라 제 2 비교부(65)를 인에이블시키는 것으로, 제 1 인버터(I61)를 통해 반전된 센싱 스타트 신호(Sest30)에 따라 제 1 PMOS 트랜지스터(P61) 및 제 1 NMOS 트랜지스터(N61)가 구동되어 제 1 노드(Q61)의 전위가 조절되고, 제 1 노드(Q61)의 전위에 따라 제 2 비교부(65)를 인에이블시킨다. 제 2 비교부(65)는 인에이블부(64)에 의해 인에이블되어 기준 전압(Vrc)과 내부 전압(Vcore)을 비교한 결과에 따라 제 2 비교 신호(comp_en2)를 출력한다. 내부 전압 유지부(66)는 외부 전원 단자(Vdd)와 내부 전압 단자(Vcore) 사이에 접속되어 제 2 비교부(65)로부터의 제 2 비교 신호(comp_en2)에 따라 구동되는 제 6 PMOS 트랜지스터(P66)로 구성되어 내부 전압(Vcore)을 소정 레벨로 유지하도록 한다.
상기와 같이 구성되는 본 발명에 따른 내부 전압 제어 회로의 구동 방법을 설명하면 다음과 같다.
센싱 스타트 신호(Sest30)가 하이 레벨로 인에이블되면 제 1 비교부(61)는 기준 전압(Vrc)과 내부 전압(Vcore)을 비교하여 내부 전압(Vcore)의 변화를 검출하고 그 결과에 따라 제 1 비교 신호(comp_en1)를 출력하는데, 제 1 비교 신호(comp_en1)는 내부 전압(Vcore)이 기준 전압(Vrc)보다 낮으면 로우 레벨로 출력되고, 내부 전압(Vcore)이 기준 전압(Vrc)보다 높으면 하이 레벨로 출력된다. 제어부(62)는 제 1 비교부(61)로부터 제 1 비교 신호(comp_en1)를 입력하고 인에이블 신호(sense_en)를 입력하여 제어 신호(ctrl_en)를 출력하는데, 제어 신호(ctrl_en) 는 제 1 비교 신호(comp_en1)가 로우 레벨로 인가되고 인에이블 신호(sense_en)가 로우 레벨로 인가되는 동안 로우 레벨로 출력된다. 제어 신호(ctrl_en)가 로우 레벨로 인가되는 동안 내부 전압 생성부(63), 즉 제 7 PMOS 트랜지스터(P67)는 턴온되어 외부 전압(Vdd)을 인가하여 내부 전압(Vcore)을 생성한다. 그리고, 하이 레벨의 센싱 스타트 신호(Sest30)가 제 1 인버터(I61)를 통해 로우 레벨로 반전되어 제 1 PMOS 트랜지스터(P61)가 턴온되기 때문에 제 1 노드(Q61)는 소정의 전위를 유지하게 되고, 이에 따라 제 4, 제 7 및 제 9 NMOS 트랜지스터(N64, N67 및 N69)가 턴온되어 제 2 비교부(65)가 인에이블된다. 제 2 비교부(65)가 인에이블되면 기준 전압(Vrc)에 의해 제 3 NMOS 트랜지스터(N63)가 구동되어 제 2 노드(Q62)의 전위가 기준 전압(Vrc)에 따라 결정되고, 내부 전압(Vcore)에 의해 제 8 NMOS 트랜지스터(N68)가 구동되어 제 6 노드(Q66)의 전위가 내부 전압(Vcore)에 따라 결정된다. 기준 전압(Vrc)에 따른 전위를 유지하는 제 2 노드(Q62)의 전위에 따라 제 5 NMOS 트랜지스터(N65)가 구동되고, 내부 전압(Vcore)에 따른 전위를 유지하는 제 6 노드(Q66)의 전위에 따라 제 6 NMOS 트랜지스터(N66)가 구동된다. 따라서, 제 2 노드(Q62)의 전위와 제 6 노드(Q66)의 전위에 따라 제 3 노드(Q63)과 제 4 노드(Q64)의 전위가 결정되고, 그 결과에 따라 제 3 노드(Q63)의 전위에 따른 제 2 비교 신호(comp_en2)가 출력된다. 예를들어 기준 전압(Vrc)이 내부 전압(Vcore)보다 높으면 제 2 노드(Q62)의 전위가 제 6 노드(Q66)의 전위보다 높게 되어 제 5 NMOS 트랜지스터(N65)를 통해 흐르는 전류가 제 6 NMOS 트랜지스터(N66)를 통해 흐르는 전류보다 많게 되어 제 3 노드(Q63)의 전위보다 제 4 노드(Q64)의 전위가 높 게 된다. 따라서, 제 4 노드(Q64)의 전위에 의해 제 3 및 제 4 PMOS 트랜지스터(P63 및 P64)가 턴오프되어 제 3 노드(Q63)는 로우 레벨의 전위를 유지하게 된다. 로우 레벨의 전위를 유지하는 제 3 노드(Q63)의 전위에 의해 내부 전압 유지부(66), 즉 제 6 PMOS 트랜지스터(P66)가 턴온되어 외부 전압(Vdd)을 내부 전압(Vcore)으로 출력하게 된다. 이와 반대로 기준 전압(Vrc)이 내부 전압(Vcore)보다 낮으면 제 3 노드(Q63)는 하이 레벨이 되고, 이에 따라 내부 전압 유지부(66), 즉 제 6 PMOS 트랜지스터(P66)가 턴오프된다. 이러한 동작에 의해 내부 전압(Vcore)은 일정한 레벨을 유지하게 된다.
도 7은 본 발명의 실시 예에 따른 제 1 비교부의 회로도로서, 제 1 비교부는 제 2 비교부(65)와 동일한 구성을 갖는다. 그러나, 제 1 비교부는 트랜지스터의 사이즈를 조절하여 구성하고, 트랜지스터의 로딩이 작기 때문에 제 2 비교부에 비해 기준 전압(Vrc)과 내부 전압(Vcore)을 빠른 속도로 비교하게 되고, 그 결과 제 1 비교 신호(comp_en1)의 출력 속도가 빠르게 된다. 한편, 제 1 비교부는 제 2 비교부와 동일하게 구성 및 구동되기 때문에 이에 대한 설명은 생략하도록 한다.
도 8(a) 및 도 8(b)는 본 발명의 실시 예에 따른 제어부의 회로도로서, 도 8(a)는 NOR 게이트를 이용한 제어부이고, 도 8(b)는 3상(tri-state) 회로를 이용한 제어부이다.
도 8(a)를 참조하면, NOR 게이트(81)는 제 1 및 제 2 인버터(I81 및 I82)를 통해 입력되는 제 1 비교 신호(comp_en1)와 인에이블 신호(sense_en)를 입력하고, NOR 게이트(81)의 출력 신호는 제 3 내지 제 5 인버터(I83 내지 I85)를 통해 제어 신호(ctrl_en)로서 출력된다. 따라서, 제 1 비교 신호(comp_en1)가 로우 레벨로 인가되고 인에이블 신호(sense_en)가 로우 레벨로 인가되는 동안 제어 신호(ctrl_en)는 로우 레벨로 출력하게 된다.
도 8(b)를 참조하면, 전원 단자(Vdd)와 제 1 노드(Q91) 사이에 제 1 및 제 2 PMOS 트랜지스터(P91 및 P92)가 직렬 접속되고, 제 1 노드(Q91)와 접지 단자(Vss) 사이에 제 1 및 제 2 NMOS 트랜지스터(N91 및 N92)가 직렬 접속되는데, 제 1 PMOS 트랜지스터(P91)는 제 1 및 제 2 인버터(I91 및 I92)를 통해 입력되는 제 1 비교 신호(comp_en1)에 의해 구동되고, 제 2 NMOS 트랜지스터(N92)는 제 1 인버터(I91)를 통해 반전된 제 1 비교 신호(comp_en1)의 반전된 신호에 의해 구동되며, 제 2 PMOS 트랜지스터(P92) 및 제 1 NMOS 트랜지스터(N91)는 인에이블 신호(sense_en)에 따라 구동된다. 그리고, 제 1 노드(Q91)의 전위는 제 3 내지 제 5 인버터(I93 내지 I95)를 통해 반전되어 제어 신호(ctrl_en)로서 출력된다. 따라서, 제 1 비교 신호(comp_en1)가 로우 레벨로 인가되고 인에이블 신호(sense_en)가 로우 레벨로 인가되는 동안 제어 신호(ctrl_en)는 로우 레벨로 출력하게 된다.
도 9는 본 발명에 따른 내부 전압 제어 회로의 전원 전압(Vdd)의 변화에 따른 인에이블 신호(sense_en)와 제 1 비교 신호(comp_en1) 및 제어 신호(ctrl_en)의 출력 파형을 나타낸 그래프로서, 전원 전압(Vdd)이 상승하여도 제 1 비교 신호(comp_en1)의 출력 시간은 거의 변화없음을 보여주며, 이에 따라 제어 신호(ctrl_en)의 출력도 거의 변화없음을 보여준다.
도 10은 본 발명에 따른 내부 전압 제어 회로의 전원 전압(Vdd) 변화에 따른 내부 전압(Vcore) 변화를 나타낸 그래프이다. 도면에서 A는 전원 전압(Vdd)이 2.8V일 때의 제어 신호(ctrl_en)의 파형이고, B는 전원 전압(Vdd)이 2.5V일 때의 제어 신호(ctrl_en)의 파형이며, C는 전원 전압(Vdd)이 2.1V일 때의 제어 신호(ctrl_en)의 파형이다. 도시된 바와 같이 전원 전압(Vdd)이 높아져도 내부 전압(Vcore)이 안정화됨을 알 수 있다.
상술한 바와 같이 본 발명에 의하면 제 1 비교부를 이용하여 내부 전압의 변화를 기준 전압과 비교하여 검출하고, 검출 결과에 따른 제 1 비교 신호 및 인에이블 신호를 이용하여 제어부가 내부 전압 생성부를 구동시켜 전원 전압을 내부 전압으로서 인가한다. 따라서, 제 2 비교부의 동작전에 제 1 비교부를 이용하여 내부 전압의 변화를 먼저 검출하고, 그 결과에 따라 내부 전압 레벨이 저하되는 것을 방지하여 전원 전압이 높은 구간에서도 내부 전압을 안정화시킬 수 있어 소자의 신뢰성을 향상시킬 수 있다.

Claims (9)

  1. 비트라인 센싱 스타트 신호에 따라 기준 전압과 내부 전압을 비교하여 상기 내부 전압의 변화를 검출하고 그 결과에 따라 제 1 비교 신호를 출력하기 위한 제 1 비교부;
    상기 제 1 비교 신호 및 인에이블 신호에 따라 제어 신호를 출력하기 위한 제어부;
    상기 제어 신호에 따라 전원 전압을 상기 내부 전압으로 공급하기 위한 내부 전압 생성부;
    상기 센싱 스타트 신호에 따라 상기 기준 전압과 상기 내부 전압을 비교하고 그 결과에 따라 제 2 비교 신호를 출력하기 위한 제 2 비교부; 및
    상기 제 2 비교 신호에 따라 상기 전원 전압을 인가하여 상기 내부 전압을 일정 레벨로 유지하기 위한 내부 전압 유지부를 포함하는 내부 전압 제어 회로.
  2. 제 1 항에 있어서, 상기 제 1 비교부는 상기 내부 전압이 상기 기준 전압보다 낮으면 상기 제 1 비교 신호가 로우 레벨로 출력되고, 상기 내부 전압이 상기 기준 전압보다 높으면 상기 제 1 비교 신호가 하이 레벨로 출력되는 내부 전압 제어 회로.
  3. 제 1 항에 있어서, 상기 제어부는 상기 제 1 비교 신호가 로우 레벨로 인가되고 상기 인에이블 신호가 로우 레벨로 인가되는 동안 상기 제어 신호를 로우 레벨로 출력하는 내부 전압 제어 회로.
  4. 제 3 항에 있어서, 상기 제어부는 상기 제 1 비교 신호 및 상기 인에이블 신호를 입력하기 위한 NOR 게이트; 및
    상기 NOR 게이트의 출력 신호를 반전시켜, 그 반전된 신호를 상기 제어 신호로서 출력하는 인버터를 포함하는 내부 전압 제어 회로.
  5. 제 3 항에 있어서, 상기 제어부는 상기 제 1 비교 신호 및 상기 인에이블 신호에 따라 구동되는 3상 인버터; 및
    상기 3상 인버터의 출력 신호를 반전시키기 위한 인버터를 포함하는 내부 전압 제어 회로.
  6. 제 1 항에 있어서, 상기 내부 전압 생성부는 상기 전원 전압이 입력되는 단자와 상기 내부 전압이 입력되는 단자 사이에 연결되어 상기 제어 신호에 따라 구동되는 PMOS 트랜지스터를 포함하는 내부 전압 제어 회로.
  7. 제 1 항에 있어서, 상기 제 2 비교부는 상기 내부 전압이 상기 기준 전압보다 낮으면 상기 제 2 비교 신호를 로우 레벨로 출력하고, 상기 내부 전압이 상기 기준 전압보다 높으면 상기 제 2 비교 신호를 하이 레벨로 출력하는 내부 전압 제어 회로.
  8. 제 1 항에 있어서, 상기 내부 전압 유지부는 상기 전원 전압이 입력되는 단자와 상기 내부 전압이 입력되는 단자 사이에 연결되어 상기 제 2 비교 신호에 따라 구동되는 PMOS 트랜지스터를 포함하는 내부 전압 제어 회로.
  9. 제 1 항에 있어서, 상기 제 1 비교부와 상기 제 2 비교부는 트랜지스터를 포함하여 동일하게 구성되며, 상기 제 1 비교부를 구성하는 상기 트랜지스터 사이즈 및 로딩은, 상기 제 2 비교부가 제 2 비교 신호를 출력하는 시점보다 상기 제 1 비교부가 제 1 비교 신호를 출력하는 시점이 더 빨라지도록 설정되는 내부 전압 제어 회로.
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