KR100616496B1 - 동작모드에 따라 파워라인 연결 방식을 달리한 반도체메모리소자의 파워공급 제어장치 - Google Patents

Abstract

본 발명은 동작 모드에 따라 칩을 구동하는 파워와 데이터를 입출력하는데 사용하는 파워를 선별적으로 사용하여 파워라인에 발생하는 노이즈를 최소화하여 동작속도를 향상시키기 위한 것으로서, 이를 위한 본 발명은 반도체메모리소자의 파워공급제어장치에 있어서, 내부회로에 파워를 공급하는 제1전원라인과 데이터입출력단에 파워를 공급하는 제2전원라인 사이의 연결을 제어하는 스위치인에이블신호에 응답하여 내부 동작 모드에 따라서 상기 제1전원라인과 상기 제2전원라인의 연결을 제어하는 스위치부; 및 다수의 뱅크의 액티브모드에서 인에이블되는 각 뱅크별 라스신호, 리프레시 동작 모드에서 액티브되는 셀프리프레시신호, 상기 제1전원라인, 및 상기 제2전원라인을 입력으로 하여 상기 스위치인에이블신호를 생성하는 제어부를 구비하고, 상기 제1전원라인과 상기 제2전원라인사이의 전압 차가 소정 전압 이내로서 안정하게 동작하는 경우에, 상기 리프레시 동작모드 및 상기 다수의 뱅크 중 하나의 뱅크만 액티브 시 상기 스위치부가 인에이블되어 상기 제1전원라인과 상기 제2전원라인을 연결한다.

제1전원, 제2전원, 스위치인에이블신호, 전원비교신호, 뱅크비교신호.

Description

동작모드에 따라 파워라인 연결 방식을 달리한 반도체메모리소자의 파워공급제어장치{Power supply control device for changing power line connection type corresponding to operation mode in semiconductor memory device}

도1은 종래의 파워라인의 연결 방식을 간략화한 블럭다이아그램.

도2는 본 발명의 일실시예에 따른 파워공급제어장치의 블럭다이아그램.

도3은 본 발명의 일실시예에 따른 제어부의 상세 회로도.

* 도면의 주요 부분에 대한 부호의 설명

310 : 전원비교부 311 : 차동증폭부

330 : 뱅크비교부 350 : 스위치인에이블신호 생성부

Vcc : 제1공급전원 Vccq : 제2공급전원

Vcc_com : 전원비교신호 bank_com : 뱅크비교신호

self_ref : 셀프리프레시신호 sw_en : 스위치인에이블신호

본 발명은 반도체메모리소자에 관한 것으로서, 특히 칩을 구동하는 파워와 데이터 입출력에 사용되는 파워를 동작모드에 따라 공유하여 사용함으로서 노이즈를 줄이고 동작속도를 빠르게 한 반도체메모리소자의 파워공급제어장치에 관한 것이다.

일반적으로, DRAM의 경우에는 반도체 소자로 입력되는 전원은 칩을 구동하는 전원과, 데이터 입출력에 사용되는 전원이 구별 없이 하나가 사용되어 칩을 구동하는데 사용되고 아울러 데이터의 입출력 동작에 사용되었다.

도1은 종래의 파워라인의 연결 방식을 간략화한 블럭다이아그램이다.

도1을 참조하면, 종래의 파워라인은 DRAM의 내부회로(110)를 구동하는 제1공급전원(Vcc)과, 데이터입출력단(150)을 구동하는 제2공급전원(Vccq)으로 구성된다.

싱크로너스(synchronous) DRAM등과 같이 데이터 입출력 속도가 빨라지면서, 칩을 동작시키는데 사용되는 제1공급전원(Vcc)과 데이터 입출력에 사용되는 제2공급전원(Vccq)이 분리되어 사용된다.

그러나, 이런 경우 리프레시 동작 등에서는 데이터의 입출력에 사용되는 제2공급전원이 인가됨에도 불구하고 동작에 기여를 하지 못하고, 칩의 동작에만 관여하는 제1공급전원만이 사용되므로 노이즈(noise)가 발생하기 쉽고 이로 인해 리프레시 타임등 동작속도가 떨어진다.

본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 동작 모드에 따라 칩을 구동하는 파워와 데이터를 입출력하는데 사용하는 파워를 선별적으로 사용하여 파워라인에 발생하는 노이즈를 최소화하여 동작속도를 향상시킨 반도체메모리의 파워공급제어장치 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명은 반도체메모리소자의 파워공급제어장치에 있어서, 내부회로에 파워를 공급하는 제1전원라인과 데이터입출력단에 파워를 공급하는 제2전원라인 사이의 연결을 제어하는 스위치인에이블신호에 응답하여 내부 동작 모드에 따라서 상기 제1전원라인과 상기 제2전원라인의 연결을 제어하는 스위치부; 및 다수의 뱅크의 액티브모드에서 인에이블되는 각 뱅크별 라스신호, 리프레시 동작 모드에서 액티브되는 셀프리프레시신호, 상기 제1전원라인, 및 상기 제2전원라인을 입력으로 하여 상기 스위치인에이블신호를 생성하는 제어부를 구비하고, 상기 제1전원라인과 상기 제2전원라인사이의 전압 차가 소정 전압 이내로서 안정하게 동작하는 경우에, 상기 리프레시 동작모드 및 상기 다수의 뱅크 중 하나의 뱅크만 액티브 시 상기 스위치부가 인에이블되어 상기 제1전원라인과 상기 제2전원라인을 연결한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 일실시예에 따른 파워공급제어장치의 블럭다이아그램이다.

도2를 참조하면, 내부회로(210)로 인가되는 제1공급전원라인(Vcc)과, 데이터입출력단(230)으로 인가되는 제2공급전원(Vccq)라인의 연결을 제어하는 파워공급제어장치는, 상기 제1공급전원라인과 상기 제2공급전원라인의 연결을 제어하는 스위치인에이블신호(/sw_en)에 응답하여 내부 동작 모드에 따라서 상기 제1공급전원라인과 상기 제2공급전원라인의 연결을 제어하는 스위치부(250)와, 제1뱅크의 액티브모드에서 인에이블되는 제1라스신호(ras1), 제2뱅크의 액티브모드에서 인에이블되는 제2라스신호(ras2), 리프레시 동작 모드에서 액티브되는 셀프리프레시신호 (self_ref), 상기 제1공급전원라인, 및 상기 제2공급전원라인을 입력으로 하여 상기 스위치인에이블신호를 생성하는 제어부(270)로 구성된다.

상기 스위치부(250)는 게이트로 상기 스위치인에이블신호(/sw_en)을 입력받아 소스-드레인 경로를 통해 상기 제1공급전원라인(Vcc)과 상기 제2공급전원라인 (Vccq)를 연결하는 PMOS트랜지스터 PM25로 이루어진다.

도3은 본 발명의 일실시예에 따른 제어부(270)의 상세 회로도이다.

도3을 참조하면, 제어부(270)는 상기 제1라스신호(ras1)와 상기 제2라스신호 (ras2)를 비교하여 상기 제1뱅크와 상기 제2뱅크의 동작 상태를 비교한 뱅크비교신호(bank_com)를 생성하는 뱅크비교부(330)와, 상기 제1공급전원라인(Vcc)과 상기 제2공급전원라인(Vccq)을 입력으로 하여 상기 제1공급전원라인과 상기 제2공급전원라인이 상기 소정의 전압차(ΔV) 이내로 공급된 경우 전원비교신호(Vcc_com)를 인에이블시키는 전원비교부(310)와, 상기 뱅크비교신호(bank_com)와 상기 전원비교신 호(Vcc_com)와 상기 셀프리프레시신호(self_ref)를 입력으로 하여 상기 스위치인에이블신호(/sw_en)를 생성하는 스위치인에이블신호 생성부(350)로 이루어진다.

구체적으로, 상기 뱅크비교부(330)는 상기 제1라스신호(ras1)와 상기 제2라스신호(ras2)를 논리합하는 NOR게이트 NOR33 및 인버터 INV33과, 상기 제1라스신호와 상기 제2라스신호를 부정논리곱하는 NAND게이트 ND33과, 상기 인버터 INV33과 상기 NAND게이트 ND33의 출력신호를 논리곱하여 상기 뱅크비교신호를 출력하는 NAND게이트 ND34 및 인버터 INV34로 이루어진다.

상기 전원비교부(310)는 상기 제1공급전원라인(Vcc)의 신호와 상기 제2공급전원라인(Vccq)의 신호 차를 감지 및 증폭하여 제1비교신호(Vcc_d1) 및 제2비교신호(Vcc_d2)를 출력하는 차동증폭부(311) 및 상기 차동증폭부(311)의 상기 제2비교신호와 상기 제1비교신호를 반전한 신호를 논리곱하여 상기 전원비교신호(Vcc_com)를 출력하는 NAND게이트 ND31 및 인버터 INV32로 이루어진다.

상기 차동증폭부(311)는 게이트로 상기 차동증폭부(311)의 공급전압을 입력받아 소스-드레인 경로를 통해 상기 차동증폭부(311)에 전류를 공급하는 NMOS트랜지스터 NM35와, 게이트로 상기 제1공급전원라인(Vcc) 신호를 인가받아 출력노드 N31을 풀다운하는 NMOS트랜지스터 NM31과, 게이트로 상기 제2공급전원라인(Vccq) 신호를 인가받아 상기 제1비교신호(Vcc_d1)를 풀다운하되 상기 NMOS트랜지스터 NM31에 비해 구동력이 큰 NMOS트랜지스터 NM32와, 게이트로 상기 제2공급전원라인 신호를 인가받아 상기 제2비교신호(Vcc_d2)를 풀다운하되 상기 NMOS트랜지스터 NM31에 비해 구동력이 작은 NMOS트랜지스터 NM33과, 게이트로 상기 출력노드 N31신 호를 인가받아 상기 출력노드 N31을 풀업하는 PMOS트랜지스터 PM31과, 게이트로 상기 출력노드 N31신호를 인가받아 상기 제1비교신호(Vcc_d1)를 풀업하는 PMOS트랜지스터 PM32와, 게이트로 상기 출력노드 N31신호를 인가받아 상기 제2비교신호(Vcc_d2)를 풀업하는 PMOS트랜지스터 PM33을 포함하여 이루어지다.

상기 스위치인에이블신호 생성부(350)는, 상기 셀프리프레시신호(self_ref)와 상기 뱅크비교신호(bank_com)를 논리합하는 NOR게이트 NOR35 및 인버터 INV35와, 상기 인버터 INV35의 출력신호와 상기 전원비교신호(Vcc_com)를 입력으로하여 상기 스위치인에이블신호(/sw_en)를 생성하는 NAND게이트 ND35로 이루어진다.

상기와 같은 구성을 갖는 본 발명의 동작에 대해서 살펴본다.

먼저, 상기 스위치인에이블신호(/sw_en)의 생성에 대해서 살펴보면, 상기 스위치인에이블신호는 상기 셀프리프레시신호(self_ref)와, 상기 제1라스신호(ras1)와, 상기 제2라스신호(ras2)와, 상기 제1공급전원라인(Vcc) 신호와, 상기 제2공급전원라인(Vccq) 신호에 의해서 제어되어 상기 제1공급전원라인과 상기 제2공급전원라인의 연결을 제어한다.

상기 스위치인에이블신호는 리프레시 동작 모드와, 두 개 이상의 뱅크가 존재하는 메모리에서 하나의 뱅크만 액티브 모드로 동작하는 두 가지의 경우에만 액티브되는 신호이다.

상기 리프레시 동작 모드에서는 데이터 입출력단으로 인가되는 상기 제2공급전원이 사용되지 않으므로 이를 리프레시 동작이 수행 되는 제1공급전원라인과 연결하여 충분한 파워를 공급함으로서, 노이즈의 발생이 적어서 안정적으로 동작하며 셀에 충분한 전위가 기억되어 리프레시 타임이 증가하는 이점이 있다.

또한, 두 개의 뱅크가 동시에 동작하는 경우에 상기 제1공급전원라인과 상기 제2공급전원라인을 공유할 경우에는 상호 뱅크간의 노이즈가 전달될 우려가 있으나, 상기 뱅크중의 하나만이 동작할 경우에는 액티브되지 않은 뱅크의 제2공급전원라인을 공유하여 상술한 바와 같은 효과를 얻을 수 있다.

이제, 도3을 참조하여 상기와 같은 신호의 논리를 갖는 상기 스위치인에이블신호(/sw_en)의 생성 과정에 대해서 살펴본다.

상기 스위치인에이블신호는 상기 전원비교신호(Vcc_com)가 액티브된 상태에서 상기 셀프리프레시(self_ref)신호 또는 상기 뱅크비교신호(bank_com)가 액티브되는 경우에 인에이블된다.

먼저, 상기 전원비교부(310)에서 상기 전원비교신호의 생성에 대해서 살펴보면, 상기 전원비교신호는 상기 제1공급전원라인(Vcc)과 상기 제2공급전원라인 (Vccq)이 일정 전압차(ΔV)내에 있는 경우에만 "하이"로 액티브되는 신호이다. 이는 상기 제1공급전원라인과 상기 제2공급전원라인에 전압차가 발생하는 경우에는 상기 스위치인에이블신호를 디스에이블시켜서 상기 제1공급전원라인 및 상기 제2공급전원라인 사이에서 전류가 흐를 가능성을 방지하기 위한 것이다.

상기 제1공급전원라인과 상기 제2공급전원라인간의 전위 비교는 차동증폭부(311)에서 행해진다. 상기 차동증폭부(311)는 상기 제1공급전원라인을 입력받는 NMOS트랜지스터 NM31과, 상기 제2공급전원라인을 입력받는 NMOS트랜지스터 NM32와 NM33의 사이즈를 다르게 해주어 비교하는 것으로서, 상기 NMOS트랜지스 터 NM32는 상기 NMOS트랜지스터 NM31에 비해서 크게 해주어 구동력을 키워준 것이고, 상기 NMOS트랜지스터 NM33은 상기 NMOS트랜지스터 NM31에 비해 작게 해주어 구동력을 작게 해준 것이다.

따라서, 상기 제1공급전원라인과 상기 제2공급전원라인이 소정 전압차(ΔV)내에 있는 경우에는 구동력의 차에 의해 상기 제1비교신호(Vcc_d1)는 "로우"로 풀다운되고, 상기 제2비교신호(Vcc_d2)는 "하이"로 풀업되어서, 상기 전원비교신호(Vcc_com)는 "하이"로 액티브된다.

하지만, 상기 제1공급전원라인이 상기 제2공급전원라인에 비해 상기 전압차(ΔV)이상으로 큰 경우에는 상기 NMOS트랜지스터 NM31의 구동력이 커지면서 상기 제1비교신호와 상기 제2비교신호가 모두 풀업되어 상기 전원비교신호(Vcc_com)는 "로우"로 디스에이블된다. 또한, 상기 제2공급전원라인이 상기 제1공급전원라인에 비해 상기 전압차(ΔV)이상으로 큰 경우에는 상기 NMOS트랜지스터 NM32와 NM33의 구동력이 커지면서 상기 제1비교신호와 상기 제2비교신호가 모두 풀다운되어 상기 전원비교신호(Vcc_com)는 "로우"로 디스에이블된다.

다음으로, 상기 뱅크비교신호(bank_com)에 대해서 살펴보면, 상기 뱅크비교부(330)에서 상기 제1뱅크 및 상기 제2뱅크가 모두 액티브 모드 상태에서 상기 제1라스신호(ras1)와 상기 제2라스신호(ras2)가 모두 "하이"로 인가되면 상기 NAND게이트 ND33의 출력이 "로우"로 되어 상기 뱅크비교신호는 "로우"로 디스에이블된다. 상기 제1뱅크 또는 상기 제2뱅크가 액티브 모드인 경우에는 상기 제1라스신호 또는 상기 제2라스신호가 "하이"로 인가되어 상기 NAND게이트 ND34의 입력신호가 모두 " 하이"로 인가되어 상기 뱅크비교신호는 "하이"로 액티브된다.

한편, 상기 제1뱅크 및 상기 제2뱅크가 스탠바이(standby) 모드인 경우에는 상기 제1라스신호 및 상기 제2라스신호가 "로우"로 인가되어 상기 인버터 INV33의 출력신호가 "로우"로 떨어지고, 이에 응답하여 상기 뱅크비교신호는 "로우"로 디스에이블된다.

이와 같이 구현되는 상기 전위비교신호와 상기 뱅크비교신호 또는 상기 셀프리프레시신호에 응답하여 상기 스위치인에이블신호가 제어되고, 상기 스위치인에이브신호는 상기 스위치부(250)의 PMOS트랜지스터 PM25를 온-오프시켜 상기 제1전원과 상기 제2전원을 동작 모드에 따라 연결하여 노이즈를 줄이고 동작속도를 향상시킬 수 있다.

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본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 동작 모드에 따라 칩을 구동하는 파워와 데이터를 입출력하는데 사용하는 파워를 선별적으로 사용하여 파워라인에 발생하는 노이즈를 최소화하여 동작속도를 향상시킨다.

Claims (14)

1. 반도체메모리소자의 파워공급제어장치에 있어서,

   내부회로에 파워를 공급하는 제1전원라인과 데이터입출력단에 파워를 공급하는 제2전원라인 사이의 연결을 제어하는 스위치인에이블신호에 응답하여 내부 동작 모드에 따라서 상기 제1전원라인과 상기 제2전원라인의 연결을 제어하는 스위치부; 및

   다수의 뱅크의 액티브모드에서 인에이블되는 각 뱅크별 라스신호, 리프레시 동작 모드에서 액티브되는 셀프리프레시신호, 상기 제1전원라인, 및 상기 제2전원라인을 입력으로 하여 상기 스위치인에이블신호를 생성하는 제어부를 구비하고,

   상기 제1전원라인과 상기 제2전원라인사이의 전압차가 예정된 범위 이내인 경우에, 리프레시 동작모드 및 상기 다수의 뱅크 중 하나의 뱅크만 액티브 시 상기 스위치부가 인에이블되어 상기 제1전원라인과 상기 제2전원라인을 연결하는 것을 특징으로 하는 반도체메모리소자의 파워공급제어장치.
2. 제1항에 있어서,

   상기 제1전원라인으로 제1공급전압을 인가하여 제1공급전원라인으로서, 상기 제2전원라인으로 제2공급전압을 인가하여 제2공급전원라인으로서 사용하는 것을 특징으로 하는 반도체메모리소자의 파워공급제어장치.
3. 제2항에 있어서,

   상기 스위치부는 게이트로 상기 스위치인에이블신호를 입력받아 소스-드레인경로를 통해 상기 제1공급전원라인과 상기 제2공급전원라인을 연결하는 PMOS트랜지스터를 구비하는 것을 특징으로 하는 반도체메모리소자의 파워공급제어장치.
4. 제2항에 있어서,

   상기 제어부는,

   제1뱅크의 제1라스신호와 제2뱅크의 제2라스신호를 비교하여 상기 제1뱅크와 상기 제2뱅크의 동작 상태를 비교한 뱅크비교신호를 생성하는 뱅크비교부;

   상기 제1공급전원라인과 상기 제2공급전원라인을 입력으로 하여 상기 제1공급전원라인과 상기 제2공급전원라인이 상기 소정의 전압차 이내로 공급될 경우 전원비교신호를 인에이블시키는 전원비교부;

   상기 뱅크비교신호와 상기 전원비교신호와 상기 셀프리프레시신호를 입력으로하여 상기 스위치인에이블신호를 생성하는 스위치인에이블신호 생성부

   를 구비하는 것을 특징으로 하는 반도체메모리소자의 파워공급제어장치.
5. 제4항에 있어서,

   상기 뱅크비교부는,

   상기 제1라스신호와 상기 제2라스신호를 논리합하는 논리합수단;

   상기 제1라스신호와 상기 제2라스신호를 부정논리곱하는 NAND게이트;

   상기 논리합수단과 상기 NAND게이트의 출력신호를 논리곱하여 상기 뱅크비교신호를 출력하는 논리곱수단

   을 구비하는 것을 특징으로 하는 반도체메모리소자의 파워공급제어장치.
6. 제5항에 있어서,

   상기 뱅크비교신호는 상기 제1라스신호와 상기 제2라스신호 중의 하나가 액티브 경우, 즉 상기 제1뱅크 또는 상기 제2뱅크가 액티브모드인경우에서 인에이블되는 것을 특징으로 하는 반도체메모리소자의 파워공급제어장치.
7. 제4항에 있어서,

   상기 전원비교부는,

   상기 제1공급전원라인과 상기 제2공급전원라인의 전위 차를 감지 및 증폭하여 제1비교신호 및 제2비교신호를 출력하는 차동증폭부; 및

   상기 차동증폭부의 상기 제1비교신호와 상기 제2비교신호를 반전한 신호를 논리곱하여 상기 전원비교신호를 출력하는 수단

   을 구비하는 것을 특징으로 하는 반도체메모리소자의 파워공급제어장치.
8. 제7항에 있어서,

   상기 차동증폭부는,

   게이트로 상기 차동증폭부의 공급전압을 입력받아 소스-드레인 경로를 통해 상기 차동증폭부에 전류를 공급하는 제1NMOS트랜지스터;

   게이트로 상기 제1공급전원라인 신호를 인가받아 출력노드를 풀다운하는 제2NMOS트랜지스터;

   게이트로 상기 제2공급전원라인 신호를 인가받아 상기 제1비교신호를 풀다운하되 상기 제2NMOS트랜지스터에 비해 구동력이 큰 제3NMOS트랜지스터;

   게이트로 상기 제2공급전원라인 신호를 인가받아 상기 제2비교신호를 풀다운하되 상기 제2NMOS트랜지스터에 비해 구동력이 작은 제4NMOS트랜지스터;

   게이트로 상기 출력노드신호를 인가받아 상기 출력노드를 풀업하는 제1PMOS트랜지스터;

   게이트로 상기 출력노드신호를 인가받아 상기 제1비교신호를 풀업하는 제2PMOS트랜지스터;

   게이트로 상기 출력노드신호를 인가받아 상기 제2비교신호를 풀업하는 제3PMOS트랜지스터

   를 구비하는 것을 특징으로 하는 반도체메모리소자의 파워공급제어장치.
9. 제8항에 있어서,

   상기 차동증폭부는 상기 제1공급전원라인과 상기 제2공급전원라인이 소정의 전압 차 이내로 인가될 경우에 상기 제3NMOS트랜지스터는 인에이블되고, 상기 제4NMOS트랜지스터는 디스에이블되어 상기 전원비교신호가 액티브되는 것을 특징으로 하는 반도체메모리소자의 파워공급제어장치.
10. 제4항에 있어서,

    상기 스위치인에이블신호 생성부는,

    상기 셀프리프레시신호와 상기 뱅크비교신호를 논리합하는 논리합수단; 및

    상기 논리합수단의 출력신호와 상기 전원비교신호를 부정논리곱하여 상기 스위치인에이블신호를 생성하는 NAND게이트

    를 구비하는 것을 특징으로 하는 반도체메모리소자의 파워공급제어장치.
11. 제10항에 있어서,

    상기 스위치인에이블신호는 상기 전원비교신호가 액티브되고, 상기 뱅크비교신호 또는 상기 셀프리프레시신호가 액티브되었을 경우 인에이블되는 것을 특징으로 하는 반도체메모리소자의 파워공급제어장치.
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