KR100763108B1 - 파워 라인의 폭을 선택적으로 조절하는 반도체 장치의 파워라인 제어 회로 - Google Patents

파워 라인의 폭을 선택적으로 조절하는 반도체 장치의 파워라인 제어 회로 Download PDF

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Abstract

본 발명은 파워 라인의 폭을 선택적으로 조절하는 반도체 장치의 파워 라인 제어 회로에 관한 것으로, 본 발명에 따른 파워 라인 제어 회로는 더미 파워 라인을 이용하여 파워 라인의 폭을 선택적으로 조절함으로써, 파워 라인의 폭을 용이하게 변경할 수 있고, 파워 라인 형성에 따른 제조 비용 및 제조 시간을 감소시킬 수 있다.
더미 라인, 파워 라인, 라인 폭 변경 회로

Description

파워 라인의 폭을 선택적으로 조절하는 반도체 장치의 파워 라인 제어 회로{Power line control circuits of a semiconductor device for adjusting widths of power lines selectively}
도 1은 종래의 반도체 장치의 파워(power) 라인들과 내부 회로들을 개략적으로 도시한 도면이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 파워 라인 제어 회로와, 파워 라인들 및 내부 회로들을 나타내는 도면이다.
도 3은 도 2에 도시된 퓨즈 박스 회로를 상세히 나타내는 도면이다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 파워 라인 제어 회로와, 파워 라인들 및 내부 회로들을 나타내는 도면이다.
도 5는 도 4에 도시된 퓨즈 박스 회로의 상세한 블록도이다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 파워 라인 제어 회로와, 파워 라인들 및 내부 회로들을 나타내는 도면이다.
도 7은 도 6에 도시된 퓨즈 박스 회로의 상세한 블록도이다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치의 파워 라인 제어 회로와, 파워 라인들 및 내부 회로들을 나타내는 도면이다.
도 9는 도 8에 도시된 퓨즈 박스 회로의 상세한 블록도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 300. 500, 700 : 파워 라인 제어 회로
110, 310, 510, 710 : 테스트 모드 컨트롤러
120, 320, 520, 720 : 퓨즈 박스 회로
130, 140, DM1, DM2, FDM1∼FDMJ, SDM1∼SDMJ : 더미 라인
150, 160, 330∼360, FW1∼FWM, SW1∼SWM : 라인 폭 변경 회로
본 발명은 반도체 장치에 관한 것으로서, 특히, 반도체 장치의 파워 라인 제어 회로에 관한 것이다.
일반적으로, 반도체 장치에 포함되는 내부 회로들은 외부에서 공급되는 비교적 높은 외부 전압에 기초하여 발생된 내부 전압들을 그 동작 전원으로서 각각 사용한다. 따라서 반도체 장치는 내부 회로들에 내부 전압들은 각각 전달하기 위한 파워 라인들을 포함한다. 상기 파워 라인들의 배치 형태와 상기 파워 라인들의 폭들은 반도체 장치의 동작 환경 또는 반도체 장치의 크기에 따라 달라질 수 있다. 최근에는, 반도체 제조 기술의 발달로 반도체 장치가 소형화 및 고집적화됨에 따라 상기 파워 라인들이 더욱 미세하게 형성되고 있다. 하지만 파워 라인들의 폭이 좁아질수록 파워 라인의 저항값은 더욱 증가하게 된다. 결국, 상기 파워 라인들을 통하여 전달되는 내부 전압들은 상기 파워 라인들의 저항에 의한 전압 강하(drop)로 인하여, 감소하게 된다. 이처럼 상기 내부 전압들이 감소하면 상기 내부 회로들이 오동작할 수 있다. 따라서 상기 파워 라인들의 폭들은 내부 회로들의 동작 특성에 따라 적절하게 조절되어야 한다. 다시 말하면, 파워 라인들은 반도체 장치의 내부 회로들이 각각 최적의 상태로 동작할 수 있도록 형성되는 것이 바람직하다. 결국 파워 라인의 적절한 배치와 파워 라인의 적절한 폭 결정이 반도체 장치의 동작 성능을 개선하는데 중요한 요소로서 작용할 수 있다.
도 1은 종래의 반도체 장치의 파워 라인들과 내부 회로들을 개략적으로 도시한 도면이다. 도 1을 참고하면, 파워 라인들(11∼13)에 내부 회로들(21∼26)이 각각 연결되어 있다. 상기 파워 라인들(11∼13)은 상기 내부 회로들(21∼26)이 최적의 상태로 동작하기에 적합한 폭들(D1, D2, D3)을 각각 갖도록 형성된다. 하지만, 상기 내부 회로들(21∼26)의 최적의 동작 조건을 만족시키는 상기 파워 라인들(11∼13) 각각의 폭의 크기를 결정하기 위해서는, 마스크(mask)를 이용한 파워 라인 형성 공정이 반복적으로 실행되어야 한다. 그 이유는, 상기 파워 라인들(11∼13) 각각의 폭이 어느 정도의 크기로 형성되어야 상기 내부 회로들(21∼26)이 최적의 상태로 동작할 수 있는지를 미리 알 수 없기 때문이다. 따라서 제조자는 테스트 과정을 통하여 상기 파워 라인들(11∼13)의 폭들을 증가 또는 감소시킴으로써, 상기 파워 라인들(11∼13) 각각의 최적의 폭의 크기를 결정할 수 있다. 이를 좀 더 상세히 설명하면, 상기 테스트 과정에서, 상기 제조자는 상기 파워 라인들(11∼13) 각각의 폭을 마스크를 이용한 패턴(pattern) 공정에 의해 각각 변경시키면서, 상기 내부 회로들(21∼26) 각각의 동작 상태를 확인한다. 그 결과, 상기 내부 회로들(21 ∼26)이 최적으로 동작할 수 있는 상기 파워 라인들(11∼13)의 폭들이 결정될 수 있다. 하지만 상기 테스트 과정에서는, 상기 파워 라인들(11∼13)의 폭들을 결정하기 위해, 상기 파워 라인들(11∼13)의 패턴 공정들이 반복적으로 실행되어야 한다. 따라서 상기 파워 라인들(11∼13)의 제조 비용 및 제조 시간이 증가하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 더미 파워 라인을 이용하여 파워 라인의 폭을 선택적으로 조절함으로써, 파워 라인의 폭을 용이하게 변경할 수 있고, 파워 라인 형성에 따른 제조 비용 및 제조 시간을 감소시킬 수 있는 반도체 장치의 파워 라인 제어 회로를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 반도체 장치의 파워 라인 제어 회로는, 제1 더미 라인, 제2 더미 라인, 제1 라인 폭(width) 변경 회로, 및 제2 라인 폭 변경 회로를 포함한다. 제1 더미 라인은 제1 내부 전압을 제1 내부 회로들에 각각 전송하는 제1 파워 라인에, 이웃하여 배치된다. 제2 더미 라인은 제2 내부 전압을 제2 내부 회로들에 각각 전송하는 제2 파워 라인에, 이웃하여 배치된다. 제1 라인 폭 변경 회로는 제1 및 제2 선택 신호들에 응답하여, 제1 및 제2 더미 라인들 중 하나 또는 모두를 제1 파워 라인에 연결하거나 또는 분리하여, 제1 파워 라인의 폭을 선택적으로 변경한다. 제2 라인 폭 변경 회로는 제3 및 제4 선택 신호들에 응답하여, 제1 및 제2 더미 라인들 중 하나 또는 모두를 제2 파 워 라인에 연결하거나 또는 분리하여, 제2 파워 라인의 폭을 선택적으로 변경한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 반도체 장치의 파워 라인 제어 회로는, 제1 내지 제M(M은 정수) 더미 라인 그룹들, 제1 라인 폭 변경 회로들, 및 제2 라인 폭 변경 회로들을 포함한다. 제1 내지 제M 더미 라인 그룹들 각각은 제1 및 제2 더미 라인들을 포함한다. 제1 내지 제M 더미 라인 그룹들 각각의 제1 및 제2 더미 라인들은 제1 내지 제M(M은 정수) 파워 라인 그룹들 각각의 제1 및 제2 파워 라인들 사이에 각각 배치된다. 바람직하게, 제1 및 제2 파워 라인들은 서로 다른 내부 전압들을 각각 전송한다. 제1 라인 폭 변경 회로들은 제1 선택 신호들과 제2 선택 신호들에 각각 응답하여, 제1 내지 제M 더미 라인 그룹들 각각의 제1 및 제2 더미 라인들 중 하나 또는 모두를, 제1 내지 제M 파워 라인 그룹들 각각의 제1 파워 라인에 연결하거나 또는 분리하여, 제1 내지 제M 파워 라인 그룹들의 제1 파워 라인들의 폭들을 각각 선택적으로 변경한다. 제2 라인 폭 변경 회로들은 제3 선택 신호들과 제4 선택 신호들에 각각 응답하여, 제1 내지 제M 더미 라인 그룹들 각각의 제1 및 제2 더미 라인들 중 하나 또는 모두를, 제1 내지 제M 파워 라인 그룹들 각각의 제2 파워 라인에 연결하거나 또는 분리하여, 제1 내지 제M 파워 라인 그룹들의 제2 파워 라인들의 폭들을 각각 선택적으로 변경한다.
상기한 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 반도체 장치의 파워 라인 제어 회로는, 제1 내지 제M(M은 정수) 더미 라인 그룹들, 제1 라인 폭 변경 회로들, 및 제2 라인 폭 변경 회로들을 포함한다. 제1 내지 제M 더미 라인 그룹들 각각은 제1 및 제2 더미 라인들을 포함한다. 제1 내지 제M 더미 라인 그룹들 각각의 제1 및 제2 더미 라인들은 제1 내지 제M(M은 정수) 파워 라인 그룹들 각각의 제1 및 제2 파워 라인들 사이에 배치된다. 바람직하게, 제1 및 제2 파워 라인들은 서로 다른 내부 전압들을 각각 전송한다. 제1 라인 폭 변경 회로들은 제1 선택 신호들과 제2 선택 신호들에 각각 응답하여, 제1 내지 제M 더미 라인 그룹들 각각의 제1 및 제2 더미 라인들 중 하나 또는 모두를, 제1 내지 제M 파워 라인 그룹들 각각의 제1 파워 라인에 연결하거나 또는 분리하여, 제1 내지 제M 파워 라인 그룹들의 제1 파워 라인들의 폭들을 각각 선택적으로 변경한다. 제2 라인 폭 변경 회로들은 제3 선택 신호들과 제4 선택 신호들에 각각 응답하여, 제1 내지 제M 더미 라인 그룹들 각각의 제1 및 제2 더미 라인들 중 하나 또는 모두를, 제1 내지 제M 파워 라인 그룹들 각각의 제2 파워 라인에 연결하거나 또는 분리하여, 제1 내지 제M 파워 라인 그룹들의 제2 파워 라인들의 폭들을 각각 선택적으로 변경한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 제1 실시예에 따른 반도체 장치의 파워 라인 제어 회로와, 파워 라인들 및 내부 회로들을 나타내는 도면이다. 도 2를 참고하면, 파워 라인 제어 회로(100)는 테스트 모드 컨트롤러(110), 퓨즈 박스 회로(120), 더미 라인들(130, 140), 라인 폭(line width) 변경 회로들(150, 160)을 포함한다. 상기 테스트 모드 컨트롤러(110)는 테스트 모드 제어 신호(TMEN)와 외부 입력 신호(EXIN)에 응답하여, 제어 신호들(ICTL1∼ICTL4)을 발생한다. 상기 외부 입력 신호(EXIN)는 N(N은 정수) 비트로 설정될 수 있다. 상기 테스트 모드 컨트롤러(110)는 상기 테스트 모드 제어 신호(TMEN)에 응답하여 인에이블되거나 또는 디세이블된다. 바람직하게, 상기 테스트 모드 제어 신호(TMEN)가 인에이블될 때, 상기 테스트 모드 컨트롤러(110)가 인에이블된다. 상기 테스트 모드 컨트롤러(110)는 인에이블될 때, 상기 외부 입력 신호(EXIN)의 비트 값에 기초하여, 상기 제어 신호들(ICTL1∼ICTL4) 중 일부를 각각 인에이블시키거나 또는 디세이블시킨다. 예를 들어, 상기 파워 라인 제어 회로(100)가 반도체 메모리 장치에 적용될 경우, 상기 외부 입력 신호(EXIN)는 어드레스 신호로 될 수 있다.
상기 퓨즈 박스 회로(120)는 퓨즈 인에이블 신호(FSEN), 또는 상기 제어 신호들(ICTL1∼ICTL4)에 응답하여, 선택 신호들(SEL1∼SEL4)을 발생한다. 좀 더 상세하게는, 상기 퓨즈 인에이블 신호(FSEN)가 디세이블될 때, 상기 퓨즈 박스 회로(120)는 상기 제어 신호들(ICTL1∼ICTL4)에 응답하여, 상기 선택 신호들(SEL1∼SEL4)을 발생한다. 또, 상기 퓨즈 인에이블 신호(FSEN)가 인에이블될 때, 상기 퓨즈 박스 회로(120)는 상기 퓨즈 인에이블 신호(FSEN)에 응답하여, 상기 선택 신호들(SEL1∼SEL4)을 발생한다. 바람직하게, 상기 테스트 모드 제어 신호(TMEN)가 인에이블될 때, 상기 퓨즈 인에이블 신호(FSEN)가 디세이블되고, 상기 테스트 모드 제어 신호(TMEN)가 디세이블될 때, 상기 퓨즈 인에이블 신호(FSEN)가 인에이블된다. 따라서, 상기 퓨즈 박스 회로(120)는 상기 제어 신호들(ICTL1∼ICTL4)과, 상기 퓨즈 인에이블 신호(FSEN) 중 어느 하나에 응답하여 동작하게 된다. 도 3을 참고하여, 상기 퓨즈 박스 회로(120)의 구성 및 구체적인 동작을 좀 더 상세히 설명하면 다음과 같다.
상기 퓨즈 박스 회로(120)는 선택 신호 발생기들(121∼124)을 포함한다. 상기 선택 신호 발생기들(121∼124)의 구성 및 동작들은 서로 유사하므로, 상기 선택 신호 발생기(121)의 구성 및 동작을 중심으로 설명하기로 한다. 상기 선택 신호 발생기(121)는 테스트 동작 회로(170), 노말(normal) 동작 회로(180), 및 출력 회로(190)를 포함한다. 상기 테스트 동작 회로(170)는 상기 제어 신호(ICTL1)에 응답하여, 출력 노드(OUT1)에 내부 신호(ISG1)를 발생한다. 좀 더 상세하게는 상기 제어 신호(ICTL1)가 인에이블될 때, 상기 테스트 동작 회로(170)가 상기 내부 신호(ISG1)를 발생한다. 상기 테스트 동작 회로(170)는 인버터(171)와 PMOS 트랜지스터(172)로서 구현될 수 있다. 상기 인버터(171)는 상기 제어 신호(ICTL1)를 반전시키고, 반전된 제어 신호(ICTL1B)를 출력한다. 상기 PMOS 트랜지스터(172)는 상기 반전된 제어 신호(ICLT1B)에 응답하여, 턴 온 또는 오프되고, 턴 온될 때, 내부 전압(VDD)을 상기 출력 노드(OUT1)에 공급한다. 그 결과, 상기 출력 노드(OUT1)에서 상기 내부 전압(VDD) 레벨의 상기 내부 신호(ISG1)가 발생된다. 상기 노말 동작 회로(180)는 상기 퓨즈 인에이블 신호(FSEN)에 응답하여, 상기 출력 노드(OUT1)에 퓨즈 신호(FSG1)를 발생한다. 상기 노말 동작 회로(180)는 인버터(181), 스위칭 회로들(182, 183), 및 퓨즈(F1)를 포함한다. 상기 인버터(181)는 상기 퓨즈 인에이블 신호(FSEN)를 반전시키고, 반전된 퓨즈 인에이블 신호(FSENB)를 출력한다. 상기 스위 칭 회로(182)는 그라운드 전압(VSS)에 연결되고, 상기 퓨즈 인에이블 신호(FSEN)에 응답하여 온 또는 오프 된다. 상기 스위칭 회로(183)는 상기 내부 전압(VDD)과 상기 출력 노드(OUT1) 사이에 연결되고, 상기 반전된 퓨즈 인에이블 신호(FSENB)에 응답하여 온 또는 오프된다. 바람직하게, 상기 스위칭 회로들(182, 183) 각각은 NMOS 트랜지스터로서 구현될 수 있다. 상기 퓨즈(F1)는 상기 출력 노드(OUT1)와 상기 스위칭 회로(182) 사이에 연결된다. 상기 퓨즈(F1)는 전기적으로 또는 레이저에 의해 절단될 수 있다. 상기 퓨즈(F1)가 절단된 경우, 상기 노말 동작 회로(180)는 상기 퓨즈 인에이블 신호(FSEN)가 인에이블될 때, 상기 내부 전압(VDD) 레벨의 상기 퓨즈 신호(FSG1)를 상기 출력 노드(OUT1)에 출력한다. 반대로, 상기 퓨즈(F1)가 절단되지 않은 경우, 상기 노말 동작 회로(180)는 상기 퓨즈 인에이블 신호(FSEN)가 인에이블될 때, 상기 그라운드 전압(VSS) 레벨의 상기 퓨즈 신호(FSG1)를 상기 출력 노드(OUT1)에 출력한다. 상기 출력 회로(190)는 래치 회로(191)와 인버터(192)를 포함한다. 상기 래치 회로(191)는 인버터들(193, 194)을 포함한다. 상기 래치 회로(191)는 상기 출력 노드(OUT1)로부터 수신되는 상기 내부 신호(ISG1) 또는 상기 퓨즈 신호(FSG1)를 래치하고, 그 래치된 신호(LAT1)를 출력한다. 상기 인버터(192)는 상기 래치된 신호(LAT1)를 반전시키고, 그 반전된 신호를 상기 선택 신호(SEL1)로서 출력한다.
다시 도 2를 참고하면, 상기 더미 라인(130)은 내부 전압(Vi1)을 내부 회로들(211, 212)에 각각 전송하는 파워 라인(201)에, 이웃하여 배치된다. 또, 상기 더미 라인(140)은 내부 전압(Vi2)을 내부 회로들(221, 222)에 각각 전송하는 파워 라 인(202)에, 이웃하여 배치된다. 상기 더미 라인들(130, 140) 각각의 폭은 상기 파워 라인들(201, 202) 각각의 폭과 동일하게 설정되거나, 또는 더 크게 설정될 수 있다. 도 2에서 상기 파워 라인들(201, 202)에 각각 두 개의 내부 회로들이 연결된 것으로 도시되었지만, 상기 파워 라인들(201, 202)에 연결되는 내부 회로의 수는 필요에 따라 증가 또는 감소할 수 있다. 상기 내부 전압들(Vi1, Vi2)은 서로 다른 전압 레벨 또는 동일한 전압 레벨일 수 있다. 예를 들어, 상기 파워 라인 제어 회로(100)가 반도체 메모리 장치에 포함되는 경우, 상기 내부 전압들(Vi1, Vi2) 각각은 전압들(Vcore, Vpp, Vperi, Vbb, Vcc 등) 중 하나로 될 수 있다. 상기 라인 폭 변경 회로(150)는 상기 선택 신호들(SEL1, SEL2)에 응답하여, 상기 더미 라인들(130, 140) 중 하나 또는 모두를 상기 파워 라인(201)에 연결하거나 또는 분리하여, 상기 파워 라인(201)의 폭을 선택적으로 변경한다. 이처럼, 상기 파워 라인(201)에 상기 더미 라인들(130, 140) 중 하나 또는 모두가 연결되면, 상기 파워 라인(201)의 폭이 증가하는 것과 동일한 효과가 얻어진다. 따라서 상기 파워 라인(201)에 연결되는 더미 라인의 수가 증가할수록 상기 파워 라인(201)의 폭이 증가하게 된다.
상기 라인 폭 변경 회로(150)는 스위칭 회로들(151, 152)을 포함한다. 상기 스위칭 회로(151)는 NMOS 트랜지스터들(153, 154)을 포함한다. 상기 NMOS 트랜지스터들(153, 154)은 상기 파워 라인(201)과 상기 더미 라인(130) 사이에 각각 연결되고, 상기 선택 신호(SEL1)에 응답하여, 각각 턴 온 또는 오프 된다. 상기 스위칭 회로(152)는 NMOS 트랜지스터들(155, 156)을 포함한다. 상기 NMOS 트랜지스터들 (155, 156)은 상기 파워 라인(201)과 상기 더미 라인(140) 사이에 각각 연결되고, 상기 선택 신호(SEL2)에 응답하여, 각각 턴 온 또는 오프 된다. 상기 라인 폭 변경 회로(150)와 유사하게, 상기 라인 폭 변경 회로(160)는 상기 선택 신호들(SEL3, SEL4)에 응답하여, 상기 더미 라인들(130, 140) 중 하나 또는 모두를 상기 파워 라인(202)에 연결하거나 또는 분리하여, 상기 파워 라인(202)의 폭을 선택적으로 변경한다. 상기 라인 폭 변경 회로(160)는 스위칭 회로들(161, 162)을 포함한다. 상기 스위칭 회로(161)는 NMOS 트랜지스터들(163, 164)을 포함한다. 상기 NMOS 트랜지스터들(163, 164)은 상기 파워 라인(202)과 상기 더미 라인(140) 사이에 각각 연결되고, 상기 선택 신호(SEL3)에 응답하여, 각각 턴 온 또는 오프 된다. 또, 상기 스위칭 회로(162)는 NMOS 트랜지스터들(165, 166)을 포함한다. 상기 NMOS 트랜지스터들(165, 166)은 상기 파워 라인(202)과 상기 더미 라인(130) 사이에 각각 연결되고, 상기 선택 신호(SEL4)에 응답하여, 각각 턴 온 또는 오프 된다.
다음으로, 상기 파워 라인 제어 회로(100)에 의해 상기 파워 라인들(201, 202)의 폭들을 조절하는 동작 과정을 상세히 설명하면 다음과 같다. 먼저, 상기 내부 회로들(211, 212, 221, 222)이 각각 최적으로 동작하기에 적합한 상기 파워 라인들(201, 202)의 폭들을 각각 결정하기 위한 테스트 과정이 실시된다. 이 후, 상기 테스트 과정에서 결정된 결과에 대응하게 상기 퓨즈 박스 회로(120)의 퓨즈들이 선택적으로 절단됨에 따라, 상기 파워 라인 제어 회로(100)가 상기 파워 라인들(201, 202) 각각의 폭을 설정된 크기로 고정한다.
상기 테스트 과정을 설명하면, 초기에, 상기 퓨즈 박스 회로(180)에 포함된 선택 신호 발생기들(121∼124) 각각의 퓨즈(F1)는 절단되지 않은 상태이다. 퓨즈 인에이블 신호(FSEN)가 설정 시간 동안 인이블된 후 디세이블 되면, 상기 선택 신호 발생기들(121∼124) 각각의 노말 동작 회로(180)는 그라운드 전압(VSS) 레벨(즉, 로직 '로우')의 퓨즈 신호(FSG1)를 출력 노드(OUT1)에 출력한다. 이를 좀 더 상세히 설명하면, 상기 퓨즈 인에이블 신호(FSEN)가 인에이블될 때, 상기 노말 동작 회로(180)의 스위칭 회로들(182, 183)이 모두 턴 온된다. 이때, 상기 퓨즈(F1)가 비절단 상태이므로, 상기 노말 동작 회로(180)는 상기 출력 노드(OUT1)에 상기 그라운드 전압(VSS) 레벨의 상기 퓨즈 신호(FSG1)를 출력한다. 상기 선택 신호 발생기들(121∼124) 각각의 출력 회로(190)는 상기 퓨즈 신호(FSG1)를 래치하고, 선택 신호들(SEL1∼SEL4)을 모두 디세이블시켜 출력한다. 이 후, 테스트 모드 제어 신호(TMEN)가 인에이블되고, 외부 입력 신호(EXIN)가 상기 테스트 모드 컨트롤러(110)에 입력된다. 상기 테스트 모드 컨트롤러(110)는 상기 테스트 모드 제어 신호(TMEN)에 응답하여 인에이블되고, 상기 외부 입력 신호(EXIN)의 비트 값에 기초하여, 상기 제어 신호들(ICTL1∼ICTL4) 중 일부 또는 전체를 인에이블시킨다. 예를 들어, 상기 외부 입력 신호(EXIN)가 4비트이고, 그 비트 값이 '1100'일 때, 상기 테스트 모드 컨트롤러(110)는 상기 제어 신호들(ICTL1, ICTL2)을 인에이블시키고, 상기 제어 신호들(ICTL3, ICTL4)을 디세이블시킨다. 그 결과, 상기 제어 신호들(ICTL1, ICTL2)에 각각 응답하여, 상기 선택 신호 발생기들(121, 122) 각각의 테스트 동작 회로(170)가 내부 전압(VDD) 레벨(즉, 로직 '하이')의 내부 신호(ISG1)를 출력 노드(OUT1)에 출력한다. 따라서, 상기 선택 신호 발생기들(121, 122)은 상기 선택 신호들(SEL1, SEL2)을 각각 인에이블시킨다. 한편, 상기 제어 신호들(ICTL3, ICTL4)이 디세이블된 상태이므로, 상기 선택 신호 발생기들(123, 124) 각각의 테스트 동작 회로(170)는 동작하지 않는다. 결국, 상기 선택 신호 발생기들(123, 124)은 상기 선택 신호들(SEL3, SEL4)을 디세이블 상태로 유지한다.
상기 선택 신호들(SEL1, SEL2)에 응답하여, 상기 라인 폭 변경 회로(150)의 NMOS 트랜지스터들(153∼156)이 모두 턴 온되어, 상기 더미 라인들(130, 140)을 모두 상기 파워 라인(201)에 연결한다. 한편, 상기 선택 신호들(SEL3, SEL4)에 응답하여, 상기 라인 폭 변경 회로(160)의 NMOS 트랜지스터들(163∼166)이 모두 턴 오프 되므로, 상기 더미 라인들(130, 140)은 모두 상기 파워 라인(202)으로부터 분리된다. 결과적으로 상기 더미 라인들(130, 140)에 의해, 상기 파워 라인(201)의 폭이 상기 파워 라인(202)의 폭 보다 더 크게 설정된다. 이때, 상기 내부 회로들(211, 212, 221, 222)이 모두 최적의 상태로 동작하지 않을 경우, 상기 외부 입력 신호(EXIN)의 비트 값이 변경되고, 상술한 테스트 과정이 반복적으로 실행된다. 또, 상기 내부 회로들(211, 212, 221, 222)이 모두 최적의 상태로 동작할 경우, 상기 테스트 과정의 결과에 대응하게, 상기 퓨즈 박스 회로(120)의 퓨즈들이 선택적으로 절단된다. 이 후, 상기 퓨즈 인에이블 신호(FSEN)가 인에이블되면, 상기 선택 회로들(121∼124) 각각의 상기 스위칭 회로들(182, 183)이 모두 턴 온된다. 이때, 상기 선택 회로들(121, 122) 각각의 퓨즈(F1)가 절단되고, 상기 선택 회로들(123, 124) 각각의 퓨즈(F1)는 절단되지 않은 것으로 가정하면, 상기 선택 회로들(121, 122)은 상기 선택 신호들(SEL1, SEL2)을 인에블시켜 출력하고, 상기 선택 회로들(123, 124)은 상기 선택 신호들(SEL3, SEL4)을 디세이블시켜 출력한다. 그 결과, 상기 선택 신호들(SEL1∼SLE4)에 응답하여, 상기 라인 폭 변경 회로들(150, 160)이 상기 더미 라인들(130, 140)을 상기 파워 라인(201)에 연결함과 동시에, 상기 파워 라인(202)으로부터 분리한다. 결국, 상기 파워 라인들(201, 202)의 폭들이 상기 테스트 과정에서 결정된 결과에 대응하게 고정될 수 있다. 상술한 것과 같이, 상기 파워 라인 제어 회로(100)가 상기 더미 라인들(130, 140)을 이용하여 상기 파워 라인들(201, 202)의 폭을 선택적으로 조절할 수 있으므로, 상기 파워 라인들(201, 202)을 형성하는데 필요한 비용 및 시간이 감소될 수 있다.
도 4는 본 발명의 제2 실시예에 따른 반도체 장치의 파워 라인 제어 회로와, 파워 라인들 및 내부 회로들을 나타내는 도면이다. 도 4를 참고하면, 파워 라인 제어 회로(300)는 테스트 모드 컨트롤러(310), 퓨즈 박스 회로(320), 더미 라인들(DM1, DM2), 라인 폭 변경 회로들(330, 340), 추가(additional) 더미 라인들(FDM1∼FDMJ, SDM1∼SDMJ)(J는 정수), 및 추가 라인 폭 변경 회로들(350, 360)을 포함한다. 상기 파워 라인 제어 회로(300)의 구성 및 구체적인 동작은 몇 가지 차이점들을 제외하고, 도 2를 참고하여 상술한 상기 파워 라인 제어 회로(100)와 실질적으로 유사하므로, 상기 차이점들을 중심으로 설명하기로 한다. 먼저, 상기 파워 라인 제어 회로들(300, 100)의 차이점은 상기 파워 라인 제어 회로(300)가 상기 추가 더미 라인들(FDM1∼FDMJ, SDM1∼SDMJ)과 상기 추가 라인 폭 변경 회로들(350, 360)을 더 포함하는 것이다. 또, 상기 파워 라인 제어 회로들(300, 100)의 차이점은 상기 테스트 모드 컨트롤러(310)가 제어 신호들(CON1∼CON4J)(J는 정수)을 더 발생하고, 상기 퓨즈 박스 회로(320)가 선택 신호들(ASEL1∼ASEL4J)을 더 발생하는 것이다. 상기 선택 신호들(ASEL1~ASEL4J)은 도 4에 나타난 바와 같이 ASEL1, ASEL2,...ASELJ,ASEL(J+1), ASEL(J+2),...ASEL(2J; 2×J), ASEL(2J+1)...ASEL(3J), ASEL(3J+1)...ASEL(4J)과 같이 순서대로 정의된다.
상기 추가 더미 라인들(FDM1∼FDMJ)은 상기 더미 라인(DM1)에 근접하여 배치되고, 상기 추가 더미 라인들(SDM1∼SDMJ)은 상기 더미 라인(DM2)에 근접하여 배치된다. 상기 추가 더미 라인들(FDM1∼FDMJ, SDM1∼SDMJ) 각각의 폭은 파워 라인들(401, 402) 각각의 폭과 동일하게 또는 더 크게 설정될 수 있다. 택일적으로, 상기 추가 더미 라인들(FDM1∼FDMJ, SDM1∼SDMJ) 각각의 폭은 서로 다르게 설정될 수도 있다. 즉, 상기 추가 더미 라인들(FDM1∼FDMJ)의 폭들이 FDM1, FDM2,...,FDMJ의 순으로 점차 증가되게 설정되고, 상기 추가 더미 라인들(SDM1∼SDMJ)의 폭들이 SDM1, SDM2,..., SDMJ의 순으로 점차 증가되게 설정될 수 있다.
또, 상기 테스트 모드 컨트롤러(310)는 테스트 모드 제어 신호(TMEN)가 인에이블될 때 인에이블되고, 외부 입력 신호(EXIN)의 비트 값에 기초하여, 제어 신호들(ICTL1∼ICTL4)과 상기 제어 신호들(CON1∼CON4J)을 발생한다. 이때, 상기 테스트 모드 컨트롤러(310)는 상기 제어 신호들(ICTL1∼ICTL4) 중 일부와 상기 제어 신호들(CON1∼CON4J) 중 일부를 인에이블시킨다. 상기 퓨즈 박스 회로(320)는 상기 제어 신호들(ICTL1∼ICTL4, CON1∼CON4J)에 응답하여, 선택 신호들(SEL1∼SEL4, ASEL1∼ASEL4J)을 발생한다. 도 5를 참고하여, 상기 퓨즈 박스 회로(320)의 구성 및 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 퓨즈 박스 회로(320)는 선택 신호 발생기들(321∼324, GEN1∼GEN4J)(J는 정수)을 포함한다. 상기 선택 신호 발생기들(321∼324)은 퓨즈 인에이블 신호(FSEN) 또는 상기 제어 신호들(ICTL1∼ICTL4)에 각각 응답하여, 상기 선택 신호들(SEL1∼SEL4)을 각각 발생한다. 또, 상 기 선택 신호 발생기들(GEN1∼GEN4J)은 상기 퓨즈 인에이블 신호(FSEN) 또는 상기 제어 신호들(CON1∼CON4J)에 각각 응답하여, 상기 선택 신호들(ASEL1∼ASEL4J)을 각각 발생한다. 상기 선택 신호 발생기들(321∼324, GEN1∼GEN4J) 각각의 구성 및 구체적인 동작 설명은 도 3을 참고하여 상술한 상기 선택 신호 발생기(121)와 실질적으로 유사하므로 생략된다.
다시 도 4를 참고하면, 상기 라인 폭 변경 회로(330)는 스위칭 회로들(331, 332)을 포함한다. 상기 스위칭 회로들(331, 332)은 상기 선택 신호들(SEL1, SEL2)에 각각 응답하여, 상기 더미 라인들(DM1, DM2)을 각각 파워 라인(401)에 연결하거나 또는 분리하여, 상기 파워 라인(401)의 폭을 선택적으로 변경한다. 상기 파워 라인(401)은 내부 회로들(411, 412)에 내부 전압(Vi11)을 전송한다. 또, 상기 추가 라인 폭 변경 회로(350)는 스위칭 회로들(FSW1∼FSWJ, SSW1∼SSWJ)(J는 정수)을 포함한다. 상기 스위칭 회로들(FSW1∼FSWJ)은 상기 선택 신호들(ASEL∼ASELJ)에 각각 응답하여, 상기 추가 더미 라인들(FDM1∼FDMJ)을 각각 상기 파워 라인(401)에 연결하거나 또는 분리한다. 또, 상기 스위칭 회로들(SSW1∼SSWJ)은 상기 선택 신호들(ASEL(J+1)∼ASEL2J)에 각각 응답하여, 상기 추가 더미 라인들(SDM1∼SDMJ)을 각각 상기 파워 라인(401)에 연결하거나 또는 분리한다. 이때, 상기 파워 라인(401)에 연결되는 더미 라인의 수가 증가할수록 상기 파워 라인(401)의 폭이 증가한다.
상기 라인 폭 변경 회로(340)는 스위칭 회로들(341, 342)을 포함한다. 상기 스위칭 회로들(341, 342)은 상기 선택 신호들(SEL3, SEL4)에 각각 응답하여, 상기 더미 라인들(DM2, DM1)을 각각 파워 라인(402)에 연결하거나 또는 분리하여, 상기 파워 라인(402)의 폭을 선택적으로 변경한다. 상기 파워 라인(402)은 내부 회로들(421, 422)에 내부 전압(Vi12)을 전송한다. 또, 상기 추가 라인 폭 변경 회로(360)는 스위칭 회로들(TSW1∼TSWJ, RSW1∼RSWJ)(J는 정수)을 포함한다. 상기 스위칭 회로들(TSW1∼TSWJ)은 상기 선택 신호들(ASEL(2J+1)∼ASEL3J)에 각각 응답하여, 상기 추가 더미 라인들(SDM1∼SDMJ)을 각각 상기 파워 라인(402)에 연결하거나 또는 분리한다. 또, 상기 스위칭 회로들(RSW1∼RSWJ)은 상기 선택 신호들(ASEL(3J+1)∼ASEL4J)에 각각 응답하여, 상기 추가 더미 라인들(FDM1∼FDMJ)을 각각 상기 파워 라인(402)에 연결하거나 또는 분리한다. 이때, 상기 파워 라인(402)에 연결되는 더미 라인의 수가 증가할수록 상기 파워 라인(402)의 폭이 증가한다.
상술한 것과 같이, 상기 파워 라인 제어 회로(300)에서는, 상기 라인 폭 변경 회로들(330, 340)이 상기 더미 라인들(DM1, DM2)을 상기 파워 라인들(401, 402)에 선택적으로 연결하거나 또는 분리하여, 상기 파워 라인들(401, 402)의 폭을 자유롭게 조절할 수 있다. 또, 상기 추가 라인 폭 변경 회로들(350, 360)이 상기 추가 더미 라인들(FDM1∼FDMJ, SDM1∼SDMJ)을 상기 파워 라인들(401, 402)에 선택적으로 더 연결하거나 또는 분리하므로, 상기 파워 라인들(401, 402)의 폭들이 더욱 정교하게 조절될 수 있다.
도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 파워 라인 제어 회로와, 파워 라인들 및 내부 회로들을 나타내는 도면이다. 도 6을 참고하면, 파워 라인 제어 회로(500)는 테스트 모드 컨트롤러(510), 퓨즈 박스 회로(520), 더미 라인 그룹들(DG1∼DGM)(M은 정수), 및 라인 폭 변경 회로들(FW1∼FWM, SW1∼SWM)(M은 정수) 을 포함한다. 상기 파워 라인 제어 회로(500)의 구성 및 동작은 도 2를 참고하여 상술한 상기 파워 라인 제어 회로(100)와 몇 가지 차이점을 제외하고 유사하다. 상기 파워 라인 제어 회로들(500, 100)의 차이점은 상기 파워 라인 제어 회로(500)가 상기 더미 라인 그룹들(DG1∼DGM)과 라인 폭 변경 회로들(FW1∼FWM, SW1∼SWM)을 포함하는 것이다. 또, 파워 라인 제어 회로들(500, 100)의 차이점은 상기 테스트 모드 컨트롤러(510)가 제1 내지 제4 제어 신호들(FCTL1∼FCTLM, SCTL1∼SCTLM, TCTL1∼TCTLM, RCTL1∼RCTLM)(M은 정수)을 발생하고, 상기 퓨즈 박스 회로(520)가 제1 내지 제4 선택 신호들(FSEL1∼FSELM, SSEL1∼SSELM, TSEL1∼TSELM, RSEL1∼RSELM)을 발생하는 것이다.
상기 더미 라인 그룹들(DG1∼DGM) 각각은 파워 라인 그룹들(PG1∼PGM)(M은 정수) 각각의 파워 라인들(PWL1, PWL2) 사이에 배치되는 더미 라인들(DML1, DML2)을 포함한다. 예를 들어, 상기 더미 라인 그룹(DG1)의 상기 더미 라인들(DML1, DML2)은 상기 파워 라인 그룹(PG1)의 상기 파워 라인들(PWL1, PWL2) 사이에 배치된다. 상기 파워 라인 그룹들(PG1∼PGM)은 서로 다른 내부 전압들을 각각 전송하는 경로로서 동작한다. 또, 상기 테스트 모드 컨트롤러(510)는 테스트 모드 제어 신호(TMEN)가 인에이블될 때 인에이블되고, 외부 입력 신호(EXIN)의 비트 값에 기초하여, 상기 제1 내지 제4 제어 신호들(FCTL1∼FCTLM, SCTL1∼SCTLM, TCTL1∼TCTLM, RCTL1∼RCTLM)을 발생한다. 이때, 상기 테스트 모드 컨트롤러(510)는 상기 제1 내지 제4 제어 신호들(FCTL1∼FCTLM, SCTL1∼SCTLM, TCTL1∼TCTLM, RCTL1∼RCTLM) 중 일부를 인에이블시킨다.
도 7을 참고하여, 상기 퓨즈 박스 회로(520)의 구성 및 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 퓨즈 박스 회로(520)는 선택 신호 발생기들(FGEN1∼FGENM, SGEN1∼SGENM, TGEN1∼TGENM, RGEN1∼RGENM)(M은 정수)을 포함한다. 상기 선택 신호 발생기들(FGEN1∼FGENM)은 퓨즈 인에이블 신호(FSEN) 또는 상기 제1 제어 신호들(FCTL1∼FCTLM)에 각각 응답하여, 상기 제1 선택 신호들(FSEL1∼FSELM)을 각각 발생한다. 상기 선택 신호 발생기들(SGEN1∼SGENM)은 상기 퓨즈 인에이블 신호(FSEN) 또는 상기 제2 제어 신호들(SCTL1∼SCTLM)에 각각 응답하여, 상기 제2 선택 신호들(SSEL1∼SSELM)을 각각 발생한다. 상기 선택 신호 발생기들(TGEN1∼TGENM)은 상기 퓨즈 인에이블 신호(FSEN) 또는 상기 제3 제어 신호들(TCTL1∼TCTLM)에 각각 응답하여, 상기 제3 선택 신호들(TSEL1∼TSELM)을 각각 발생한다. 상기 선택 신호 발생기들(RGEN1∼RGENM)은 상기 퓨즈 인에이블 신호(FSEN) 또는 상기 제4 제어 신호들(RCTL1∼RCTLM)에 각각 응답하여, 상기 제4 선택 신호들(RSEL1∼RSELM)을 각각 발생한다. 상기 선택 신호 발생기들(FGEN1∼FGENM, SGEN1∼SGENM, TGEN1∼TGENM, RGEN1∼RGENM) 각각의 구성 및 구체적인 동작 설명은 도 3을 참고하여 상술한 상기 선택 신호 발생기(121)와 실질적으로 유사하므로 생략된다.
다시 도 6을 참고하면, 상기 라인 폭 변경 회로들(FW1∼FWM)은 상기 제1 및 제2 선택 신호들(FSEL1∼FSELM, SSEL1∼SSELM)에 각각 응답하여, 상기 더미 라인 그룹들(DG1∼DGM)의 상기 더미 라인들(DML1, DML2) 중 하나 또는 모두를, 상기 파워 라인 그룹들(PG1∼PGM)의 상기 파워 라인들(PWL1s)에 각각 연결하거나 또는 분리한다. 상기 라인 폭 변경 회로들(FW1∼FWM) 각각은 스위칭 회로들(S1, S2)을 포 함한다. 상기 스위칭 회로(S1)는 NMOS 트랜지스터들(531, 532)을 포함하고, 상기 스위칭 회로(S2)는 NMOS 트랜지스터들(533, 534)을 포함한다. 또, 상기 라인 폭 변경 회로들(SW1∼SWM)은 상기 제3 및 제4 선택 신호들(TSEL1∼TSELM, RSEL1∼RSELM)에 각각 응답하여, 상기 더미 라인 그룹들(DG1∼DGM)의 상기 더미 라인들(DML1, DML2) 중 하나 또는 모두를, 상기 파워 라인 그룹들(PG1∼PGM)의 상기 파워 라인들(PWL2s)에 각각 연결하거나 또는 분리한다. 상기 라인 폭 변경 회로들(SW1∼SWM) 각각은 스위칭 회로들(S3, S4)을 포함한다. 상기 스위칭 회로(S3)는 NMOS 트랜지스터들(535, 536)을 포함하고, 상기 스위칭 회로(S4)는 NMOS 트랜지스터들(537, 538)을 포함한다. 상술한 것과 같이, 상기 파워 라인 제어 회로(500)는 서로 다른 내부 전압들을 각각 전송하는 상기 파워 라인 그룹들(PG1∼PGM) 각각의 상기 파워 라인들(PWL1, PWL2)의 폭들을 자유롭게 조절할 수 있다.
도 8은 본 발명의 제4 실시예에 따른 반도체 장치의 파워 라인 제어 회로와, 파워 라인들 및 내부 회로들을 나타내는 도면이다. 도 8을 참고하면, 파워 라인 제어 회로(700)는 테스트 모드 컨트롤러(710), 퓨즈 박스 회로(720), 더미 라인 그룹들(DG1∼DGM)(M은 정수), 및 라인 폭 변경 회로들(FW1∼FWM, SW1∼SWM)(M은 정수)을 포함한다. 상기 파워 라인 제어 회로(700)의 구성 및 동작은 도 6를 참고하여 상술한 상기 파워 라인 제어 회로(500)와 몇 가지 차이점을 제외하고 유사하다. 따라서, 도 8에서는 상기 파워 라인 제어 회로들(700, 500)의 차이점을 중심으로 설명하기로 한다. 상기 더미 라인 그룹들(DG1∼DGM) 각각은 복수의 더미 라인들(FDM1∼FDMK, SDM1∼SDMK)(K는 정수)을 포함한다. 상기 더미 라인 그룹들(DG1∼DGM) 각 각의 상기 더미 라인들(FDM1∼FDMK, SDM1∼SDMK)은 상기 파워 라인 그룹들(PG1∼PGM) 각각의 파워 라인들(PWL1, PWL2) 사이에 배치된다. 예를 들어, 상기 더미 라인 그룹(DG1)의 상기 더미 라인들(FDM1∼FDMK, SDM1∼SDMK)은 상기 파워 라인 그룹(PG1)의 상기 파워 라인들(PWL1, PWL2) 사이에 배치된다. 상기 파워 라인 그룹들(PG1∼PGM)은 서로 다른 내부 전압들을 각각 전송하는 경로로서 동작한다. 또, 상기 테스트 모드 컨트롤러(710)는 테스트 모드 제어 신호(TMEN)가 인에이블될 때 인에이블되고, 외부 입력 신호(EXIN)의 비트 값에 기초하여, 상기 제1 내지 제4 제어 신호들(FCTL11∼FCTLMK, SCTL11∼SCTLMK, TCTL11∼TCTLMK, RCTL11∼RCTLMK)을 발생한다. 이때, 상기 테스트 모드 컨트롤러(710)는 상기 제1 내지 제4 제어 신호들(FCTL11∼FCTLMK, SCTL11∼SCTLMK, TCTL11∼TCTLMK, RCTL11∼RCTLMK) 중 일부를 인에이블시킨다.
도 9를 참고하여, 상기 퓨즈 박스 회로(720)의 구성 및 동작을 좀 더 상세히 설명하면 다음과 같다. 상기 퓨즈 박스 회로(720)는 선택 신호 발생기들(FG11∼FGMK, SG11∼SGMK, TG11∼TGMK, RG11∼RGMK)(M, K는 정수)을 포함한다. 상기 선택 신호 발생기들(FG11∼FGMK)은 퓨즈 인에이블 신호(FSEN) 또는 상기 제1 제어 신호들(FCTL11∼FCTLMK)에 각각 응답하여, 제1 선택 신호들(FSEL11∼FSELMK)을 각각 발생한다. 상기 선택 신호 발생기들(SG11∼SGMK)은 상기 퓨즈 인에이블 신호(FSEN) 또는 상기 제2 제어 신호들(SCTL11∼SCTLMK)에 각각 응답하여, 상기 제2 선택 신호들(SSEL11∼SSELMK)을 각각 발생한다. 상기 선택 신호 발생기들(TG11∼TGMK)은 상기 퓨즈 인에이블 신호(FSEN) 또는 상기 제3 제어 신호들(TCTL11∼TCTLMK)에 각각 응답하여, 상기 제3 선택 신호들(TSEL11∼TSELMK)을 각각 발생한다. 상기 선택 신호 발생기들(RG11∼RGMK)은 상기 퓨즈 인에이블 신호(FSEN) 또는 상기 제4 제어 신호들(RCTL11∼RCTLMK)에 각각 응답하여, 상기 제4 선택 신호들(RSEL11∼RSELMK)을 각각 발생한다. 상기 선택 신호 발생기들(FG11∼FGMK, SG11∼SGMK, TG11∼TGMK, RG11∼RGMK) 각각의 구성 및 구체적인 동작 설명은 도 3을 참고하여 상술한 상기 선택 신호 발생기(121)와 실질적으로 유사하므로 생략된다.
다시 도 8을 참고하면, 상기 라인 폭 변경 회로들(FW1∼FWM) 각각은 복수의 스위칭 회로들(A1∼AK, B1∼BK)(K는 정수)을 포함하고, 상기 라인 폭 변경 회로들(SW1∼SWM) 각각은 복수의 스위칭 회로들(C1∼CK, D1∼DK)(K는 정수)을 포함한다. 상기 스위칭 회로들(A1∼AK, B1∼BK) 각각은 NMOS 트랜지스터들(N1, N2)을 포함하고, 상기 스위칭 회로들(C1∼CK, D1∼DK) 각각은 NMOS 트랜지스터들(N3, N4)을 포함한다. 상기 라인 폭 변경 회로들(FW1∼FWM)은 상기 제1 및 제2 선택 신호들(FSEL11∼FSELMK, SSEL11∼SSELMK)에 각각 응답하여, 상기 더미 라인 그룹들(DG1∼DGM)의 상기 더미 라인들(FDM1∼FDMK, SDM1∼SDMK) 중 일부를, 상기 파워 라인 그룹들(PG1∼PGM)의 상기 파워 라인들(PWL1s)에 각각 연결하거나 또는 분리한다. 또, 상기 라인 폭 변경 회로들(SW1∼SWM)은 상기 제3 및 제4 선택 신호들(TSEL11∼TSELMK, RSEL11∼RSELMK)에 각각 응답하여, 상기 더미 라인 그룹들(DG1∼DGM)의 상기 더미 라인들(FDM1∼FDMK, SDM1∼SDMK) 중 일부를, 상기 파워 라인 그룹들(PG1∼PGM)의 상기 파워 라인들(PWL2s)에 각각 연결하거나 또는 분리한다. 상술한 것과 같이, 상기 파워 라인 제어 회로(700)는 서로 다른 내부 전압들을 각각 전송하는 상기 파워 라인 그룹들(PG1∼PGM) 각각의 상기 파워 라인들(PWL1, PWL2)의 폭들을 자유롭게 조절할 수 있다. 또한, 상기 파워 라인 제어 회로(700)는 상기 파워 라인 제어 회로(500)에 비교할 때, 상기 파워 라인들(PWL1, PWL2)의 폭들을 더욱 정교하게 조절할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 장치의 파워 라인 제어 회로는 더미 파워 라인을 이용하여 파워 라인의 폭을 선택적으로 조절함으로써, 파워 라인의 폭을 용이하게 변경할 수 있고, 파워 라인 형성에 따른 제조 비용 및 제조 시간을 감소시킬 수 있다. 또, 본 발명에 따른 반도체 장치의 파워 라인 제어 회로는 파워 라인의 폭을 필요에 따라 선택적으로 조절할 수 있으므로, 최적화된 파워 라인의 메쉬(mesh)를 제공할 수 있고, 더욱 안정화된 제품 특성을 보장하여 반도체 메모리 장치의 수율을 증가시킬 수 있다.
또한, 본 발명에 따른 반도체 장치의 파워 라인 제어 회로는 제품의 파워 라인 방식 또는 동작 모드에 대응하게 파워 메쉬(mesh)를 선택적으로 변경할 수 있다.

Claims (31)

  1. 제1 내부 전압을 제1 내부 회로들에 각각 전송하는 제1 파워 라인에, 이웃하여 배치되는 제1 더미 라인;
    제2 내부 전압을 제2 내부 회로들에 각각 전송하는 제2 파워 라인에, 이웃하여 배치되는 제2 더미 라인;
    제1 및 제2 선택 신호들에 응답하여, 상기 제1 및 제2 더미 라인들 중 하나 또는 모두를 상기 제1 파워 라인에 연결하거나 또는 분리하여, 상기 제1 파워 라인의 폭을 선택적으로 변경하는 제1 라인 폭(width) 변경 회로; 및
    제3 및 제4 선택 신호들에 응답하여, 상기 제1 및 제2 더미 라인들 중 하나 또는 모두를 상기 제2 파워 라인에 연결하거나 또는 분리하여, 상기 제2 파워 라인의 폭을 선택적으로 변경하는 제2 라인 폭 변경 회로를 포함하는 반도체 장치의 파워 라인 제어 회로.
  2. 제1항에 있어서,
    테스트 모드 제어 신호와 외부 입력 신호에 응답하여, 제1 내지 제4 제어 신호들을 발생하는 테스트 모드 컨트롤러; 및
    퓨즈 인에이블 신호 또는 상기 제1 내지 제4 제어 신호들에 응답하여, 상기 제1 내지 제4 선택 신호들을 발생하는 퓨즈 박스 회로를 더 포함하는 반도체 장치의 파워 라인 제어 회로.
  3. 제2항에 있어서,
    상기 외부 입력 신호는 복수의 비트들을 포함하고,
    상기 테스트 모드 제어 신호와 상기 퓨즈 인에이블 신호 중 어느 하나가 인에이블될 때, 나머지 하나는 디세이블되고,
    상기 테스트 모드 컨트롤러는 상기 테스트 모드 제어 신호가 인에이블될 때 인에이블되어, 상기 외부 입력 신호의 비트 값에 기초하여, 상기 제1 내지 제4 제어 신호들을 발생하는 반도체 장치의 파워 라인 제어 회로.
  4. 제3항에 있어서,
    상기 퓨즈 박스 회로는 복수의 퓨즈들을 포함하고, 상기 퓨즈 인에이블 신호가 디세이블될 때, 상기 제1 내지 제4 제어 신호들에 응답하여, 상기 제1 내지 제4 선택 신호들을 발생하고, 상기 퓨즈 인에이블 신호가 인에이블될 때, 상기 복수의 퓨즈들 각각의 절단 여부에 따라 상기 제1 내지 제4 선택 신호들을 발생하는 반도체 장치의 파워 라인 제어 회로.
  5. 제2항에 있어서,
    상기 퓨즈 박스 회로는, 상기 퓨즈 인에이블 신호 또는 상기 제1 내지 제4 제어 신호들에 각각 응답하여, 상기 제1 내지 제4 선택 신호들을 각각 발생하는 제1 내지 제4 선택 신호 발생기들을 포함하는 반도체 장치의 파워 라인 제어 회로.
  6. 제5항에 있어서, 상기 제1 내지 제4 선택 신호 발생기들 각각은,
    상기 제1 내지 제4 제어 신호들 중 하나에 응답하여, 출력 노드에 제1 내지 제4 내부 신호들 중 하나를 발생하는 테스트 동작 회로;
    상기 퓨즈 인에이블 신호에 응답하여, 상기 출력 노드에 제1 내지 제4 퓨즈 신호들 중 하나를 발생하는 노말(normal) 동작 회로; 및
    상기 출력 노드로부터 수신되는 상기 제1 내지 제4 내부 신호들 중 하나, 또는 상기 제1 내지 제4 퓨즈 신호들 중 하나를 수신하고, 그 수신된 신호를 상기 제1 내지 제4 선택 신호들 중 하나로서 출력하는 출력 회로를 포함하는 반도체 장치의 파워 라인 제어 회로.
  7. 제6항에 있어서,
    상기 테스트 동작 회로와 상기 노말 동작 회로 중 어느 하나가 인에이블 되어 동작할 때, 나머지는 디세이블 되어 동작을 정지하는 반도체 장치의 파워 라인 제어 회로.
  8. 제6항에 있어서,
    상기 테스트 동작 회로는 상기 제1 내지 제4 제어 신호들 중 하나가 인에이블될 때 인에이블되어, 상기 출력 노드에 상기 제1 내지 제4 내부 신호들 중 하나를 제1 전압 레벨로 출력하고,
    상기 노말 동작 회로는 상기 퓨즈 인에이블 신호가 인에이블될 때 인에이블되어, 상기 출력 노드에 상기 제1 내지 제4 퓨즈 신호들 중 하나를 상기 제1 전압 또는 제2 전압 레벨로 출력하는 반도체 장치의 파워 라인 제어 회로.
  9. 제8항에 있어서, 상기 노말 동작 회로는,
    상기 퓨즈 인에이블 신호를 반전시키고, 반전된 퓨즈 인에이블 신호를 출력하는 인버터;
    상기 제2 전압에 연결되고, 상기 퓨즈 인에이블 신호에 응답하여 온 또는 오프되는 제1 스위칭 회로;
    상기 제1 전압과 상기 출력 노드 사이에 연결되고, 상기 반전된 퓨즈 인에이블 신호에 응답하여 온 또는 오프되는 제2 스위칭 회로; 및
    상기 출력 노드와 상기 제1 스위칭 회로 사이에 연결되는 퓨즈를 포함하는 반도체 장치의 파워 라인 제어 회로.
  10. 제9항에 있어서,
    상기 노말 동작 회로는, 상기 퓨즈가 절단된 경우, 상기 제1 내지 제4 퓨즈 신호들 중 하나를 상기 제1 전압 레벨로 출력하고, 상기 퓨즈가 절단되지 않은 경우, 상기 제1 내지 제4 퓨즈 신호들 중 하나를 상기 제2 전압 레벨로 출력하는 반도체 장치의 파워 라인 제어 회로.
  11. 제6항에 있어서, 상기 출력 회로는,
    상기 출력 노드로부터 수신되는 상기 제1 내지 제4 내부 신호들 중 하나, 또는 상기 제1 내지 제4 퓨즈 신호들 중 하나를 래치하고, 그 래치된 신호를 출력하는 래치 회로; 및
    상기 래치된 신호를 반전시키고, 그 반전된 신호를 상기 제1 내지 제4 선택 신호들 중 하나로서 출력하는 인버터를 포함하는 반도체 장치의 파워 라인 제어 회로.
  12. 제1항에 있어서,
    상기 제1 라인 폭 변경 회로가 상기 제2 더미 라인을 상기 제1 파워 라인에 연결할 때, 상기 제2 라인 폭 변경 회로는 상기 제2 더미 라인을 상기 제2 파워 라인으로부터 분리하고,
    상기 제2 라인 폭 변경 회로가 상기 제1 더미 라인을 상기 제2 파워 라인에 연결할 때, 상기 제1 라인 폭 변경 회로는 상기 제1 더미 라인을 상기 제1 파워 라인으로부터 분리하는 반도체 장치의 파워 라인 제어 회로.
  13. 제1항에 있어서,
    상기 제1 라인 폭 변경 회로는,
    상기 제1 파워 라인과 상기 제1 더미 라인 사이에 연결되고, 상기 제1 선택 신호에 응답하여, 온 또는 오프 되는 제1 스위칭 회로; 및
    상기 제1 파워 라인과 상기 제2 더미 라인 사이에 연결되고, 상기 제2 선택 신호에 응답하여, 온 또는 오프 되는 제2 스위칭 회로를 포함하고,
    상기 제2 라인 폭 변경 회로는,
    상기 제2 파워 라인과 상기 제2 더미 라인 사이에 연결되고, 상기 제3 선택 신호에 응답하여, 온 또는 오프 되는 제3 스위칭 회로; 및
    상기 제2 파워 라인과 상기 제1 더미 라인 사이에 연결되고, 상기 제4 선택 신호에 응답하여, 온 또는 오프 되는 제4 스위칭 회로를 포함하는 반도체 장치의 파워 라인 제어 회로.
  14. 제5항에 있어서,
    상기 테스트 모드 컨트롤러는, 상기 테스트 모드 제어 신호와 상기 외부 입력 신호에 응답하여, 제1 내지 제4·J(J는 정수, 4·J는 J의 4배수) 추가(additional) 제어 신호들을 더 발생하고,
    상기 퓨즈 박스 회로는, 상기 퓨즈 인에이블 신호, 또는 상기 제1 내지 제4J 추가 제어 신호들에 응답하여, 상기 제1 내지 제4·J 추가 선택 신호들을 더 발생하는 반도체 장치의 파워 라인 제어 회로.
  15. 제14항에 있어서,
    상기 제1 더미 라인에 근접하여 배치되는 제1 추가 더미 라인들;
    상기 제2 더미 라인에 근접하여 배치되는 제2 추가 더미 라인들;
    상기 제 1 내지 4·J 추가 선택 신호들 중 상기 제1 내지 제2·J 추가 선택 신호들에 응답하여, 상기 제1 및 제2 추가 더미 라인들 중 일부 또는 전체를 상기 제1 파워 라인에 연결하거나 또는 분리하여, 상기 제1 파워 라인의 폭을 선택적으로 변경하는 제1 추가 라인 폭 변경 회로; 및
    상기 제(2·J + 1) 내지 제4·J 추가 선택 신호들에 응답하여, 상기 제1 및 제2 추가 더미 라인들 중 일부 또는 전체를 상기 제2 파워 라인에 연결하거나 또는 분리하여, 상기 제2 파워 라인의 폭을 선택적으로 변경하는 제2 추가 라인 폭 변경 회로를 더 포함하는 반도체 장치의 파워 라인 제어 회로.
  16. 제14항에 있어서,
    상기 퓨즈 박스 회로는, 상기 퓨즈 인에이블 신호 또는 상기 제1 내지 제4·J 추가 제어 신호들에 응답하여, 상기 제1 내지 제4·J 추가 선택 신호들을 각각 발생하는 제1 내지 제4·J 추가 선택 신호 발생기들을 더 포함하는 반도체 장치의 파워 라인 제어 회로.
  17. 제16항에 있어서, 상기 제1 내지 제4·J 추가 선택 신호 발생기들 각각은,
    상기 제1 내지 제4·J 추가 제어 신호들 중 하나에 응답하여, 출력 노드에 제1 내지 제4·J 추가 내부 신호들 중 하나를 발생하는 테스트 동작 회로;
    상기 퓨즈 인에이블 신호에 응답하여, 상기 출력 노드에 제1 내지 제4·J 추가 퓨즈 신호들 중 하나를 발생하는 노말 동작 회로; 및
    상기 출력 노드로부터 수신되는 상기 제1 내지 제4·J 추가 내부 신호들 중 하나, 또는 상기 제1 내지 제4·J 추가 퓨즈 신호들 중 하나를 수신하고, 그 수신된 신호를 상기 제1 내지 제4·J 추가 선택 신호들 중 하나로서 출력하는 출력 회로를 포함하는 반도체 장치의 파워 라인 제어 회로.
  18. 제17항에 있어서,
    상기 테스트 동작 회로와 상기 노말 동작 회로 중 어느 하나가 인에이블 되어 동작할 때, 나머지는 디세이블 되어 동작을 정지하는 반도체 장치의 파워 라인 제어 회로.
  19. 제17항에 있어서,
    상기 테스트 동작 회로는 인에이블될 때, 상기 제1 내지 제4·J 추가 제어 신호들 중 하나에 응답하여, 상기 출력 노드에 상기 제1 내지 제4·J 추가 내부 신호들 중 하나를 제1 전압 레벨로 출력하고,
    상기 노말 동작 회로는 인에이블될 때, 상기 퓨즈 인에이블 신호에 응답하여, 상기 출력 노드에 상기 제1 내지 제4·J 추가 퓨즈 신호들 중 하나를 상기 제1 전압 또는 제2 전압 레벨로 출력하는 반도체 장치의 파워 라인 제어 회로.
  20. 제19항에 있어서, 상기 노말 동작 회로는,
    상기 퓨즈 인에이블 신호를 반전시키고, 반전된 퓨즈 인에이블 신호를 출력하는 인버터;
    상기 제2 전압에 연결되고, 상기 퓨즈 인에이블 신호에 응답하여 온 또는 오프되는 제1 스위칭 회로;
    상기 제1 전압과 상기 출력 노드 사이에 연결되고, 상기 반전된 퓨즈 인에이블 신호에 응답하여 온 또는 오프되는 제2 스위칭 회로; 및
    상기 출력 노드와 상기 제1 스위칭 회로 사이에 연결되는 퓨즈를 포함하는 반도체 장치의 파워 라인 제어 회로.
  21. 제20항에 있어서,
    상기 노말 동작 회로는, 상기 퓨즈가 절단된 경우, 상기 제1 내지 제4·J 추가 퓨즈 신호들 중 하나를 상기 제1 전압 레벨로 출력하고, 상기 퓨즈가 절단되지 않은 경우, 상기 제1 내지 제4·J 추가 퓨즈 신호들 중 하나를 상기 제2 전압 레벨로 출력하는 반도체 장치의 파워 라인 제어 회로.
  22. 제15항에 있어서,
    상기 제1 추가 라인 폭 변경 회로가 상기 제2 추가 더미 라인들 중 일부 또는 전체를 상기 제1 파워 라인에 연결할 때, 상기 제2 추가 라인 폭 변경 회로는 상기 제2 추가 더미 라인들 중 일부 또는 전체를 상기 제2 파워 라인으로부터 분리하고,
    상기 제2 추가 라인 폭 변경 회로가 상기 제1 추가 더미 라인들 중 일부 또는 전체를 상기 제2 파워 라인에 연결할 때, 상기 제1 추가 라인 폭 변경 회로는 상기 제1 추가 더미 라인들 중 일부 또는 전체를 상기 제1 파워 라인으로부터 분리하는 반도체 장치의 파워 라인 제어 회로.
  23. 제15항에 있어서,
    상기 제1 추가 라인 폭 변경 회로는,
    상기 제1 파워 라인과, 상기 제1 추가 더미 라인들 사이에 각각 연결되고, 상기 제1 내지 제J 추가 선택 신호들에 각각 응답하여, 각각 온 또는 오프 되는 제1 내지 제J 추가 스위칭 회로들; 및
    상기 제1 파워 라인과, 상기 제2 추가 더미 라인들 사이에 각각 연결되고, 상기 제(J + 1) 내지 제2·J 추가 선택 신호들에 각각 응답하여, 각각 온 또는 오프 되는 제(J + 1) 내지 제2·J 추가 스위칭 회로들을 포함하고,
    상기 제2 추가 라인 폭 변경 회로는,
    상기 제2 파워 라인과, 상기 제2 추가 더미 라인들 사이에 각각 연결되고, 상기 제(2·J + 1) 내지 제3·J 추가 선택 신호들에 각각 응답하여, 각각 온 또는 오프 되는 제(2·J + 1) 내지 제3·J 추가 스위칭 회로들; 및
    상기 제2 파워 라인과, 상기 제1 추가 더미 라인들 사이에 각각 연결되고, 상기 제(3·J +1) 내지 제4·J 추가 선택 신호들에 각각 응답하여, 각각 온 또는 오프 되는 제(3·J +1) 내지 제4·J 추가 스위칭 회로들을 포함하는 반도체 장치의 파워 라인 제어 회로.
  24. 제1 내지 제M(M은 정수) 파워 라인 그룹들 각각에 포함되고, 서로 다른 내부 전압들을 각각 전송하는 제1 및 제2 파워 라인들 사이에 각각 배치되는 제1 및 제2 더미 라인들을 각각 포함하는 제1 내지 제M(M은 정수) 더미 라인 그룹들;
    제1 선택 신호들과 제2 선택 신호들에 각각 응답하여, 상기 제1 내지 제M 더미 라인 그룹들 각각의 상기 제1 및 제2 더미 라인들 중 하나 또는 모두를, 상기 제1 내지 제M 파워 라인 그룹들 각각의 상기 제1 파워 라인에 연결하거나 또는 분리하여, 상기 제1 내지 제M 파워 라인 그룹들의 상기 제1 파워 라인들의 폭들을 각각 선택적으로 변경하는 제1 라인 폭 변경 회로들; 및
    제3 선택 신호들과 제4 선택 신호들에 각각 응답하여, 상기 제1 내지 제M 더미 라인 그룹들 각각의 상기 제1 및 제2 더미 라인들 중 하나 또는 모두를, 상기 제1 내지 제M 파워 라인 그룹들 각각의 상기 제2 파워 라인에 연결하거나 또는 분리하여, 상기 제1 내지 제M 파워 라인 그룹들의 상기 제2 파워 라인들의 폭들을 각각 선택적으로 변경하는 제2 라인 폭 변경 회로들을 포함하는 반도체 장치의 파워 라인 제어 회로.
  25. 제24항에 있어서,
    테스트 모드 제어 신호와 외부 입력 신호에 응답하여, 제1 제어 신호들, 제2 제어 신호들, 제3 제어 신호들, 및 제4 제어 신호들을 발생하는 테스트 모드 컨트롤러; 및
    퓨즈 인에이블 신호 또는 상기 제1 내지 제4 제어 신호들에 응답하여, 상기 제1 내지 제4 선택 신호들을 발생하는 퓨즈 박스 회로를 더 포함하는 반도체 장치의 파워 라인 제어 회로.
  26. 제25항에 있어서, 상기 퓨즈 박스 회로는,
    상기 퓨즈 인에이블 신호 또는 상기 제1 제어 신호들에 각각 응답하여, 상기 제1 선택 신호들을 각각 발생하는 제1 선택 신호 발생기들;
    상기 퓨즈 인에이블 신호 또는 상기 제2 제어 신호들에 각각 응답하여, 상기 제2 선택 신호들을 각각 발생하는 제2 선택 신호 발생기들;
    상기 퓨즈 인에이블 신호 또는 상기 제3 제어 신호들에 각각 응답하여, 상기 제3 선택 신호들을 각각 발생하는 제3 선택 신호 발생기들; 및
    상기 퓨즈 인에이블 신호 또는 상기 제4 제어 신호들에 각각 응답하여, 상기 제4 선택 신호들을 각각 발생하는 제4 선택 신호 발생기들을 포함하는 반도체 장치의 파워 라인 제어 회로.
  27. 제26항에 있어서,
    상기 제1 내지 제4 선택 신호 발생기들 각각은, 퓨즈를 포함하고, 상기 퓨즈 인에이블 신호가 디세이블될 때, 상기 제1 내지 제4 제어 신호들 중 하나에 응답하여, 상기 제1 내지 제4 선택 신호들 중 하나를 발생하고, 상기 퓨즈 인에이블 신호가 인에이블될 때, 상기 퓨즈의 절단 여부에 따라 상기 제1 내지 제4 선택 신호들 중 하나를 발생하는 반도체 장치의 파워 라인 제어 회로.
  28. 제1 내지 제M(M은 정수) 파워 라인 그룹들 각각에 포함되고, 서로 다른 내부 전압들을 각각 전송하는 제1 및 제2 파워 라인들 사이에 배치되는 제1 내지 제2K(K는 정수) 더미 라인들을 각각 포함하는 제1 내지 제M(M은 정수) 더미 라인 그룹들;
    제1 선택 신호들과 제2 선택 신호들에 각각 응답하여, 상기 제1 내지 제M 더미 라인 그룹들 각각의 상기 제1 내지 제2K 더미 라인들 중 일부 또는 전체를, 상기 제1 내지 제M 파워 라인 그룹들 각각의 상기 제1 파워 라인에 연결하거나 또는 분리하여, 상기 제1 내지 제M 파워 라인 그룹들의 상기 제1 파워 라인들의 폭들을 각각 선택적으로 변경하는 제1 라인 폭 변경 회로들; 및
    제3 선택 신호들과 제4 선택 신호들에 각각 응답하여, 상기 제1 내지 제M 더미 라인 그룹들 각각의 상기 제1 내지 제2K 더미 라인들 중 일부 또는 전체를, 상기 제1 내지 제M 파워 라인 그룹들 각각의 상기 제2 파워 라인에 연결하거나 또는 분리하여, 상기 제1 내지 제M 파워 라인 그룹들의 상기 제2 파워 라인들의 폭들을 각각 선택적으로 변경하는 제2 라인 폭 변경 회로들을 포함하는 반도체 장치의 파워 라인 제어 회로.
  29. 제28항에 있어서,
    테스트 모드 제어 신호와 외부 입력 신호에 응답하여, 제1 제어 신호들, 제2 제어 신호들, 제3 제어 신호들, 및 제4 제어 신호들을 발생하는 테스트 모드 컨트롤러; 및
    퓨즈 인에이블 신호 또는 상기 제1 내지 제4 제어 신호들에 응답하여, 상기 제1 내지 제4 선택 신호들을 발생하는 퓨즈 박스 회로를 더 포함하는 반도체 장치의 파워 라인 제어 회로.
  30. 제29항에 있어서, 상기 퓨즈 박스 회로는,
    상기 퓨즈 인에이블 신호 또는 상기 제1 제어 신호들에 각각 응답하여, 상기 제1 선택 신호들을 각각 발생하는 제1 선택 신호 발생기들;
    상기 퓨즈 인에이블 신호 또는 상기 제2 제어 신호들에 각각 응답하여, 상기 제2 선택 신호들을 각각 발생하는 제2 선택 신호 발생기들;
    상기 퓨즈 인에이블 신호 또는 상기 제3 제어 신호들에 각각 응답하여, 상기 제3 선택 신호들을 각각 발생하는 제3 선택 신호 발생기들; 및
    상기 퓨즈 인에이블 신호 또는 상기 제4 제어 신호들에 각각 응답하여, 상기 제4 선택 신호들을 각각 발생하는 제4 선택 신호 발생기들을 포함하는 반도체 장치의 파워 라인 제어 회로.
  31. 제30항에 있어서,
    상기 제1 내지 제4 선택 신호 발생기들 각각은, 퓨즈를 포함하고, 상기 퓨즈 인에이블 신호가 디세이블될 때, 상기 제1 내지 제4 제어 신호들 중 하나에 응답하여, 상기 제1 내지 제4 선택 신호들 중 하나를 발생하고, 상기 퓨즈 인에이블 신호가 인에이블될 때, 상기 퓨즈의 절단 여부에 따라 상기 제1 내지 제4 선택 신호들 중 하나를 발생하는 반도체 장치의 파워 라인 제어 회로.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130310A (ja) * 2007-11-28 2009-06-11 Elpida Memory Inc 半導体集積回路
KR100942946B1 (ko) * 2008-06-30 2010-02-22 주식회사 하이닉스반도체 반도체 메모리 소자
KR101046275B1 (ko) * 2010-03-29 2011-07-04 주식회사 하이닉스반도체 파워 메쉬 구조를 갖는 반도체 메모리 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004222A (ko) * 1999-06-28 2001-01-15 김영환 동작모드에 따라 파워라인 연결 방식을 달리한 반도체메모리소자의 파워공급 제어장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5146428A (en) * 1989-02-07 1992-09-08 Hitachi, Ltd. Single chip gate array
JP2917434B2 (ja) * 1989-09-08 1999-07-12 セイコーエプソン株式会社 マスタースライス集積回路装置
US7353490B2 (en) * 2004-10-29 2008-04-01 Synopsys, Inc. Power network synthesizer for an integrated circuit design

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010004222A (ko) * 1999-06-28 2001-01-15 김영환 동작모드에 따라 파워라인 연결 방식을 달리한 반도체메모리소자의 파워공급 제어장치

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