KR100699840B1

KR100699840B1 - 퓨즈 절단에 상관없이 반도체 집적 회로의 최적화 조건을재설정하는 로직 회로

Info

Publication number: KR100699840B1
Application number: KR1020050034013A
Authority: KR
Inventors: 박민상
Original assignee: 삼성전자주식회사
Priority date: 2005-04-25
Filing date: 2005-04-25
Publication date: 2007-03-27
Also published as: US7525863B2; US20060239100A1; KR20060112298A

Abstract

본 발명은 퓨즈 절단에 상관없이 반도체 집적 회로의 최적화 조건을 재설정하는 로직 회로에 대하여 개시된다. 로직 회로는 내장된 퓨즈의 절단 여부에 상관없이 선택 및 비선택 제어 신호 또는 그룹 선택 제어 신호를 사용하여, 반도체 집적 회로의 최적화를 위한 개별 항목들을 변경하거나 그룹 항목들을 변경한다. 로직 회로는 퓨즈 절단 신호 발생부와 제1 및 제2 상태 설정부를 포함한다. 퓨즈 절단 신호 발생부는 퓨즈를 내장하고 퓨즈의 절단 여부에 따라 퓨즈 절단 신호를 발생한다. 제1 상태 설정부는 퓨즈 절단 신호 및 선택 제어 신호에 응답하여 제1 상태 신호를 발생한다. 제2 상태 설정부는 제1 상태 신호 및 비선택 제어 신호에 응답하여 최적화 조건을 설정하는 제2 상태 신호를 발생하는 데, 비선택 제어 신호를 셋팅함으로써 퓨즈의 절단에 상관없이 제2 상태 신호를 발생한다.

퓨즈, 테스트, 선택 제어 신호, 비선택 제어 신호, 그룹 선택 제어 신호, 모드 레지스터

Description

퓨즈 절단에 상관없이 반도체 집적 회로의 최적화 조건을 재설정하는 로직 회로{Logic circuit setting optimization condition of semiconductor integrated circuit regardless of fuse cut}

도 1은 종래의 기술에 따른 퓨즈 테스트 로직 회로를 설명하는 도면이다.

도 2는 본 발명의 제1 실시예에 따른 로직 회로를 설명하는 도면이다.

도 3은 도 2의 선택 제어 신호를 발생하는 회로를 설명하는 도면이다.

도 4는 도 2의 비선택 제어 신호를 발생하는 회로를 설명하는 도면이다.

도 5는 본 발명의 제2 실시예에 따른 로직 회로를 설명하는 도면이다.

도 6은 본 발명의 제3 실시예에 따른 로직 회로를 설명하는 도면이다.

도 7은 본 발명의 제4 실시예에 따른 로직 회로를 설명하는 도면이다.

도 8은 도 6와 도 7의 그룹 선택 제어 신호를 발생하는 회로를 설명하는 도면이다.

본 발명은 반도체 집적 회로에 관한 것으로, 특히 반도체 집적 회로의 1차 테스트 및 최적화를 위해 절단된 퓨즈들에 영향을 받지 않고 퓨즈들이 절단되지 않 은 것처럼 반도체 집적 회로를 다시 테스트 및 최적화시킬 수 있는 로직 회로에 관한 것이다.

반도체 제조 공정이 끝난 반도체 집적 회로는 웨이퍼 단계에서 전기적 특성 테스트와 기능 테스트를 거치게 된다. 전기적 특성 테스트는 반도체 집적 회로의 테스트 패턴들을 구성하는 트랜지스터들, 저항들, 그리고 커패시터들의 파라미터들을 측정하는 것을 말하고, 기능 테스트는 반도체 집적 회로의 동작들을 테스트하는 것을 말한다. 전기적 특성 테스트와 기능 테스트 결과에 따라, 반도체 집적 회로의 동작을 최적화시키기 위하여 내부 로직 스킴(scheme)을 변경하거나 지연 시간을 조절할 필요가 있다.

내부 로직 스킴을 변경하거나 지연 시간을 조절하는 방법은 반도체 집적 회로 내부에 퓨즈들을 포함한 퓨즈 테스트 로직 회로를 통해 이루어진다. 퓨즈 테스트 로직 회로는 퓨즈들을 선택적으로 절단하고, 그 퓨즈 절단 여부에 따른 정보를 조합하여 내부 로직 스킴을 변경시키거나 지연 시간을 조절한다.

도 1은 종래의 기술에 따른 퓨즈 테스트 로직 회로를 설명하는 도면이다. 이를 참조하면, 퓨즈 테스트 로직 회로(100)는 전원 전압(VDD)과 접지 전압 사이에 직렬 연결되는 피모스 트랜지스터(101), 퓨즈(102), 그리고 엔모스 트랜지스터(103)를 포함한다. 피모스 트랜지스터(101)와 엔모스 트랜지스터(103)의 게이트들은 전원 안정화 신호(PVCCHB)를 수신한다. 전원 안정화 신호(PVCCH)는 반도체 집적 회로의 동작 전원이 안정화되었을 때 로직 하이에서 로직 로우로 천이되는 신호이다.

퓨즈 테스트 로직 회로(100)는 퓨즈(102)와 엔모스 트랜지스터(103) 사이의 노드(NA)에 연결되는 제1 인버터(104)와, 제1 인버터(104) 출력과 TMRS 포인터(TMRS)를 수신하는 노아 게이트(105), 그리고 노아 게이트(105) 출력을 입력하고 퓨즈 테스트 온 신호(Fuse_Test_ON)를 출력하는 제2 인버터(106)를 더 포함한다. TMRS 포인터(TMRS)는 테스트 모드시 모드 레지스터(MRS)에 설정되는 테스트 신호이다. TMRS 포인터(TMRS)의 로직 하이에 의해 퓨즈 테스트 온 신호(Fuse_Test_ON)는 로직 하이로 발생된다.

퓨즈 테스트 로직 회로(100)는 노아 게이트(105)로 입력되는 제1 인버터(104) 출력과 TMRS 포인터(TMRS)에 의해 퓨즈 테스트 온 신호(Fuse_Test_ON)의 로직 레벨을 결정한다. 제1 인버터(104) 출력은 퓨즈(102)의 절단 여부와 로직 로우의 전원 안정화 신호(PVCCHB)에 응답하여 결정된다. 제1 인버터(104) 출력은 퓨즈(102)가 절단되지 않은 상태에서는 로직 로우로 발생되고, 퓨즈(102)가 절단된 상태에서는 로직 하이로 발생된다. 즉, 퓨즈 테스트 온 신호(Fuse_Test_ON)의 로직 레벨은 퓨즈(102)가 절단되지 않은 상태에서는 로직 하이의 TMRS 포인터(TMRS)에 의해 로직 하이로 발생되고, 퓨즈(102)가 절단된 상태에서는 로직 하이의 제1 인버터(104) 출력에 의해 로직 하이로 발생된다. 로직 하이의 퓨즈 테스트 온 신호(Fuse_Test_ON)는 반도체 집적 회로의 내부 로직 스킴을 변경하거나 지연 시간을 조절하는 제어 신호로 작용한다.

이러한 퓨즈 테스트 로직 회로(100)를 구비하는 반도체 집적 회로는 웨이퍼 상태에서 수행된 테스트의 결과에 따라 내부 로직 스킴을 변경시켜야 하거나 지연 시간 조절이 필요하다고 판단될 수 있다. 그러면, 퓨즈 테스트 로직 회로(100)는 퓨즈(102)를 선택적으로 절단하여 로직 하이의 퓨즈 테스트 온 신호(Fuse_Test_ON)를 발생한다. 웨이퍼 테스트 동안, 로직 하이의 퓨즈 테스트 온 신호(Fuse_Test_ON)는 반도체 집적 회로의 내부 로직 스킴을 변경하거나 지연 시간을 조절한다.

한편, 웨이퍼 상태에서 테스트된 반도체 집적 회로는 패키지된 후 또다시 테스트된다. 웨이퍼 상태에서 절단된 퓨즈(102)를 갖는 퓨즈 테스트 로직 회로(100)는 반도체 집적 회로의 패키지 테스트에서 항상 로직 하이의 퓨즈 테스트 온 신호(Fuse_Test_ON)를 발생한다. 즉, 웨이퍼 테스트 결과에 따라 반도체 집적 회로의 내부 로직 스킴을 변경하거나 지연 시간을 조절하도록 설정된 로직 하이의 퓨즈 테스트 온 신호(Fuse_Test_ON)가 패키지 테스트시에도 그대로 적용된다. 이에 따라, 패키지 테스트는 반도체 집적 회로의 내부 로직 스킴이 변경되거나 지연 시간이 조절된 상태에서 수행된다.

그런데, 비록 웨이퍼 테스트 결과에 따라 퓨즈(102)를 절단하여 내부 로직 스킴을 변경하거나 지연 시간을 조절해서 반도체 집적 회로의 동작을 최적화시켰다고 하더라도, 패키지 테스트에서는 퓨즈(102)를 절단하지 않은 상태에서 즉, 반도체 집적 회로의 내부 로직 스킴이 변경되거나 지연 시간이 조절되지 않은 상태에서 테스트할 필요가 종종 있다. 왜냐하면, 반도체 집적 회로의 패키지 동안 환경 변수로 인해 다양한 상황이 전개될 수 있기 때문에, 변경되는 상황에 따라 반도체 집적 회로의 최적화 조건을 다시 찾을 필요가 있기 때문이다. 이를 위하여 퓨즈(102)를 절단하지 않은 상태에서 패키지 테스트를 할 필요가 있다.

퓨즈 테스트 로직 회로(100)는 웨이퍼 테스트 동안 퓨즈(102)를 한번 절단하게 되면 그 절단된 퓨즈 정보는 패키지 테스트까지 계속 영향을 미친다. 이렇게 되면, 퓨즈(102)를 절단하지 않은 상태에서 패키지 테스트가 필요할 경우, 절단되지 않은 퓨즈(102)를 갖는 퓨즈 테스트 로직 회로(100)를 다시 제작하여야 한다. 이에 따라, 반도체 제조 공정에 소요되는 시간으로 인해 반도체 집적 회로를 최적화시키는 데 많은 시간이 걸리는 문제점이 있다.

그러므로, 웨이퍼 테스트 동안 퓨즈 테스트 로직 회로(100) 내 퓨즈(102)를 절단하였다 하더라도 퓨즈(102)를 절단하지 않은 것처럼 설정할 수 있는 방법이 요구된다. 즉, 절단된 퓨즈에 상관없이 사용자 요구가 있을 때마다 반도체 집적 회로의 최적화 조건을 찾을 수 있는 방법이 필요하다.

본 발명의 목적은 절단된 퓨즈들에 영향을 받지 않고 퓨즈들이 절단되지 않은 것처럼 설정할 수 있는 로직 회로를 제공하는 데 있다.

본 발명의 다른 목적은 절단된 퓨즈에 상관없이 사용자 요구 때마다 테스트 및 최적화 조건을 찾을 수 있는 반도체 집적 회로를 제공하는 데 있다.

상기 목적들을 달성하기 위하여, 본 발명의 제1 실시예에 따르면, 반도체 집적 회로의 최적화 조건을 설정하는 로직 회로는 퓨즈를 내장하고 퓨즈의 절단 여부에 따라 제1 제어 신호에 응답하여 퓨즈 절단 신호를 발생하는 퓨즈 절단 신호 발 생부와, 퓨즈 절단 신호 및 선택 제어 신호에 응답하여 제1 상태 신호를 발생하는 제1 상태 설정부와, 그리고 제1 상태 신호 및 비선택 제어 신호에 응답하여 최적화 조건을 설정하는 제2 상태 신호를 발생하되, 비선택 제어 신호를 셋팅함으로써 퓨즈의 절단에 상관없이 제2 상태 신호를 발생하는 제2 상태 설정부를 포함한다.

본 발명의 제2 실시예에 따르면, 반도체 집적 회로의 최적화 조건을 설정하는 로직 회로는 퓨즈를 내장하고 퓨즈의 절단 여부에 따라 제1 제어 신호에 응답하여 퓨즈 절단 신호를 발생하는 퓨즈 절단 신호 발생부와, 퓨즈 절단 신호 및 비선택 제어 신호에 응답하여 제1 상태 신호를 발생하되, 비선택 제어 신호를 셋팅함으로써 퓨즈의 절단에 상관없이 제1 상태 신호를 발생하는 제1 상태 설정부와, 제1 상태 신호 및 선택 제어 신호에 응답하여 최적화 조건을 설정하는 제2 상태 신호를 발생하되, 선택 제어 신호를 셋팅함으로써 퓨즈의 절단에 상관없이 제2 상태 신호를 발생하는 제2 상태 설정부를 포함한다.

본 발명의 제3 실시예에 따르면, 반도체 집적 회로의 최적화 조건을 설정하는 로직 회로는 퓨즈를 내장하고 퓨즈의 절단 여부에 따라 제1 제어 신호에 응답하여 퓨즈 절단 신호를 발생하는 퓨즈 절단 신호 발생부와, 퓨즈 절단 신호 및 선택 제어 신호에 응답하여 제1 상태 신호를 발생하는 제1 상태 설정부와, 그리고 제1 상태 신호 및 그룹 선택 제어 신호에 응답하여 최적화 조건을 설정하는 제2 상태 신호를 발생하되, 그룹 선택 제어 신호를 셋팅함으로써 퓨즈의 절단에 상관없이 제2 상태 신호를 발생하는 제2 상태 설정부를 포함한다.

본 발명의 제4 실시예에 따르면, 반도체 집적 회로의 최적화 조건을 설정하 는 로직 회로는 퓨즈를 내장하고 퓨즈의 절단 여부에 따라 제1 제어 신호에 응답하여 퓨즈 절단 신호를 발생하는 퓨즈 절단 신호 발생부와, 퓨즈 절단 신호 및 선택 제어 신호에 응답하여 제1 상태 신호를 발생하는 제1 상태 설정부와, 그리고 제1 상태 신호 및 그룹 선택 제어 신호에 응답하여 최적화 조건을 설정하는 제2 상태 신호를 발생하되, 그룹 선택 제어 신호를 셋팅함으로써 퓨즈의 절단에 상관없이 제2 상태 신호를 발생하는 제2 상태 설정부를 포함한다.

따라서, 본 발명의 로직 회로는 퓨즈의 절단 여부에 상관없이 선택 및 비선택 제어 신호 또는 그룹 선택 제어 신호를 사용하여 반도체 집적 회로의 최적화를 위한 개별 항목들을 변경하거나 그룹 항목들을 변경할 수 있다. 이에 따라, 사용자 요구가 있을 때마다 절단된 퓨즈에 영향을 받지 않고 반도체 집적 회로의 최적화 조건을 새롭게 찾을 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 제1 실시예에 따른 로직 회로(200)를 설명하는 도면으로, 로직 회로(200)는 퓨즈가 절단되었다 하더라도 이에 상관없이 퓨즈가 절단되지 않은 것처럼 설정할 수 있다. 로직 회로(200)는 퓨즈 절단 신호 발생부(210), 제1 상 태 설정부(220) 및 제2 상태 설정부(230)를 포함한다.

퓨즈 절단 신호 발생부(210)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 직렬 연결되는 제1 트랜지스터(211), 퓨즈(213), 그리고 제2 트랜지스터(215)를 포함한다. 제1 트랜지스터(211)는 피모스 트랜지스터로 구성될 수 있고, 제2 트랜지스터(215)는 엔모스 트랜지스터로 구성될 수 있다. 제1 트랜지스터(211)와 제2 트랜지스터(215)의 게이트들은 전원 안정화 신호(PVCCH)를 수신한다. 퓨즈 절단 신호 발생부(210)는 퓨즈(213)와 제2 트랜지스터(215) 사이의 노드(N214)를 입력하는 인버터(217)를 더 포함한다. 인버터(217)의 출력은 퓨즈 절단 신호(F_CUT)로 발생된다.

제1 상태 설정부(220)는 퓨즈 절단 신호 발생부(210)의 퓨즈 절단 신호(F_CUT)와 선택 제어 신호(TMRS1)를 수신하여 제1 상태 신호(S1)를 발생한다. 제1 상태 설정부(220)는 노아 게이트로 구성될 수 있다. 선택 제어 신호(TMRS1)는 테스트 모드 시, 모드 레지스터(MRS)에 설정되는 제1 테스트 신호일 수 있다. 또는 선택 제어 신호(TMRS1)는 이후에서 설명될 도 3의 선택 제어 신호 발생 회로로부터 제공되는 신호일 수 있다.

제2 상태 설정부(230)는 제1 상태 설정부(220)의 제1 상태 신호(S1)와 비선택 제어 신호(TMRS2)를 수신하여 제2 상태 신호(S2)를 발생한다. 비선택 제어 신호(TMRS2)는 테스트 모드 시 모드 레지스터(MRS)에 설정되는 제2 테스트 신호이거나, 이후에서 설명될 도 4의 비선택 제어 신호 발생 회로로부터 발생되는 신호일 수 있다. 제2 상태 설정부(230)는 노아 게이트로 구성될 수 있다. 제2 상태 신호(S2)는 종래의 기술로 설명된 도 1의 퓨즈 테스트 온 신호(Fuse_Test_On)와 동일한 기능을 갖는 신호이다. 즉, 제2 상태 신호(S2)는 반도체 집적 회로의 내부 로직 스킴을 변경하거나 지연 시간을 조절하는 신호로 사용된다.

로직 회로(200)의 동작은 다음과 같이 이루어진다.

먼저, 퓨즈(213)가 절단되어 있지 않는 초기 상태일 때를 설명한다. 로직 하이에서 로직 로우로 천이하는 전원 안정화 신호(PVCCHB)에 응답하여 제1 트랜지스터(211)가 턴온되고 제2 트랜지스터(215)가 턴오프된다. 턴온된 제1 트랜지스터(211)와 퓨즈(213)를 통하여 전원 전압(VDD)이 노드(N214)로 전달되어, 노드(N214)는 로직 하이가 된다. 로직 하이의 노드(N214)는 인버터(217)를 통하여 로직 로우의 퓨즈 절단 신호(F_CUT)를 발생한다.

퓨즈 절단 신호(F_CUT)의 로직 로우를 수신하는 제1 상태 설정부(220)는 선택 제어 신호(TMRS1)의 로직 레벨에 따라 제1 상태 신호(S1)를 발생한다. 제1 상태 설정부(220)는 선택 제어 신호(TMRS1)가 로직 로우일 때 제1 상태 신호(S1)를 로직 하이로 발생하고, 선택 제어 신호(TMRS1)가 로직 하이일 때 제1 상태 신호(S1)를 로직 로우로 발생한다. 로직 하이의 제1 상태 신호(S1)에 응답하여 제2 상태 설정부(230)는 로직 로우의 제2 상태 신호(S2)를 발생한다. 로직 로우의 제2 상태 신호(S2)는 반도체 집적 회로의 내부 로직 스킴을 변경하거나 지연 시간을 조절할 필요가 없다는 것을 의미한다. 이에 따라, 로직 회로(200)를 포함하는 반도체 집적 회로는 그 동작이 최적화되어 있다고 볼 수 있다.

한편, 로직 로우의 제1 상태 신호(S1)를 수신하는 제2 상태 설정부(230)는 비선택 제어 신호(TMRS2)의 로직 레벨에 따라 제2 상태 신호(S2)를 발생한다. 제2 상태 설정부(230)는 비선택 제어 신호(TMRS2)가 로직 로우일 때 로직 하이의 제2 상태 신호(S2)를 발생하고, 비선택 제어 신호(TMRS2)가 로직 하이일 때 로직 로우의 제2 상태 신호(S2)를 발생한다. 로직 로우의 제2 상태 신호(S2)는 앞서 설명한 바와 마찬가지로, 반도체 집적 회로의 동작이 최적화되어 있기 때문에, 내부 로직 스킴을 변경하거나 지연 시간을 조절할 필요가 없음을 나타낸다. 로직 하이의 제2 상태 신호(S2)는 반도체 집적 회로의 내부 로직 스킴을 변경하거나 지연 시간을 조절할 필요가 있다는 것을 의미한다. 이에 따라, 로직 회로(200)는 반도체 집적 회로의 동작 최적화를 위하여 내부 로직 스킴을 변경하거나 지연 시간을 조절한다.

즉, 퓨즈(213)가 절단되어 있지 않는 경우에 퓨즈 절단 신호(F_CUT)는 로직 로우로 발생되는 데, 테스트 시 반도체 집적 회로의 동작 최적화가 필요하다고 판단이 되면, 로직 하이의 선택 제어 신호(TMRS1)와 로직 로우의 비선택 제어 신호(TMRS2)를 로직 회로(200)로 제공한다. 이에 따라, 로직 회로(200)는 로직 하이의 제2 상태 신호(S2)를 발생하여 내부 로직 스킴을 변경하거나 지연 시간을 조절하여 반도체 집적 회로의 동작을 최적화시킨다.

그리고 퓨즈(213)가 절단되어 있지 않은 경우, 테스트 시 반도체 집적 회로의 동작 최적화가 필요없다고 판단이 되면, 로직 로우의 선택 제어 신호(TMRS1)를 로직 회로(200)로 제공한다. 이 때 비선택 제어 신호(TMRS2)의 로직 레벨은 로직 로우 또는 로직 하이에 상관없다. 또한, 로직 하이의 비선택 제어 신호(TMRS2)를 로직 회로(200)로 제공한다. 이 때, 비선택 제어 신호(TMRS2)의 로직 레벨은 로직 로우 또는 로직 하이에 상관없다. 이에 따라, 로직 회로(200)는 로직 로우의 제2 상태 신호(S2)를 발생하여 내부 로직 스킴을 변경하지 않거나 지연 시간 조절을 하지 않는다. 여기에서, 선택 제어 신호(TMRS1)와 비선택 제어 신호(TMRS2)는 서로 반대되는 로직 레벨을 갖는 것으로 해석할 수 있다.

다음으로, 퓨즈(213)가 절단되어 있는 경우에 대하여 설명한다. 퓨즈(213)가 절단되어 있다는 것은 1차적으로 행해진 반도체 집적 회로의 테스트에서 반도체 집적 회로의 최적화를 위하여 퓨즈(213)가 절단되었다는 것을 의미한다. 퓨즈 절단 신호 발생부(210)는 로직 하이의 전원 안정화 신호(PVCCHB)에 응답하여 제2 트랜지스터(215)가 턴온되어 노드(N214)는 로직 로우가 된다. 인버터(217)는 로직 로우의 노드(N214)를 수신하여 로직 하이의 퓨즈 절단 신호(F_CUT)를 발생한다.

제1 상태 설정부(220)는 로직 하이의 퓨즈 절단 신호(F_CUT)에 응답하여 로직 로우의 제1 상태 신호(S1)를 발생한다. 로직 로우의 제1 상태 신호(S1)를 수신하는 제2 상태 설정부(230)는 비선택 제어 신호(TMRS2)의 로직 레벨에 따라 제2 상태 신호(S2)를 발생한다. 제2 상태 설정부(230)는 비선택 제어 신호(TMRS2)가 로직 로우일 때 로직 하이의 제2 상태 신호(S2)를 발생하고, 비선택 제어 신호(TMRS2)가 로직 하이일 때 로직 로우의 제2 상태 신호(S2)를 발생한다. 로직 로우의 제2 상태 신호(S2)는 반도체 집적 회로의 동작이 최적화되어 있기 때문에 내부 로직 스킴을 변경하거나 지연 시간을 조절할 필요가 없음을 나타낸다. 로직 하이의 제2 상태 신호(S2)는 반도체 집적 회로의 내부 로직 스킴을 변경하거나 지연 시간을 조절할 필요가 있음을 나타낸다.

즉, 퓨즈(213)가 절단되어 있는 경우에 퓨즈 절단 신호(F_CUT)는 로직 하이로 발생되는 데, 2차 테스트 시 반도체 집적 회로의 동작 최적화가 필요하다고 판단이 되면, 로직 로우의 비선택 제어 신호(TMRS2)를 로직 회로(200)로 제공한다. 이에 따라, 로직 회로(200)는 로직 하이의 제2 상태 신호(S2)를 발생하여 내부 로직 스킴을 변경하거나 지연 시간을 조절하여 반도체 집적 회로의 동작을 최적화시킨다.

그리고, 퓨즈(213)가 절단되어 있는 경우에, 2차 테스트시 퓨즈(213)가 절단되어 있지 않은 상태에서 반도체 집적 회로를 테스트하고자 하면, 로직 하이의 비선택 제어 신호(TMRS2)를 로직 회로(200)로 제공한다. 이 때 선택 제어 신호(TMRS1)는 로직 로우 또는 로직 하이에 상관없다. 이에 따라, 로직 회로(200)는 로직 로우의 제2 상태 신호(S2)를 발생한다. 이것은 1차적으로 행해진 반도체 집적 회로의 테스트에서 반도체 집적 회로의 최적화를 위해 퓨즈(213)가 절단되었다 하더라도 2차 테스트에서는 퓨즈(213)가 절단되어 있지 않은 것처럼 테스트할 수 있음을 나타낸다. 여기에서, 선택 제어 신호(TMRS1)와 비선택 제어 신호(TMRS2)는 서로 반대되는 로직 레벨을 갖는 것으로 해석할 수 있다.

따라서, 로직 회로(200)는 로직 하이의 비선택 제어 신호(TMRS2)를 이용하여 절단된 퓨즈(213)에 영향을 받지 않고 퓨즈(213)가 절단되지 않은 것처럼 설정할 수 있다.

도 3은 선택 제어 신호(TMRS1)를 발생하는 회로를 설명하는 도면이다. 이를 참조하면, 선택 제어 신호 발생 회로(300)는 제1 디코더(301), 제1 인버터(303), 전송 게이트(305), 그리고 래치(307)를 포함한다. 제1 디코더(301)는 제1 테스트 모드 코드 신호들(TMRS_CODE1)을 디코딩하여 그 출력을 제1 인버터(303)로 전달한다. 제1 테스트 모드 코드 신호들(TMRS_CODE1)은 테스트 시 모드 레지스터에 저장되는 비트 신호들이다. 전송 게이트(305)는 제1 인버터(303) 출력과 제1 디코더(301) 출력에 응답하여 접지 전압(VSS)을 래치(307)로 전달한다.

추가적으로, 선택 제어 신호 발생 회로(300)는 리셋 신호(RESET)를 수신하는 제2 인버터(309)와, 제2 인버터(309) 출력이 그 게이트에 수신되고 전원 전압이 그 소스에 연결되고 전송 게이트(305)와 래치(307) 사이의 노드(N306)가 그 드레인에 연결되는 피모스 트랜지스터(311)를 더 포함한다.

선택 제어 신호 발생 회로(300)는 제1 테스트 모드 코드 신호들(TMRS_CODE1) 모두 로직 하이일 때, 제1 디코더(301)의 출력이 로직 로우로 발생된다. 로직 로우의 제1 디코더(301) 출력과 로직 로우의 제1 인버터(303) 출력에 응답하여 전송 게이트(305)는 턴온되어 접지 전압(VSS)을 래치(307)로 전달한다. 래치(307)는 로직 하이의 선택 제어 신호(TMRS1)를 발생한다.

그리고, 선택 제어 신호 발생 회로(300)는 제1 테스트 모드 코드 신호들(TMRS_CODE1) 중 적어도 하나가 로직 로우이면, 제1 디코더(301)의 출력이 로직 하이로 발생된다. 로직 하이의 제1 디코더(301)의 출력과 로직 로우의 제1 인버터(303) 출력에 응답하여 전송 게이트(305)는 턴오프된다. 래치(307)는 선택 제어 신호(TMRS1)의 이전 로직 상태를 래치하게 된다. 이 때, 선택 제어 신호(TMRS1)의 로직 상태를 확실히 하기 위하여, 리셋 신호(RESET)가 활성화될 수 있다. 로직 하이 의 리셋 신호(RESET)에 응답하여 제2 인버터(309) 출력이 로직 로우로 발생된다. 로직 로우의 제2 인버터(309) 출력에 응답하여 피모스 트랜지스터(311)가 턴온되어, 래치(307)로 로직 하이가 전달된다. 이에 따라, 래치(307)는 로직 로우의 선택 제어 신호(TMRS1)를 발생한다.

선택 제어 신호 발생 회로(300)와 마찬가지로, 비선택 제어 신호 발생 회로가 도 4에 도시되어 있다. 도 4를 참조하면, 비선택 제어 신호 발생 회로(400)는 제2 디코더(401), 제1 인버터(403), 전송 게이트(405), 래치(407), 제2 인버터(409), 그리고 피모스 트랜지스터(411)를 포함한다. 제2 디코더(401)는 제2 테스트 모드 코드 신호들(TMRS_CODE2)을 디코딩하여 그 출력을 제1 인버터(403)로 전달한다. 제2 테스트 모드 코드 신호들(TMRS_CODE2)은 테스트 시 모드 레지스터에 저장되는 비트 신호들이다. 전송 게이트(405)는 제1 인버터(403) 출력과 제1 디코더(401) 출력에 응답하여 접지 전압(VSS)을 래치(407)로 전달한다. 제2 인버터(409)는 리셋 신호(RESET)를 수신하여 그 출력을 피모스 트랜지스터(411)의 게이트로 전달한다. 로직 하이의 리셋 신호(RESET)에 응답하여 피모스 트랜지스터(411)가 턴온되면, 전원 전압의 로직 하이를 래치(407)로 전달한다. 래치(407)는 전송 게이트(405)를 통해 전달되는 접지 전압의 로직 로우를 래치하여 로직 하이의 비선택 제어 신호(TMRS2)를 발생한다. 또한, 래치(407)는 피모스 트랜지스터(411)를 통해 전달되는 로직 하이를 래치하여 로직 로우의 비선택 제어 신호(TMRS2)를 발생한다.

도 5는 본 발명의 제2 실시예에 따른 로직 회로를 설명하는 도면이다. 이를 참조하면, 로직 회로(500)는 전원 안정화 신호(PVCCHB)에 응답하여 퓨즈 절단 신호 (F_CUT)를 발생하는 퓨즈 절단 신호 발생부(510), 퓨즈 절단 신호(F_CUT)와 비선택 제어 신호(TMRS2)를 수신하여 제1 상태 신호(S1)를 발생하는 제1 상태 설정부(520), 그리고 제1 상태 신호(S1)와 선택 제어 신호(TMRS1)를 수신하여 제2 상태 신호(S2)를 발생하는 제2 상태 설정부(530)를 포함한다.

로직 회로(500)는 앞서 설명한 도 2의 로직 회로(200)와 거의 유사하다. 퓨즈 절단 신호 발생부(510)는 도 2의 퓨즈 절단 신호 발생부(210)와 동일하다. 제1 상태 설정부(520)는 퓨즈 절단 신호(F_CUT)와 비선택 제어 신호(TMRS2)를 수신하는 노아 게이트로 구성되고, 노아 게이트의 출력이 제1 상태 신호(S1)가 된다. 제2 상태 설정부(530)는 제1 상태 신호(S1)와 선택 제어 신호(TMRS1)를 수신하는 노아 게이트와, 노아 게이트 출력을 입력하여 제2 상태 신호(S2)를 발생하는 인버터로 구성된다.

로직 회로(500)의 동작은 앞서 설명한 도 2의 로직 회로(200)와 유사하므로, 설명의 중복을 피하기 위하여 구체적인 설명이 생략된다. 다만, 로직 회로(200)는 퓨즈(213)가 절단되어 있는 경우 비선택 제어 신호(TMRS2)만을 로직 하이로 셋팅하여 제2 상태 신호(S2)를 로직 로우로 발생하는 데 대하여, 로직 회로(500)는 퓨즈(513)가 절단되어 있는 경우 선택 제어 신호(TMRS1)를 로직 로우로 셋팅하고 비선택 제어 신호(TMRS2)를 로직 하이로 셋팅하여 제2 상태 신호(S2)를 로직 로우로 발생한다는 점에서 차이가 있다.

지금까지 설명된 도 2와 도 5의 로직 회로들(200, 500)은 퓨즈 절단 여부 또는 선택 또는 비선택 제어 신호들의 설정 여부에 따라 제2 상태 신호(S2)를 발생하 였는 데, 이러한 제2 상태 신호(S2)는 반도체 집적 회로의 최적화를 위한 개별적인 항목들을 변경하는 데 사용된다. 개별적인 항목들이란 하나의 신호 라인 상의 로직 레벨을 변경하거나 지연 시간을 조절하는 것이 될 수 있다.

도 6은 본 발명의 제3 실시예에 따른 로직 회로를 설명하는 도면이다. 이를 참조하면, 로직 회로(600)는 반도체 집적 회로의 최적화를 위하여 연관성 있는 개별 항목들을 묶은 그룹 항목들을 변경한다. 그룹 항목들은 예를 들면, 여러 개의 신호 라인들 상의 로직 레벨들을 변경하거나 지연 시간들을 변경하는 것이 될 수 있다. 로직 회로(600)는 전원 안정화 신호(PVCCHB)에 응답하여 퓨즈 절단 신호(F_CUT)를 발생하는 퓨즈 절단 신호 발생부(610), 퓨즈 절단 신호(F_CUT)와 선택 제어 신호(TMRS1)를 수신하여 제1 상태 신호(S1)를 발생하는 제1 상태 설정부(620), 그리고 제1 상태 신호(S1), 비선택 제어 신호(TMRS2) 및 그룹 선택 제어 신호(G_TMRS)를 수신하여 제2 상태 신호(S2)를 발생하는 제2 상태 설정부(630)를 포함한다.

퓨즈 절단 신호 발생부(610)와 제1 상태 설정부(620)는 도 2의 퓨즈 절단 신호 발생부(210)와 제1 상태 설정부(220)와 동일하다. 제2 상태 설정부(630)는 제1 상태 신호(S1), 비선택 제어 신호(TMRS2) 및 그룹 선택 제어 신호(G_TMRS)를 수신하는 3 입력 노아 게이트로 구성되고, 3-입력 노아 게이트의 출력이 제2 상태 신호(S2)로 발생된다. 그룹 선택 제어 신호(G_TMRS)는 테스트 시 그룹 항목들을 제어하기 위한 모드 레지스터에 저장되는 비트 신호이다.

로직 회로(600)는 그룹 항목에 속하는 여러 개의 신호 라인들 중 어느 하나 의 신호 라인을 제어한다. 로직 회로(600)는 퓨즈(613)가 절단되어 있는 경우, 비선택 제어 신호(TMRS2) 및 그룹 선택 제어 신호(G_TMRS)를 로직 로우로 셋팅하여 제2 상태 신호(S2)를 로직 하이로 발생한다. 로직 하이의 제2 상태 신호(S2)는 해당되는 신호 라인의 로직 레벨을 변경하거나 지연 시간을 변경한다. 그리고, 로직 회로(600)는 비선택 제어 신호(TMRS2) 또는 그룹 선택 제어 신호(G_TMRS)를 로직 하이로 셋팅함으로써, 제2 상태 신호(S2)를 로직 로우로 발생한다.

로직 하이의 비선택 제어 신호(TMRS2)에 의해 제2 상태 신호(S2)가 로직 로우로 발생되면, 이것은 테스트 시 해당되는 신호 라인만 로직 레벨을 변경하지 않거나 지연 시간을 조절하지 않는다는 것을 의미한다. 로직 하이의 그룹 선택 제어 신호(G_TMRS)에 의해 제2 상태 신호(S2)가 로직 로우로 발생되면, 이것은 해당되는 신호 라인 뿐아니라 그룹 항목에 속하는 모든 신호 라인들의 로직 레벨을 변경하지 않거나 지연 시간을 조절하지 않는다는 것을 의미한다.

도 7은 본 발명의 제4 실시예에 따른 로직 회로를 설명하는 도면이다. 이를 참조하면, 로직 회로(700)는 도 6의 로직 회로(600)와 비교하여, 제2 상태 설정부(730)가 제1 상태 신호(S1)와 그룹 선택 제어 신호(G_TMRS)를 수신하는 2-입력 노아 게이트로 구성되어 제2 상태 신호(S2)를 발생한다는 점에서 제2 상태 설정부(630)와 다르다.

로직 회로(700)는 퓨즈(713)가 절단되어 있는 경우, 로직 로우의 제1 상태 신호(S1)를 발생한다. 그룹 선택 제어 신호(G_TMRS)가 로직 로우로 제공되면, 제2 상태 신호(S2)가 로직 하이로 발생되어 해당되는 신호 라인의 로직 레벨을 변경하 거나 지연 시간을 조절하게 된다. 그룹 선택 제어 신호(G_TMRS)가 로직 하이로 제공되면, 제2 상태 신호(S2)가 로직 로우로 발생되어 그룹 항목에 속하는 모든 신호 라인들의 로직 레벨을 변경하지 않거나 지연 시간을 조절하지 않는다.

따라서, 로직 회로(700)는 퓨즈(713)가 절단되어있다 하더라도 해당되는 신호 라인이 이에 영향을 받지 않도록 그룹 선택 제어 신호(G_TMRS)를 로직 하이로 셋팅한다. 또한, 로직 하이의 그룹 선택 제어 신호(G_TMRS)는 그룹 항목에 속하는 모든 신호 라인들이 퓨즈 절단에 영향을 받지 않도록 한다.

도 8은 도 6와 도 7의 그룹 선택 제어 신호를 발생하는 회로를 설명하는 도면이다. 이를 참조하면, 그룹 선택 제어 신호 발생 회로(800)는 앞서 설명한 도 3 및 도 4의 선택 및 비선택 제어 신호 발생 회로들(300, 400)과 거의 유사하게, 그룹 선택 제어 신호 발생 회로(800)는 제3 디코더(801), 제1 인버터(803), 전송 게이트(805), 래치(807), 제2 인버터(809), 그리고 피모스 트랜지스터(811)를 포함한다. 다만, 제3 디코더(801)가 그룹 테스트 모드 코드 신호들(TMRS_CODE3)을 디코딩하여 그 출력을 제1 인버터(803)로 전달한다는 점에서 제1 및 제2 디코딩부들(301, 401)과 다르다. 설명의 중복을 피하기 위하여, 나머지 구성요소들에 대한 설명은 생략된다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이 다.

상술한 본 발명의 로직 회로는 퓨즈의 절단 여부에 상관없이 선택 및 비선택 제어 신호 또는 그룹 선택 제어 신호를 사용하여 반도체 집적 회로의 최적화를 위한 개별 항목들을 변경하거나 그룹 항목들을 변경할 수 있다. 이에 따라, 사용자 요구가 있을 때마다 절단된 퓨즈에 영향을 받지 않고 반도체 집적 회로의 최적화 조건을 새롭게 찾을 수 있다.

Claims

반도체 집적 회로의 최적화 조건을 설정하는 로직 회로에 있어서,

퓨즈를 내장하고, 상기 퓨즈의 절단 여부에 따라 제1 제어 신호에 응답하여 퓨즈 절단 신호를 발생하는 퓨즈 절단 신호 발생부;

상기 퓨즈 절단 신호 및 선택 제어 신호에 응답하여 제1 상태 신호를 발생하는 제1 상태 설정부;

상기 제1 상태 신호 및 비선택 제어 신호에 응답하여 상기 최적화 조건을 설정하는 제2 상태 신호를 발생하되, 상기 비선택 제어 신호를 셋팅함으로써 상기 퓨즈의 절단에 상관없이 상기 제2 상태 신호를 발생하는 제2 상태 설정부;

상기 반도체 집적 회로의 모드 레지스터에 저장되는 제1 테스트 모드 코드 신호들을 디코딩하여 상기 선택 제어 신호를 발생하는 선택 제어 신호 발생 회로; 및

상기 모드 레지스터에 저장되는 제2 테스트 모드 코드 신호들을 디코딩하여 상기 비선택 제어 신호를 발생하는 비선택 제어 신호 발생 회로를 구비하는 것을 특징으로 하는 로직 회로.
제1항에 있어서, 상기 제1 제어 신호는

상기 반도체 집적 회로의 전원 상태를 모니터링하는 전원 안정화 신호인 것을 특징으로 하는 로직 회로.
제1항에 있어서, 상기 선택 및 비선택 제어 신호 각각은

상기 반도체 집적 회로의 테스트 시, 모드 레지스터에 각각 저장되는 비트 신호들인 것을 특징으로 하는 로직 회로.
제1항에 있어서, 상기 선택 제어 신호 발생 회로는

상기 제1 테스트 모드 코드 신호들을 디코딩하는 디코더;

상기 디코더의 출력을 입력하는 제1 인버터;

상기 디코더의 출력과 상기 제1 인버터의 출력에 응답하여 접지 전압을 전달하는 전송부; 및

상기 전송부의 출력을 래치하는 래치를 구비하는 것을 특징으로 하는 로직 회로.
제4항에 있어서, 상기 선택 제어 신호 발생 회로는

리셋 신호를 입력하는 제2 인버터; 및

전원 전압에 그 소스가 연결되고, 상기 제2 인버터의 출력에 그 게이트가 연결되고, 상기 전송부와 래치 사이의 노드가 그 드레인에 연결되는 트랜지스터를 더 구비하는 것을 특징으로 하는 로직 회로.
제1항에 있어서, 상기 비선택 제어 신호 발생 회로는

상기 제2 테스트 모드 코드 신호들을 디코딩하는 디코더;

상기 디코더의 출력을 입력하는 제1 인버터;

상기 디코더의 출력과 상기 제1 인버터의 출력에 응답하여 접지 전압을 전달하는 전송부; 및

상기 전송부의 출력을 래치하는 래치를 구비하는 것을 특징으로 하는 로직 회로.
제6항에 있어서, 상기 비선택 제어 신호 발생 회로는

리셋 신호를 입력하는 제2 인버터; 및

전원 전압에 그 소스가 연결되고, 상기 제2 인버터의 출력에 그 게이트가 연결되고, 상기 전송부와 래치 사이의 노드가 그 드레인에 연결되는 트랜지스터를 더 구비하는 것을 특징으로 하는 로직 회로.
제1항에 있어서, 상기 퓨즈 절단 신호 발생부는

전원 전압이 그 소스에 연결되고, 상기 제1 제어 신호가 그 게이트에 연결되는 제1 트랜지스터;

상기 제1 트랜지스터의 드레인에 그 일단이 연결되는 상기 퓨즈;

상기 퓨즈의 다른 일단이 그 드레인에 연결되고, 접지 전압이 그 소스에 연 결되고, 상기 제1 제어 신호가 그 게이트에 연결되는 제2 트랜지스터; 및

상기 제2 트랜지스터의 드레인이 그 입력에 연결되고, 그 출력으로 상기 퓨즈 절단 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 로직 회로.
제1항에 있어서, 상기 제1 상태 설정부는

상기 퓨즈 절단 신호 및 상기 선택 제어 신호를 입력하여 상기 제1 상태 신호를 발생하는 노아 게이트로 구성되는 것을 특징으로 하는 로직 회로.
제1항에 있어서, 상기 제2 상태 설정부는

상기 제1 상태 신호 및 상기 비선택 제어 신호를 입력하여 상기 제2 상태 신호를 발생하는 노아 게이트로 구성되는 것을 특징으로 하는 로직 회로.
반도체 집적 회로의 최적화 조건을 설정하는 로직 회로에 있어서,

퓨즈를 내장하고, 상기 퓨즈의 절단 여부에 따라 제1 제어 신호에 응답하여 퓨즈 절단 신호를 발생하는 퓨즈 절단 신호 발생부;

상기 퓨즈 절단 신호 및 비선택 제어 신호에 응답하여 제1 상태 신호를 발생하되, 상기 비선택 제어 신호를 셋팅함으로써 상기 퓨즈의 절단에 상관없이 상기 제1 상태 신호를 발생하는 제1 상태 설정부;

상기 제1 상태 신호 및 선택 제어 신호에 응답하여 상기 최적화 조건을 설정하는 제2 상태 신호를 발생하되, 상기 선택 제어 신호를 셋팅함으로써 상기 퓨즈의 절단에 상관없이 상기 제2 상태 신호를 발생하는 제2 상태 설정부;

상기 반도체 집적 회로의 모드 레지스터에 저장되는 제1 테스트 모드 코드 신호들을 디코딩하여 상기 선택 제어 신호를 발생하는 선택 제어 신호 발생 회로; 및

상기 모드 레지스터에 저장되는 제2 테스트 모드 코드 신호들을 디코딩하여 상기 비선택 제어 신호를 발생하는 비선택 제어 신호 발생 회로를 구비하는 것을 특징으로 하는 로직 회로.
제11항에 있어서, 상기 제1 제어 신호는

상기 반도체 집적 회로의 전원 상태를 모니터링하는 전원 안정화 신호인 것을 특징으로 하는 로직 회로.
제11항에 있어서, 상기 선택 및 비선택 제어 신호 각각은

상기 반도체 집적 회로의 테스트 시, 모드 레지스터에 각각 저장되는 비트 신호들인 것을 특징으로 하는 로직 회로.
제11항에 있어서, 상기 선택 제어 신호 발생 회로는

상기 제1 테스트 모드 코드 신호들을 디코딩하는 디코더;

상기 디코더의 출력을 입력하는 제1 인버터;

상기 디코더의 출력과 상기 제1 인버터의 출력에 응답하여 접지 전압을 전달하는 전송부; 및

상기 전송부의 출력을 래치하는 래치를 구비하는 것을 특징으로 하는 로직 회로.
제14항에 있어서, 상기 선택 제어 신호 발생 회로는

리셋 신호를 입력하는 제2 인버터; 및

전원 전압에 그 소스가 연결되고, 상기 제2 인버터의 출력에 그 게이트가 연결되고, 상기 전송부와 래치 사이의 노드가 그 드레인에 연결되는 트랜지스터를 더 구비하는 것을 특징으로 하는 로직 회로.
제11항에 있어서, 상기 비선택 제어 신호 발생 회로는

상기 제2 테스트 모드 코드 신호들을 디코딩하는 디코더;

상기 디코더의 출력을 입력하는 제1 인버터;

상기 디코더의 출력과 상기 제1 인버터의 출력에 응답하여 접지 전압을 전달하는 전송부; 및

상기 전송부의 출력을 래치하는 래치를 구비하는 것을 특징으로 하는 로직 회로.
제16항에 있어서, 상기 비선택 제어 신호 발생 회로는

리셋 신호를 입력하는 제2 인버터; 및

전원 전압에 그 소스가 연결되고, 상기 제2 인버터의 출력에 그 게이트가 연결되고, 상기 전송부와 래치 사이의 노드가 그 드레인에 연결되는 트랜지스터를 더 구비하는 것을 특징으로 하는 로직 회로.
제11항에 있어서, 상기 퓨즈 절단 신호 발생부는

전원 전압이 그 소스에 연결되고, 상기 제1 제어 신호가 그 게이트에 연결되는 제1 트랜지스터;

상기 제1 트랜지스터의 드레인에 그 일단이 연결되는 상기 퓨즈; 및

상기 퓨즈의 다른 일단이 그 드레인에 연결되고, 접지 전압이 그 소스에 연결되고, 상기 제1 제어 신호가 그 게이트에 연결되는 제2 트랜지스터를 구비하는 것을 특징으로 하는 로직 회로.
제11항에 있어서, 상기 제1 상태 설정부는

상기 퓨즈 절단 신호 및 상기 비선택 제어 신호를 입력하여 상기 제1 상태 신호를 발생하는 노아 게이트를 구비하는 것을 특징으로 하는 로직 회로.
제11항에 있어서, 상기 제2 상태 설정부는

상기 제1 상태 신호 및 상기 선택 제어 신호를 입력하여 상기 제2 상태 신호 를 발생하는 노아 게이트; 및

상기 노아 게이트의 출력을 입력하여 상기 제2 상태 신호를 출력하는 인버터를 구비하는 것을 특징으로 하는 로직 회로.
반도체 집적 회로의 최적화 조건을 설정하는 로직 회로에 있어서,

퓨즈를 내장하고, 상기 퓨즈의 절단 여부에 따라 제1 제어 신호에 응답하여 퓨즈 절단 신호를 발생하는 퓨즈 절단 신호 발생부;

상기 퓨즈 절단 신호 및 선택 제어 신호에 응답하여 제1 상태 신호를 발생하는 제1 상태 설정부;

상기 제1 상태 신호, 비선택 제어 신호 및 그룹 선택 제어 신호에 응답하여 상기 최적화 조건을 설정하는 제2 상태 신호를 발생하되, 상기 비선택 제어 신호 또는 상기 그룹 선택 제어 신호를 셋팅함으로써 상기 퓨즈의 절단에 상관없이 상기 제2 상태 신호를 발생하는 제2 상태 설정부;

상기 반도체 집적 회로의 모드 레지스터에 저장되는 제1 테스트 모드 코드 신호들을 디코딩하여 상기 선택 제어 신호를 발생하는 선택 제어 신호 발생 회로;

상기 모드 레지스터에 저장되는 제2 테스트 모드 코드 신호들을 디코딩하여 상기 비선택 제어 신호를 발생하는 비선택 제어 신호 발생 회로; 및

상기 모드 레지스터에 저장되는 제3 테스트 모드 코드 신호들을 디코딩하여 상기 그룹 선택 제어 신호를 발생하는 그룹 선택 제어 신호 발생 회로를 구비하는 것을 특징으로 하는 로직 회로.
제21항에 있어서, 상기 제1 제어 신호는

상기 반도체 집적 회로의 전원 상태를 모니터링하는 전원 안정화 신호인 것을 특징으로 하는 로직 회로.
제21항에 있어서, 상기 선택 제어 신호, 상기 비선택 제어 신호, 및 상기 그 룹 선택 제어 신호 각각은

상기 반도체 집적 회로의 테스트 시, 모드 레지스터에 각각 저장되는 비트 신호들인 것을 특징으로 하는 로직 회로.
제21항에 있어서, 상기 선택 제어 신호 발생 회로는

상기 제1 테스트 모드 코드 신호들을 디코딩하는 디코더;

상기 디코더의 출력을 입력하는 제1 인버터;

상기 디코더의 출력과 상기 제1 인버터의 출력에 응답하여 접지 전압을 전달하는 전송부; 및

상기 전송부의 출력을 래치하는 래치를 구비하는 것을 특징으로 하는 로직 회로.
제24항에 있어서, 상기 선택 제어 신호 발생 회로는

리셋 신호를 입력하는 제2 인버터; 및

전원 전압에 그 소스가 연결되고, 상기 제2 인버터의 출력에 그 게이트가 연결되고, 상기 전송부와 래치 사이의 노드가 그 드레인에 연결되는 트랜지스터를 더 구비하는 것을 특징으로 하는 로직 회로.
제21항에 있어서, 상기 비선택 제어 신호 발생 회로는

상기 제2 테스트 모드 코드 신호들을 디코딩하는 디코더;

상기 디코더의 출력을 입력하는 제1 인버터;

상기 디코더의 출력과 상기 제1 인버터의 출력에 응답하여 접지 전압을 전달하는 전송부; 및

상기 전송부의 출력을 래치하는 래치를 구비하는 것을 특징으로 하는 로직 회로.
제26항에 있어서, 상기 비선택 제어 신호 발생 회로는

리셋 신호를 입력하는 제2 인버터; 및

전원 전압에 그 소스가 연결되고, 상기 제2 인버터의 출력에 그 게이트가 연결되고, 상기 전송부와 래치 사이의 노드가 그 드레인에 연결되는 트랜지스터를 더 구비하는 것을 특징으로 하는 로직 회로.
제21항에 있어서, 상기 그룹 선택 제어 신호 발생 회로는

상기 제3 테스트 모드 코드 신호들을 디코딩하는 디코더;

상기 디코더의 출력을 입력하는 제1 인버터;

상기 디코더의 출력과 상기 제1 인버터의 출력에 응답하여 접지 전압을 전달하는 전송부; 및

상기 전송부의 출력을 래치하는 래치를 구비하는 것을 특징으로 하는 로직 회로.
제28항에 있어서, 상기 그룹 선택 제어 신호 발생 회로는

리셋 신호를 입력하는 제2 인버터; 및

전원 전압에 그 소스가 연결되고, 상기 제2 인버터의 출력에 그 게이트가 연결되고, 상기 전송부와 래치 사이의 노드가 그 드레인에 연결되는 트랜지스터를 더 구비하는 것을 특징으로 하는 로직 회로.
제21항에 있어서, 상기 퓨즈 절단 신호 발생부는

전원 전압이 그 소스에 연결되고, 상기 제1 제어 신호가 그 게이트에 연결되는 제1 트랜지스터;

상기 제1 트랜지스터의 드레인에 그 일단이 연결되는 상기 퓨즈;

상기 퓨즈의 다른 일단이 그 드레인에 연결되고, 접지 전압이 그 소스에 연결되고, 상기 제1 제어 신호가 그 게이트에 연결되는 제2 트랜지스터; 및

상기 제2 트랜지스터의 드레인이 그 입력에 연결되고, 그 출력으로 상기 퓨즈 절단 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 로직 회로.
제21항에 있어서, 상기 제1 상태 설정부는

상기 퓨즈 절단 신호 및 상기 비선택 제어 신호를 입력하여 상기 제1 상태 신호를 발생하는 노아 게이트를 구비하는 것을 특징으로 하는 로직 회로.
제21항에 있어서, 상기 제2 상태 설정부는

상기 제1 상태 신호, 상기 비선택 제어 신호 및 상기 그룹 선택 제어 신호를 입력하여 상기 제2 상태 신호를 발생하는 노아 게이트를 구비하는 것을 특징으로 하는 로직 회로.
반도체 집적 회로의 최적화 조건을 설정하는 로직 회로에 있어서,

퓨즈를 내장하고, 상기 퓨즈의 절단 여부에 따라 제1 제어 신호에 응답하여 퓨즈 절단 신호를 발생하는 퓨즈 절단 신호 발생부;

상기 퓨즈 절단 신호 및 선택 제어 신호에 응답하여 제1 상태 신호를 발생하는 제1 상태 설정부;

상기 제1 상태 신호 및 그룹 선택 제어 신호에 응답하여 상기 최적화 조건을 설정하는 제2 상태 신호를 발생하되, 상기 그룹 선택 제어 신호를 셋팅함으로써 상기 퓨즈의 절단에 상관없이 상기 제2 상태 신호를 발생하는 제2 상태 설정부;

상기 반도체 집적 회로의 모드 레지스터에 저장되는 제1 테스트 모드 코드 신호들을 디코딩하여 상기 선택 제어 신호를 발생하는 선택 제어 신호 발생 회로; 및

상기 모드 레지스터에 저장되는 제3 테스트 모드 코드 신호들을 디코딩하여 상기 그룹 선택 제어 신호를 발생하는 그룹 선택 제어 신호 발생 회로를 구비하는 것을 특징으로 하는 로직 회로.
제33항에 있어서, 상기 제1 제어 신호는

상기 반도체 집적 회로의 전원 상태를 모니터링하는 전원 안정화 신호인 것을 특징으로 하는 로직 회로.
제33항에 있어서, 상기 선택 제어 신호 및 상기 그룹 선택 제어 신호 각각은

상기 반도체 집적 회로의 테스트 시, 모드 레지스터에 각각 저장되는 비트 신호들인 것을 특징으로 하는 로직 회로.
제33항에 있어서, 상기 선택 제어 신호 발생 회로는

상기 제1 테스트 모드 코드 신호들을 디코딩하는 디코더;

상기 디코더의 출력을 입력하는 제1 인버터;

상기 디코더의 출력과 상기 제1 인버터의 출력에 응답하여 접지 전압을 전달하는 전송부; 및

상기 전송부의 출력을 래치하는 래치를 구비하는 것을 특징으로 하는 로직 회로.
제36항에 있어서, 상기 선택 제어 신호 발생 회로는

리셋 신호를 입력하는 제2 인버터; 및

전원 전압에 그 소스가 연결되고, 상기 제2 인버터의 출력에 그 게이트가 연결되고, 상기 전송부와 래치 사이의 노드가 그 드레인에 연결되는 트랜지스터를 더 구비하는 것을 특징으로 하는 로직 회로.
제33항에 있어서, 상기 그룹 선택 제어 신호 발생 회로는

상기 제3 테스트 모드 코드 신호들을 디코딩하는 디코더;

상기 디코더의 출력을 입력하는 제1 인버터;

상기 디코더의 출력과 상기 제1 인버터의 출력에 응답하여 접지 전압을 전달하는 전송부; 및

상기 전송부의 출력을 래치하는 래치를 구비하는 것을 특징으로 하는 로직 회로.
제38항에 있어서, 상기 그룹 선택 제어 신호 발생 회로는

리셋 신호를 입력하는 제2 인버터; 및

전원 전압에 그 소스가 연결되고, 상기 제2 인버터의 출력에 그 게이트가 연결되고, 상기 전송부와 래치 사이의 노드가 그 드레인에 연결되는 트랜지스터를 더 구비하는 것을 특징으로 하는 로직 회로.
제33항에 있어서, 상기 퓨즈 절단 신호 발생부는

전원 전압이 그 소스에 연결되고, 상기 제1 제어 신호가 그 게이트에 연결되는 제1 트랜지스터;

상기 제1 트랜지스터의 드레인에 그 일단이 연결되는 상기 퓨즈;

상기 퓨즈의 다른 일단이 그 드레인에 연결되고, 접지 전압이 그 소스에 연결되고, 상기 제1 제어 신호가 그 게이트에 연결되는 제2 트랜지스터; 및

상기 제2 트랜지스터의 드레인이 그 입력에 연결되고, 그 출력으로 상기 퓨즈 절단 신호를 발생하는 인버터를 구비하는 것을 특징으로 하는 로직 회로.
제33항에 있어서, 상기 제1 상태 설정부는

상기 퓨즈 절단 신호 및 상기 선택 제어 신호를 입력하여 상기 제1 상태 신호를 발생하는 노아 게이트를 구비하는 것을 특징으로 하는 로직 회로.
제33항에 있어서, 상기 제2 상태 설정부는

상기 제1 상태 신호 및 상기 그룹 선택 제어 신호를 입력하여 상기 제2 상태 신호를 발생하는 노아 게이트를 구비하는 것을 특징으로 하는 로직 회로.