KR100542713B1 - 웨이퍼 번인 테스트를 위한 코딩 제어 회로 - Google Patents

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Abstract

웨이퍼 번인 테스트시 사용되는 어드레스 패드를 파워 업 초기에 일정한 레벨로 유지시키기 위한 래치 수단; 상기 래치 수단의 출력과 웨이퍼 번인 테스트 진입 신호를 조합하여 칩 내부의 코딩 회로를 제어하기 위한 제어 신호를 출력하는 조합 회로를 포함하여 이루어진 웨이퍼 번인 테스트를 위한 코딩회로가 제공된다.
웨이퍼 번인 테스트

Description

웨이퍼 번인 테스트를 위한 코딩 제어 회로{Coding control circuit for an wafer burn in test}
도 1 은 웨이퍼 번인 테스트 모드시의 버퍼 상태도이다.
도 2 는 종래 기술에 따른 웨이퍼 번인 테스트를 위한 코딩 제어 회로도이다.
도 3a 내지 도 3d 는 본 발명의 실시예에 따른 웨이퍼 번인 테스트를 위한 코딩 제어 회로도이다.
도 4a 는 도 3a 내지 도 3d의 "A" 블록에 대한 실시예이다.
도 4b 내지 도 4d 는 도 3a 내지 도 3d의 래치에 대한 실시예이다.
* 도면의 주요 부분에 대한 부호의 설명
10: 어드레스 버퍼 20: 코맨드 버퍼
30: DQ 버퍼
본 발명은 웨이퍼 번인 테스트를 위한 코딩 제어 회로에 관한 것으로 특히, 웨이퍼 버인 테스트시 초기 상태의 어드레스 신호가 플로팅되는 것을 방지할 수 있 는 웨이퍼 번인 테스트를 위한 코딩 제어 회로에 관한 것이다.
반도체 제조 공정이 완료된 웨이퍼를 테스트하기 위한 웨이퍼 번인 테스트 장비의 패드 수는 한정되어 있다. 이러한 웨이퍼 번인 테스트 장비를 이용하여 동시에 여러 칩들을 테스트하기 위해서는 패키지에 쓰이는 모든 패드들 중 일부 패드만을 사용해서 웨이퍼 번인 테스트를 할 수 밖에 없는 상황이다.
웨이퍼 번인 테스트를 진행하기 위해 초기 파워 업시 모든 어드레스 및 코맨드, DQS 신호를 일정 신호로 초기화시키고 있으나 이중에서 일부 어드레스 신호를 이용하여 웨이퍼 번인 테스트용 코드를 만들고 있다.
그러나, 웨이퍼 번인 테스트시에 쓰이는 어드레스는 초기 상태에서 플로팅되어 있기 때문에 초기 상태에서 원하지 않는 테스트 코드로 동작할 수 있다. 이하에 그 이유를 설명하기로 한다.
어드레스, 코맨드 및 DQ 패드에서 들어 오는 신호가 버퍼를 통하여 칩 내부로 들어 가게 되는데 웨이퍼 번인 테스트 모드로 들어가면 도 1과 같이 이들을 입력 받는 어드레스 버퍼(10), 코맨드 버퍼(20) 및 DQ 버퍼(30)를 모두 오프시켜 칩 내부에서 다른 동작을 못하게 일정 레벨로 만들어 준다. 웨이퍼 테스트를 하기 위해서는 여러 종류의 코드가 필요한데 이 코드들의 조합은 일부 어드레스를 이용하여 만든다.
도 2 는 웨이퍼 번인 테스트를 위한 코딩 제어 회로도이다.
칩의 어드레스 패드 중에서 일부 어드레스만을 선택하여 웨이퍼 번인 테스트 진입 신호(예를 들어 하이레벨)가 들어 오면 해당 어드레스만 칩 내부로 내보내어 웨이퍼 번인 테스트를 위한 코드를 만들게 된다. 도 2의 동작을 설명하면 다음과 같다.
번인 테스트 진입 신호(Wbi_entry)가 하이 레벨이면 인버터(I1)의 출력이 로우 상태가 된다. 어드레스 패드를 통해 들어 오는 어드레스와 인버터(I1)의 출력은 NOR 게이트(G1)에서 조합된다. NOR 게이트(G1)의 출력은 인버터(I2)에서 반전된다. 그로인하여 인버터(I2)의 출력이 최종적으로 칩 내부에 전달된다.
칩 내부에서는 인버터(I2)의 출력을 이용하여 웨이퍼 번인 테스트를 하기 위한 코드를 만들게 된다.
이러한 종래 기술에 있어서, 인버터(I1)의 출력이 로우 레벨일 때 어드레스 패드에 입력되는 어드레스에 따라서 출력(out)이 달라지는 것을 알 수 있다. 초기 상태에서는 웨이퍼 번인 테스트에서 쓰이는 어드레스 패드에 어떤 입력이 들어 올지 모르는 상태인 플로팅 상태가 되므로 원하지 않는 테스트 코드가 조합되어 칩 내부에서 오동작을 일으킬 수 있는 단점이 있다.
따라서, 본 발명은 파워 업시에 웨이퍼 번인 테스트시에 사용되는 어드레스 패드의 전위를 일정한 레벨로 만들어 주어 상기한 단점을 해소할 수 있는 웨이퍼 번인 테스트를 위한 코딩 제어 회로를 제공하는데 그 목적이 있다.
상술한 단점을 해소하기 위한 본 발명에 따른 웨이퍼 번인 테스트를 위한 코딩 제어 회로는 웨이퍼 번인 테스트시 사용되는 어드레스 패드; 파워 업 초기에 상기 어드레스 패드를 통해서 입력되는 어드레스에 상관없이 상기 어드레스 패드를 전원전압의 레벨로 유지시키고, 파워 업 후에는 상기 어드레스 패드를 통해서 어드레스가 입력되기 전까지 상기 어드레스 패드를 전원전압의 레벨로 유지시키는 래치 수단; 및
파워 업 초기에는 상기 전원전압의 레벨을 갖는 래치수단의 출력신호와 웨이퍼 번인 테스트 진입신호를 조합하여 칩 내부의 코딩회로를 디스에이블시키는 제어신호를 출력하고, 파워 업 후에는 상기 어드레스 패드를 통해서 입력되는 어드레스와 상기 웨이퍼 번인 테스트 진입신호를 조합하여 상기 칩 내부의 코딩회로를 인에이블시키는 제어신호를 출력하는 조합 회로를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 3a 내지 도 3d 는 본 발명의 실시예에 따른 웨이퍼 번인 테스트를 위한 코딩 제어 회로도이다.
본 발명은 웨이퍼 번인 테스트시 사용되는 어드레스 패드가 플로팅 되는 상태를 해결하기 위해 파워 업 시퀀스를 이용하였다.
도 3a 및 도 3b 는 웨이퍼 번인 테스트 진입 신호가 하이 레벨일 때 웨이퍼 번인 테스트 진입이 이루어지게 한 코딩 제어 회로도이고, 도 3c 및 도 3d 는 웨이퍼 번인 테스트 진입 신호가 로우 레벨일 때 웨이퍼 번인 테스트 진입이 이루어지게 한 코딩 제어 회로도이다.
도 3a 와 관련하여, 파워 업시 파워가 0V 에서 Vcc까지 움직일 때를 보면 파워가 0V 일 때는 PMOS 트랜지스터(Q1)가 턴온되어 Vcc 전압이 노드(N1)에 전달된다. 노드(N1)의 전위는 인버터(I2 및 I3)로 이루어진 래치(40)에 래치되므로 파워 업 초기시 어드레스가 입력되는 어드래스 패드는 하이 레벨을 유지하게 된다. 또한, 파워가 Vcc로 상승하면 PMOS 트랜지스터(Q1)는 턴오프되지만 어드래스 패드를 통해 어드레스가 입력되기 전까지는 어드레스 패드는 하이 레벨을 유지한다.
노드(N1)가 하이 레벨을 유지하면 NOR 게이트(G2)의 출력은 로우 상태가 되 므로 인버터(I6)의 출력(out)은 하이 레벨이 된다. 즉, 초기에 칩 내부로 들어가는 신호는 어드레스 패드를 통해 들어 오는 어드레스에 상관 없이 하이 레벨이 되어 칩 내부의 코딩 회로는 디스에이블된다. 즉, 도 3a 는 하이 레벨로 칩 내부의 코딩 회로를 디스에이블 시키는 회로이다.
이후, 하이 레벨의 웨이퍼 번인 테스트 진입 신호(Wbi_entry)가 들어 오면 인버터(I5)의 출력은 로우 레벨이 된다. 그러므로, NOR 게이트(G2)는 어드레스 패드를 통해 들어오는 어드레스를 반전하여 출력하게 되어 칩 내부의 코딩회로가 코딩 동작을 시작하게 된다.
도 3b 와 관련하여, 파워 업시 파워가 0V 에서 Vcc까지 움직일 때를 보면 파워가 0V 일 때는 PMOS 트랜지스터(Q2)가 턴온되어 Vcc 전압이 노드(N2)에 전달된다. 노드(N2)의 전위는 인버터(I7 및 I8)로 이루어진 래치(50)에 래치되므로 파워 업 초기시 어드레스가 입력되는 어드래스 패드는 하이 레벨을 유지하게 된다. 또한, 파워가 Vcc로 상승하면 PMOS 트랜지스터(Q2)는 턴오프되지만 어드래스 패드를 통해 어드레스가 입력되기 전까지는 어드레스 패드는 하이 레벨을 유지한다.
노드(N2)가 하이 레벨을 유지하고 웨이퍼 번인 테스트 진입 신호가 없으면 NAND 게이트(G3)의 출력은 하이 상태가 되므로 인버터(I9)의 출력(out)은 로우 레벨이 된다. 즉, 초기에 칩 내부로 들어가는 신호는 어드레스 패드를 통해 들어 오는 어드레스에 상관 없이 로우 레벨이 되어 칩 내부의 코딩 회로는 디스에이블된다. 즉, 도 3b 는 로우 레벨로 칩 내부의 코딩 회로를 디스에이블 시키는 회로이다.
이후, 하이 레벨의 웨이퍼 번인 테스트 진입 신호(Wbi_entry)가 들어 오면 NAND 게이트(G3)는 어드레스 패드를 통해 들어오는 어드레스를 반전하여 출력하게 되어 코딩 동작이 시작된다.
도 3c 와 관련하여, 파워 업시 파워가 0V 에서 Vcc까지 움직일 때를 보면 파워가 0V 일 때는 PMOS 트랜지스터(Q3)가 턴온되어 Vcc 전압이 노드(N3)에 전달된다. 노드(N3)의 전위는 인버터(I10 및 I11)로 이루어진 래치(60)에 래치되므로 파워 업 초기시 어드레스가 입력되는 어드래스 패드는 하이 레벨을 유지하게 된다. 또한, 파워가 Vcc로 상승하면 PMOS 트랜지스터(Q3)는 턴오프되지만 어드래스 패드를 통해 어드레스가 입력되기 전까지는 어드레스 패드는 하이 레벨을 유지한다.
노드(N3)가 하이 레벨을 유지하면 NOR 게이트(G3)의 출력은 로우 상태가 되므로 인버터(I6)의 출력(out)은 하이 레벨이 된다. 즉, 초기에 칩 내부로 들어가는 신호는 어드레스 패드를 통해 들어 오는 어드레스에 상관 없이 하이 레벨이 되어 칩 내부의 코딩 회로는 디스에이블된다. 즉, 도 3c 는 하이 레벨로 칩 내부의 코딩 회로를 디스에이블 시키는 회로이다.
이후, 로우 레벨의 웨이퍼 번인 테스트 진입 신호(Wbi_entry)가 들어 오면 NOR 게이트(G4)는 어드레스 패드를 통해 들어오는 어드레스를 반전하여 출력하게 되어 칩 내부의 코딩회로가 코딩 동작을 시작하게 된다.
도 3d 와 관련하여, 파워 업시 파워가 0V 에서 Vcc까지 움직일 때를 보면 파워가 0V 일 때는 PMOS 트랜지스터(Q4)가 턴온되어 Vcc 전압이 노드(N4)에 전달된다. 노드(N4)의 전위는 인버터(I13 및 I14)로 이루어진 래치(70)에 래치되므로 파 워 업 초기시 어드레스가 입력되는 어드래스 패드는 하이 레벨을 유지하게 된다. 또한, 파워가 Vcc로 상승하면 PMOS 트랜지스터(Q4)는 턴오프되지만 어드래스 패드를 통해 어드레스가 입력되기 전까지는 어드레스 패드는 하이 레벨을 유지한다.
노드(N4)가 하이 레벨을 유지하고 웨이퍼 번인 테스트 진입 신호가 없으면 NAND 게이트(G5)의 출력은 로우 상태가 되므로 출력(out)은 로우 레벨이 된다. 즉, 초기에 칩 내부로 들어가는 신호는 어드레스 패드를 통해 들어 오는 어드레스에 상관 없이 로우 레벨이 되어 칩 내부의 코딩 회로는 디스에이블된다. 즉, 도 3d 는 로우 레벨로 칩 내부의 코딩 회로를 디스에이블 시키는 회로이다.
이후, 로우 레벨의 웨이퍼 번인 테스트 진입 신호(Wbi_entry)가 들어 오면 인버터(I15)의 출력은 하이 레벨이 되므로 NAND 게이트(G5)는 어드레스 패드를 통해 들어오는 어드레스를 반전하여 출력하게 되어 코딩 동작이 시작된다.
도 4a 는 도 3a 내지 도 3d의 "A" 블록에 대한 실시예이다.
즉, 도 4a 는 도 3a 내지 도 3d의 PMOS 트랜지스터를 NMOS트랜지스터(Q5)로 바꾸고 그 게이트에 입력되는 신호를 반전시키기 위해 인버터(I16)를 추가하였다.
도 4b 내지 도 4d 는 도 3a 내지 도 3d의 래치에 대한 실시예이다.
도 4b 는 PMOS 트랜지스터와 인버터를 이용하여 래치를 형성한 경우이고, 도 4c 는 NMOS 트랜지스터와 인버터를 이용하여 래치를 형성한 경우이며, 도 4d 는 PMOS 트랜지스터와 NMOS트랜지스터를 이용하여 래치를 형성한 경우이다. 그 동작은 인버터 두개를 이용하여 래치를 형성한 경우와 동일하다.
상술한 바와 같이 본 발명에 의하면 웨이퍼 테스트 모드 진입시 파워 시퀀스를 이용하여 초기에 어드레스 패드를 일정한 전위로 유지시키므로써 어드레스 패드의 풀로팅에 의한 오동작을 방지할 수 있는 효과가 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.

Claims (6)

  1. 웨이퍼 번인 테스트시 사용되는 어드레스 패드;
    파워 업 초기에 상기 어드레스 패드를 통해서 입력되는 어드레스에 상관없이 상기 어드레스 패드를 전원전압의 레벨로 유지시키고, 파워 업 후에는 상기 어드레스 패드를 통해서 어드레스가 입력되기 전까지 상기 어드레스 패드를 전원전압의 레벨로 유지시키는 래치 수단; 및
    파워 업 초기에는 상기 전원전압의 레벨을 갖는 래치수단의 출력신호와 웨이퍼 번인 테스트 진입신호를 조합하여 칩 내부의 코딩회로를 디스에이블시키는 제어신호를 출력하고, 파워 업 후에는 상기 어드레스 패드를 통해서 입력되는 어드레스와 상기 웨이퍼 번인 테스트 진입신호를 조합하여, 상기 칩 내부의 코딩회로를 인에이블시키는 제어신호를 출력하는 조합 회로를 포함하여 이루어진 것을 특징으로 하는 웨이퍼 번인 테스트를 위한 코딩 제어 회로.
  2. 제 1 항에 있어서,
    상기 래치 수단은 파워 업 신호에 따라 턴온되어 전원전압을 공급하는 트랜지스터; 및
    상기 파워 업 초기에 상기 트랜지스터를 통해 전달되는 전원전압을 래치하기 위한 래치를 포함하여 구성된 것을 특징으로 하는 웨이퍼 번인 테스트를 위한 코딩 제어 회로.
  3. 제 1 항에 있어서,
    상기 조합 회로는 상기 래치 수단에 저장된 데이터 혹은 상기 어드레스 패드를 통해서 입력되는 어드레스와 상기 웨이퍼 번인 테스트 진입 신호를 조합하기 위한 NAND 게이트; 및
    상기 NAND 게이트의 출력을 반전시키기 위한 인번터를 포함하여 이루어진 것을 특징으로 하는 웨이퍼 번인 테스트를 위한 코딩 제어 회로.
  4. 제 1 항에 있어서.
    상기 조합 회로는 상기 웨이퍼 번인 테스트 진입 신호를 반전시키기 위한 인버터; 및
    상기 래치 수단에 저장된 데이터 혹은 상기 어드레스 패드를 통해서 입력되는 어드레스와 상기 인버터의 출력을 조합하기 위한 NAND 게이트를 포함하여 이루어진 것을 특징으로 하는 웨이퍼 번인 테스트를 위한 코딩 제어 회로.
  5. 제 1 항에 있어서,
    상기 조합 회로는 상기 래치 수단에 저장된 데이터 혹은 상기 어드레스 패드를 통해서 입력되는 어드레스와 상기 웨이퍼 번인 테스트 진입 신호를 조합하기 위한 NOR 게이트; 및
    상기 NOR 게이트의 출력을 반전시키기 위한 인번터를 포함하여 이루어진 것을 특징으로 하는 웨이퍼 번인 테스트를 위한 코딩 제어 회로.
  6. 제 1 항에 있어서.
    상기 조합 회로는 상기 웨이퍼 번인 테스트 진입 신호를 반전시키기 위한 제 1 인버터;
    상기 래치 수단에 저장된 데이터 혹은 상기 어드레스 패드를 통해서 입력되는 어드레스와 상기 제1 인버터의 출력을 조합하기 위한 NOR 게이트; 및
    상기 NOR 게이트의 출력을 반전시키기 위한 제 2 인버터를 포함하여 이루어진 것을 특징으로 하는 웨이퍼 번인 테스트를 위한 코딩 제어 회로.
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