JP3715393B2 - 半導体メモリ装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に同時に多数のメモリ装置を検査するようにＤＱチャンネルの数を減少させることのできる半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は一般に様々な構造を１つのチップに含めている。したがって、前記メモリ装置の構造を容易に設定するため、ボンディングパッドオプション方法がチップの設計に用いられる。
【０００３】
図１は半導体メモリ装置において、従来の技術によるＸ１６モ−ド選択信号発生器の路図である。
【０００４】
図１を参照すれば、前記Ｘ１６モ−ド選択信号発生器は、ボンディング信号を受け入れるＸ１６ボンディングパッドＸ１６ ＰＡＤ、前記ボンディング信号を伝達するトランスファトランジスタＭＮ１、前記トランスファトランジスタＭＮ１から伝達された信号を反転させるインバ−タＩ１、前記インバ−タＩ１の出力信号を反転させるインバ−タＩ２、前記インバ−タＩ２の出力信号を反転させるインバ−タＩ３、前記トランスファトランジスタＭＮ１の出力端に接続され、常にタ−ンオンされているプルアップ（ｐｕｌｌ−ｕｐ）トランジスタＭＰ１を含む。
【０００５】
図２は半導体メモリ装置において、従来の技術によるＸ４モ−ド選択信号発生器の回路図である。
【０００６】
図２を参照すれば、前記Ｘ４モ−ド選択信号発生器は前記Ｘ１６モ−ド選択信号発生器と同じ構造を有する。前記Ｘ４モ−ド選択信号発生器は、ボンディング信号を受け入れるＸ４ボンディングパッドＸ４ ＰＡＤ、前記ボンディング信号を伝達するトランスファトランジスタＭＮ２、前記トランスファトランジスタＭＮ２から伝達された信号を反転させるインバ−タＩ４、前記インバ−タＩ４の出力信号を反転させるインバ−タＩ５、前記インバ−タＩ５の出力信号を反転させるインバ−タＩ６、前記トランスファトランジスタＭＮ２の出力端に接続され、常にタ−ンオンされているプルアップトランジスタＭＰ２を含む。
【０００７】
図１及び図２に示された前記Ｘ１６、Ｘ４モ−ド選択信号発生器の動作は次のとおりである。
【０００８】
図１のＸ１６ボンディングパッドＸ１６ ＰＡＤがロ−レベル（ＶＳＳ）にボンディングされると、前記インバ−タＩ３の出力信号Ｘ１６がハイレベルＶＤＤとなり、半導体メモリ装置はＸ１６モ−ドで動作する。一方、図２のＸ４ボンディングパッドＸ４ ＰＡＤがロ−レベルＶＳＳにボンディングされると、前記インバ−タＩ６の出力信号Ｘ４がハイレベルＶＤＤとなり、半導体メモリ装置はＸ４モ−ドで動作する。
【０００９】
前記従来の技術によるＸ１６、Ｘ４モ−ド選択信号発生器は各々のボンディングパッドに入力されるボンディング信号のみを駆動する構造である。したがって、Ｘ１６モ−ドの動作からＸ４モ−ドの動作に、或いは、Ｘ４モ−ドの動作からＸ１６モ−ドの動作に転換させるためには、前記Ｘ１６ボンディングパッドＸ１６ ＰＡＤとＸ４ボンディングパッドＸ４ ＰＡＤは、ロ−レベルＶＳＳのボンディング信号を受け入れるべきである。
【００１０】
すなわち、上述した従来の技術によるＸ１６、Ｘ４モ−ド選択信号発生器を有する半導体メモリ装置は、それぞれＤＱチャンネル数がＸ１６は１６、Ｘ４は４に固定されている。ところが、テスト装備には半導体メモリ装置にデ−タを読み出し、書き込むＤＱチャンネル数が限定しているので、ＤＱチャンネル数の多い半導体メモリ装置は同時に検査するメモリ装置の数を減少させる。したがって、Ｘ１６の場合は前記半導体メモリ装置を検査するとき、検査の効率性が低下する。
【００１１】
【発明が解決しようとする課題】
したがって、本発明の目的は同時に多数のメモリ装置を検査するようにＤＱチャンネル数を減少させうる半導体メモリ装置を提供するにある。
【００１２】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体メモリ装置は、第１及び第２構造モードを有する半導体メモリ装置において、所定の制御信号に応答して入力信号を受けてモード制御信号を発生するモードレジスタと、外部から入力される第１ボンディング信号及び前記モード制御信号に応答して第１モード選択信号を発生し、前記第１構造モードを選択する第１モード選択信号発生器と、外部から入力される第２ボンディング信号及び前記モード制御信号に応答して第２モード選択信号を発生し、前記第２構造モードを選択する第２モード選択信号発生器とを備え、前記第１ボンディング信号が入力されれば前記第１構造モードが選択され、前記第２ボンディング信号が入力されれば前記第２構造モードが選択され、前記第１構造モードが選択された状態で前記入力信号が活性化されれば前記第１構造モードから前記第２構造モードに転換されることを特徴とする。
【００１３】
望ましい実施例によれば、前記モ−ドレジスタは、前記所定の第１制御信号に応答して前記入力信号を伝達する伝達手段と、前記伝達手段から伝達された信号を貯蔵するラッチと、前記ラッチの出力信号及び所定の第２制御信号に対するＮＡＮＤ動作を行い、前記モ−ド制御信号を出力する論理手段と、前記所定の第３制御信号に応答して前記ラッチの入力端をプルダウンさせるプルダウン手段とを備える。前記第１モ−ド選択信号発生器は、第１ボンディングパッドと、前記第１ボンディングパッドから入力される第１ボンディング信号を伝達する伝達手段と、前記伝達手段の出力端をプルアップさせるプルアップ手段と、前記伝達手段の出力端の信号と前記モ−ド制御信号に対するＮＯＲ動作を行い、前記第１モ−ド選択信号を出力する論理手段とを備える。前記第２モ−ド選択信号発生器は、第２ボンディングパッドと、前記第２ボンディングパッドから入力される第２ボンディング信号を伝達する伝達手段と、前記伝達手段の出力端をプルアップさせるプルアップ手段と、前記伝達手段の出力端の信号を反転させ、その反転された信号と前記モ−ド制御信号を論理和して前記第２モ−ド選択信号を出力する論理手段とを備える。
【００１４】
かつ、前記目的を達成するために本発明による他の構成の半導体メモリ装置は、第１及び第２構造モードを有する半導体メモリ装置において、第１及び第２フューズの状態に応答してフューズ制御信号を発生するフューズ制御信号発生器と、前記フューズ制御信号及び所定の制御信号に応答して入力信号を受けてモード制御信号を発生するモードレジスタと、外部から入力される第１ボンディング信号及び前記モード制御信号に応答して第１モード選択信号を発生し、前記第１構造モードを選択する第１モード選択信号発生器と、外部から入力される第２ボンディング信号及び前記モード制御信号に応答して第２モードを発生し、前記第２構造モードを選択する第２モード選択信号発生器とを備え、前記第１ボンディング信号が入力されれば前記第１構造モードが選択され、前記第２ボンディング信号が入力されれば前記第２構造モードが選択され、前記第１構造モードが選択された状態で前記第１ヒューズが切断されれば前記第１構造モードから前記第２モードに転換されることを特徴とする。
【００１５】
望ましい実施例によれば、前記フュ−ズ制御信号発生器は、所定の信号及び前記第１フュ−ズの状態に応答して第１フュ−ズ信号を発生する第１フュ−ズ信号発生手段と、前記所定の信号及び前記第２フュ−ズの状態に応答して第２フュ−ズ信号を発生する第２フュ−ズ信号発生手段と、前記第２フュ−ズ信号を反転させ、その反転された信号と前記第１フュ−ズ信号を論理和して前記フュ−ズ制御信号を出力する論理手段とを備える。前記モ−ドレジスタは、前記所定の第１制御信号に応答して前記入力信号を伝達する伝達手段と、前記伝達手段から伝達された信号を貯蔵するラッチと、前記ラッチの出力信号及び前記フュ−ズ制御信号に対するＮＡＮＤ動作を行い、前記モ−ド制御信号を出力する論理手段と、前記所定の第２制御信号に応答して前記ラッチの入力端をプルダウンさせるプルダウン手段とを備える。前記第１モ−ド選択信号発生器は、第１ボンディングパッドと、前記第１ボンディングパッドから入力される前記第１ボンディング信号を伝達する伝達手段と、前記伝達手段の出力端をプルアップさせるプルアップ手段と、前記伝達手段の出力端の信号と前記モ−ド制御信号を論理和し、その結果を反転させて前記第１モ−ド選択信号を出力する論理手段とを備える。前記第２モ−ド選択信号発生器は、第２ボンディングパッドと、前記第２ボンディングパッドから入力される前記第２ボンディング信号を伝達する伝達手段と、前記伝達手段の出力端をプルアップさせるプルアップ手段と、前記伝達手段の出力端の信号を反転させ、その反転された信号と前記モ−ド制御信号を論理和して前記第２モ−ド選択信号を出力する論理手段とを備える。
【００１６】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
【００１７】
前記本発明による半導体メモリ装置は、モ−ドレジスタ、第１構造モ−ド、即ち、Ｘ１６モ−ドを選択するＸ１６モ−ド選択信号発生器、及び第２構造モ−ド、即ち、Ｘ４モ−ドを選択するＸ４モ−ド選択信号発生器を備える。
【００１８】
図３は本発明の実施例によるＸ１６モ−ド選択信号発生器の回路図であり、前記Ｘ１６モ−ド選択信号発生器はボンディングパッドＸ１６ ＰＡＤを通して外部から入力されるボンディング信号及びモ−ド制御信号ＲＤＱに応答してＸ１６モ−ド選択信号Ｘ１６を発生し、半導体メモリ装置のＸ１６構造モ−ドを選択する。
【００１９】
図３を参照すれば、前記Ｘ１６モ−ド選択信号発生器は、Ｘ１６ボンディングパッドＸ１６ ＰＡＤ、前記Ｘ１６ボンディングパッドＸ１６ ＰＡＤを通して入力されるボンディング信号を伝達する伝達手段ＭＮ３、前記伝達手段ＭＮ３の出力端をプルアップさせるプルアップ手段ＭＰ３、及び前記伝達手段ＭＮ３の出力端の信号とモ−ド制御信号ＲＤＱに対するＮＯＲ動作を行い、Ｘ１６モ−ド選択信号Ｘ１６を出力する論理手段１を備える。
【００２０】
前記伝達手段ＭＮ３はゲ−トに電源電圧ＶＤＤが印加されて常にタ−ンオンされているＮＭＯＳトランジスタで構成される。かつ、前記プルアップ手段ＭＰ３はソ−スに電源電圧ＶＤＤが印加され、ゲ−トに接地電圧ＶＳＳが印加され、ドレインが前記伝達手段ＭＮ３の出力端に接続されるＰＭＯＳトランジスタで構成される。かつ、前記論理手段１は、前記伝達手段ＭＮ３の出力端の信号を反転させるインバ−タＩ７、前記インバ−タＩ７の出力信号を反転させるインバ−タＩ８、前記インバ−タＩ８の出力信号と前記モ−ド制御信号ＲＤＱを入力として前記Ｘ１６モ−ド選択信号Ｘ１６を出力するＮＯＲゲ−トＮＲ１、及び前記インバ−タＩ８の出力信号を反転させ、他の出力信号Ｘ１６Ｅを出力するインバ−タ１９で構成される。
【００２１】
図４は本発明の実施例によるＸ４モ−ド選択信号発生器の回路図であり、前記Ｘ４モ−ド選択信号発生器は、ボンディングパッドＸ４ ＰＡＤを通して外部から入力されるボンディング信号、モ−ド制御信号ＲＤＱ、及び図３のＸ１６モ−ド選択信号発生器から出力される出力信号Ｘ１６Ｅに応答してＸ４モ−ド選択信号Ｘ４を発生し、半導体メモリ装置のＸ４構造モ−ドを選択する。
【００２２】
図４を参照すれば、前記Ｘ４モ−ド選択信号発生器は、Ｘ４ボンディングパッドＸ４ ＰＡＤと、前記Ｘ４ ＰＡＤを通して入力されるボンディング信号を伝達する伝達手段ＭＮ４と、前記伝達手段ＭＮ４の出力端をプルアップさせるプルアップ手段ＭＰ４と、図３のＸ１６モ−ド選択信号発生器から出力される前記出力信号Ｘ１６Ｅ及び前記モ−ド制御信号ＲＤＱを論理積し、かつ前記伝達手段ＭＮ４の出力端の信号を反転させ、その結果を論理和して前記Ｘ４モ−ド選択信号Ｘ４を出力する論理手段３とを備える。
【００２３】
前記伝達手段ＭＮ４はゲ−トに電源電圧ＶＤＤが印加されて常にタ−ンオンされているＮＭＯＳトランジスタで構成される。かつ、前記プルアップ手段ＭＰ４はソ−スに電源電圧ＶＤＤが印加され、ゲ−トに接地電圧ＶＳＳが印加され、ドレインが前記伝達手段ＭＮ４の出力端に接続されるＰＭＯＳトランジスタで構成される。さらに、前記論理手段３は、前記伝達手段ＭＮ４の出力端の信号を反転させるインバ−タＩ１０と、前記インバ−タＩ１０の出力信号を反転させるインバ−タＩ１１と、前記インバ−タＩ１１の出力信号、前記モ−ド制御信号ＲＤＱ及び前記出力信号Ｘ１６Ｅを入力としてＮＡＮＤ動作を行うＮＡＮＤゲ−トＮＤ１と、前記ＮＤ１の出力信号及び前記インバ−タＩ１１の出力信号を入力として前記Ｘ４モ−ド選択信号Ｘ４を出力するＮＡＮＤゲ−トＮＤ２とで構成される。
【００２４】
図５は本発明の実施例によるモ−ドレジスタの回路図であり、前記モ−ドレジスタは所定の制御信号ＷＣＢＲＳＥＴ、ＰＶＣＣＨＢ及びフュ−ズ制御信号ＥＦＵＳＥＢに応答して入力信号ＭＲＡｉを受けてモ−ド制御信号ＲＤＱを発生する。
【００２５】
図５を参照すれば、前記モ−ドレジスタは、前記所定の制御信号ＷＣＢＲＳＥＴに応答して前記入力信号ＭＲＡｉを受けて伝達する伝達手段ＴＭと、前記伝達手段ＴＭを通して伝達された信号を貯蔵するラッチ５と、前記ラッチ５の出力信号及び前記フュ−ズ制御信号ＥＦＵＳＥＢを論理積し、その結果を反転させて前記モ−ド制御信号ＲＤＱを出力する論理手段ＮＤ３と、前記所定の制御信号ＰＶＣＣＨＢに応答して前記ラッチ５の入力端をプルダウンさせるプルダウン手段ＭＮ５とを備える。
【００２６】
前記伝達手段ＴＭは前記所定の制御信号ＷＣＢＲＳＥＴが“ハイ”レベルのとき、前記入力信号ＭＲＡｉを出力端に伝達する伝達ゲ−トで構成される。かつ、前記ラッチ５はインバ−タＩ１３とインバ−タＩ１４で構成される。前記論理手段ＮＤ３はＮＡＮＤゲ−トで構成される。かつ、前記プルダウン手段ＭＮ５は、ドレインが前記ラッチ５のインバ−タＩ１３の入力端に接続され、ゲ−トに前記制御信号ＰＶＣＣＨＢが印加され、ソ−スに接地電圧ＶＳＳが印加されるＰＭＯＳトランジスタで構成される。
【００２７】
図７は図３乃至図６の回路に対する各信号のタイミング図である。
【００２８】
以下、図７に示したタイミング図を参照して、図３、図４及び図５に示した回路の動作を説明する。かつ、モ−ドレジスタを用いて半導体メモリ装置のＤＱチャンネル数が減少する方法を説明する。
【００２９】
まず、図３のＸ１６ボンディングパッドＸ１６ ＰＡＤをロ−レベルＶＳＳにボンディングさせ、図４のＸ４ボンディングパッドＸ４ ＰＡＤをフロ−ティングさせる。これにより、図３のインバ−タＩ９の出力信号Ｘ１６Ｅがハイレベルとなり、図４のインバ−タＩ１１の出力信号がハイレベルとなる。
【００３０】
図５のラッチ５の初期化信号である制御信号ＰＶＣＣＨＢがハイレベルのとき、プルダウン手段ＭＮ５のＮＭＯＳトランジスタがタ−ンオンされて前記ラッチ５の入力端がロ−レベルに初期化される。かつ、フュ−ズ制御信号ＥＦＵＳＥＢは通常にハイレベルに保たれるので、ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがロ−レベルとなる。
【００３１】
これにより、図３のＸ１６モ−ド選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号Ｘ４がロ−レベルとなり、Ｘ１６モ−ドが選択される。
【００３２】
次に、図５の制御信号ＷＣＢＲＳＥＴがロ−レベルからハイレベルにトグル（Ｔｏｇｇｌｅ）するとき、モ−ドレジスタ入力信号ＭＲＡｉがハイレベルであれば、前記ハイレベルがラッチ５に貯蔵され、ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがハイレベルとなる。
【００３３】
これにより、図３のＸ１６モ−ド選択信号Ｘ１６がロ−レベルとなり、図４のＸ４モ−ド選択信号Ｘ４がハイレベルとなり、Ｘ１６モ−ドで動作する半導体メモリ装置がＸ４モ−ドに転換される。
【００３４】
その後、前記制御信号ＷＣＢＲＳＥＴは再びロ−レベルからハイレベルにトグルするとき、前記モ−ドレジスタ入力信号ＭＲＡｉがロ−レベルであれば、前記ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがロ−レベルとなる。
【００３５】
これにより、図３のＸ１６モ−ド選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号Ｘ４がロ−レベルとなり、Ｘ４モ−ドで動作する半導体メモリ装置が元のモ−ドのＸ１６モ−ドに転換される。
【００３６】
上述したように、モ−ドレジスタを用いることにより、ロ−レベルＶＳＳにボンディングされている状態が無視されてＤＱチャンネル数が１６から４に減少する。
【００３７】
したがって、所定のＤＱチャンネル数を有するテスト装備で同時に多数のメモリ装置を検査し得るので、テストの効率性が向上される。
【００３８】
以下、フュ−ズを用いてＤＱチャンネル数を減らせる本発明による半導体メモリ装置の各構成要素を詳しく説明する。
【００３９】
本発明による半導体メモリ装置は、フュ−ズ制御信号発生器、モ−ドレジスタ、第１構造モ−ド、即ちＸ１６モ−ドを選択するＸ１６モ−ド選択信号発生器、及び第２構造モ−ド、即ちＸ４モ−ドを選択するＸ４モ−ド選択信号発生器を備える。
【００４０】
ここで、Ｘ１６モ−ド選択信号発生器、Ｘ４モ−ド選択信号発生器及びモ−ドレジスタは図３、図４及び図５に示したものと同様なので、詳しい説明は省略する。
【００４１】
図６は本発明の実施例によるフュ−ズ制御信号発生器の回路図であり、前記フュ−ズ制御信号発生器は第１及び第２フュ−ズＦ１，Ｆ２の状態に応答してフュ−ズ制御信号ＥＦＵＳＥＢを発生する。
【００４２】
図６を参照すれば、前記フュ−ズ制御信号発生器は、所定の制御信号ＰＶＣＣＨＢ及び第１フュ−ズＦ１の状態に応答して第１フュ−ズ信号ＥＦ１０Ｂを発生する第１フュ−ズ信号発生手段７と、前記所定の制御信号ＰＶＣＣＨＢ及び第２フュ−ズＦ２の状態に応答して第２フュ−ズ信号ＥＦＭ１ＫＢを発生する第２フュ−ズ信号発生手段９と、前記第２フュ−ズ信号ＥＦＭ１ＫＢを反転させ、その出力信号と前記第１フュ−ズ信号ＥＦ１０Ｂを論理和して前記フュ−ズ制御信号ＥＦＵＳＥＢを出力する論理手段１１とを備える。
【００４３】
前記第１フュ−ズ信号発生手段７は、ソ−スに電源電圧ＶＤＤが印加され、ゲ−トに前記制御信号ＰＶＣＣＨＢが印加されるＰＭＯＳトランジスタＭＰ５と、前記ＰＭＯＳトランジスタＭＰ５のドレインに一端が接続される第１フュ−ズと、前記第１フュ−ズＦ１の他端にドレインが接続され、接地電圧ＶＳＳがソ−スに印加され、前記制御信号ＰＶＣＣＨＢがゲ−トに印加されるＮＭＯＳトランジスタＭＮ６と、前記第１フュ−ズＦ１と前記ＮＭＯＳトランジスタＭＮ６の接続点から出力される信号を反転させる反転手段Ｉ１７と、前記第１フュ−ズＦ１の他端にドレインが接続され、接地電圧ＶＳＳがソ−スに印加され、前記反転手段Ｉ１７の出力端にゲ−トが接続されるＮＭＯＳトランジスタＭＮ７と、前記反転手段Ｉ１７の出力を反転させて前記第１フュ−ズ信号ＥＦ１０Ｂを出力する反転手段Ｉ１８とで構成される。
【００４４】
かつ、前記第２フュ−ズ信号発生手段９は前記第１フュ−ズ信号発生手段７と同一の構成を有する。前記第２フュ−ズ信号発生手段９は、ソ−スに電源電圧ＶＤＤが印加され、ゲ−トに前記制御信号ＰＶＣＣＨＢが印加されるＰＭＯＳトランジスタＭＰ６と、前記ＰＭＯＳトランジスタＭＰ６のドレインに一端が接続される第２フュ−ズＦ２と、前記第２フュ−ズＦ２の他端にドレインが接続され、接地電圧ＶＳＳがソ−スに印加され、前記制御信号ＰＶＣＣＨＢがゲ−トに印加されるＮＭＯＳトランジスタＭＮ８と、前記第２フュ−ズＦ２と前記ＮＭＯＳトランジスタＭＮＮ８の接続点から出力される値を反転させる反転手段Ｉ２０と、前記第２フュ−ズＦ２の他端にドレインが接続され、接地電圧ＶＳＳがソ−スに印加され、前記反転手段Ｉ２０の出力端にゲ−トが接続されるＮＭＯＳトランジスタＭＮ９と、前記反転手段Ｉ２０の出力を反転させて前記第２フュ−ズ信号ＥＦＭ１ＫＢを出力する反転手段Ｉ２１とで構成される。
【００４５】
かつ、前記論理手段１１は、前記第１フュ−ズ信号ＥＦ１０Ｂを反転させるインバ−タＩ２２と、前記インバ−タＩ２２の出力信号及び前記第２フュ−ズＥＦＭ１ＫＢを受けてＮＡＮＤ動作を行うＮＡＮＤゲ−トＮＤ４と、前記ＮＡＮＤゲ−トＮＤ４の出力信号を反転させるインバ−タＩ２３と、前記インバ−タＩ２３の出力信号を反転させるインバ−タＩ２４とで構成される。
【００４６】
図７に示したタイミング図を参照して図３、図４、図５及び図６の回路動作を説明し、かつ、フュ−ズを用いて半導体メモリ装置のＤＱチャンネル数が減少する方法を説明する。
【００４７】
モ−ドレジスタを用いる方法のように、先ず、図３のＸ１６ボンディングパッドＸ１６ ＰＡＤをロ−レベルＶＳＳにボンディングさせ、図４のＸ４ボンディングパッドＸ４ ＰＡＤをフロ−ティングさせる。これにより、図３のインバ−タＩ９の出力信号Ｘ１６Ｅがハイレベルとなり、図４のインバ−タＩ１１の出力信号がハイレベルとなる。
【００４８】
その後、図５のラッチ５が初期化すると、ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがロ−レベルとなり、これにより図３のＸ１６モ−ド選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号Ｘ４がロ−レベルとなり、Ｘ１６モ−ドが選択される。
【００４９】
次に、図６の第１フュ−ズＦ１を切断すると、第１フュ−ズ信号ＥＦ１０Ｂがロ−レベルとなり、フュ−ズ制御信号ＥＦＵＳＥＢがロ−レベルとなる。第１フュ−ズ及び第２フュ−ズＦ１，Ｆ２が切断していない状態では通常に第１フュ−ズ信号ＥＦ１０Ｂ及び第２フュ−ズ信号ＥＦＭ１ＫＢはハイレベル状態にある。
【００５０】
したがって、図５のＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがハイレベルとなる。これにより、図３のＸ１６モ−ド選択信号Ｘ１６がロ−レベルとなり、図４のＸ４モ−ド選択信号Ｘ４がハイレベルとなり、Ｘ１６モ−ドで動作する半導体メモリ装置がＸ４モ−ドに転換する。
【００５１】
かつ、図６の第２フュ−ズＦ２を切断すると、第２フュ−ズ信号ＥＦＭ１ＫＢがロ−レベルとなり、フュ−ズ制御信号ＥＦＵＳＥＢがハイレベルとなる。この際、図５のラッチ５は制御信号ＰＶＣＣＨＢにより初期化された値であるハイレベルを出力するので、ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがロ−レベルとなる。これにより、図３のＸ１６モ−ド選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号Ｘ４がロ−レベルとなり、Ｘ４モ−ドで動作する半導体メモリ装置が再びＸ１６モ−ドに転換される。
【００５２】
上述するように、フュ−ズを用いることによりＤＱチャンネルの数を一時的に低減することができる。したがって、Ｘ１６モ−ドで動作する半導体メモリ装置の１６個のＤＱチャンネル数の全てを検査することなく、４個のＤＱチャンネルのみ検査すればよい。これにより、前記半導体メモリ装置のテストにおいて、同時に多数のメモリ装置を検査し得るので、テストの効率性が向上される。
【００５３】
【発明の効果】
上述したように本発明によるモ−ドレジスタまたはフュ−ズを用いてＤＱチャンモネ数が減少する半導体メモリ装置では、Ｘ１６ボンディングパッドＸ１６ ＰＡＤのみをロ−レベルＶＳＳにボンディングし、Ｘ４ボンディングパッドＸ４ ＰＡＤをフロ−ティングさせることにより、Ｘ１６モ−ドとＸ４モ−ドを自在に転換させることができる。
【００５４】
したがって、Ｘ１６ボンディングパッドＸ１６ ＰＡＤがボンディングされることによりＤＱチャンネル数が決まるとしても、前記モ−ドレジスタまたはフュ−ズを用いてまるで一時的にＸ４がボンディングされたことのように信号を発生させるので、同時に多数のメモリ装置を検査することができる。
【００５５】
本発明は前記実施例に限るものでなく、本発明の範囲内において多様な変形が可能である。
【図面の簡単な説明】
【図１】 従来の技術によるＸ１６モ−ド選択信号発生器の回路図である。
【図２】 従来の技術によるＸ４モ−ド選択信号発生器の回路図である。
【図３】 本発明の実施例によるＸ１６モ−ド選択信号発生器の回路図である。
【図４】 本発明の実施例によるＸ４モ−ド選択信号発生器の回路図である。
【図５】 本発明の実施例によるモ−ドレジスタの回路図である。
【図６】 本発明の実施例によるフュ−ズ制御信号発生器の回路図である。
【図７】 図３乃至図６の回路に対する各信号のタイミング図である。
【符号の説明】
１ ：論理手段
５ ：ラッチ
７ ：第１フューズ信号発生手段
９ ：第２フューズ信号発生手段
１１ ：論理手段
Ｉ７，Ｉ８，Ｉ９，Ｉ１０，Ｉ１１Ｉ１３，Ｉ１４，Ｉ１５，Ｉ１７，Ｉ１８，Ｉ２２，Ｉ２３，Ｉ２４：インバータ
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に同時に多数のメモリ装置を検査するようにＤＱチャンネルの数を減少させることのできる半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は一般に様々な構造を１つのチップに含めている。したがって、前記メモリ装置の構造を容易に設定するため、ボンディングパッドオプション方法がチップの設計に用いられる。
【０００３】
図１は半導体メモリ装置において、従来の技術によるＸ１６モ−ド選択信号発生器の路図である。
【０００４】
図１を参照すれば、前記Ｘ１６モ−ド選択信号発生器は、ボンディング信号を受け入れるＸ１６ボンディングパッドＸ１６ ＰＡＤ、前記ボンディング信号を伝達するトランスファトランジスタＭＮ１、前記トランスファトランジスタＭＮ１から伝達された信号を反転させるインバ−タＩ１、前記インバ−タＩ１の出力信号を反転させるインバ−タＩ２、前記インバ−タＩ２の出力信号を反転させるインバ−タＩ３、前記トランスファトランジスタＭＮ１の出力端に接続され、常にタ−ンオンされているプルアップ（ｐｕｌｌ−ｕｐ）トランジスタＭＰ１を含む。
【０００５】
図２は半導体メモリ装置において、従来の技術によるＸ４モ−ド選択信号発生器の回路図である。
【０００６】
図２を参照すれば、前記Ｘ４モ−ド選択信号発生器は前記Ｘ１６モ−ド選択信号発生器と同じ構造を有する。前記Ｘ４モ−ド選択信号発生器は、ボンディング信号を受け入れるＸ４ボンディングパッドＸ４ ＰＡＤ、前記ボンディング信号を伝達するトランスファトランジスタＭＮ２、前記トランスファトランジスタＭＮ２から伝達された信号を反転させるインバ−タＩ４、前記インバ−タＩ４の出力信号を反転させるインバ−タＩ５、前記インバ−タＩ５の出力信号を反転させるインバ−タＩ６、前記トランスファトランジスタＭＮ２の出力端に接続され、常にタ−ンオンされているプルアップトランジスタＭＰ２を含む。
【０００７】
図１及び図２に示された前記Ｘ１６、Ｘ４モ−ド選択信号発生器の動作は次のとおりである。
【０００８】
図１のＸ１６ボンディングパッドＸ１６ ＰＡＤがロ−レベル（ＶＳＳ）にボンディングされると、前記インバ−タＩ３の出力信号Ｘ１６がハイレベルＶＤＤとなり、半導体メモリ装置はＸ１６モ−ドで動作する。一方、図２のＸ４ボンディングパッドＸ４ ＰＡＤがロ−レベルＶＳＳにボンディングされると、前記インバ−タＩ６の出力信号Ｘ４がハイレベルＶＤＤとなり、半導体メモリ装置はＸ４モ−ドで動作する。
【０００９】
前記従来の技術によるＸ１６、Ｘ４モ−ド選択信号発生器は各々のボンディングパッドに入力されるボンディング信号のみを駆動する構造である。したがって、Ｘ１６モ−ドの動作からＸ４モ−ドの動作に、或いは、Ｘ４モ−ドの動作からＸ１６モ−ドの動作に転換させるためには、前記Ｘ１６ボンディングパッドＸ１６ ＰＡＤとＸ４ボンディングパッドＸ４ ＰＡＤは、ロ−レベルＶＳＳのボンディング信号を受け入れるべきである。
【００１０】
すなわち、上述した従来の技術によるＸ１６、Ｘ４モ−ド選択信号発生器を有する半導体メモリ装置は、それぞれＤＱチャンネル数がＸ１６は１６、Ｘ４は４に固定されている。ところが、テスト装備には半導体メモリ装置にデ−タを読み出し、書き込むＤＱチャンネル数が限定しているので、ＤＱチャンネル数の多い半導体メモリ装置は同時に検査するメモリ装置の数を減少させる。したがって、Ｘ１６の場合は前記半導体メモリ装置を検査するとき、検査の効率性が低下する。
【００１１】
【発明が解決しようとする課題】
したがって、本発明の目的は同時に多数のメモリ装置を検査するようにＤＱチャンネル数を減少させうる半導体メモリ装置を提供するにある。
【００１２】
【課題を解決するための手段】
前記目的を達成するために本発明による半導体メモリ装置は、第１及び第２構造モードを有する半導体メモリ装置において、所定の制御信号に応答して入力信号を受けてモード制御信号を発生するモードレジスタと、外部から入力される第１ボンディング信号及び前記モード制御信号に応答して第１モード選択信号を発生し、前記第１構造モードを選択する第１モード選択信号発生器と、外部から入力される第２ボンディング信号及び前記モード制御信号に応答して第２モード選択信号を発生し、前記第２構造モードを選択する第２モード選択信号発生器とを備え、前記第１ボンディング信号が入力されれば前記第１構造モードが選択され、前記第２ボンディング信号が入力されれば前記第２構造モードが選択され、前記第１構造モードが選択された状態で前記入力信号が活性化されれば前記第１構造モードから前記第２構造モードに転換されることを特徴とする。
【００１３】
望ましい実施例によれば、前記モ−ドレジスタは、前記所定の第１制御信号に応答して前記入力信号を伝達する伝達手段と、前記伝達手段から伝達された信号を貯蔵するラッチと、前記ラッチの出力信号及び所定の第２制御信号に対するＮＡＮＤ動作を行い、前記モ−ド制御信号を出力する論理手段と、前記所定の第３制御信号に応答して前記ラッチの入力端をプルダウンさせるプルダウン手段とを備える。前記第１モ−ド選択信号発生器は、第１ボンディングパッドと、前記第１ボンディングパッドから入力される第１ボンディング信号を伝達する伝達手段と、前記伝達手段の出力端をプルアップさせるプルアップ手段と、前記伝達手段の出力端の信号と前記モ−ド制御信号に対するＮＯＲ動作を行い、前記第１モ−ド選択信号を出力する論理手段とを備える。前記第２モ−ド選択信号発生器は、第２ボンディングパッドと、前記第２ボンディングパッドから入力される第２ボンディング信号を伝達する伝達手段と、前記伝達手段の出力端をプルアップさせるプルアップ手段と、前記伝達手段の出力端の信号を反転させ、その反転された信号と前記モ−ド制御信号を論理和して前記第２モ−ド選択信号を出力する論理手段とを備える。
【００１４】
かつ、前記目的を達成するために本発明による他の構成の半導体メモリ装置は、第１及び第２構造モードを有する半導体メモリ装置において、第１及び第２フューズの状態に応答してフューズ制御信号を発生するフューズ制御信号発生器と、前記フューズ制御信号及び所定の制御信号に応答して入力信号を受けてモード制御信号を発生するモードレジスタと、外部から入力される第１ボンディング信号及び前記モード制御信号に応答して第１モード選択信号を発生し、前記第１構造モードを選択する第１モード選択信号発生器と、外部から入力される第２ボンディング信号及び前記モード制御信号に応答して第２モードを発生し、前記第２構造モードを選択する第２モード選択信号発生器とを備え、前記第１ボンディング信号が入力されれば前記第１構造モードが選択され、前記第２ボンディング信号が入力されれば前記第２構造モードが選択され、前記第１構造モードが選択された状態で前記第１ヒューズが切断されれば前記第１構造モードから前記第２モードに転換されることを特徴とする。
【００１５】
望ましい実施例によれば、前記フュ−ズ制御信号発生器は、所定の信号及び前記第１フュ−ズの状態に応答して第１フュ−ズ信号を発生する第１フュ−ズ信号発生手段と、前記所定の信号及び前記第２フュ−ズの状態に応答して第２フュ−ズ信号を発生する第２フュ−ズ信号発生手段と、前記第２フュ−ズ信号を反転させ、その反転された信号と前記第１フュ−ズ信号を論理和して前記フュ−ズ制御信号を出力する論理手段とを備える。前記モ−ドレジスタは、前記所定の第１制御信号に応答して前記入力信号を伝達する伝達手段と、前記伝達手段から伝達された信号を貯蔵するラッチと、前記ラッチの出力信号及び前記フュ−ズ制御信号に対するＮＡＮＤ動作を行い、前記モ−ド制御信号を出力する論理手段と、前記所定の第２制御信号に応答して前記ラッチの入力端をプルダウンさせるプルダウン手段とを備える。前記第１モ−ド選択信号発生器は、第１ボンディングパッドと、前記第１ボンディングパッドから入力される前記第１ボンディング信号を伝達する伝達手段と、前記伝達手段の出力端をプルアップさせるプルアップ手段と、前記伝達手段の出力端の信号と前記モ−ド制御信号を論理和し、その結果を反転させて前記第１モ−ド選択信号を出力する論理手段とを備える。前記第２モ−ド選択信号発生器は、第２ボンディングパッドと、前記第２ボンディングパッドから入力される前記第２ボンディング信号を伝達する伝達手段と、前記伝達手段の出力端をプルアップさせるプルアップ手段と、前記伝達手段の出力端の信号を反転させ、その反転された信号と前記モ−ド制御信号を論理和して前記第２モ−ド選択信号を出力する論理手段とを備える。
【００１６】
【発明の実施の形態】
以下、添付した図面に基づき本発明の実施の形態を詳しく説明する。
【００１７】
前記本発明による半導体メモリ装置は、モ−ドレジスタ、第１構造モ−ド、即ち、Ｘ１６モ−ドを選択するＸ１６モ−ド選択信号発生器、及び第２構造モ−ド、即ち、Ｘ４モ−ドを選択するＸ４モ−ド選択信号発生器を備える。
【００１８】
図３は本発明の実施例によるＸ１６モ−ド選択信号発生器の回路図であり、前記Ｘ１６モ−ド選択信号発生器はボンディングパッドＸ１６ ＰＡＤを通して外部から入力されるボンディング信号及びモ−ド制御信号ＲＤＱに応答してＸ１６モ−ド選択信号Ｘ１６を発生し、半導体メモリ装置のＸ１６構造モ−ドを選択する。
【００１９】
図３を参照すれば、前記Ｘ１６モ−ド選択信号発生器は、Ｘ１６ボンディングパッドＸ１６ ＰＡＤ、前記Ｘ１６ボンディングパッドＸ１６ ＰＡＤを通して入力されるボンディング信号を伝達する伝達手段ＭＮ３、前記伝達手段ＭＮ３の出力端をプルアップさせるプルアップ手段ＭＰ３、及び前記伝達手段ＭＮ３の出力端の信号とモ−ド制御信号ＲＤＱに対するＮＯＲ動作を行い、Ｘ１６モ−ド選択信号Ｘ１６を出力する論理手段１を備える。
【００２０】
前記伝達手段ＭＮ３はゲ−トに電源電圧ＶＤＤが印加されて常にタ−ンオンされているＮＭＯＳトランジスタで構成される。かつ、前記プルアップ手段ＭＰ３はソ−スに電源電圧ＶＤＤが印加され、ゲ−トに接地電圧ＶＳＳが印加され、ドレインが前記伝達手段ＭＮ３の出力端に接続されるＰＭＯＳトランジスタで構成される。かつ、前記論理手段１は、前記伝達手段ＭＮ３の出力端の信号を反転させるインバ−タＩ７、前記インバ−タＩ７の出力信号を反転させるインバ−タＩ８、前記インバ−タＩ８の出力信号と前記モ−ド制御信号ＲＤＱを入力として前記Ｘ１６モ−ド選択信号Ｘ１６を出力するＮＯＲゲ−トＮＲ１、及び前記インバ−タＩ８の出力信号を反転させ、他の出力信号Ｘ１６Ｅを出力するインバ−タ１９で構成される。
【００２１】
図４は本発明の実施例によるＸ４モ−ド選択信号発生器の回路図であり、前記Ｘ４モ−ド選択信号発生器は、ボンディングパッドＸ４ ＰＡＤを通して外部から入力されるボンディング信号、モ−ド制御信号ＲＤＱ、及び図３のＸ１６モ−ド選択信号発生器から出力される出力信号Ｘ１６Ｅに応答してＸ４モ−ド選択信号Ｘ４を発生し、半導体メモリ装置のＸ４構造モ−ドを選択する。
【００２２】
図４を参照すれば、前記Ｘ４モ−ド選択信号発生器は、Ｘ４ボンディングパッドＸ４ ＰＡＤと、前記Ｘ４ ＰＡＤを通して入力されるボンディング信号を伝達する伝達手段ＭＮ４と、前記伝達手段ＭＮ４の出力端をプルアップさせるプルアップ手段ＭＰ４と、図３のＸ１６モ−ド選択信号発生器から出力される前記出力信号Ｘ１６Ｅ及び前記モ−ド制御信号ＲＤＱを論理積し、かつ前記伝達手段ＭＮ４の出力端の信号を反転させ、その結果を論理和して前記Ｘ４モ−ド選択信号Ｘ４を出力する論理手段３とを備える。
【００２３】
前記伝達手段ＭＮ４はゲ−トに電源電圧ＶＤＤが印加されて常にタ−ンオンされているＮＭＯＳトランジスタで構成される。かつ、前記プルアップ手段ＭＰ４はソ−スに電源電圧ＶＤＤが印加され、ゲ−トに接地電圧ＶＳＳが印加され、ドレインが前記伝達手段ＭＮ４の出力端に接続されるＰＭＯＳトランジスタで構成される。さらに、前記論理手段３は、前記伝達手段ＭＮ４の出力端の信号を反転させるインバ−タＩ１０と、前記インバ−タＩ１０の出力信号を反転させるインバ−タＩ１１と、前記インバ−タＩ１１の出力信号、前記モ−ド制御信号ＲＤＱ及び前記出力信号Ｘ１６Ｅを入力としてＮＡＮＤ動作を行うＮＡＮＤゲ−トＮＤ１と、前記ＮＤ１の出力信号及び前記インバ−タＩ１１の出力信号を入力として前記Ｘ４モ−ド選択信号Ｘ４を出力するＮＡＮＤゲ−トＮＤ２とで構成される。
【００２４】
図５は本発明の実施例によるモ−ドレジスタの回路図であり、前記モ−ドレジスタは所定の制御信号ＷＣＢＲＳＥＴ、ＰＶＣＣＨＢ及びフュ−ズ制御信号ＥＦＵＳＥＢに応答して入力信号ＭＲＡｉを受けてモ−ド制御信号ＲＤＱを発生する。
【００２５】
図５を参照すれば、前記モ−ドレジスタは、前記所定の制御信号ＷＣＢＲＳＥＴに応答して前記入力信号ＭＲＡｉを受けて伝達する伝達手段ＴＭと、前記伝達手段ＴＭを通して伝達された信号を貯蔵するラッチ５と、前記ラッチ５の出力信号及び前記フュ−ズ制御信号ＥＦＵＳＥＢを論理積し、その結果を反転させて前記モ−ド制御信号ＲＤＱを出力する論理手段ＮＤ３と、前記所定の制御信号ＰＶＣＣＨＢに応答して前記ラッチ５の入力端をプルダウンさせるプルダウン手段ＭＮ５とを備える。
【００２６】
前記伝達手段ＴＭは前記所定の制御信号ＷＣＢＲＳＥＴが“ハイ”レベルのとき、前記入力信号ＭＲＡｉを出力端に伝達する伝達ゲ−トで構成される。かつ、前記ラッチ５はインバ−タＩ１３とインバ−タＩ１４で構成される。前記論理手段ＮＤ３はＮＡＮＤゲ−トで構成される。かつ、前記プルダウン手段ＭＮ５は、ドレインが前記ラッチ５のインバ−タＩ１３の入力端に接続され、ゲ−トに前記制御信号ＰＶＣＣＨＢが印加され、ソ−スに接地電圧ＶＳＳが印加されるＰＭＯＳトランジスタで構成される。
【００２７】
図７は図３乃至図６の回路に対する各信号のタイミング図である。
【００２８】
以下、図７に示したタイミング図を参照して、図３、図４及び図５に示した回路の動作を説明する。かつ、モ−ドレジスタを用いて半導体メモリ装置のＤＱチャンネル数が減少する方法を説明する。
【００２９】
まず、図３のＸ１６ボンディングパッドＸ１６ ＰＡＤをロ−レベルＶＳＳにボンディングさせ、図４のＸ４ボンディングパッドＸ４ ＰＡＤをフロ−ティングさせる。これにより、図３のインバ−タＩ９の出力信号Ｘ１６Ｅがハイレベルとなり、図４のインバ−タＩ１１の出力信号がハイレベルとなる。
【００３０】
図５のラッチ５の初期化信号である制御信号ＰＶＣＣＨＢがハイレベルのとき、プルダウン手段ＭＮ５のＮＭＯＳトランジスタがタ−ンオンされて前記ラッチ５の入力端がロ−レベルに初期化される。かつ、フュ−ズ制御信号ＥＦＵＳＥＢは通常にハイレベルに保たれるので、ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがロ−レベルとなる。
【００３１】
これにより、図３のＸ１６モ−ド選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号Ｘ４がロ−レベルとなり、Ｘ１６モ−ドが選択される。
【００３２】
次に、図５の制御信号ＷＣＢＲＳＥＴがロ−レベルからハイレベルにトグル（Ｔｏｇｇｌｅ）するとき、モ−ドレジスタ入力信号ＭＲＡｉがハイレベルであれば、前記ハイレベルがラッチ５に貯蔵され、ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがハイレベルとなる。
【００３３】
これにより、図３のＸ１６モ−ド選択信号Ｘ１６がロ−レベルとなり、図４のＸ４モ−ド選択信号Ｘ４がハイレベルとなり、Ｘ１６モ−ドで動作する半導体メモリ装置がＸ４モ−ドに転換される。
【００３４】
その後、前記制御信号ＷＣＢＲＳＥＴは再びロ−レベルからハイレベルにトグルするとき、前記モ−ドレジスタ入力信号ＭＲＡｉがロ−レベルであれば、前記ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがロ−レベルとなる。
【００３５】
これにより、図３のＸ１６モ−ド選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号Ｘ４がロ−レベルとなり、Ｘ４モ−ドで動作する半導体メモリ装置が元のモ−ドのＸ１６モ−ドに転換される。
【００３６】
上述したように、モ−ドレジスタを用いることにより、ロ−レベルＶＳＳにボンディングされている状態が無視されてＤＱチャンネル数が１６から４に減少する。
【００３７】
したがって、所定のＤＱチャンネル数を有するテスト装備で同時に多数のメモリ装置を検査し得るので、テストの効率性が向上される。
【００３８】
以下、フュ−ズを用いてＤＱチャンネル数を減らせる本発明による半導体メモリ装置の各構成要素を詳しく説明する。
【００３９】
本発明による半導体メモリ装置は、フュ−ズ制御信号発生器、モ−ドレジスタ、第１構造モ−ド、即ちＸ１６モ−ドを選択するＸ１６モ−ド選択信号発生器、及び第２構造モ−ド、即ちＸ４モ−ドを選択するＸ４モ−ド選択信号発生器を備える。
【００４０】
ここで、Ｘ１６モ−ド選択信号発生器、Ｘ４モ−ド選択信号発生器及びモ−ドレジスタは図３、図４及び図５に示したものと同様なので、詳しい説明は省略する。
【００４１】
図６は本発明の実施例によるフュ−ズ制御信号発生器の回路図であり、前記フュ−ズ制御信号発生器は第１及び第２フュ−ズＦ１，Ｆ２の状態に応答してフュ−ズ制御信号ＥＦＵＳＥＢを発生する。
【００４２】
図６を参照すれば、前記フュ−ズ制御信号発生器は、所定の制御信号ＰＶＣＣＨＢ及び第１フュ−ズＦ１の状態に応答して第１フュ−ズ信号ＥＦ１０Ｂを発生する第１フュ−ズ信号発生手段７と、前記所定の制御信号ＰＶＣＣＨＢ及び第２フュ−ズＦ２の状態に応答して第２フュ−ズ信号ＥＦＭ１ＫＢを発生する第２フュ−ズ信号発生手段９と、前記第２フュ−ズ信号ＥＦＭ１ＫＢを反転させ、その出力信号と前記第１フュ−ズ信号ＥＦ１０Ｂを論理和して前記フュ−ズ制御信号ＥＦＵＳＥＢを出力する論理手段１１とを備える。
【００４３】
前記第１フュ−ズ信号発生手段７は、ソ−スに電源電圧ＶＤＤが印加され、ゲ−トに前記制御信号ＰＶＣＣＨＢが印加されるＰＭＯＳトランジスタＭＰ５と、前記ＰＭＯＳトランジスタＭＰ５のドレインに一端が接続される第１フュ−ズと、前記第１フュ−ズＦ１の他端にドレインが接続され、接地電圧ＶＳＳがソ−スに印加され、前記制御信号ＰＶＣＣＨＢがゲ−トに印加されるＮＭＯＳトランジスタＭＮ６と、前記第１フュ−ズＦ１と前記ＮＭＯＳトランジスタＭＮ６の接続点から出力される信号を反転させる反転手段Ｉ１７と、前記第１フュ−ズＦ１の他端にドレインが接続され、接地電圧ＶＳＳがソ−スに印加され、前記反転手段Ｉ１７の出力端にゲ−トが接続されるＮＭＯＳトランジスタＭＮ７と、前記反転手段Ｉ１７の出力を反転させて前記第１フュ−ズ信号ＥＦ１０Ｂを出力する反転手段Ｉ１８とで構成される。
【００４４】
かつ、前記第２フュ−ズ信号発生手段９は前記第１フュ−ズ信号発生手段７と同一の構成を有する。前記第２フュ−ズ信号発生手段９は、ソ−スに電源電圧ＶＤＤが印加され、ゲ−トに前記制御信号ＰＶＣＣＨＢが印加されるＰＭＯＳトランジスタＭＰ６と、前記ＰＭＯＳトランジスタＭＰ６のドレインに一端が接続される第２フュ−ズＦ２と、前記第２フュ−ズＦ２の他端にドレインが接続され、接地電圧ＶＳＳがソ−スに印加され、前記制御信号ＰＶＣＣＨＢがゲ−トに印加されるＮＭＯＳトランジスタＭＮ８と、前記第２フュ−ズＦ２と前記ＮＭＯＳトランジスタＭＮＮ８の接続点から出力される値を反転させる反転手段Ｉ２０と、前記第２フュ−ズＦ２の他端にドレインが接続され、接地電圧ＶＳＳがソ−スに印加され、前記反転手段Ｉ２０の出力端にゲ−トが接続されるＮＭＯＳトランジスタＭＮ９と、前記反転手段Ｉ２０の出力を反転させて前記第２フュ−ズ信号ＥＦＭ１ＫＢを出力する反転手段Ｉ２１とで構成される。
【００４５】
かつ、前記論理手段１１は、前記第１フュ−ズ信号ＥＦ１０Ｂを反転させるインバ−タＩ２２と、前記インバ−タＩ２２の出力信号及び前記第２フュ−ズＥＦＭ１ＫＢを受けてＮＡＮＤ動作を行うＮＡＮＤゲ−トＮＤ４と、前記ＮＡＮＤゲ−トＮＤ４の出力信号を反転させるインバ−タＩ２３と、前記インバ−タＩ２３の出力信号を反転させるインバ−タＩ２４とで構成される。
【００４６】
図７に示したタイミング図を参照して図３、図４、図５及び図６の回路動作を説明し、かつ、フュ−ズを用いて半導体メモリ装置のＤＱチャンネル数が減少する方法を説明する。
【００４７】
モ−ドレジスタを用いる方法のように、先ず、図３のＸ１６ボンディングパッドＸ１６ ＰＡＤをロ−レベルＶＳＳにボンディングさせ、図４のＸ４ボンディングパッドＸ４ ＰＡＤをフロ−ティングさせる。これにより、図３のインバ−タＩ９の出力信号Ｘ１６Ｅがハイレベルとなり、図４のインバ−タＩ１１の出力信号がハイレベルとなる。
【００４８】
その後、図５のラッチ５が初期化すると、ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがロ−レベルとなり、これにより図３のＸ１６モ−ド選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号Ｘ４がロ−レベルとなり、Ｘ１６モ−ドが選択される。
【００４９】
次に、図６の第１フュ−ズＦ１を切断すると、第１フュ−ズ信号ＥＦ１０Ｂがロ−レベルとなり、フュ−ズ制御信号ＥＦＵＳＥＢがロ−レベルとなる。第１フュ−ズ及び第２フュ−ズＦ１，Ｆ２が切断していない状態では通常に第１フュ−ズ信号ＥＦ１０Ｂ及び第２フュ−ズ信号ＥＦＭ１ＫＢはハイレベル状態にある。
【００５０】
したがって、図５のＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがハイレベルとなる。これにより、図３のＸ１６モ−ド選択信号Ｘ１６がロ−レベルとなり、図４のＸ４モ−ド選択信号Ｘ４がハイレベルとなり、Ｘ１６モ−ドで動作する半導体メモリ装置がＸ４モ−ドに転換する。
【００５１】
かつ、図６の第２フュ−ズＦ２を切断すると、第２フュ−ズ信号ＥＦＭ１ＫＢがロ−レベルとなり、フュ−ズ制御信号ＥＦＵＳＥＢがハイレベルとなる。この際、図５のラッチ５は制御信号ＰＶＣＣＨＢにより初期化された値であるハイレベルを出力するので、ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがロ−レベルとなる。これにより、図３のＸ１６モ−ド選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号Ｘ４がロ−レベルとなり、Ｘ４モ−ドで動作する半導体メモリ装置が再びＸ１６モ−ドに転換される。
【００５２】
上述するように、フュ−ズを用いることによりＤＱチャンネルの数を一時的に低減することができる。したがって、Ｘ１６モ−ドで動作する半導体メモリ装置の１６個のＤＱチャンネル数の全てを検査することなく、４個のＤＱチャンネルのみ検査すればよい。これにより、前記半導体メモリ装置のテストにおいて、同時に多数のメモリ装置を検査し得るので、テストの効率性が向上される。
【００５３】
【発明の効果】
上述したように本発明によるモ−ドレジスタまたはフュ−ズを用いてＤＱチャンモネ数が減少する半導体メモリ装置では、Ｘ１６ボンディングパッドＸ１６ ＰＡＤのみをロ−レベルＶＳＳにボンディングし、Ｘ４ボンディングパッドＸ４ ＰＡＤをフロ−ティングさせることにより、Ｘ１６モ−ドとＸ４モ−ドを自在に転換させることができる。
【００５４】
したがって、Ｘ１６ボンディングパッドＸ１６ ＰＡＤがボンディングされることによりＤＱチャンネル数が決まるとしても、前記モ−ドレジスタまたはフュ−ズを用いてまるで一時的にＸ４がボンディングされたことのように信号を発生させるので、同時に多数のメモリ装置を検査することができる。
【００５５】
本発明は前記実施例に限るものでなく、本発明の範囲内において多様な変形が可能である。
【図面の簡単な説明】
【図１】 従来の技術によるＸ１６モ−ド選択信号発生器の回路図である。
【図２】 従来の技術によるＸ４モ−ド選択信号発生器の回路図である。
【図３】 本発明の実施例によるＸ１６モ−ド選択信号発生器の回路図である。
【図４】 本発明の実施例によるＸ４モ−ド選択信号発生器の回路図である。
【図５】 本発明の実施例によるモ−ドレジスタの回路図である。
【図６】 本発明の実施例によるフュ−ズ制御信号発生器の回路図である。
【図７】 図３乃至図６の回路に対する各信号のタイミング図である。
【符号の説明】
１ ：論理手段
５ ：ラッチ
７ ：第１フューズ信号発生手段
９ ：第２フューズ信号発生手段
１１ ：論理手段
Ｉ７，Ｉ８，Ｉ９，Ｉ１０，Ｉ１１Ｉ１３，Ｉ１４，Ｉ１５，Ｉ１７，Ｉ１８，Ｉ２２，Ｉ２３，Ｉ２４：インバータ
Claims (13)
- 第１及び第２構造モードを有する半導体メモリ装置において、
所定の制御信号に応答して入力信号を受けてモード制御信号を発生するモードレジスタと、
外部から入力される第１ボンディング信号及び前記モード制御信号に応答して第１モード選択信号を発生し、前記第１構造モードを選択する第１モード選択信号発生器と、
外部から入力される第２ボンディング信号及び前記モード制御信号に応答して第２モード選択信号を発生し、前記第２構造モードを選択する第２モード選択信号発生器とを備え、
前記第１ボンディング信号が入力されれば前記第１構造モードが選択され、前記第２ボンディング信号が入力されれば前記第２構造モードが選択され、前記第１構造モードが選択された状態で前記入力信号が活性化されれば前記第１構造モードから前記第２構造モードに転換されることを特徴とする半導体メモリ装置。 - 前記モ−ドレジスタは、
前記所定の第１制御信号に応答して前記入力信号を伝達する伝達手段と、
前記伝達手段から伝達された信号を貯蔵するラッチと、
前記ラッチの出力信号及び所定の第２制御信号に対するＮＡＮＤ動作を行い、前記モ−ド制御信号を出力する論理手段と、
前記所定の第３制御信号に応答して前記ラッチの入力端をプルダウンさせるプルダウン手段とを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記伝達手段は前記第１制御信号が“ハイ”レベルの場合、前記入力信号を伝達することを特徴とする請求項２に記載の半導体メモリ装置。
- 前記第１モ−ド選択信号発生器は、
第１ボンディングパッドと、
前記第１ボンディングパッドから入力される第１ボンディング信号を伝達する伝達手段と、
前記伝達手段の出力端をプルアップさせるプルアップ手段と、
前記伝達手段の出力端の信号と前記モ−ド制御信号に対するＮＯＲ動作を行い、前記第１モ−ド選択信号を出力する論理手段とを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 前記第２モ−ド選択信号発生器は、
第２ボンディングパッドと、
前記第２ボンディングパッドから入力される第２ボンディング信号を伝達する伝達手段と、
前記伝達手段の出力端をプルアップさせるプルアップ手段と、
前記伝達手段の出力端の信号を反転させ、その反転された信号と前記モ−ド制御信号を論理和して前記第２モ−ド選択信号を出力する論理手段とを備えることを特徴とする請求項１に記載の半導体メモリ装置。 - 第１及び第２構造モードを有する半導体メモリ装置において、
第１及び第２フューズの状態に応答してフューズ制御信号を発生するフューズ制御信号発生器と、
前記フューズ制御信号及び所定の制御信号に応答して入力信号を受けてモード制御信号を発生するモードレジスタと、
外部から入力される第１ボンディング信号及び前記モード制御信号に応答して第１モード選択信号を発生し、前記第１構造モードを選択する第１モード選択信号発生器と、
外部から入力される第２ボンディング信号及び前記モード制御信号に応答して第２モードを発生し、前記第２構造モードを選択する第２モード選択信号発生器とを備え、
前記第１ボンディング信号が入力されれば前記第１構造モードが選択され、前記第２ボンディング信号が入力されれば前記第２構造モードが選択され、前記第１構造モードが選択された状態で前記第１ヒューズが切断されれば前記第１構造モードから前記第２モードに転換されることを特徴とする半導体メモリ装置。 - 前記フュ−ズ制御信号発生器は、
所定の信号及び前記第１フュ−ズの状態に応答して第１フュ−ズ信号を発生する第１フュ−ズ信号発生手段と、
前記所定の信号及び前記第２フュ−ズの状態に応答して第２フュ−ズ信号を発生する第２フュ−ズ信号発生手段と、
前記第２フュ−ズ信号を反転させ、その反転された信号と前記第１フュ−ズ信号を論理和して前記フュ−ズ制御信号を出力する論理手段とを備えることを特徴とする請求項６に記載の半導体メモリ装置。 - 前記第１フュ−ズ信号発生手段は、
ソ−スに電源電圧が印加され、ゲ−トに前記所定の信号が印加されるＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインに一端が接続される第１フュ−ズと、
前記第１フュ−ズの他端にドレインが接続され、接地電圧がソ−スに印加され、前記所定の信号がゲ−トに印加されるＮＭＯＳトランジスタと、
前記第１フュ−ズと前記ＮＭＯＳトランジスタの接続点から出力される信号を反転させる反転手段と、
前記第１フュ−ズの他端にドレインが接続され、接地電圧がソ−スに印加され、前記反転手段の出力端にゲ−トが接続されるもう一つのＮＭＯＳトランジスタと、
前記反転手段の出力を反転させて前記第１フュ−ズ信号を出力するもう一つの反転手段とを含むことを特徴とする請求項７に記載の半導体メモリ装置。 - 前記第２フュ−ズ発生手段は、
ソ−スに電源電圧が印加され、ゲ−トに前記所定の信号が印加されるＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインに一端が接続される第２フュ−ズと、
前記第２フュ−ズの他端にドレインが接続され、接地電圧がソ−スに印加され、前記所定の信号がゲ−トに印加されるＮＭＯＳトランジスタと、
前記第２フュ−ズと前記ＮＭＯＳトランジスタの接続点から出力される信号を反転させる反転手段と、
前記第２フュ−ズの他端にドレインが接続され、接地電圧がソ−スに印加され、前記反転手段の出力端にゲ−トが接続されるもう一つのＮＭＯＳトランジスタと、
前記反転手段の出力を反転させて前記第２フュ−ズ信号を出力するもう一つの反転手段とを含むことを特徴とする請求項７に記載の半導体メモリ装置。 - 前記モ−ドレジスタは、
前記所定の第１制御信号に応答して前記入力信号を伝達する伝達手段と、
前記伝達手段から伝達された信号を貯蔵するラッチと、
前記ラッチの出力信号及び前記フュ−ズ制御信号に対するＮＡＮＤ動作を行い、前記モ−ド制御信号を出力する論理手段と、
前記所定の第２制御信号に応答して前記ラッチの入力端をプルダウンさせるプルダウン手段とを備えることを特徴とする請求項６に記載の半導体メモリ装置。 - 前記伝達手段は前記第１制御信号が“ハイ”レベルのとき、前記入力信号を伝達することを特徴とする請求項１０に記載の半導体メモリ装置。
- 前記第１モ−ド選択信号発生器は、
第１ボンディングパッドと、
前記第１ボンディングパッドから入力される前記第１ボンディング信号を伝達する伝達手段と、
前記伝達手段の出力端をプルアップさせるプルアップ手段と、
前記伝達手段の出力端の信号と前記モ−ド制御信号を論理和し、その結果を反転させて前記第１モ−ド選択信号を出力する論理手段とを備えることを特徴とする請求項６に記載の半導体メモリ装置。 - 前記第２モ−ド選択信号発生器は、
第２ボンディングパッドと、
前記第２ボンディングパッドから入力される前記第２ボンディング信号を伝達する伝達手段と、
前記伝達手段の出力端をプルアップさせるプルアップ手段と、
前記伝達手段の出力端の信号を反転させ、その反転された信号と前記モ−ド制御信号を論理和して前記第２モ−ド選択信号を出力する論理手段とを備えることを特徴とする請求項６に記載の半導体メモリ装置。
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