KR0170272B1 - Dq 채널 수를 감소시킬 수 있는 반도체 메모리장치 - Google Patents

Dq 채널 수를 감소시킬 수 있는 반도체 메모리장치 Download PDF

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Abstract

DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치가 포함되어 있다. 본 발명은 모드레지스터 또는 퓨즈를 이용함으로써 로우레벨(VSS)로 본딩되어 있는 출력신호를 바꿀 수 있으므로 종래 방법에 비해 DQ 채널 수를 시킬 수 있다.
이에 따라 테스트장치에서는 DQ 채널 수의 제한이 있기 때문에, 상기 반도체 메모리장치를 테스트할 때 DQ 채널 수를 인위적으로 줄여줌으로써, 동시에 많은 메모리장치를 테스트할 수 있으며, 이로 인해 테스트 효율성이 향상된다.
또한 본 발명에 따른 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치는, 하나의 본딩패드에만 로우레벨(VSS)로 본딩하고 나머지 본딩패드에서는 플로팅으로 유지시킨 상태에서도, 구조모드를 자유롭게 전환할 수 있다.

Description

DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치
제1도는 종래 방법에 따른 x16모드 선택신호 생성기의 회로도.
제2도는 종래 방법에 따른 x4모드 선택신호 생성기의 회로도.
제3도는 본 발명에 따른 x16모드 선택신호 생성기의 회로도.
제4도는 본 발명에 따른 x4모드 선택신호 생성기의 회로도.
제5도는 본 발명에 따른 모드레지스터의 회로도.
제6도는 본 발명에 따른 퓨즈 제어신호 생성기의 회로도.
제7도는 본 발명에 따른 제3도 내지 제6도 회로들에 대한 각 신호의 타이밍도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 동시에 많은 수의 메모리장치를 테스트할 수 있도록 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치에 관한 것이다.
반도체 메모리장치는 일반적으로 여러가지의 구조(Organization)를 한 칩에 포함하고 있다. 따라서 상기 메모리장치의 구조를 쉽게 설정하기 위해서, 본딩패드 옵션(Bonding Pad Option) 방법이 칩 설계시에 이용된다.
제1도는 종래 방법에 따른 x16모드 선택신호(Mode Selection Signal) 생성기의 회로도이다.
제1도를 참조하면, x16모드 선택신호 생성기는, 본딩신호를 받아들이는 x16 본딩패드(x16_PAD), 상기 본딩신호를 전달하는 제1트랜스퍼(Transfer) 트랜지스터(MN1), 상기 제1트랜스퍼 트랜지스터(MN1)의 출력단에 접속되는 제1인버터(I1), 상기 제1인버터(I1)의 출력단에 접속되는 제2인버터(I2), 상기 제2인버터(I2)의 출력단에 접속되는 제3인버터(I3), 상기 제1트랜스퍼 트랜지스터(MN1)의 출력단에 접속되고 항상 턴온(Turn On)되어 있는 제1풀업(Pull-up) 트랜지스터(MP1)를 포함한다.
제2도는 종래 방법에 따른 x4모드 선택신호 생성기의 회로도이다.
x4모드 선택신호 생성기는 상기 x16모드 선택신호 생성기와 동일 구조를 가지며, 본딩신호를 받아 들이는 x4 본딩패드(x4_PAD), 상기 본딩신호를 전달하는 제2트랜스퍼 트랜지스터(MN2), 상기 제2트랜스퍼 트랜지스터(MN2)의 출력단에 접속되는 제4인버터(I4), 상기 제4인버터(I4)의 출력단에 접속되는 제5인버터(I5), 제5인버터(I5)의 출력단에 접속되는 제6인버터(I6), 상기 제2트랜스퍼 트랜지스터(MN2)의 출력단에 접속되고 항상 턴온(Turn On)되어 있는 제2풀업 트랜지스터(MP2)를 포함한다.
제1도 및 제2도에 보여진 상기 x16 및 x4모드 선택신호 생성기의 동작은 다음과 같다.
제1도에 있어서 , 상기 x16 본딩패드(x16_PAD)가 로우레벨(VSS)로 본딩되면, 상기 제3인버터(I3)의 출력신호(x16)가 하이레벨(VDD)이 되어 반도체 메모리장치는 x16 모드(Mode)로 동작한다.
반면에 상기 x4 본딩패드(x4_PAD)가 로우레벨(VSS)로 본딩되면, 상기 제6인버터(I6)의 출력신호(x4)가 하이레벨(VDD)이 되어 반도체 메모리장치는 x4 모드로 동작한다.
상기 종래 방법에 따른 x16 및 x4모드 선택신호 생성기는 각자의 본딩패드에 입력되는 본명신호만을 구동하는 구조이다.
따라서 x16모드의 동작에서 x4모드의 동작으로 또는 x4모드의 동작에서 x16모드의 동작으로 전환시키기 위해서는, 상기 x16 본딩패드(x16_PAD)와 x4 본딩패드(x4_PAD)는 각각 로우레벨(VSS)의 본명신호를 받아 들일 수 있어야 한다.
즉 상기 종래 방법에 따른 x16 및 x4모드 선택신호 생성기를 갖는 반도체 메모리장치는, 이미 본명되어 있는 상태에서 각각 DQ 채널 수가 xl6은 x16개, x4는 4개로 고정되어 있다. 따라서 xl6인 경우에는 상기 반도체 메모리장치를 테스트하는데 있어서 테스트 효율성을 저하시킨다.
왜냐하면 태스트장비에는 반도체 메모리장치에 데이타를 읽고 쓰는 DQ 채널 수가 한정되어 있으므로, DQ 채널 수가 많은 반도체 메모리장치는 동시에 테스트(Test)피는 메모리장치의 수를 감소시키기 때문이다.
따라서 본 발명의 목적은 동시에 많은 수의 메모리장치를 테스트할 수 있도록 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 모드레지스터(Mode Register)를 이용하는 방법과 퓨즈(Fuse)를 이용하는 방법을 채택하고 있다.
상기 목적을 달성하기 위한 본 발명에 따른 모드레지스터를 이용하여 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치는, 다수의 모드선택신호 생성수단과, 상기 다수의 모드선택신호 생성수단중 활성화되는 하나의 모드선택신호 생성수단의 출력신호에 의해 하나의 모드가 선택되는 다수의 구조모드를 구비하는 반도체 메모리장치에 있어서, 상기 다수의 모드선택선호 생성수단에 출력단이 접속되어, 입력신호에 따라서 출력되는 출력신호에 의해 상기 다수의 모드선택신호 생성수단중 하나의 모드선택신호 생성수단만을 활성화시키는 모드레지스터를 구비하는 것을 특징으로 한다.
또한 상기 목적을 달성하기 위한 본 발명에 따른 퓨즈를 이용하여 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치는, 다수의 모드선택신호 생성수단과, 상기 다수의 모드선택신호 생성수단중 활성화되는 하나의 모드선택신호 생성수단의 출력신호에 의해 하나의 모드가 선택되는 다수의 구조모드를 구비하는 반도체 메모리 장치에 있어서,
상기 다수의 모드선택신호 생성수단에 출력단이 접속되어, 상기 출력단에 출력되는 출력신호에 의해 상기 다수의 모드선택신호 생성수단중 하나의 모드선택신호 생성수단만을 활성화시키는 상기 모드레지스터에 출력단이 접속되어, 상기 출력단에 출력되는 퓨즈 제어신호에 의해 상기 모드레지스터의 출력신호가 결정되는 퓨즈 제어신호 생성수단을 구비하는 것을 특징으로 한다.
이하 첨부도면 제3도 내지 제5도, 및 제7도를 참조하여 본 발명에 따른 모드레지스터를 이용하여 반도체 메모리장치와 DQ 채널 수가 감소되는 방법을 상세히 설명한다.
제3도는 본 발명에 따른 x16모드 선택신호 생성기의 회로도이다.
제3도를 참조하면, 본 발명에 따른 x16모드 선택신호 생성기는, 본딩신호를 받아 들이는 x16 본딩패드(x16_PAB), 상기 본딩신호를 전달하는 제3트랜스퍼 트랜지스터(MN3), 상기 제3트랜스퍼 트랜지스터(MN3)의 출력단에 접속되고 항상 턴온(Turn On)되어 있는 제3풀업(Pull-up) 트랜지스터(MP3), 상기 제3트랜스퍼 트랜지스터(MN3)의 출력단에 접속되는 제7인버터(I7), 상기 제7인버터(I7)의 출력단에 접속되는 제8인버터(I8), 상기 제8인버터(I8)의 출력단에 접속되고 출력신호(x16E)를 출력하는 제9인버터(I9), 상기 제8인버터(I8)의 출력신호와 모드레지스터의 출력신호(RDQ)를 받아 노아(HOR)동작을 수행하여 x16모드 선택신호(x16)를 출력하는 제1노아 게이트를 포함한다.
제4도는 본 발명에 따른 x4모드 선택신호 생성기의 회로도이다.
제4도를 참조하면, 본 발명에 따른 x4모드 선택신호 생성기는, 본딩신호를 받아 들이는 x4 본딩패드(x4_PAD), 상기 본딩신호를 전달하는 제4트랜스퍼 트랜지스터(MN4), 상기 제4트랜스퍼 트랜지스터(MN4)의 출력단에 접속되고 항상 턴온(Turn On)되어 있는 제4풀업(Pull-up) 트랜지스터(MP4), 상기 제4트랜스퍼 트랜지스터(MN4)의 출력단에 접속되는 제10인버터(I10), 상기 제10인버터(I10)의 출려단에 접속되는 제11인버터(I11), 상기 제11인버터(I11)의 출력신호와 모드레지스터의 출력신호(RDQ)와 제3도 제9인버터(I9)의 출력신호(x16E)를 받아 낸드(NAND)동작을 수행하는 제1낸드 게이트(NDI), 상기 제11인버터(I11)의 출력신호와 상기 제1낸드 게이트(ND1)의 출력신호를 받아 낸드동작을 수행하여 x4 선택신호(x4)를 출력하는 제2낸드 게이트(ND2)를 포함한다.
제5도는 본 발명에 따른 모드레지스터(Mode Register)의 회로도이다.
제5도를 참조하면, 본 발명에 따른 모드레지스터는, 제1제어신호(WCBRSET)에 따라 모드레지스터 입력신호(MRAi)를 받아 전달하는 트랜스미션(Transmission) 게이트(TM), 상기 트랜스미션 게이트(TM)의 출력단에 접속되고 제13인버터(I13)와 제14인버터(I14)로 구성되며 상기 모드레지스터 입력신호(MRAi)를 저장하는 래치, 상기 래치의 출력신호와 휴즈 제어신호(EFUSEB)를 받아 낸드동작을 수행하는 제3낸드 게이트(ND3), 상기 트랜스미션 게이트(TM)의 출력단에 접속되고 제2제어신호(PVCCH)에 따라 스위칭(Switching)하는 풀다운(Pull-down) 트랜지스터(MN5), 상기 제1제어신호(WCBRSET)를 인버팅하는 제12인버터(I12), 상기 제2제어신호(PVCCH)를 인버팅하는 제15인버터(I15)를 포함한다.
제3도에 보여진 x16모드 선택신호 생성기, 제4도에 보여진 x4모드 선택신호 생성기, 제5도에 보여진 모드레지스터, 및 제7도에 보여진 타이밍도를 참조하여, 모드레지스터를 이용하여 반도체 페모리장치의 DQ 채널 수가 감소되는 방법을 설명하면 다음과 같다.
제7도는 제3도 내지 제6도 회로들에 대한 각 신호의 타이밍도이다.
먼저 제3도의 x16 본딩패드(x16_PAD)를 로우레벨(VSS)로 본딩시키고 제4도의 x4 본딩패드(x4_PAD)를 플로팅(Floating)시킨다. 이에 따라 제3도의 제9인버터(I9)의 출력신호(x16E)가 하이레벨이 되고, 제4도의 제11인버터(I11)의 출력신호가 하이레벨이 된다.
이후 제5도의 래치의 초기화 신호인 제2재어신호(PVCCH)간 로우레벨일 때 제5엔모스 트랜지스터(MN5)가 턴온되어 상기 래치가 로우레벨로 초기화된다. 또한 퓨즈 제어신호(EFUSEB)는 통상 하이레벨로 유지되므로 제3낸드 게이트(ND3)의 출력인 모드레지스터 출력신호(RDG)가 로우레벨이 된다.
이에 따라 제3도의 x16 선택신호(x16)가 하이레벨이 되고 제4도의 x4 선택신호(x4)가 로우레벨이 되어 x16모드가 선택된다.
다음에 제5도의 제1제어신호(WCBRSET)가 로우레벨에서 하이레벨로 토글링(Toggling)할 때, 모드레지스터 입력신호(MRAi)가 하이레벨이면 상기 하이레벨이 래치에 저장되고 제3낸드 게이트(ND3)의 출력인 모드레지스터 출력신호(RDQ)가 하이레벨이 된다.
이에 따라 제3도의 x16 선택신호(x16)가 로우레벨이 되고 제4도의 x4 선택신호(x4)가 하이레벨이 되어 x16모드로 동작하던 반도체 메모리장치가 x4모드로 전환된다.
이후 상기 제1제어신호(WCBRSET)가 다시 로우레벨에서 하이레벨로 토글링(Toggling)할 때, 상기 모드레지스터 입력신호(MRAi)가 로우레벨이면 상기 제3낸드 게이트(ND3)의 출력인 모드레지스터 출력신호(RDQ)가 로우레벨이 된다.
이에 따라 제3도의 x16 선택신호(x16)가 하이레벨이 되고 제4도의 x4 선택신호(x4)가 로우레벨이 되어 x4모드로 동작하던 반도체 메모리장치가 원래의 모드인 x16모드로 전환된다.
따라서 상술한 바와 같이, 모드레지스터를 이용함으로써 로우레벨(VSS)로 본명되어 있는 상태가 무시되어 DQ 채널 수가 종래의 16개로 고정된 상태에서 4개로 감소된다.
이에 따라 정해진 DQ 채널 수를 갖는 테스트장비에서, 동시에 더욱 많은 수의 메모리장치를 테스트할 수 있으므로, 테스트 효율성이 향상된다.
이하 첨부도면 제3도, 제4도, 제6도, 및 제7도를 참조하여 본 발명에 따른 퓨즈를 이용하여 반도체 메모리장치의 DQ 채널 수가 감소되는 방법을 상세히 설명한다.
제6도는 본 발명에 따른 퓨즈 제어신호 생성기의 회로도이다.
제6도를 참조하면, 본 발명에 따른 퓨즈 제어신호 생성기는, 제2제어신호(PVCCH)를 받아 들이는 제16인버터(I16), 상기 제16인버터(I16)의 출력단에 게이트가 접속되고, 소오스(Source)가 하이레벨(VDD)에 접속되는 제5피모스 트랜지스터(MPS), 상기 제16인버터(I16)의 출력단에 게이트가 접속되고 소오스(Source)가 로우레벨(VSS)에 접속되는 제5엔토스 트랜지스터(MN5), 상기 제5피모스 트랜지스터(MP5)의 드레인(Drian)과 상기 제5엔모스 트랜지스터(MP5)의 드레인 사이에 접속되는 제1퓨즈(F1), 상기 제5엔모스 트랜지스터(MN5)의 드레인에 입력단이 접속되는 제17엔모스 트랜지스터(I17), 상기 제17엔모스 트랜지스터(I17)의 출력단에 접속되고 제1퓨즈 제어신호(EF10B)를 출력하는 제18인버터(I18), 제2제어신호(PVCCH)를 받아 들이는 제19인버터(I19), 상기 제19인버터(I19)의 출력단에 게이트가 접속되고 소오스(Source)가 하이레벨(VDD)에 접속되는 제6피모스 트랜지스터(MP6), 상기 제19인버터(I16)의 출력단에 게이트가 접속되고 소오스(Source)가 로우레벨(VSS)에 접속되는 제6엔모스 트랜지스터(MN6), 상기 제6피모스 트랜지스터(MP6)의 드레인(Drian)과 상기 제6엔모스 트랜지스터(MP6)의 드레인 사이에 접속되는 제1퓨즈(F1), 상기 제6엔모스 트랜지스터(MN6)의 드레인에 입력단이 접속되는 제20엔모스 트랜지스터(I20), 상기 제20엔모스 트랜지스터(I20)의 출력단에 접속되고 제2퓨즈 제어신호(EPM1KB)를 출력하는 제21인버퍼(I21), 상기 18인버터(I18)의 출력단에 접속되는 제22인버터(I22), 상기 제22인버터(I22)의 출력신호인 인버팅된 제1퓨즈 제어신호(EF10B)와 제2퓨즈 제어신호(EFM1KB)를 받아 낸드동작을 수행하는 제4낸드 게이트(ND4), 상기 제4낸드 게이트(ND4)의 출력단에 접속되는 제23인버터(I23), 상기 제23인버터(I23)의 출력단에 접속되고 제3퓨즈 제어신호(EFUSEB)를 출력하는 제24인버터(I24)를 포함한다.
제3도에 보여진 x16모드 선택신호 생성기, 제4도에 보떠진 x4모드 선택신호 생성기, 제6도에 보여진 퓨즈 제어신호 생성기, 및 제7도에 보여진 타이밍도를 참조하여, 퓨즈를 이용하여 반도체 메모리장치의 DQ 채널 수가 감소되는 방법을 설명하면 다음과 같다.
모드레지스터를 이용하는 방법에서와 동일하게, 먼저 제3도의 x16 본딩패드(x16_PAD)를 로우레벨(VSS)로 본딩시키고 제4도의 x4 본딩패드(x4_PAD)를 플로팅(Floating)시킨다. 이에 따라 제3도의 제9인버터(I9)의 출력신호(x16E)가 하이레벨이 되고, 제11인버터(I11)의 출력신호가 하이레벨이 된다.
이후 제5도의 래치가 초기화되면 제3낸드 게이트(ND3)의 출력인 모드레지스터 출력신호(RDG)가 로우레벨이 되어, 이에 따라 제3도의 x16 선택신호(x16)가 하이레벨이 되고 제4도의 x4 선택신호(x4)가 로우레벨이되어 x16모드가 선택된다.
다음에 제6도의 제1퓨즈(Fl)를 절단하면, 제1퓨즈 제어신호(EF10B)가 로우레벨이 되어 제3퓨즈 제어신호(EFUSEB)가 로우레벨이 된다. 제1퓨즈 및 제2퓨즈가 절단되지 않은 상태에서는 통상 제1퓨즈 제어신호(EF10B) 및 제2퓨즈 제어신호(EFM1KB)는 하이레벨 상태에 있다.
따라서 제5도의 제3낸드 게이트(ND3)의 출력인 모드래지스터 출력신호(RDQ)가 하이레벨이 된다.
이에 따라 제3도의 x16 선택신호(x16)가 로우레벨이 되고 제4도의 x4 선택신호(x4)가 하이레벨이 되어 x16모드로 동작하던 반도체 메모리장치가 x4모드로 전환된다.
또한 제6도의 제2퓨즈(P2)를 절단하면, 제2퓨즈 제어신호(EFMIKB)가 로우레벨이 되어 제3퓨즈 제어신호(EFUSEB)가 하이레벨이 된다.
이때 제5도 래치는 제2제어신호(PVCCH)에 의한 초기값인 하이레벨을 출력하므로 제3낸드 게이트(MD3)의 출력인 로드레지스터 출력신호(RDQ)가 로우레벨이 된다.
이에 따라 제3도의 x16 선택신호(x16)가 하이레벨이 되고 제4도의 x4 선택신호(x4)가 로우레벨이 되어 x4모드로 동작하던 반도체 메모리장치가 다시 x16모드로 전환된다.
따라서 상술한 바와 같이 퓨즈를 이용함으로써, 종래 방법에 비해 DQ 채널 수를 일시적으로 줄일 수 있다. 즉 Xl6모드로 동작하는 반도체 메모리장치의 16개의 DQ 채널 수를 모두 테스트할 필요없이 4개의 DQ 채널만 테트스하면 된다.
이로인해 상기 반도체 메모리장치를 테스트하는데 있어서, 동시에 많은 수의 메모리장치를 테스트할 수 있으므로, 테스트 효율성이 향상된다.
결론적으로 상술한 본 발명에 따른 모드레지스터를 이용하거나 또는 퓨즈를 이용하여 DQ 채널 수가 감소된 반도체 메모리장치는, x16 본딩패드(x16_PAD)에만 로우레벨 (VSS)로 본딩하고 x4 본딩패드(x4_PAD)에는 플로팅으로 유지하고 있어도, xl6모드와 x4모드를 자유롭게 전환할 수 있다.
따라서 x16 본딩패드(x16__PAD)에 의해 본딩되어 DQ 채널 수가 정해져 있다고 하더라도, 일시적으로 x4가 본딩된 것처럼 신호를 발생함으로써 동시에 많은 메모리장치를 테스트할 수 있는 장점이 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 범위내에서 다양한 변형이 가능하다.

Claims (4)

  1. 다수의 모드선택신호 생성수단과, 상기 다수의 모드선택신호 생성수단중 활성화되는 하나의 로드선택신호 생성수단의 출력신호에 의해 하나의 모드가 선택되는 다수의 구조모드를 구비하는 반도체 메모리장치에 있어서, 상기 다수의 모드선택신호 생성수단에 출력단이 접속되어, 입력신호에 따라서 출력되는 출력신호에 의해 상기 다수의 모드선택신호 생성수단중 하나의 모드선택신호 생성수단만을 활성화시키는 모드레지스터를 구비하는 것을 특징으로 하는 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 모드레지스터의 제어신호가 토글링할 때, 상기 모드레지스터 입력신호가 하이레벨이면 상기 모드레지스터 출력신호가 하이레벨이 되어 상기 다수의 모드선택신호 생성수단중 하나의 모드선택신호 생성수단이 활성화되고, 상기 모드레지스터의 제어신호가 다시 토글링할 때, 상기 모드레지스터의 입력신호가 로우레벨이면 상기 모드레지스터의 출력신호가 로우레벨이 되어 원래의 모드선택신호 생성수단이 다시 활성화되는 것을 특징으로 하는 DQ 채널 수를 감소시킬 수 있는 반도체 메모리 장치.
  3. 다수의 모드선택신호 생성수단과, 상기 다수의 모드선택신호 생성수단중 활성화되는 하나의 모드선택신호 생성수단의 출력신호에 의해 하나의 모드가 선택되는 다수의 구조모드를 구비하는 반도체 메모리장치에 있어서, 상기 다수의 모드선택신호 생성수단에 출력단이 접속되어, 상기 출력단에 출력되는 출력신호에 의해 상기 다수의 모드선택신호 생성수단중 하나의 모드선택신호 생성수단만을 활성화시키는 모드레지스터; 상기 모드레지스터에 출력단이 되어, 상기 출력단에 출력되는 퓨즈 제어신호에 의해 상기 모드레지스터의 출력신호가 결정되는 퓨즈 제어신호 생성수단을 구비하는 것을 특징으로 하는 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 퓨즈 제어신호 생성수단은 제1퓨즈 및 제2퓨즈를 구비하고, 상기 제1퓨즈가 절단되면 상기 퓨즈 제어신호가 로우레벨이 됨으로써 상기 모드레지스터 출력신호가 하이레벨이 되어 상기 다수의 모드선택신호 생성수단중 하나의 모드선택신호 생성수단이 활성화되고, 다음에 상기 제2퓨즈시 또 절단되면 상기 퓨즈 제어신호가 하이레벨이 됨으로써 상기 모드레지스터의 출력신호가 로우레벨이 되어 원래의 모드선택신호 생성수단이 다시 활성화되는 것을 특징으로 하는 DQ 채널 수를 감소시킬 수 있는 반도체 메모리장치.
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