JPH09198897A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH09198897A JPH09198897A JP8348155A JP34815596A JPH09198897A JP H09198897 A JPH09198897 A JP H09198897A JP 8348155 A JP8348155 A JP 8348155A JP 34815596 A JP34815596 A JP 34815596A JP H09198897 A JPH09198897 A JP H09198897A
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/48—Arrangements in static stores specially adapted for testing by means external to the store, e.g. using direct memory access [DMA] or using auxiliary access paths
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ＤＱチャンネルの数を減少させ得る半導体メ
モリ装置を提供する。 【解決手段】 第１及び第２構造モ−ドを有する半導体
メモリ装置において、所定の制御信号に応答して入力信
号を受けてモ−ド制御信号を発生するモ−ドレジスタ
と、外部から入力される第１ボンディング信号及び前記
モ−ド制御信号に応答して第１モ−ド選択信号を発生
し、前記第１構造モ−ドを選択する第１モ−ド選択信号
発生器と、外部から入力される第２ボンディング信号及
び前記モ−ド制御信号に応答して第２モ−ド選択信号を
発生し、前記第２構造モ−ドを選択する第２モ−ド選択
信号発生器とを備えることを特徴とする。
モリ装置を提供する。 【解決手段】 第１及び第２構造モ−ドを有する半導体
メモリ装置において、所定の制御信号に応答して入力信
号を受けてモ−ド制御信号を発生するモ−ドレジスタ
と、外部から入力される第１ボンディング信号及び前記
モ−ド制御信号に応答して第１モ−ド選択信号を発生
し、前記第１構造モ−ドを選択する第１モ−ド選択信号
発生器と、外部から入力される第２ボンディング信号及
び前記モ−ド制御信号に応答して第２モ−ド選択信号を
発生し、前記第２構造モ−ドを選択する第２モ−ド選択
信号発生器とを備えることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
係り、特に同時に多数のメモリ装置を検査するようにＤ
Ｑチャンネルの数を減少させることのできる半導体メモ
リ装置に関する。
係り、特に同時に多数のメモリ装置を検査するようにＤ
Ｑチャンネルの数を減少させることのできる半導体メモ
リ装置に関する。
【０００２】
【従来の技術】半導体メモリ装置は一般に様々な構造を
１つのチップに含めている。したがって、前記メモリ装
置の構造を容易に設定するため、ボンディングパッドオ
プション方法がチップの設計に用いられる。
１つのチップに含めている。したがって、前記メモリ装
置の構造を容易に設定するため、ボンディングパッドオ
プション方法がチップの設計に用いられる。
【０００３】図１は半導体メモリ装置において、従来の
技術によるＸ１６モ−ド選択信号発生器の路図である。
技術によるＸ１６モ−ド選択信号発生器の路図である。
【０００４】図１を参照すれば、前記Ｘ１６モ−ド選択
信号発生器は、ボンディング信号を受け入れるＸ１６ボ
ンディングパッドＸ１６ ＰＡＤ、前記ボンディング信
号を伝達するトランスファトランジスタＭＮ１、前記ト
ランスファトランジスタＭＮ１から伝達された信号を反
転させるインバ−タＩ１、前記インバ−タＩ１の出力信
号を反転させるインバ−タＩ２、前記インバ−タＩ２の
出力信号を反転させるインバ−タＩ３、前記トランスフ
ァトランジスタＭＮ１の出力端に接続され、常にタ−ン
オンされているプルアップ（ｐｕｌｌ−ｕｐ）トランジ
スタＭＰ１を含む。
信号発生器は、ボンディング信号を受け入れるＸ１６ボ
ンディングパッドＸ１６ ＰＡＤ、前記ボンディング信
号を伝達するトランスファトランジスタＭＮ１、前記ト
ランスファトランジスタＭＮ１から伝達された信号を反
転させるインバ−タＩ１、前記インバ−タＩ１の出力信
号を反転させるインバ−タＩ２、前記インバ−タＩ２の
出力信号を反転させるインバ−タＩ３、前記トランスフ
ァトランジスタＭＮ１の出力端に接続され、常にタ−ン
オンされているプルアップ（ｐｕｌｌ−ｕｐ）トランジ
スタＭＰ１を含む。
【０００５】図２は半導体メモリ装置において、従来の
技術によるＸ４モ−ド選択信号発生器の回路図である。
技術によるＸ４モ−ド選択信号発生器の回路図である。
【０００６】図２を参照すれば、前記Ｘ４モ−ド選択信
号発生器は前記Ｘ１６モ−ド選択信号発生器と同じ構造
を有する。前記Ｘ４モ−ド選択信号発生器は、ボンディ
ング信号を受け入れるＸ４ボンディングパッドＸ４ Ｐ
ＡＤ、前記ボンディング信号を伝達するトランスファト
ランジスタＭＮ２、前記トランスファトランジスタＭＮ
２から伝達された信号を反転させるインバ−タＩ４、前
記インバ−タＩ４の出力信号を反転させるインバ−タＩ
５、前記インバ−タＩ５の出力信号を反転させるインバ
−タＩ６、前記トランスファトランジスタＭＮ２の出力
端に接続され、常にタ−ンオンされているプルアップト
ランジスタＭＰ２を含む。
号発生器は前記Ｘ１６モ−ド選択信号発生器と同じ構造
を有する。前記Ｘ４モ−ド選択信号発生器は、ボンディ
ング信号を受け入れるＸ４ボンディングパッドＸ４ Ｐ
ＡＤ、前記ボンディング信号を伝達するトランスファト
ランジスタＭＮ２、前記トランスファトランジスタＭＮ
２から伝達された信号を反転させるインバ−タＩ４、前
記インバ−タＩ４の出力信号を反転させるインバ−タＩ
５、前記インバ−タＩ５の出力信号を反転させるインバ
−タＩ６、前記トランスファトランジスタＭＮ２の出力
端に接続され、常にタ−ンオンされているプルアップト
ランジスタＭＰ２を含む。
【０００７】図１及び図２に示された前記Ｘ１６、Ｘ４
モ−ド選択信号発生器の動作は次のとおりである。
モ−ド選択信号発生器の動作は次のとおりである。
【０００８】図１のＸ１６ボンディングパッドＸ１６
ＰＡＤがロ−レベル（ＶＳＳ）にボンディングされる
と、前記インバ−タＩ３の出力信号Ｘ１６がハイレベル
ＶＤＤとなり、半導体メモリ装置はＸ１６モ−ドで動作
する。一方、図２のＸ４ボンディングパッドＸ４ ＰＡ
Ｄがロ−レベルＶＳＳにボンディングされると、前記イ
ンバ−タＩ６の出力信号Ｘ４がハイレベルＶＤＤとな
り、半導体メモリ装置はＸ４モ−ドで動作する。
ＰＡＤがロ−レベル（ＶＳＳ）にボンディングされる
と、前記インバ−タＩ３の出力信号Ｘ１６がハイレベル
ＶＤＤとなり、半導体メモリ装置はＸ１６モ−ドで動作
する。一方、図２のＸ４ボンディングパッドＸ４ ＰＡ
Ｄがロ−レベルＶＳＳにボンディングされると、前記イ
ンバ−タＩ６の出力信号Ｘ４がハイレベルＶＤＤとな
り、半導体メモリ装置はＸ４モ−ドで動作する。
【０００９】前記従来の技術によるＸ１６、Ｘ４モ−ド
選択信号発生器は各々のボンディングパッドに入力され
るボンディング信号のみを駆動する構造である。したが
って、Ｘ１６モ−ドの動作からＸ４モ−ドの動作に、或
いは、Ｘ４モ−ドの動作からＸ１６モ−ドの動作に転換
させるためには、前記Ｘ１６ボンディングパッドＸ１６
ＰＡＤとＸ４ボンディングパッドＸ４ ＰＡＤは、ロ
−レベルＶＳＳのボンディング信号を受け入れるべきで
ある。
選択信号発生器は各々のボンディングパッドに入力され
るボンディング信号のみを駆動する構造である。したが
って、Ｘ１６モ−ドの動作からＸ４モ−ドの動作に、或
いは、Ｘ４モ−ドの動作からＸ１６モ−ドの動作に転換
させるためには、前記Ｘ１６ボンディングパッドＸ１６
ＰＡＤとＸ４ボンディングパッドＸ４ ＰＡＤは、ロ
−レベルＶＳＳのボンディング信号を受け入れるべきで
ある。
【００１０】すなわち、上述した従来の技術によるＸ１
６、Ｘ４モ−ド選択信号発生器を有する半導体メモリ装
置は、それぞれＤＱチャンネル数がＸ１６は１６、Ｘ４
は４に固定されている。ところが、テスト装備には半導
体メモリ装置にデ−タを読み出し、書き込むＤＱチャン
ネル数が限定しているので、ＤＱチャンネル数の多い半
導体メモリ装置は同時に検査するメモリ装置の数を減少
させる。したがって、Ｘ１６の場合は前記半導体メモリ
装置を検査するとき、検査の効率性が低下する。
６、Ｘ４モ−ド選択信号発生器を有する半導体メモリ装
置は、それぞれＤＱチャンネル数がＸ１６は１６、Ｘ４
は４に固定されている。ところが、テスト装備には半導
体メモリ装置にデ−タを読み出し、書き込むＤＱチャン
ネル数が限定しているので、ＤＱチャンネル数の多い半
導体メモリ装置は同時に検査するメモリ装置の数を減少
させる。したがって、Ｘ１６の場合は前記半導体メモリ
装置を検査するとき、検査の効率性が低下する。
【００１１】
【発明が解決しようとする課題】したがって、本発明の
目的は同時に多数のメモリ装置を検査するようにＤＱチ
ャンネル数を減少させうる半導体メモリ装置を提供する
にある。
目的は同時に多数のメモリ装置を検査するようにＤＱチ
ャンネル数を減少させうる半導体メモリ装置を提供する
にある。
【００１２】
【課題を解決するための手段】前記目的を達成するため
に本発明による半導体メモリ装置は、第１及び第２構造
モ−ドを有する半導体メモリ装置において、所定の制御
信号に応答して入力信号を受けてモ−ド制御信号を発生
するモ−ドレジスタと、外部から入力される第１ボンデ
ィング信号及び前記モ−ド制御信号に応答して第１モ−
ド選択信号を発生し、前記第１構造モ−ドを選択する第
１モ−ド選択信号発生器と、外部から入力される第２ボ
ンディング信号及び前記モ−ド制御信号に応答して第２
モ−ド選択信号を発生し、前記第２構造モ−ドを選択す
る第２モ−ド選択信号発生器とを備えることを特徴とす
る。
に本発明による半導体メモリ装置は、第１及び第２構造
モ−ドを有する半導体メモリ装置において、所定の制御
信号に応答して入力信号を受けてモ−ド制御信号を発生
するモ−ドレジスタと、外部から入力される第１ボンデ
ィング信号及び前記モ−ド制御信号に応答して第１モ−
ド選択信号を発生し、前記第１構造モ−ドを選択する第
１モ−ド選択信号発生器と、外部から入力される第２ボ
ンディング信号及び前記モ−ド制御信号に応答して第２
モ−ド選択信号を発生し、前記第２構造モ−ドを選択す
る第２モ−ド選択信号発生器とを備えることを特徴とす
る。
【００１３】望ましい実施例によれば、前記モ−ドレジ
スタは、前記所定の第１制御信号に応答して前記入力信
号を伝達する伝達手段と、前記伝達手段から伝達された
信号を貯蔵するラッチと、前記ラッチの出力信号及び所
定の第２制御信号に対するＮＡＮＤ動作を行い、前記モ
−ド制御信号を出力する論理手段と、前記所定の第３制
御信号に応答して前記ラッチの入力端をプルダウンさせ
るプルダウン手段とを備える。前記第１モ−ド選択信号
発生器は、第１ボンディングパッドと、前記第１ボンデ
ィングパッドから入力される第１ボンディング信号を伝
達する伝達手段と、前記伝達手段の出力端をプルアップ
させるプルアップ手段と、前記伝達手段の出力端の信号
と前記モ−ド制御信号に対するＮＯＲ動作を行い、前記
第１モ−ド選択信号を出力する論理手段とを備える。前
記第２モ−ド選択信号発生器は、第２ボンディングパッ
ドと、前記第２ボンディングパッドから入力される第２
ボンディング信号を伝達する伝達手段と、前記伝達手段
の出力端をプルアップさせるプルアップ手段と、前記伝
達手段の出力端の信号を反転させ、その反転された信号
と前記モ−ド制御信号を論理和して前記第２モ−ド選択
信号を出力する論理手段とを備える。
スタは、前記所定の第１制御信号に応答して前記入力信
号を伝達する伝達手段と、前記伝達手段から伝達された
信号を貯蔵するラッチと、前記ラッチの出力信号及び所
定の第２制御信号に対するＮＡＮＤ動作を行い、前記モ
−ド制御信号を出力する論理手段と、前記所定の第３制
御信号に応答して前記ラッチの入力端をプルダウンさせ
るプルダウン手段とを備える。前記第１モ−ド選択信号
発生器は、第１ボンディングパッドと、前記第１ボンデ
ィングパッドから入力される第１ボンディング信号を伝
達する伝達手段と、前記伝達手段の出力端をプルアップ
させるプルアップ手段と、前記伝達手段の出力端の信号
と前記モ−ド制御信号に対するＮＯＲ動作を行い、前記
第１モ−ド選択信号を出力する論理手段とを備える。前
記第２モ−ド選択信号発生器は、第２ボンディングパッ
ドと、前記第２ボンディングパッドから入力される第２
ボンディング信号を伝達する伝達手段と、前記伝達手段
の出力端をプルアップさせるプルアップ手段と、前記伝
達手段の出力端の信号を反転させ、その反転された信号
と前記モ−ド制御信号を論理和して前記第２モ−ド選択
信号を出力する論理手段とを備える。
【００１４】かつ、前記目的を達成するために本発明に
よる他の構成の半導体メモリ装置は、第１及び第２構造
モ−ドを有する半導体メモリ装置において、第１及び第
２フュ−ズの状態に応答してフュ−ズ制御信号を発生す
るフュ−ズ制御信号発生器と、前記フュ−ズ制御信号及
び所定の制御信号に応答して入力信号を受けてモ−ド制
御信号を発生するモ−ドレジスタと、外部から入力され
る第１ボンディング信号及び前記モ−ド制御信号に応答
して第１モ−ド選択信号を発生し、前記第１構造モ−ド
を選択する第１モ−ド選択信号発生器と、外部から入力
される第２ボンディング信号及び前記モ−ド制御信号に
応答して第２モ−ドを発生し、前記第２構造モ−ドを選
択する第２モ−ド選択信号発生器とを備える。
よる他の構成の半導体メモリ装置は、第１及び第２構造
モ−ドを有する半導体メモリ装置において、第１及び第
２フュ−ズの状態に応答してフュ−ズ制御信号を発生す
るフュ−ズ制御信号発生器と、前記フュ−ズ制御信号及
び所定の制御信号に応答して入力信号を受けてモ−ド制
御信号を発生するモ−ドレジスタと、外部から入力され
る第１ボンディング信号及び前記モ−ド制御信号に応答
して第１モ−ド選択信号を発生し、前記第１構造モ−ド
を選択する第１モ−ド選択信号発生器と、外部から入力
される第２ボンディング信号及び前記モ−ド制御信号に
応答して第２モ−ドを発生し、前記第２構造モ−ドを選
択する第２モ−ド選択信号発生器とを備える。
【００１５】望ましい実施例によれば、前記フュ−ズ制
御信号発生器は、所定の信号及び前記第１フュ−ズの状
態に応答して第１フュ−ズ信号を発生する第１フュ−ズ
信号発生手段と、前記所定の信号及び前記第２フュ−ズ
の状態に応答して第２フュ−ズ信号を発生する第２フュ
−ズ信号発生手段と、前記第２フュ−ズ信号を反転さ
せ、その反転された信号と前記第１フュ−ズ信号を論理
和して前記フュ−ズ制御信号を出力する論理手段とを備
える。前記モ−ドレジスタは、前記所定の第１制御信号
に応答して前記入力信号を伝達する伝達手段と、前記伝
達手段から伝達された信号を貯蔵するラッチと、前記ラ
ッチの出力信号及び前記フュ−ズ制御信号に対するＮＡ
ＮＤ動作を行い、前記モ−ド制御信号を出力する論理手
段と、前記所定の第２制御信号に応答して前記ラッチの
入力端をプルダウンさせるプルダウン手段とを備える。
前記第１モ−ド選択信号発生器は、第１ボンディングパ
ッドと、前記第１ボンディングパッドから入力される前
記第１ボンディング信号を伝達する伝達手段と、前記伝
達手段の出力端をプルアップさせるプルアップ手段と、
前記伝達手段の出力端の信号と前記モ−ド制御信号を論
理和し、その結果を反転させて前記第１モ−ド選択信号
を出力する論理手段とを備える。前記第２モ−ド選択信
号発生器は、第２ボンディングパッドと、前記第２ボン
ディングパッドから入力される前記第２ボンディング信
号を伝達する伝達手段と、前記伝達手段の出力端をプル
アップさせるプルアップ手段と、前記伝達手段の出力端
の信号を反転させ、その反転された信号と前記モ−ド制
御信号を論理和して前記第２モ−ド選択信号を出力する
論理手段とを備える。
御信号発生器は、所定の信号及び前記第１フュ−ズの状
態に応答して第１フュ−ズ信号を発生する第１フュ−ズ
信号発生手段と、前記所定の信号及び前記第２フュ−ズ
の状態に応答して第２フュ−ズ信号を発生する第２フュ
−ズ信号発生手段と、前記第２フュ−ズ信号を反転さ
せ、その反転された信号と前記第１フュ−ズ信号を論理
和して前記フュ−ズ制御信号を出力する論理手段とを備
える。前記モ−ドレジスタは、前記所定の第１制御信号
に応答して前記入力信号を伝達する伝達手段と、前記伝
達手段から伝達された信号を貯蔵するラッチと、前記ラ
ッチの出力信号及び前記フュ−ズ制御信号に対するＮＡ
ＮＤ動作を行い、前記モ−ド制御信号を出力する論理手
段と、前記所定の第２制御信号に応答して前記ラッチの
入力端をプルダウンさせるプルダウン手段とを備える。
前記第１モ−ド選択信号発生器は、第１ボンディングパ
ッドと、前記第１ボンディングパッドから入力される前
記第１ボンディング信号を伝達する伝達手段と、前記伝
達手段の出力端をプルアップさせるプルアップ手段と、
前記伝達手段の出力端の信号と前記モ−ド制御信号を論
理和し、その結果を反転させて前記第１モ−ド選択信号
を出力する論理手段とを備える。前記第２モ−ド選択信
号発生器は、第２ボンディングパッドと、前記第２ボン
ディングパッドから入力される前記第２ボンディング信
号を伝達する伝達手段と、前記伝達手段の出力端をプル
アップさせるプルアップ手段と、前記伝達手段の出力端
の信号を反転させ、その反転された信号と前記モ−ド制
御信号を論理和して前記第２モ−ド選択信号を出力する
論理手段とを備える。
【００１６】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。
明の実施の形態を詳しく説明する。
【００１７】前記本発明による半導体メモリ装置は、モ
−ドレジスタ、第１構造モ−ド、即ち、Ｘ１６モ−ドを
選択するＸ１６モ−ド選択信号発生器、及び第２構造モ
−ド、即ち、Ｘ４モ−ドを選択するＸ４モ−ド選択信号
発生器を備える。
−ドレジスタ、第１構造モ−ド、即ち、Ｘ１６モ−ドを
選択するＸ１６モ−ド選択信号発生器、及び第２構造モ
−ド、即ち、Ｘ４モ−ドを選択するＸ４モ−ド選択信号
発生器を備える。
【００１８】図３は本発明の実施例によるＸ１６モ−ド
選択信号発生器の回路図であり、前記Ｘ１６モ−ド選択
信号発生器はボンディングパッドＸ１６ ＰＡＤを通し
て外部から入力されるボンディング信号及びモ−ド制御
信号ＲＤＱに応答してＸ１６モ−ド選択信号Ｘ１６を発
生し、半導体メモリ装置のＸ１６構造モ−ドを選択す
る。
選択信号発生器の回路図であり、前記Ｘ１６モ−ド選択
信号発生器はボンディングパッドＸ１６ ＰＡＤを通し
て外部から入力されるボンディング信号及びモ−ド制御
信号ＲＤＱに応答してＸ１６モ−ド選択信号Ｘ１６を発
生し、半導体メモリ装置のＸ１６構造モ−ドを選択す
る。
【００１９】図３を参照すれば、前記Ｘ１６モ−ド選択
信号発生器は、Ｘ１６ボンディングパッドＸ１６ ＰＡ
Ｄ、前記Ｘ１６ボンディングパッドＸ１６ ＰＡＤを通
して入力されるボンディング信号を伝達する伝達手段Ｍ
Ｎ３、前記伝達手段ＭＮ３の出力端をプルアップさせる
プルアップ手段ＭＰ３、及び前記伝達手段ＭＮ３の出力
端の信号とモ−ド制御信号ＲＤＱに対するＮＯＲ動作を
行い、Ｘ１６モ−ド選択信号Ｘ１６を出力する論理手段
１を備える。
信号発生器は、Ｘ１６ボンディングパッドＸ１６ ＰＡ
Ｄ、前記Ｘ１６ボンディングパッドＸ１６ ＰＡＤを通
して入力されるボンディング信号を伝達する伝達手段Ｍ
Ｎ３、前記伝達手段ＭＮ３の出力端をプルアップさせる
プルアップ手段ＭＰ３、及び前記伝達手段ＭＮ３の出力
端の信号とモ−ド制御信号ＲＤＱに対するＮＯＲ動作を
行い、Ｘ１６モ−ド選択信号Ｘ１６を出力する論理手段
１を備える。
【００２０】前記伝達手段ＭＮ３はゲ−トに電源電圧Ｖ
ＤＤが印加されて常にタ−ンオンされているＮＭＯＳト
ランジスタで構成される。かつ、前記プルアップ手段Ｍ
Ｐ３はソ−スに電源電圧ＶＤＤが印加され、ゲ−トに接
地電圧ＶＳＳが印加され、ドレインが前記伝達手段ＭＮ
３の出力端に接続されるＰＭＯＳトランジスタで構成さ
れる。かつ、前記論理手段１は、前記伝達手段ＭＮ３の
出力端の信号を反転させるインバ−タＩ７、前記インバ
−タＩ７の出力信号を反転させるインバ−タＩ８、前記
インバ−タＩ８の出力信号と前記モ−ド制御信号ＲＤＱ
を入力として前記Ｘ１６モ−ド選択信号Ｘ１６を出力す
るＮＯＲゲ−トＮＲ１、及び前記インバ−タＩ８の出力
信号を反転させ、他の出力信号Ｘ１６Ｅを出力するイン
バ−タ１９で構成される。
ＤＤが印加されて常にタ−ンオンされているＮＭＯＳト
ランジスタで構成される。かつ、前記プルアップ手段Ｍ
Ｐ３はソ−スに電源電圧ＶＤＤが印加され、ゲ−トに接
地電圧ＶＳＳが印加され、ドレインが前記伝達手段ＭＮ
３の出力端に接続されるＰＭＯＳトランジスタで構成さ
れる。かつ、前記論理手段１は、前記伝達手段ＭＮ３の
出力端の信号を反転させるインバ−タＩ７、前記インバ
−タＩ７の出力信号を反転させるインバ−タＩ８、前記
インバ−タＩ８の出力信号と前記モ−ド制御信号ＲＤＱ
を入力として前記Ｘ１６モ−ド選択信号Ｘ１６を出力す
るＮＯＲゲ−トＮＲ１、及び前記インバ−タＩ８の出力
信号を反転させ、他の出力信号Ｘ１６Ｅを出力するイン
バ−タ１９で構成される。
【００２１】図４は本発明の実施例によるＸ４モ−ド選
択信号発生器の回路図であり、前記Ｘ４モ−ド選択信号
発生器は、ボンディングパッドＸ４ ＰＡＤを通して外
部から入力されるボンディング信号、モ−ド制御信号Ｒ
ＤＱ、及び図３のＸ１６モ−ド選択信号発生器から出力
される出力信号Ｘ１６Ｅに応答してＸ４モ−ド選択信号
Ｘ４を発生し、半導体メモリ装置のＸ４構造モ−ドを選
択する。
択信号発生器の回路図であり、前記Ｘ４モ−ド選択信号
発生器は、ボンディングパッドＸ４ ＰＡＤを通して外
部から入力されるボンディング信号、モ−ド制御信号Ｒ
ＤＱ、及び図３のＸ１６モ−ド選択信号発生器から出力
される出力信号Ｘ１６Ｅに応答してＸ４モ−ド選択信号
Ｘ４を発生し、半導体メモリ装置のＸ４構造モ−ドを選
択する。
【００２２】図４を参照すれば、前記Ｘ４モ−ド選択信
号発生器は、Ｘ４ボンディングパッドＸ４ ＰＡＤと、
前記Ｘ４ ＰＡＤを通して入力されるボンディング信号
を伝達する伝達手段ＭＮ４と、前記伝達手段ＭＮ４の出
力端をプルアップさせるプルアップ手段ＭＰ４と、図３
のＸ１６モ−ド選択信号発生器から出力される前記出力
信号Ｘ１６Ｅ及び前記モ−ド制御信号ＲＤＱを論理積
し、かつ前記伝達手段ＭＮ４の出力端の信号を反転さ
せ、その結果を論理和して前記Ｘ４モ−ド選択信号Ｘ４
を出力する論理手段３とを備える。
号発生器は、Ｘ４ボンディングパッドＸ４ ＰＡＤと、
前記Ｘ４ ＰＡＤを通して入力されるボンディング信号
を伝達する伝達手段ＭＮ４と、前記伝達手段ＭＮ４の出
力端をプルアップさせるプルアップ手段ＭＰ４と、図３
のＸ１６モ−ド選択信号発生器から出力される前記出力
信号Ｘ１６Ｅ及び前記モ−ド制御信号ＲＤＱを論理積
し、かつ前記伝達手段ＭＮ４の出力端の信号を反転さ
せ、その結果を論理和して前記Ｘ４モ−ド選択信号Ｘ４
を出力する論理手段３とを備える。
【００２３】前記伝達手段ＭＮ４はゲ−トに電源電圧Ｖ
ＤＤが印加されて常にタ−ンオンされているＮＭＯＳト
ランジスタで構成される。かつ、前記プルアップ手段Ｍ
Ｐ４はソ−スに電源電圧ＶＤＤが印加され、ゲ−トに接
地電圧ＶＳＳが印加され、ドレインが前記伝達手段ＭＮ
４の出力端に接続されるＰＭＯＳトランジスタで構成さ
れる。さらに、前記論理手段３は、前記伝達手段ＭＮ４
の出力端の信号を反転させるインバ−タＩ１０と、前記
インバ−タＩ１０の出力信号を反転させるインバ−タＩ
１１と、前記インバ−タＩ１１の出力信号、前記モ−ド
制御信号ＲＤＱ及び前記出力信号Ｘ１６Ｅを入力として
ＮＡＮＤ動作を行うＮＡＮＤゲ−トＮＤ１と、前記ＮＤ
１の出力信号及び前記インバ−タＩ１１の出力信号を入
力として前記Ｘ４モ−ド選択信号Ｘ４を出力するＮＡＮ
Ｄゲ−トＮＤ２とで構成される。
ＤＤが印加されて常にタ−ンオンされているＮＭＯＳト
ランジスタで構成される。かつ、前記プルアップ手段Ｍ
Ｐ４はソ−スに電源電圧ＶＤＤが印加され、ゲ−トに接
地電圧ＶＳＳが印加され、ドレインが前記伝達手段ＭＮ
４の出力端に接続されるＰＭＯＳトランジスタで構成さ
れる。さらに、前記論理手段３は、前記伝達手段ＭＮ４
の出力端の信号を反転させるインバ−タＩ１０と、前記
インバ−タＩ１０の出力信号を反転させるインバ−タＩ
１１と、前記インバ−タＩ１１の出力信号、前記モ−ド
制御信号ＲＤＱ及び前記出力信号Ｘ１６Ｅを入力として
ＮＡＮＤ動作を行うＮＡＮＤゲ−トＮＤ１と、前記ＮＤ
１の出力信号及び前記インバ−タＩ１１の出力信号を入
力として前記Ｘ４モ−ド選択信号Ｘ４を出力するＮＡＮ
Ｄゲ−トＮＤ２とで構成される。
【００２４】図５は本発明の実施例によるモ−ドレジス
タの回路図であり、前記モ−ドレジスタは所定の制御信
号ＷＣＢＲＳＥＴ、ＰＶＣＣＨＢ及びフュ−ズ制御信号
ＥＦＵＳＥＢに応答して入力信号ＭＲＡｉを受けてモ−
ド制御信号ＲＤＱを発生する。
タの回路図であり、前記モ−ドレジスタは所定の制御信
号ＷＣＢＲＳＥＴ、ＰＶＣＣＨＢ及びフュ−ズ制御信号
ＥＦＵＳＥＢに応答して入力信号ＭＲＡｉを受けてモ−
ド制御信号ＲＤＱを発生する。
【００２５】図５を参照すれば、前記モ−ドレジスタ
は、前記所定の制御信号ＷＣＢＲＳＥＴに応答して前記
入力信号ＭＲＡｉを受けて伝達する伝達手段ＴＭと、前
記伝達手段ＴＭを通して伝達された信号を貯蔵するラッ
チ５と、前記ラッチ５の出力信号及び前記フュ−ズ制御
信号ＥＦＵＳＥＢを論理積し、その結果を反転させて前
記モ−ド制御信号ＲＤＱを出力する論理手段ＮＤ３と、
前記所定の制御信号ＰＶＣＣＨＢに応答して前記ラッチ
５の入力端をプルダウンさせるプルダウン手段ＭＮ５と
を備える。
は、前記所定の制御信号ＷＣＢＲＳＥＴに応答して前記
入力信号ＭＲＡｉを受けて伝達する伝達手段ＴＭと、前
記伝達手段ＴＭを通して伝達された信号を貯蔵するラッ
チ５と、前記ラッチ５の出力信号及び前記フュ−ズ制御
信号ＥＦＵＳＥＢを論理積し、その結果を反転させて前
記モ−ド制御信号ＲＤＱを出力する論理手段ＮＤ３と、
前記所定の制御信号ＰＶＣＣＨＢに応答して前記ラッチ
５の入力端をプルダウンさせるプルダウン手段ＭＮ５と
を備える。
【００２６】前記伝達手段ＴＭは前記所定の制御信号Ｗ
ＣＢＲＳＥＴが“ハイ”レベルのとき、前記入力信号Ｍ
ＲＡｉを出力端に伝達する伝達ゲ−トで構成される。か
つ、前記ラッチ５はインバ−タＩ１３とインバ−タＩ１
４で構成される。前記論理手段ＮＤ３はＮＡＮＤゲ−ト
で構成される。かつ、前記プルダウン手段ＭＮ５は、ド
レインが前記ラッチ５のインバ−タＩ１３の入力端に接
続され、ゲ−トに前記制御信号ＰＶＣＣＨＢが印加さ
れ、ソ−スに接地電圧ＶＳＳが印加されるＰＭＯＳトラ
ンジスタで構成される。
ＣＢＲＳＥＴが“ハイ”レベルのとき、前記入力信号Ｍ
ＲＡｉを出力端に伝達する伝達ゲ−トで構成される。か
つ、前記ラッチ５はインバ−タＩ１３とインバ−タＩ１
４で構成される。前記論理手段ＮＤ３はＮＡＮＤゲ−ト
で構成される。かつ、前記プルダウン手段ＭＮ５は、ド
レインが前記ラッチ５のインバ−タＩ１３の入力端に接
続され、ゲ−トに前記制御信号ＰＶＣＣＨＢが印加さ
れ、ソ−スに接地電圧ＶＳＳが印加されるＰＭＯＳトラ
ンジスタで構成される。
【００２７】図７は図３乃至図６の回路に対する各信号
のタイミング図である。
のタイミング図である。
【００２８】以下、図７に示したタイミング図を参照し
て、図３、図４及び図５に示した回路の動作を説明す
る。かつ、モ−ドレジスタを用いて半導体メモリ装置の
ＤＱチャンネル数が減少する方法を説明する。
て、図３、図４及び図５に示した回路の動作を説明す
る。かつ、モ−ドレジスタを用いて半導体メモリ装置の
ＤＱチャンネル数が減少する方法を説明する。
【００２９】まず、図３のＸ１６ボンディングパッドＸ
１６ ＰＡＤをロ−レベルＶＳＳにボンディングさせ、
図４のＸ４ボンディングパッドＸ４ ＰＡＤをフロ−テ
ィングさせる。これにより、図３のインバ−タＩ９の出
力信号Ｘ１６Ｅがハイレベルとなり、図４のインバ−タ
Ｉ１１の出力信号がハイレベルとなる。
１６ ＰＡＤをロ−レベルＶＳＳにボンディングさせ、
図４のＸ４ボンディングパッドＸ４ ＰＡＤをフロ−テ
ィングさせる。これにより、図３のインバ−タＩ９の出
力信号Ｘ１６Ｅがハイレベルとなり、図４のインバ−タ
Ｉ１１の出力信号がハイレベルとなる。
【００３０】図５のラッチ５の初期化信号である制御信
号ＰＶＣＣＨＢがハイレベルのとき、プルダウン手段Ｍ
Ｎ５のＮＭＯＳトランジスタがタ−ンオンされて前記ラ
ッチ５の入力端がロ−レベルに初期化される。かつ、フ
ュ−ズ制御信号ＥＦＵＳＥＢは通常にハイレベルに保た
れるので、ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制
御信号ＲＤＱがロ−レベルとなる。
号ＰＶＣＣＨＢがハイレベルのとき、プルダウン手段Ｍ
Ｎ５のＮＭＯＳトランジスタがタ−ンオンされて前記ラ
ッチ５の入力端がロ−レベルに初期化される。かつ、フ
ュ−ズ制御信号ＥＦＵＳＥＢは通常にハイレベルに保た
れるので、ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制
御信号ＲＤＱがロ−レベルとなる。
【００３１】これにより、図３のＸ１６モ−ド選択信号
Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号
Ｘ４がロ−レベルとなり、Ｘ１６モ−ドが選択される。
Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号
Ｘ４がロ−レベルとなり、Ｘ１６モ−ドが選択される。
【００３２】次に、図５の制御信号ＷＣＢＲＳＥＴがロ
−レベルからハイレベルにトグル（Ｔｏｇｇｌｅ）する
とき、モ−ドレジスタ入力信号ＭＲＡｉがハイレベルで
あれば、前記ハイレベルがラッチ５に貯蔵され、ＮＡＮ
Ｄゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがハ
イレベルとなる。
−レベルからハイレベルにトグル（Ｔｏｇｇｌｅ）する
とき、モ−ドレジスタ入力信号ＭＲＡｉがハイレベルで
あれば、前記ハイレベルがラッチ５に貯蔵され、ＮＡＮ
Ｄゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤＱがハ
イレベルとなる。
【００３３】これにより、図３のＸ１６モ−ド選択信号
Ｘ１６がロ−レベルとなり、図４のＸ４モ−ド選択信号
Ｘ４がハイレベルとなり、Ｘ１６モ−ドで動作する半導
体メモリ装置がＸ４モ−ドに転換される。
Ｘ１６がロ−レベルとなり、図４のＸ４モ−ド選択信号
Ｘ４がハイレベルとなり、Ｘ１６モ−ドで動作する半導
体メモリ装置がＸ４モ−ドに転換される。
【００３４】その後、前記制御信号ＷＣＢＲＳＥＴは再
びロ−レベルからハイレベルにトグルするとき、前記モ
−ドレジスタ入力信号ＭＲＡｉがロ−レベルであれば、
前記ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号
ＲＤＱがロ−レベルとなる。
びロ−レベルからハイレベルにトグルするとき、前記モ
−ドレジスタ入力信号ＭＲＡｉがロ−レベルであれば、
前記ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号
ＲＤＱがロ−レベルとなる。
【００３５】これにより、図３のＸ１６モ−ド選択信号
Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号
Ｘ４がロ−レベルとなり、Ｘ４モ−ドで動作する半導体
メモリ装置が元のモ−ドのＸ１６モ−ドに転換される。
Ｘ１６がハイレベルとなり、図４のＸ４モ−ド選択信号
Ｘ４がロ−レベルとなり、Ｘ４モ−ドで動作する半導体
メモリ装置が元のモ−ドのＸ１６モ−ドに転換される。
【００３６】上述したように、モ−ドレジスタを用いる
ことにより、ロ−レベルＶＳＳにボンディングされてい
る状態が無視されてＤＱチャンネル数が１６から４に減
少する。
ことにより、ロ−レベルＶＳＳにボンディングされてい
る状態が無視されてＤＱチャンネル数が１６から４に減
少する。
【００３７】したがって、所定のＤＱチャンネル数を有
するテスト装備で同時に多数のメモリ装置を検査し得る
ので、テストの効率性が向上される。
するテスト装備で同時に多数のメモリ装置を検査し得る
ので、テストの効率性が向上される。
【００３８】以下、フュ−ズを用いてＤＱチャンネル数
を減らせる本発明による半導体メモリ装置の各構成要素
を詳しく説明する。
を減らせる本発明による半導体メモリ装置の各構成要素
を詳しく説明する。
【００３９】本発明による半導体メモリ装置は、フュ−
ズ制御信号発生器、モ−ドレジスタ、第１構造モ−ド、
即ちＸ１６モ−ドを選択するＸ１６モ−ド選択信号発生
器、及び第２構造モ−ド、即ちＸ４モ−ドを選択するＸ
４モ−ド選択信号発生器を備える。
ズ制御信号発生器、モ−ドレジスタ、第１構造モ−ド、
即ちＸ１６モ−ドを選択するＸ１６モ−ド選択信号発生
器、及び第２構造モ−ド、即ちＸ４モ−ドを選択するＸ
４モ−ド選択信号発生器を備える。
【００４０】ここで、Ｘ１６モ−ド選択信号発生器、Ｘ
４モ−ド選択信号発生器及びモ−ドレジスタは図３、図
４及び図５に示したものと同様なので、詳しい説明は省
略する。
４モ−ド選択信号発生器及びモ−ドレジスタは図３、図
４及び図５に示したものと同様なので、詳しい説明は省
略する。
【００４１】図６は本発明の実施例によるフュ−ズ制御
信号発生器の回路図であり、前記フュ−ズ制御信号発生
器は第１及び第２フュ−ズＦ１，Ｆ２の状態に応答して
フュ−ズ制御信号ＥＦＵＳＥＢを発生する。
信号発生器の回路図であり、前記フュ−ズ制御信号発生
器は第１及び第２フュ−ズＦ１，Ｆ２の状態に応答して
フュ−ズ制御信号ＥＦＵＳＥＢを発生する。
【００４２】図６を参照すれば、前記フュ−ズ制御信号
発生器は、所定の制御信号ＰＶＣＣＨＢ及び第１フュ−
ズＦ１の状態に応答して第１フュ−ズ信号ＥＦ１０Ｂを
発生する第１フュ−ズ信号発生手段７と、前記所定の制
御信号ＰＶＣＣＨＢ及び第２フュ−ズＦ２の状態に応答
して第２フュ−ズ信号ＥＦＭ１ＫＢを発生する第２フュ
−ズ信号発生手段９と、前記第２フュ−ズ信号ＥＦＭ１
ＫＢを反転させ、その出力信号と前記第１フュ−ズ信号
ＥＦ１０Ｂを論理和して前記フュ−ズ制御信号ＥＦＵＳ
ＥＢを出力する論理手段１１とを備える。
発生器は、所定の制御信号ＰＶＣＣＨＢ及び第１フュ−
ズＦ１の状態に応答して第１フュ−ズ信号ＥＦ１０Ｂを
発生する第１フュ−ズ信号発生手段７と、前記所定の制
御信号ＰＶＣＣＨＢ及び第２フュ−ズＦ２の状態に応答
して第２フュ−ズ信号ＥＦＭ１ＫＢを発生する第２フュ
−ズ信号発生手段９と、前記第２フュ−ズ信号ＥＦＭ１
ＫＢを反転させ、その出力信号と前記第１フュ−ズ信号
ＥＦ１０Ｂを論理和して前記フュ−ズ制御信号ＥＦＵＳ
ＥＢを出力する論理手段１１とを備える。
【００４３】前記第１フュ−ズ信号発生手段７は、ソ−
スに電源電圧ＶＤＤが印加され、ゲ−トに前記制御信号
ＰＶＣＣＨＢが印加されるＰＭＯＳトランジスタＭＰ５
と、前記ＰＭＯＳトランジスタＭＰ５のドレインに一端
が接続される第１フュ−ズと、前記第１フュ−ズＦ１の
他端にドレインが接続され、接地電圧ＶＳＳがソ−スに
印加され、前記制御信号ＰＶＣＣＨＢがゲ−トに印加さ
れるＮＭＯＳトランジスタＭＮ６と、前記第１フュ−ズ
Ｆ１と前記ＮＭＯＳトランジスタＭＮ６の接続点から出
力される信号を反転させる反転手段Ｉ１７と、前記第１
フュ−ズＦ１の他端にドレインが接続され、接地電圧Ｖ
ＳＳがソ−スに印加され、前記反転手段Ｉ１７の出力端
にゲ−トが接続されるＮＭＯＳトランジスタＭＮ７と、
前記反転手段Ｉ１７の出力を反転させて前記第１フュ−
ズ信号ＥＦ１０Ｂを出力する反転手段Ｉ１８とで構成さ
れる。
スに電源電圧ＶＤＤが印加され、ゲ−トに前記制御信号
ＰＶＣＣＨＢが印加されるＰＭＯＳトランジスタＭＰ５
と、前記ＰＭＯＳトランジスタＭＰ５のドレインに一端
が接続される第１フュ−ズと、前記第１フュ−ズＦ１の
他端にドレインが接続され、接地電圧ＶＳＳがソ−スに
印加され、前記制御信号ＰＶＣＣＨＢがゲ−トに印加さ
れるＮＭＯＳトランジスタＭＮ６と、前記第１フュ−ズ
Ｆ１と前記ＮＭＯＳトランジスタＭＮ６の接続点から出
力される信号を反転させる反転手段Ｉ１７と、前記第１
フュ−ズＦ１の他端にドレインが接続され、接地電圧Ｖ
ＳＳがソ−スに印加され、前記反転手段Ｉ１７の出力端
にゲ−トが接続されるＮＭＯＳトランジスタＭＮ７と、
前記反転手段Ｉ１７の出力を反転させて前記第１フュ−
ズ信号ＥＦ１０Ｂを出力する反転手段Ｉ１８とで構成さ
れる。
【００４４】かつ、前記第２フュ−ズ信号発生手段９は
前記第１フュ−ズ信号発生手段７と同一の構成を有す
る。前記第２フュ−ズ信号発生手段９は、ソ−スに電源
電圧ＶＤＤが印加され、ゲ−トに前記制御信号ＰＶＣＣ
ＨＢが印加されるＰＭＯＳトランジスタＭＰ６と、前記
ＰＭＯＳトランジスタＭＰ６のドレインに一端が接続さ
れる第２フュ−ズＦ２と、前記第２フュ−ズＦ２の他端
にドレインが接続され、接地電圧ＶＳＳがソ−スに印加
され、前記制御信号ＰＶＣＣＨＢがゲ−トに印加される
ＮＭＯＳトランジスタＭＮ８と、前記第２フュ−ズＦ２
と前記ＮＭＯＳトランジスタＭＮＮ８の接続点から出力
される値を反転させる反転手段Ｉ２０と、前記第２フュ
−ズＦ２の他端にドレインが接続され、接地電圧ＶＳＳ
がソ−スに印加され、前記反転手段Ｉ２０の出力端にゲ
−トが接続されるＮＭＯＳトランジスタＭＮ９と、前記
反転手段Ｉ２０の出力を反転させて前記第２フュ−ズ信
号ＥＦＭ１ＫＢを出力する反転手段Ｉ２１とで構成され
る。
前記第１フュ−ズ信号発生手段７と同一の構成を有す
る。前記第２フュ−ズ信号発生手段９は、ソ−スに電源
電圧ＶＤＤが印加され、ゲ−トに前記制御信号ＰＶＣＣ
ＨＢが印加されるＰＭＯＳトランジスタＭＰ６と、前記
ＰＭＯＳトランジスタＭＰ６のドレインに一端が接続さ
れる第２フュ−ズＦ２と、前記第２フュ−ズＦ２の他端
にドレインが接続され、接地電圧ＶＳＳがソ−スに印加
され、前記制御信号ＰＶＣＣＨＢがゲ−トに印加される
ＮＭＯＳトランジスタＭＮ８と、前記第２フュ−ズＦ２
と前記ＮＭＯＳトランジスタＭＮＮ８の接続点から出力
される値を反転させる反転手段Ｉ２０と、前記第２フュ
−ズＦ２の他端にドレインが接続され、接地電圧ＶＳＳ
がソ−スに印加され、前記反転手段Ｉ２０の出力端にゲ
−トが接続されるＮＭＯＳトランジスタＭＮ９と、前記
反転手段Ｉ２０の出力を反転させて前記第２フュ−ズ信
号ＥＦＭ１ＫＢを出力する反転手段Ｉ２１とで構成され
る。
【００４５】かつ、前記論理手段１１は、前記第１フュ
−ズ信号ＥＦ１０Ｂを反転させるインバ−タＩ２２と、
前記インバ−タＩ２２の出力信号及び前記第２フュ−ズ
ＥＦＭ１ＫＢを受けてＮＡＮＤ動作を行うＮＡＮＤゲ−
トＮＤ４と、前記ＮＡＮＤゲ−トＮＤ４の出力信号を反
転させるインバ−タＩ２３と、前記インバ−タＩ２３の
出力信号を反転させるインバ−タＩ２４とで構成され
る。
−ズ信号ＥＦ１０Ｂを反転させるインバ−タＩ２２と、
前記インバ−タＩ２２の出力信号及び前記第２フュ−ズ
ＥＦＭ１ＫＢを受けてＮＡＮＤ動作を行うＮＡＮＤゲ−
トＮＤ４と、前記ＮＡＮＤゲ−トＮＤ４の出力信号を反
転させるインバ−タＩ２３と、前記インバ−タＩ２３の
出力信号を反転させるインバ−タＩ２４とで構成され
る。
【００４６】図７に示したタイミング図を参照して図
３、図４、図５及び図６の回路動作を説明し、かつ、フ
ュ−ズを用いて半導体メモリ装置のＤＱチャンネル数が
減少する方法を説明する。
３、図４、図５及び図６の回路動作を説明し、かつ、フ
ュ−ズを用いて半導体メモリ装置のＤＱチャンネル数が
減少する方法を説明する。
【００４７】モ−ドレジスタを用いる方法のように、先
ず、図３のＸ１６ボンディングパッドＸ１６ ＰＡＤを
ロ−レベルＶＳＳにボンディングさせ、図４のＸ４ボン
ディングパッドＸ４ ＰＡＤをフロ−ティングさせる。
これにより、図３のインバ−タＩ９の出力信号Ｘ１６Ｅ
がハイレベルとなり、図４のインバ−タＩ１１の出力信
号がハイレベルとなる。
ず、図３のＸ１６ボンディングパッドＸ１６ ＰＡＤを
ロ−レベルＶＳＳにボンディングさせ、図４のＸ４ボン
ディングパッドＸ４ ＰＡＤをフロ−ティングさせる。
これにより、図３のインバ−タＩ９の出力信号Ｘ１６Ｅ
がハイレベルとなり、図４のインバ−タＩ１１の出力信
号がハイレベルとなる。
【００４８】その後、図５のラッチ５が初期化すると、
ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤ
Ｑがロ−レベルとなり、これにより図３のＸ１６モ−ド
選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−ド
選択信号Ｘ４がロ−レベルとなり、Ｘ１６モ−ドが選択
される。
ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤ
Ｑがロ−レベルとなり、これにより図３のＸ１６モ−ド
選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−ド
選択信号Ｘ４がロ−レベルとなり、Ｘ１６モ−ドが選択
される。
【００４９】次に、図６の第１フュ−ズＦ１を切断する
と、第１フュ−ズ信号ＥＦ１０Ｂがロ−レベルとなり、
フュ−ズ制御信号ＥＦＵＳＥＢがロ−レベルとなる。第
１フュ−ズ及び第２フュ−ズＦ１，Ｆ２が切断していな
い状態では通常に第１フュ−ズ信号ＥＦ１０Ｂ及び第２
フュ−ズ信号ＥＦＭ１ＫＢはハイレベル状態にある。
と、第１フュ−ズ信号ＥＦ１０Ｂがロ−レベルとなり、
フュ−ズ制御信号ＥＦＵＳＥＢがロ−レベルとなる。第
１フュ−ズ及び第２フュ−ズＦ１，Ｆ２が切断していな
い状態では通常に第１フュ−ズ信号ＥＦ１０Ｂ及び第２
フュ−ズ信号ＥＦＭ１ＫＢはハイレベル状態にある。
【００５０】したがって、図５のＮＡＮＤゲ−トＮＤ３
の出力であるモ−ド制御信号ＲＤＱがハイレベルとな
る。これにより、図３のＸ１６モ−ド選択信号Ｘ１６が
ロ−レベルとなり、図４のＸ４モ−ド選択信号Ｘ４がハ
イレベルとなり、Ｘ１６モ−ドで動作する半導体メモリ
装置がＸ４モ−ドに転換する。
の出力であるモ−ド制御信号ＲＤＱがハイレベルとな
る。これにより、図３のＸ１６モ−ド選択信号Ｘ１６が
ロ−レベルとなり、図４のＸ４モ−ド選択信号Ｘ４がハ
イレベルとなり、Ｘ１６モ−ドで動作する半導体メモリ
装置がＸ４モ−ドに転換する。
【００５１】かつ、図６の第２フュ−ズＦ２を切断する
と、第２フュ−ズ信号ＥＦＭ１ＫＢがロ−レベルとな
り、フュ−ズ制御信号ＥＦＵＳＥＢがハイレベルとな
る。この際、図５のラッチ５は制御信号ＰＶＣＣＨＢに
より初期化された値であるハイレベルを出力するので、
ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤ
Ｑがロ−レベルとなる。これにより、図３のＸ１６モ−
ド選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−
ド選択信号Ｘ４がロ−レベルとなり、Ｘ４モ−ドで動作
する半導体メモリ装置が再びＸ１６モ−ドに転換され
る。
と、第２フュ−ズ信号ＥＦＭ１ＫＢがロ−レベルとな
り、フュ−ズ制御信号ＥＦＵＳＥＢがハイレベルとな
る。この際、図５のラッチ５は制御信号ＰＶＣＣＨＢに
より初期化された値であるハイレベルを出力するので、
ＮＡＮＤゲ−トＮＤ３の出力であるモ−ド制御信号ＲＤ
Ｑがロ−レベルとなる。これにより、図３のＸ１６モ−
ド選択信号Ｘ１６がハイレベルとなり、図４のＸ４モ−
ド選択信号Ｘ４がロ−レベルとなり、Ｘ４モ−ドで動作
する半導体メモリ装置が再びＸ１６モ−ドに転換され
る。
【００５２】上述するように、フュ−ズを用いることに
よりＤＱチャンネルの数を一時的に低減することができ
る。したがって、Ｘ１６モ−ドで動作する半導体メモリ
装置の１６個のＤＱチャンネル数の全てを検査すること
なく、４個のＤＱチャンネルのみ検査すればよい。これ
により、前記半導体メモリ装置のテストにおいて、同時
に多数のメモリ装置を検査し得るので、テストの効率性
が向上される。
よりＤＱチャンネルの数を一時的に低減することができ
る。したがって、Ｘ１６モ−ドで動作する半導体メモリ
装置の１６個のＤＱチャンネル数の全てを検査すること
なく、４個のＤＱチャンネルのみ検査すればよい。これ
により、前記半導体メモリ装置のテストにおいて、同時
に多数のメモリ装置を検査し得るので、テストの効率性
が向上される。
【００５３】
【発明の効果】上述したように本発明によるモ−ドレジ
スタまたはフュ−ズを用いてＤＱチャンモネ数が減少す
る半導体メモリ装置では、Ｘ１６ボンディングパッドＸ
１６ ＰＡＤのみをロ−レベルＶＳＳにボンディングし、
Ｘ４ボンディングパッドＸ４ ＰＡＤをフロ−ティングさ
せることにより、Ｘ１６モ−ドとＸ４モ−ドを自在に転
換させることができる。
スタまたはフュ−ズを用いてＤＱチャンモネ数が減少す
る半導体メモリ装置では、Ｘ１６ボンディングパッドＸ
１６ ＰＡＤのみをロ−レベルＶＳＳにボンディングし、
Ｘ４ボンディングパッドＸ４ ＰＡＤをフロ−ティングさ
せることにより、Ｘ１６モ−ドとＸ４モ−ドを自在に転
換させることができる。
【００５４】したがって、Ｘ１６ボンディングパッドＸ
１６ ＰＡＤがボンディングされることによりＤＱチャ
ンネル数が決まるとしても、前記モ−ドレジスタまたは
フュ−ズを用いてまるで一時的にＸ４がボンディングさ
れたことのように信号を発生させるので、同時に多数の
メモリ装置を検査することができる。
１６ ＰＡＤがボンディングされることによりＤＱチャ
ンネル数が決まるとしても、前記モ−ドレジスタまたは
フュ−ズを用いてまるで一時的にＸ４がボンディングさ
れたことのように信号を発生させるので、同時に多数の
メモリ装置を検査することができる。
【００５５】本発明は前記実施例に限るものでなく、本
発明の範囲内において多様な変形が可能である。
発明の範囲内において多様な変形が可能である。
【図１】 従来の技術によるＸ１６モ−ド選択信号発生
器の回路図である。
器の回路図である。
【図２】 従来の技術によるＸ４モ−ド選択信号発生器
の回路図である。
の回路図である。
【図３】 本発明の実施例によるＸ１６モ−ド選択信号
発生器の回路図である。
発生器の回路図である。
【図４】 本発明の実施例によるＸ４モ−ド選択信号発
生器の回路図である。
生器の回路図である。
【図５】 本発明の実施例によるモ−ドレジスタの回路
図である。
図である。
【図６】 本発明の実施例によるフュ−ズ制御信号発生
器の回路図である。
器の回路図である。
【図７】 図３乃至図６の回路に対する各信号のタイミ
ング図である。
ング図である。
１ ：論理手段 ５ ：ラッチ ７ ：第１フューズ信号発生手段 ９ ：第２フューズ信号発生手段 １１ ：論理手段 Ｉ７，Ｉ８，Ｉ９，Ｉ１０，Ｉ１１Ｉ１３，Ｉ１４，Ｉ
１５，Ｉ１７，Ｉ１８，Ｉ２２，Ｉ２３，Ｉ２４：イン
バータ
１５，Ｉ１７，Ｉ１８，Ｉ２２，Ｉ２３，Ｉ２４：イン
バータ
Claims (13)
- 【請求項１】 第１及び第２構造モ−ドを有する半導体
メモリ装置において、 所定の制御信号に応答して入力信号を受けてモ−ド制御
信号を発生するモ−ドレジスタと、 外部から入力される第１ボンディング信号及び前記モ−
ド制御信号に応答して第１モ−ド選択信号を発生し、前
記第１構造モ−ドを選択する第１モ−ド選択信号発生器
と、 外部から入力される第２ボンディング信号及び前記モ−
ド制御信号に応答して第２モ−ド選択信号を発生し、前
記第２構造モ−ドを選択する第２モ−ド選択信号発生器
とを備えることを特徴とする半導体メモリ装置。 - 【請求項２】 前記モ−ドレジスタは、 前記所定の第１制御信号に応答して前記入力信号を伝達
する伝達手段と、 前記伝達手段から伝達された信号を貯蔵するラッチと、 前記ラッチの出力信号及び所定の第２制御信号に対する
ＮＡＮＤ動作を行い、前記モ−ド制御信号を出力する論
理手段と、 前記所定の第３制御信号に応答して前記ラッチの入力端
をプルダウンさせるプルダウン手段とを備えることを特
徴とする請求項１に記載の半導体メモリ装置。 - 【請求項３】 前記伝達手段は前記第１制御信号が“ハ
イ”レベルの場合、前記入力信号を伝達することを特徴
とする請求項２に記載の半導体メモリ装置。 - 【請求項４】 前記第１モ−ド選択信号発生器は、 第１ボンディングパッドと、 前記第１ボンディングパッドから入力される第１ボンデ
ィング信号を伝達する伝達手段と、 前記伝達手段の出力端をプルアップさせるプルアップ手
段と、 前記伝達手段の出力端の信号と前記モ−ド制御信号に対
するＮＯＲ動作を行い、前記第１モ−ド選択信号を出力
する論理手段とを備えることを特徴とする請求項１に記
載の半導体メモリ装置。 - 【請求項５】 前記第２モ−ド選択信号発生器は、 第２ボンディングパッドと、 前記第２ボンディングパッドから入力される第２ボンデ
ィング信号を伝達する伝達手段と、 前記伝達手段の出力端をプルアップさせるプルアップ手
段と、 前記伝達手段の出力端の信号を反転させ、その反転され
た信号と前記モ−ド制御信号を論理和して前記第２モ−
ド選択信号を出力する論理手段とを備えることを特徴と
する請求項１に記載の半導体メモリ装置。 - 【請求項６】 第１及び第２構造モ−ドを有する半導体
メモリ装置において、 第１及び第２フュ−ズの状態に応答してフュ−ズ制御信
号を発生するフュ−ズ制御信号発生器と、 前記フュ−ズ制御信号及び所定の制御信号に応答して入
力信号を受けてモ−ド制御信号を発生するモ−ドレジス
タと、 外部から入力される第１ボンディング信号及び前記モ−
ド制御信号に応答して第１モ−ド選択信号を発生し、前
記第１構造モ−ドを選択する第１モ−ド選択信号発生器
と、 外部から入力される第２ボンディング信号及び前記モ−
ド制御信号に応答して第２モ−ドを発生し、前記第２構
造モ−ドを選択する第２モ−ド選択信号発生器とを備え
ることを特徴とする半導体メモリ装置。 - 【請求項７】 前記フュ−ズ制御信号発生器は、 所定の信号及び前記第１フュ−ズの状態に応答して第１
フュ−ズ信号を発生する第１フュ−ズ信号発生手段と、 前記所定の信号及び前記第２フュ−ズの状態に応答して
第２フュ−ズ信号を発生する第２フュ−ズ信号発生手段
と、 前記第２フュ−ズ信号を反転させ、その反転された信号
と前記第１フュ−ズ信号を論理和して前記フュ−ズ制御
信号を出力する論理手段とを備えることを特徴とする請
求項６に記載の半導体メモリ装置。 - 【請求項８】 前記第１フュ−ズ信号発生手段は、 ソ−スに電源電圧が印加され、ゲ−トに前記所定の信号
が印加されるＰＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタのドレインに一端が接続され
る第１フュ−ズと、 前記第１フュ−ズの他端にドレインが接続され、接地電
圧がソ−スに印加され、前記所定の信号がゲ−トに印加
されるＮＭＯＳトランジスタと、 前記第１フュ−ズと前記ＮＭＯＳトランジスタの接続点
から出力される信号を反転させる反転手段と、 前記第１フュ−ズの他端にドレインが接続され、接地電
圧がソ−スに印加され、前記反転手段の出力端にゲ−ト
が接続されるもう一つのＮＭＯＳトランジスタと、 前記反転手段の出力を反転させて前記第１フュ−ズ信号
を出力するもう一つの反転手段とを含むことを特徴とす
る請求項７に記載の半導体メモリ装置。 - 【請求項９】 前記第２フュ−ズ発生手段は、 ソ−スに電源電圧が印加され、ゲ−トに前記所定の信号
が印加されるＰＭＯＳトランジスタと、 前記ＰＭＯＳトランジスタのドレインに一端が接続され
る第２フュ−ズと、 前記第２フュ−ズの他端にドレインが接続され、接地電
圧がソ−スに印加され、前記所定の信号がゲ−トに印加
されるＮＭＯＳトランジスタと、 前記第２フュ−ズと前記ＮＭＯＳトランジスタの接続点
から出力される信号を反転させる反転手段と、 前記第２フュ−ズの他端にドレインが接続され、接地電
圧がソ−スに印加され、前記反転手段の出力端にゲ−ト
が接続されるもう一つのＮＭＯＳトランジスタと、 前記反転手段の出力を反転させて前記第２フュ−ズ信号
を出力するもう一つの反転手段とを含むことを特徴とす
る請求項７に記載の半導体メモリ装置。 - 【請求項１０】 前記モ−ドレジスタは、 前記所定の第１制御信号に応答して前記入力信号を伝達
する伝達手段と、 前記伝達手段から伝達された信号を貯蔵するラッチと、 前記ラッチの出力信号及び前記フュ−ズ制御信号に対す
るＮＡＮＤ動作を行い、前記モ−ド制御信号を出力する
論理手段と、 前記所定の第２制御信号に応答して前記ラッチの入力端
をプルダウンさせるプルダウン手段とを備えることを特
徴とする請求項６に記載の半導体メモリ装置。 - 【請求項１１】 前記伝達手段は前記第１制御信号が
“ハイ”レベルのとき、前記入力信号を伝達することを
特徴とする請求項１０に記載の半導体メモリ装置。 - 【請求項１２】 前記第１モ−ド選択信号発生器は、 第１ボンディングパッドと、 前記第１ボンディングパッドから入力される前記第１ボ
ンディング信号を伝達する伝達手段と、 前記伝達手段の出力端をプルアップさせるプルアップ手
段と、 前記伝達手段の出力端の信号と前記モ−ド制御信号を論
理和し、その結果を反転させて前記第１モ−ド選択信号
を出力する論理手段とを備えることを特徴とする請求項
６に記載の半導体メモリ装置。 - 【請求項１３】 前記第２モ−ド選択信号発生器は、 第２ボンディングパッドと、 前記第２ボンディングパッドから入力される前記第２ボ
ンディング信号を伝達する伝達手段と、 前記伝達手段の出力端をプルアップさせるプルアップ手
段と、 前記伝達手段の出力端の信号を反転させ、その反転され
た信号と前記モ−ド制御信号を論理和して前記第２モ−
ド選択信号を出力する論理手段とを備えることを特徴と
する請求項６に記載の半導体メモリ装置。
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-
1996
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- 1996-12-24 US US08/772,893 patent/US5896395A/en not_active Expired - Fee Related
- 1996-12-26 JP JP34815596A patent/JP3715393B2/ja not_active Expired - Fee Related
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| KR0170272B1 (ko) | 1999-03-30 |
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