CN111223459B - 移位寄存器以及栅极驱动电路 - Google Patents

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Abstract

本发明提出一种移位寄存器以及栅极驱动电路。移位寄存器适于配置在栅极驱动电路中。移位寄存器包括输入单元、输出单元、静电放电单元以及复位单元。输入单元提供输入信号。输出单元依据输入信号而经由栅极输出端输出输出信号。静电放电单元耦接输出单元。当栅极输出端输出输出信号后，静电放电单元依据栅极低电压下拉栅极输出端的电压。复位单元耦接输入单元以及输出单元。当静电放电单元下拉栅极输出端的电压后，复位单元复位自举节点的电压。因此，本发明的移位寄存器及其栅极驱动电路可有效增加显示面板的显示区域的面积。

Description

移位寄存器以及栅极驱动电路
技术领域
本发明涉及一种寄存器设计，尤其涉及一种适用在阵列上栅极驱动电路(Gatedriver on array,GOA)当中的移位寄存器及其栅极驱动电路。
背景技术
一般而言，在显示器的驱动技术领域中，液晶显示器(Liquid-crystal display,LCD)以及电泳显示器(Electrophoretic Display,EPD)通常是利用源极驱动电路以及栅极驱动电路所提供驱动信号以及扫描信号来驱动显示面板。并且，为了节省显示器的制造成本，目前发展出阵列上栅极驱动电路(Gate driver on array,GOA)的技术。也就是说，栅极驱动电路可被直接制作在玻璃基板上，以代替由外接硅晶片制作的驱动晶片。然而，由于将栅极驱动电路直接制作在玻璃基板上，栅极驱动电路将会占用显示面板的面积，进而导致显示面板的显示区域的限缩。因此，如何改善并增加阵列上栅极驱动电路的显示面板的显示区域，是本领域目前重要的课题之一。有鉴于此，以下将提出几个解决方案。
发明内容
本发明提供一种适用于阵列上栅极驱动电路(Gate driver on array,GOA)的移位寄存器及其栅极驱动电路可有效增加显示面板的显示区域的面积。
本发明的一种移位寄存器包括输入单元、输出单元、静电放电单元以及复位单元。所述输入单元提供输入信号。所述输出单元耦接所述输入单元以及栅极输出端。所述输出单元依据所述输入信号而经由所述栅极输出端输出输出信号。所述静电放电单元耦接所述输出单元。当所述栅极输出端输出所述输出信号后，所述静电放电单元依据栅极低电压下拉所述栅极输出端的电压。所述复位单元耦接所述输入单元以及所述输出单元。当所述静电放电单元下拉所述栅极输出端的电压后，所述复位单元复位自举节点的电压。
本发明的一种栅极驱动电路包括多个如上述的移位寄存器。在一个驱动周期中，所述多个移位寄存器的所述输出单元依据所述输入信号来通过第一时钟信号上拉所述栅极输出端的电压，以使所述栅极输出端输出所述输出信号，并且接着所述静电放电单元下拉所述栅极输出端的电压。当所述静电放电单元下拉所述栅极输出端的电压后，所述多个移位寄存器的所述复位单元依据第二时钟信号来通过所述栅极低电压复位的所述自举节点的电压。所述第一时钟信号的时钟相位与所述第二时钟信号相差两个闸线导通时间。
基于上述，本发明的移位寄存器以及栅极驱动电路可通过静电放电单元来替代下拉晶体管或减小下拉晶体管在显示面板上的布局面积，以有效增加显示面板的显示区域的面积。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明的一实施例的移位寄存器的示意图。
图2是依照本发明的一实施例的移位寄存器的电路图。
图3是依照本发明的一实施例的栅极驱动电路的示意图。
图4是依照图3实施例的栅极驱动电路的驱动时序图。
图5是依照本发明的另一实施例的栅极驱动电路的示意图。
图6是依照图5实施例的栅极驱动电路的驱动时序图。
图7是依照本发明的又一实施例的栅极驱动电路的示意图。
图8是依照图7实施例的栅极驱动电路的驱动时序图。
附图标记说明：
100、200：移位寄存器；
110、210：输入单元；
120、220：输出单元；
130、230：复位单元；
140、240：静电放电单元；
211、212、221、231、241、242：晶体管；
300、500、700：栅极驱动电路；
310～340、510～540、710～780：移位寄存器；
C1：电容器；
P：自举节点；
CS1、CS2：控制信号；
BW、FW：输入信号；
CLK1、CLK2：时钟信号；
VGL：栅极低电压；
Gout：栅极输出端；
STV：启动信号；
CK1～CK4、CK1’～CK8’、CK1”～CK7”：参考时钟信号；
Gout1～Gout4、Gout1’～Gout4’、Gout1”～Gout8”：输出信号。
具体实施方式
为了使本发明的内容可以被更容易明了，以下特举实施例做为本发明确实能够据以实施的范例。另外，凡可能之处，在附图及实施方式中使用相同标号的元件/构件/步骤，代表相同或类似部件。
图1是依照本发明的一实施例的移位寄存器的示意图。参考图1，本发明的移位寄存器(shift register)100包括输入单元110、输出单元120、复位单元130以及静电放电单元140。在本实施例中，输入单元110耦接输出单元120，以提供输入信号至输出单元120。输出单元120依据输入信号而经由栅极输出端输出输出信号。复位单元130耦接输入单元110以及输出单元120。静电放电单元140耦接输出单元120。在本实施例中，当输出单元120通过栅极输出端输出输出信号后，静电放电单元140依据栅极低电压(gate low voltage)下拉栅极输出端的电压。并且，当静电放电单元140下拉栅极输出端的电压后，复位单元130复位自举节点(bootstrap node)的电压。
在本实施例中，移位寄存器100适配于显示面板的阵列上栅极驱动电路(Gatedriver on array,GOA)当中，并且通过栅极输出端耦接显示面板的栅极线(gate line)。移位寄存器100通过输出电路120提供输出信号至显示面板的栅极线，以作为扫描信号(scanning signal)。在本实施例中，输出电路120提供一个高电压电平的信号至栅极输出端，并且当输出电路120停止提供高电压电平的信号至栅极输出端时，静电放电单元140放电栅极输出端的电压。也就是说，本实施例的静电放电单元140用以提供下拉电压的功能。接着，当静电放电单元140放电栅极输出端的电压之后，复位单元130复位在移位寄存器100的电路中的自举节点的电压，以完成一个扫描信号的输出工作。此外，本实施例的静电放电单元140除了作为下拉电路，还可同时提供适于移位寄存器100以及显示面板之间的静电保护功能。
另外，在本实施例中，上述的显示面板可例如是指配置在液晶显示器(Liquid-crystal display,LCD)、有机发光显示器(OLED)或电泳显示器(ElectrophoreticDisplay,EPD)当中的显示面板，并且显示面板可例如是玻璃或塑胶材质的薄膜晶体管(Thin Film Transistor,TFT)面板。
图2是依照本发明的一实施例的移位寄存器的电路图。参考图2，移位寄存器200包括输入单元210、输出单元220、复位单元230以及静电放电单元240。在本实施例中，输入单元210包括第一晶体管211以及第二晶体管212。第一晶体管211的控制端接收第一控制信号CS1，并且第一晶体管211的第一端接收第一输入信号IS1第二晶体管212的控制端接收第二控制信号CS2。第二晶体管212的第一端耦接第一晶体管211的第二端，并且第二晶体管212的第二端接收第二输入信号IS2。第一晶体管211的第二端以及第二晶体管212的第一端耦接输出单元220。第一晶体管211以及第二晶体管212分别用以周期性地(或选择性地)提供输入信号至输出单元120。在本实施例中，第一输入信号IS1可为正向输入信号以及反向输入信号的其中之一，并且第二输入信号IS2可为正向输入信号以及反向输入信号的其中之另一。第一输入信号IS1以及第二输入信号IS2的信号类型可依据不同的驱动状态而定，本发明并不加以限制。
在本实施例中，输出单元220包括第三晶体管221。第三晶体管221的控制端耦接第一晶体管211的第二端以及第二晶体管212的第一端，其中第三晶体管221的第一端接收第一时钟信号CLK1，并且第三晶体管221的第二端耦接栅极输出端Gout。在本实施例中，第三晶体管221用以依据输入单元210提供的输入信号来决定是否将第一时钟信号CLK1作为输出信号来输出至栅极输出端Gout。换言之，输出单元220可视为一种上拉(pull-up)电路，并且用以上拉栅极输出端Gout的电压。在本实施例中，第三晶体管221的控制端与栅极输出端Gout以及第三晶体管221的第二端之间包括电容器C1。电容器C1用以实现自举(bootstrap)的目的，并且用以稳定栅极输出端Gout的输出信号的切断电压电平的特性，以保护显示面板。
在本实施例中，复位单元230包括第四晶体管231。第四晶体管231的控制端接收第二时钟信号CLK2。第四晶体管231的第一端耦接输入单元210以及输出单元220之间的信号线的自举节点(bootstrap node)P。第四晶体管231的第二端接收栅极低电压VGL。在本实施例中，第四晶体管231用以依据第二时钟信号CLK2来周期性地复位(reset)自举节点P的电压至栅极低电压VGL，以稳定移位寄存器200。
在本实施例中，静电放电单元240包括第五晶体管241以及第六晶体管242。第五晶体管241的第一端耦接栅极输出端Gout。第五晶体管241的控制端耦接第五晶体管241的第二端，并且第五晶体管的第二端接收栅极低电压VGL。第六晶体管242的第一端接收栅极低电压VGL。第六晶体管242的控制端耦接第六晶体管242的第二端，并且第六晶体管242的第二端耦接栅极输出端Gout。第五晶体管241的第一端耦接第六晶体管242的第二端，并且第五晶体管241的第二端耦接第六晶体管242的第一端。在本实施例中，当栅极输出端Gout的电压与栅极低电压VGL具有电压差时，第五晶体管241以及第六晶体管242用以放电栅极输出端Gout的电压。换言之，静电放电单元240可视为一种下拉(pull-down)电路，并且用以下拉栅极输出端Gout的电压。
然而，在一实施例中，移位寄存器200也可额外包括下拉晶体管。下拉晶体管的第一端耦接栅极输出端Gout，下拉晶体管的第二端接收栅极低电压VGL。下拉晶体管可对应于第三晶体管221来下拉栅极输出端Gout的电压。也就是说，在一实施例中，静电放电单元240可结合下拉晶体管来同时下拉栅极输出端Gout的电压。因此，由于静电放电单元240以及下拉晶体管同时放电栅极输出端Gout，下拉晶体管的面积将可有效地缩小。
在本实施例中，移位寄存器200用于进行双向驱动，输入单元210的第一晶体管211以及第二晶体管212的控制端所接收的第一控制信号CS1以及第二控制信号CS2用以接收前级或后级的移位寄存器的输出信号，以周期性地(或选择性地)提供具有栅极高电压的正向输入信号或具有栅极低电压的反向输入信号至输出单元220。在本实施例中，当输出单元220接收到输入单元210提供的输入电压后，输出单元220输出输出信号至栅极输出端Gout。并且，当输出单元220停止接收到输入单元210提供的输入电压时，静电放电电路240放电栅极输出端Gout的电压。也就是说，输出单元220上拉栅极输出端Gout的电压，并且静电放电电路240下拉栅极输出端Gout的电压。输出单元220以及静电放电电路240可使栅极输出端Gout输出至显示面板的栅极线的输出信号为周期性变化的扫描信号(scanning signal)。最后，当静电放电电路240完成下拉栅极输出端Gout的电压后，复位单元230将接着复位自举节点P的电压。因此，本实施例的移位寄存器200的电路架构无须大面积的下拉电路设计。本实施例的移位寄存器200可通过移位寄存器200与显示面板之间的静电放电电路240来有效地放电栅极输出端Gout的电压。
另外，在本实施例中，上述的各晶体管可例如是薄膜晶体管(Thin FilmTransistor,TFT)、金属氧化物薄膜晶体管(Metal Oxide Thin Film Transistor,MOTFT)、金氧半场效晶体管(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)或接面场效晶体管(Junction Field Effect Transistor,JFET)等。
图3是依照本发明的一实施例的栅极驱动电路的示意图。图4是依照图3实施例的栅极驱动电路的驱动时序图。参考图3、图4，栅极驱动电路300为一种阵列上栅极驱动电路。在本实施例中，栅极驱动电路300包括多个移位寄存器310～340，其中移位寄存器的数量不限于图3所示，并且这些移位寄存器310～340可例如是上述图1以及图2实施例所述的移位寄存器。因此，关于本实施例的移位寄存器310～340的相关电路特征以及实施细节可搭配上述图1以及图2实施例的说明而获致足够的教示、建议以及实施说明，因此不予赘述。
在本实施例中，栅极驱动电路300可通过时序控制的方式来增加移位寄存器310～340各别的静电放电电路的放电时间，以有效减小移位寄存器310～340各别的静电放电电路在显示面板上的布局面积。详细而言，栅极驱动电路300可通过四个参考时钟信号CK1～CK4来驱动移位寄存器310～340，并且这四个参考时钟信号CK1～CK4的时钟相位依序相差一个闸线导通时间(如图4所示)。在本实施例中，每一个移位寄存器310～340的第一时钟信号为四个参考时钟信号CK1～CK4的第一个或第二个，并且每一个移位寄存器310～340的第二时钟信号为四个参考时钟信号CK1～CK4的第三个或第四个。并且，每一个移位寄存器310～340所接收第一控制信号分别为前一级的移位寄存器的输出信号，并且每一个移位寄存器310～340的第二控制信号分别为后一级的移位寄存器的输出信号。
详细而言，如图3所示，移位寄存器310、330接收参考时钟信号CK1来作为输出单元所接收的第一时钟信号，并且移位寄存器310、330接收参考时钟信号CK3来作为复位单元所接收的第二时钟信号。移位寄存器320、340接收参考时钟信号CK2来作为输出单元所接收的第一时钟信号，并且移位寄存器320、340接收参考时钟信号CK4来作为复位单元所接收的第二时钟信号。当移位寄存器310接收启动信号STV后，移位寄存器310依据正向输入信号FW以及反向输入信号BW来输出输出信号Gout1。如图3所示，移位寄存器320～340所接收的第一控制信号分别为前一级的移位寄存器310～340的输出信号Gout1～Gout3，并且移位寄存器310～330的第二控制信号分别为后一级的移位寄存器320～340的输出信号Gout2～Gout4。以此类推，移位寄存器310～340可依序正向输入信号FW以及反向输入信号BW来依序输出输出信号Gout1～Gout4。
也就是说，由于图3的每一个移位寄存器310～340的输出单元所接收的第一时钟信号的时钟相位与复位单元所接收的第二时钟信号都相差两个闸线导通时间，因此每一个移位寄存器310～340的静电放电单元在复位单元复位自举节点的电压前，都具有足够的放电时间。换句话说，本实施例的移位寄存器310～340的静电放电单元无需大面积的晶体管设计，因此可有效减少移位寄存器310～340在显示面板上所占有的布局面积。
图5是依照本发明的另一实施例的栅极驱动电路的示意图。图6是依照图5实施例的栅极驱动电路的驱动时序图。参考图5、图6，栅极驱动电路500为一种阵列上栅极驱动电路。在本实施例中，栅极驱动电路500包括多个移位寄存器510～540，其中移位寄存器的数量不限于图5所示，并且这些移位寄存器510～540可例如是上述图1以及图2实施例所述的移位寄存器。因此，关于本实施例的移位寄存器510～540的相关电路特征以及实施细节可搭配上述图1以及图2实施例的说明而获致足够的教示、建议以及实施说明，因此不予赘述。
在本实施例中，栅极驱动电路500可通过时序控制的方式来增加移位寄存器510～540各别的静电放电电路的放电时间，以有效减小移位寄存器510～540各别的静电放电电路在显示面板上的布局面积。详细而言，栅极驱动电路500可通过八个参考时钟信号CK1’～CK8’来驱动移位寄存器510～540，并且这八个参考时钟信号CK1’～CK8’的时钟相位依序相差二分之一个闸线导通时间(如图6所示)。在本实施例中，移位寄存器510～540分为奇数群以及偶数群，其中奇数群的移位寄存器510、530以及偶数群的移位寄存器520～540分开配置在显示面板的两侧，以使本实施例的显示面板可具有窄边框的特性。
在本实施例中，奇数群的每一个移位寄存器510、530的第一时钟信号为八个参考时钟信号CK1’～CK8’的第一个或第三个。偶数群的每一个移位寄存器520、540的第一时钟信号为八个参考时钟信号CK1’～CK8’的第二个或第四个。奇数群的每一个移位寄存器510、530的第二时钟信号为八个参考时钟信号CK1’～CK8’的第五个或第七个。偶数群的每一个移位寄存器520、540的第二时钟信号为八个参考时钟信号CK1’～CK8’的第六个或第八个。在本实施例中，每一个移位寄存器510～540所接收第一控制信号分别为前二级的移位寄存器的输出信号，并且每一个移位寄存器510～540的第二控制信号分别为后二级的移位寄存器的输出信号。
详细而言，如图5所示，移位寄存器510、530接收参考时钟信号CK1’、CK3’来作为输出单元所接收的第一时钟信号，并且移位寄存器510、530接收参考时钟信号CK5’、CK7’来作为复位单元所接收的第二时钟信号。移位寄存器520、540接收参考时钟信号CK2’、CK4’来作为输出单元所接收的第一时钟信号，并且移位寄存器520、540接收参考时钟信号CK6’、CK8’来作为复位单元所接收的第二时钟信号。当移位寄存器510接收启动信号STV后，移位寄存器510依据正向输入信号FW以及反向输入信号BW来输出输出信号Gout1。如图5所示，移位寄存器530、540所接收的第一控制信号分别为前二级的移位寄存器510、520的输出信号Gout1’、Gout2’，并且移位寄存器510、520的第二控制信号分别为后二级的移位寄存器530、540的输出信号Gout3’～Gout4’。以此类推，移位寄存器510～540可依序正向输入信号FW以及反向输入信号BW来依序输出输出信号Gout1’～Gout4’。
也就是说，由于图5的每一个移位寄存器510～540的输出单元所接收的第一时钟信号的时钟相位与复位单元所接收的第二时钟信号都相差两个闸线导通时间，因此每一个移位寄存器510～540的静电放电单元在复位单元复位自举节点的电压前，都具有足够的放电时间。换句话说，本实施例的移位寄存器510～540的静电放电单元无需大面积的晶体管设计，因此可有效减少移位寄存器510～540在显示面板上所占有的布局面积。并且，本实施例的移位寄存器510～540分开配置在显示面板的两侧，因此以使本实施例的显示面板还具有窄边框的特性。
图7是依照本发明的又一实施例的栅极驱动电路的示意图。图8是依照图7实施例的栅极驱动电路的驱动时序图。参考图7、图8，栅极驱动电路700为一种阵列上栅极驱动电路。在本实施例中，栅极驱动电路700包括多个移位寄存器710～780，其中移位寄存器的数量不限于图7所示，并且这些移位寄存器710～780可例如是上述图1以及图2实施例所述的移位寄存器200。因此，关于本实施例的移位寄存器710～780的相关电路特征以及实施细节可搭配上述图1以及图2实施例的说明而获致足够的教示、建议以及实施说明，因此不予赘述。
在本实施例中，栅极驱动电路700可通过时序控制的方式来增加移位寄存器710～780各别的静电放电电路的放电时间，以有效减小移位寄存器710～780各别的静电放电电路在显示面板上的布局面积。举例而言，栅极驱动电路700可通过七个参考时钟信号CK1”～CK7”来驱动移位寄存器710～780，并且这七个参考时钟信号CK1”～CK7”的时钟相位依序相差二分之一个闸线导通时间(如图8所示)。在本实施例中，每一个移位寄存器710～780的第一时钟信号依序选自这七个参考时钟信号CK1”～CK7”的其中之一个，并且每一个移位寄存器710～780的第二时钟信号依序选自这七个参考时钟信号CK1”～CK7”的其中之另一个。值得注意的是，每一个移位寄存器710～780的第一时钟信号以及第二时钟信号相差两个闸线导通时间。并且，每一个移位寄存器710～780所接收第一控制信号分别为前一级的移位寄存器710～780的输出信号，并且每一个移位寄存器710～780的第二控制信号分别为后一级的移位寄存器的输出信号。
详细而言，如图7所示，移位寄存器710接收参考时钟信号CK1”来作为输出单元所接收的第一时钟信号，并且移位寄存器710接收参考时钟信号CK4”来作为复位单元所接收的第二时钟信号。因此，移位寄存器710接收的第一时钟信号以及第二时钟信号相差两个闸线导通时间。移位寄存器720接收参考时钟信号CK2”来作为输出单元所接收的第一时钟信号，并且移位寄存器720接收参考时钟信号CK5”来作为复位单元所接收的第二时钟信号。因此，移位寄存器720接收的第一时钟信号以及第二时钟信号相差两个闸线导通时间。以此类推，移位寄存器730～780依序选择相差两个闸线导通时间的两个参考时钟信号来分别作为第一时钟信号以及第二时钟信号。
更详细而言，当移位寄存器710接收启动信号STV后，移位寄存器710依据正向输入信号FW以及反向输入信号BW来输出输出信号Gout1”。如图7所示，移位寄存器720～780所接收的第一控制信号分别为前一级的移位寄存器710～770的输出信号Gout1”～Gout7”，并且移位寄存器710～770的第二控制信号分别为后一级的移位寄存器720～780的输出信号Gout2”～Gout8”。以此类推，移位寄存器710～780可依序正向输入信号FW以及反向输入信号BW来依序输出输出信号Gout1”～Gout8”。
也就是说，由于图7的每一个移位寄存器710～780的输出单元所接收的第一时钟信号的时钟相位与复位单元所接收的第二时钟信号都相差两个闸线导通时间，因此每一个移位寄存器710～780的静电放电单元在复位单元复位自举节点的电压前，都具有足够的放电时间。换句话说，本实施例的移位寄存器710～740的静电放电单元无需大面积的晶体管设计，因此可有效减少移位寄存器710～740在显示面板上所占有的布局面积。
然而，在一实施例中，栅极驱动电路700的参考时钟信号的数量可不限于图7所示，并且其第一时钟信号以及第二时钟信号的选择方式也不限于图7所示。举例来说，若栅极驱动电路700的每一个移位寄存器710～780各别接收的第一时钟信号以及第二时钟信号欲相差M个栅极导通时间，则参考时钟信号的数量N可至少设计为3M+1个(N＝3M+1)，其中N与M为大于零的正整数。并且，移位寄存器720～780所接收的第一控制信号分别为前一级的输出信号，并且移位寄存器710～770的第二控制信号分别为后一级的输出信号。
综上所述，本发明的移位寄存器以及栅极驱动电路可通过静电放电单元来作为下拉电路，以有效地下拉栅极输出端的电压。因此，本发明的移位寄存器以及栅极驱动电路可有效地减少下拉晶体管在显示面板上所占的面积，或用静电放电单元来直接替代下拉晶体管。并且，本发明的移位寄存器以及栅极驱动电路还可通过时钟信号的设计，来增加静电放电单元的放电时间，而可进一步有效地缩小静电放电单元的晶体管面积。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视所附的权利要求所界定者为准。

Claims (6)

1.一种移位寄存器，其特征在于，包括：
输入单元，提供输入信号；
输出单元，耦接所述输入单元以及栅极输出端，所述输出单元依据所述输入信号而经由所述栅极输出端输出输出信号；
静电放电单元，耦接所述输出单元，当所述栅极输出端输出所述输出信号后，所述静电放电单元依据栅极低电压下拉所述栅极输出端的电压；以及
复位单元，耦接所述输入单元以及所述输出单元，当所述静电放电单元下拉所述栅极输出端的电压后，所述复位单元复位自举节点的电压，
其中所述输入单元包括：
第一晶体管，其中所述第一晶体管的控制端接收第一控制信号，并且所述第一晶体管的第一端接收第一输入信号；以及
第二晶体管，其中所述第二晶体管的控制端接收第二控制信号，其中所述第二晶体管的第一端耦接所述第一晶体管的第二端，并且所述第二晶体管的第二端接收第二输入信号，
其中所述第一晶体管的所述第二端以及所述第二晶体管的所述第一端耦接所述输出单元，
其中所述第一输入信号为正向输入信号以及反向输入信号的其中之一，所述第二输入信号为所述正向输入信号以及所述反向输入信号的其中之另一，
其中所述输出单元包括第三晶体管，其中所述第三晶体管的控制端耦接所述第一晶体管的所述第二端以及所述第二晶体管的所述第一端，其中所述第三晶体管的第一端接收第一时钟信号，并且所述第三晶体管的第二端耦接所述栅极输出端，
其中所述复位单元包括第四晶体管，其中所述第四晶体管的控制端接收第二时钟信号，其中所述第四晶体管的第一端耦接所述自举节点，并且所述第四晶体管的第二端接收所述栅极低电压，
其中所述第一时钟信号的时钟相位与所述第二时钟信号相差两个闸线导通时间，并且所述第一输入信号为前一级或前二级的移位寄存器提供的输出信号，所述第二输入信号为后一级或后二级的移位寄存器提供的输出信号。
2.根据权利要求1所述的移位寄存器，其中所述静电放电单元包括：
第五晶体管，其中所述第五晶体管的第一端耦接所述栅极输出端，其中所述第五晶体管的控制端耦接所述第五晶体管的第二端，并且所述第五晶体管的所述第二端接收所述栅极低电压；以及
第六晶体管，其中所述第六晶体管的第一端接收所述栅极低电压，其中所述第六晶体管的控制端耦接所述第六晶体管的第二端，并且所述第六晶体管的所述第二端耦接所述栅极输出端，
其中所述第五晶体管的所述第一端耦接所述第六晶体管的所述第二端，并且所述第五晶体管的所述第二端耦接所述第六晶体管的所述第一端。
3.一种栅极驱动电路，其特征在于，包括：
多个如权利要求1所述的移位寄存器，
其中，在一个驱动周期中，所述多个移位寄存器的所述输出单元依据所述输入信号来通过所述第一时钟信号上拉所述栅极输出端的电压，以使所述栅极输出端输出所述输出信号，并且接着所述静电放电单元下拉所述栅极输出端的电压，其中当所述静电放电单元下拉所述栅极输出端的电压后，所述多个移位寄存器的所述复位单元依据所述第二时钟信号来通过所述栅极低电压复位所述自举节点的电压。
4.根据权利要求3所述的栅极驱动电路，其中所述栅极驱动电路通过四个参考时钟信号来驱动所述多个移位寄存器，并且所述四个参考时钟信号的时钟相位依序相差一个闸线导通时间，
其中所述多个移位寄存器的所述第一时钟信号为所述四个参考时钟信号的第一个或第二个，并且所述多个移位寄存器的所述第二时钟信号为所述四个参考时钟信号的第三个或第四个，
其中所述多个移位寄存器的所述第一控制信号为前一级的移位寄存器的输出信号，并且所述多个移位寄存器的所述第二控制信号为后一级的移位寄存器的输出信号。
5.根据权利要求3所述的栅极驱动电路，其中所述栅极驱动电路通过八个参考时钟信号来驱动所述多个移位寄存器，并且所述八个参考时钟信号的时钟相位依序相差二分之一个闸线导通时间，其中所述多个移位寄存器分为奇数群以及偶数群，
其中所述奇数群的所述多个移位寄存器的所述第一时钟信号为所述八个参考时钟信号的第一个或第三个，并且所述偶数群的所述多个移位寄存器的所述第一时钟信号为所述八个参考时钟信号的第二个或第四个，
其中所述奇数群的所述多个移位寄存器的所述第二时钟信号为所述八个参考时钟信号的第五个或第七个，并且所述偶数群的所述多个移位寄存器的所述第二时钟信号为所述八个参考时钟信号的第六个或第八个，
其中所述多个移位寄存器的所述第一控制信号为前二级的移位寄存器的输出信号，并且所述多个移位寄存器的所述第二控制信号为后二级的移位寄存器的输出信号。
6.根据权利要求3所述的栅极驱动电路，其中所述栅极驱动电路通过多个参考时钟信号来驱动所述多个移位寄存器，并且所述多个参考时钟信号的时钟相位依序相差二分之一个闸线导通时间，
其中所述多个移位寄存器各别的所述第一时钟信号依序选自所述多个参考时钟信号的其中的一个，并且所述多个移位寄存器各别的所述第二时钟信号依序选自所述多个参考时钟信号的其中的另一个，其中所述多个参考时钟信号的其中的一个与所述多个参考时钟信号的其中的另一个之间相差所述两个闸线导通时间，
其中所述多个移位寄存器的所述第一控制信号为前一级的移位寄存器的输出信号，并且所述多个移位寄存器的所述第二控制信号为后一级的移位寄存器的输出信号。
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