TWI718444B

TWI718444B - 移位寄存器以及閘極驅動電路

Info

Publication number: TWI718444B
Application number: TW107142180A
Authority: TW
Inventors: 陳世烽; 郭文瑜
Original assignee: 元太科技工業股份有限公司
Priority date: 2018-11-27
Filing date: 2018-11-27
Publication date: 2021-02-11
Also published as: TW202020538A

Abstract

本發明提出一種移位寄存器以及閘極驅動電路。移位寄存器適於配置在閘極驅動電路中。移位寄存器包括輸入單元、輸出單元、靜電放電單元以及復位單元。輸入單元提供輸入信號。輸出單元耦接輸入單元以及閘極輸出端。輸出單元依據輸入信號而經由閘極輸出端輸出輸出信號。靜電放電單元耦接輸出單元。當閘極輸出端輸出輸出信號後，靜電放電單元依據閘極低電壓下拉閘極輸出端的電壓。復位單元耦接輸入單元以及輸出單元。當靜電放電單元下拉閘極輸出端的電壓後，復位單元復位自舉節點的電壓。

Description

移位寄存器以及閘極驅動電路

本發明是有關於一種寄存器設計，且特別是有關於一種適用在陣列上閘極驅動電路(Gate driver on array,GOA)當中的移位寄存器及其閘極驅動電路。

一般而言，在顯示器的驅動技術領域中，液晶顯示器(Liquid-crystal display,LCD)以及電泳顯示器(Electrophoretic Display,EPD)通常是利用源極驅動電路以及閘極驅動電路所提供驅動信號以及掃描信號來驅動顯示面板。並且，為了節省顯示器的製造成本，目前發展出陣列上閘極驅動電路(Gate driver on array,GOA)的技術。也就是說，閘極驅動電路可被直接製作在玻璃基板上，以代替由外接矽晶片製作的驅動晶片。然而，由於將閘極驅動電路直接製作在玻璃基板上，閘極驅動電路將會占用顯示面板的面積，進而導致顯示面板的顯示區域的限縮。因此，如何改善並增加陣列上閘極驅動電路的顯示面板的顯示區域，是本領域目前重要的課題之一。有鑑於此，以下將提出幾個解決方案。

本發明提供一種適用於陣列上閘極驅動電路(Gate driver on array,GOA)的移位寄存器及其閘極驅動電路可有效增加顯示面板的顯示區域的面積。

本發明的一種移位寄存器包括輸入單元、輸出單元、靜電放電單元以及復位單元。所述輸入單元提供輸入信號。所述輸出單元耦接所述輸入單元以及閘極輸出端。所述輸出單元依據所述輸入信號而經由所述閘極輸出端輸出輸出信號。所述靜電放電單元耦接所述輸出單元。當所述閘極輸出端輸出所述輸出信號後，所述靜電放電單元依據閘極低電壓下拉所述閘極輸出端的電壓。所述復位單元耦接所述輸入單元以及所述輸出單元。當所述靜電放電單元下拉所述閘極輸出端的電壓後，所述復位單元復位自舉節點的電壓。

本發明的一種閘極驅動電路包括多個如上述的移位寄存器。在一個驅動週期中，所述多個移位寄存器的所述輸出單元依據所述輸入信號來藉由第一時鐘信號上拉所述閘極輸出端的電壓，以使所述閘極輸出端輸出所述輸出信號，並且接著所述靜電放電單元下拉所述閘極輸出端的電壓。當所述靜電放電單元下拉所述閘極輸出端的電壓後，所述多個移位寄存器的所述復位單元依據第二時鐘信號來藉由所述閘極低電壓復位的所述自舉節點的電壓。所述第一時鐘信號的時鐘相位與所述第二時鐘信號相差兩個閘線導通時間。

基於上述，本發明的移位寄存器以及閘極驅動電路可藉由靜電放電單元來替代下拉電晶體或減小下拉電晶體在顯示面板上的佈局面積，以有效增加顯示面板的顯示區域的面積。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100、200:移位寄存器

110、210:輸入單元

120、220:輸出單元

130、230:復位單元

140、240:靜電放電單元

211、212、221、231、241、242:電晶體

300、500、700:閘極驅動電路

310~340、510~540、710~780:移位寄存器

C1:電容器

P:自舉節點

CS1、CS2:控制信號

BW、FW:輸入信號

CLK1、CLK2:時鐘信號

VGL:閘極低電壓

Gout:閘極輸出端

STV:啟動信號

CK1~CK4、CK1’~CK8’、CK1”~CK7”:參考時鐘信號

Gout1~Gout4、Gout1’~Gout4’、Gout1”~Gout8”:輸出信號

圖1是依照本發明的一實施例的移位寄存器的示意圖。

圖2是依照本發明的一實施例的移位寄存器的電路圖。

圖3是依照本發明的一實施例的閘極驅動電路的示意圖。

圖4是依照圖3實施例的閘極驅動電路的驅動時序圖。

圖5是依照本發明的另一實施例的閘極驅動電路的示意圖。

圖6是依照圖5實施例的閘極驅動電路的驅動時序圖。

圖7是依照本發明的又一實施例的閘極驅動電路的示意圖。

圖8是依照圖7實施例的閘極驅動電路的驅動時序圖。

為了使本發明之內容可以被更容易明瞭，以下特舉實施例做為本發明確實能夠據以實施的範例。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟，係代表相同或類似部件。

圖1是依照本發明的一實施例的移位寄存器的示意圖。參考圖1，本發明的移位寄存器(shift register)100包括輸入單元110、輸出單元120、復位單元130以及靜電放電單元140。在本實施例中，輸入單元110耦接輸出單元120，以提供輸入信號至輸出單元120。輸出單元120依據輸入信號而經由閘極輸出端輸出輸出信號。復位單元130耦接輸入單元110以及輸出單元120。靜電放電單元140耦接輸出單元120。在本實施例中，當輸出單元120透過閘極輸出端輸出輸出信號後，靜電放電單元140依據閘極低電壓(gate low voltage)下拉閘極輸出端的電壓。並且，當靜電放電單元140下拉閘極輸出端的電壓後，復位單元130復位自舉節點(bootstrap node)的電壓。

在本實施例中，移位寄存器100適配於顯示面板的陣列上閘極驅動電路(Gate driver on array,GOA)當中，並且透過閘極輸出端耦接顯示面板的閘極線(gate line)。移位寄存器100藉由輸出電路120提供輸出信號至顯示面板的閘極線，以作為掃描信號(scanning signal)。在本實施例中，輸出電路120提供一個高電壓位準的信號至閘極輸出端，並且當輸出電路120停止提供高電壓位準的信號至閘極輸出端時，靜電放電單元140放電閘極輸出端的電壓。也就是說，本實施例的靜電放電單元140用以提供下拉電壓的功能。接著，當靜電放電單元140放電閘極輸出端的電壓之後，復位單元130復位在移位寄存器100的電路中的自舉節點的電壓，以完成一個掃描信號的輸出工作。此外，本實施例的靜電放電單元140除了作為下拉電路，還可同時提供適於移位寄存器100以及顯示面板之間的靜電保護功能。

另外，在本實施例中，上述的顯示面板可例如是指配置在液晶顯示器(Liquid-crystal display,LCD)、有機發光顯示器(OLED)或電泳顯示器(Electrophoretic Display,EPD)當中的顯示面板，並且顯示面板可例如是玻璃或塑膠材質的薄膜電晶體(Thin Film Transistor,TFT)面板。

圖2是依照本發明的一實施例的移位寄存器的電路圖。參考圖2，移位寄存器200包括輸入單元210、輸出單元220、復位單元230以及靜電放電單元240。在本實施例中，輸入單元210包括第一電晶體211以及第二電晶體212。第一電晶體211的控制端接收第一控制信號CS1，並且第一電晶體211的第一端接收第一輸入信號IS1第二電晶體212的控制端接收第二控制信號CS2。第二電晶體212的第一端耦接第一電晶體211的第二端，並且第二電晶體212的第二端接收第二輸入信號IS2。第一電晶體211的第二端以及第二電晶體212的第一端耦接輸出單元220。第一電晶體211以及第二電晶體212分別用以週期性地(或選擇性地)提供輸入信號至輸出單元120。在本實施例中，第一輸入信號IS1可為正向輸入信號以及反向輸入信號的其中之一，並且第二輸入信號IS2可為正向輸入信號以及反向輸入信號的其中之另一。第一輸入信號IS1以及第二輸入信號IS2的信號類型可依據不同的驅動狀態而定，本發明並不加以限制。

在本實施例中，輸出單元220包括第三電晶體221。第三電晶體221的控制端耦接第一電晶體211的第二端以及第二電晶體212的第一端，其中第三電晶體221的第一端接收第一時鐘信號CLK1，並且第三電晶體221的第二端耦接閘極輸出端Gout。在本實施例中，第三電晶體221用以依據輸入單元210提供的輸入信號來決定是否將第一時鐘信號CLK1作為輸出信號來輸出至閘極輸出端Gout。換言之，輸出單元220可視為一種上拉(pull-up)電路，並且用以上拉閘極輸出端Gout的電壓。在本實施例中，第三電晶體221的控制端與閘極輸出端Gout以及第三電晶體221的第二端之間包括電容器C1。電容器C1用以實現自舉(bootstrap)的目的，並且用以穩定閘極輸出端Gout的輸出信號的切斷電壓位準的特性，以保護顯示面板。

在本實施例中，復位單元230包括第四電晶體231。第四電晶體231的控制端接收第二時鐘信號CLK2。第四電晶體231的第一端耦接輸入單元210以及輸出單元220之間的信號線的自舉節點(bootstrap node)P。第四電晶體231的第二端接收閘極低電壓VGL。在本實施例中，第四電晶體231用以依據第二時鐘信號CLK2 來週期性地復位(reset)自舉節點P的電壓至閘極低電壓VGL，以穩定移位寄存器200。

在本實施例中，靜電放電單元240包括第五電晶體241以及第六電晶體242。第五電晶體241的第一端耦接閘極輸出端Gout。第五電晶體241的控制端耦接第五電晶體241的第二端，並且第五電晶體的第二端接收閘極低電壓VGL。第六電晶體242的第一端接收閘極低電壓VGL。第六電晶體242的控制端耦接第六電晶體242的第二端，並且第六電晶體242的第二端耦接閘極輸出端Gout。第五電晶體241的第一端耦接第六電晶體242的第二端，並且第五電晶體241的第二端耦接第六電晶體242的第一端。在本實施例中，當閘極輸出端Gout的電壓與閘極低電壓VGL具有電壓差時，第五電晶體241以及第六電晶體242用以放電閘極輸出端Gout的電壓。換言之，靜電放電單元240可視為一種下拉(pull-down)電路，並且用以下拉閘極輸出端Gout的電壓。

然而，在一實施例中，移位寄存器200也可額外包括下拉電晶體。下拉電晶體的第一端耦接閘極輸出端Gout，下拉電晶體的第二端接收閘極低電壓VGL。下拉電晶體可對應於第三電晶體221來下拉閘極輸出端Gout的電壓。也就是說，在一實施例中，靜電放電單元240可結合下拉電晶體來同時下拉閘極輸出端Gout的電壓。因此，由於靜電放電單元240以及下拉電晶體同時放電閘極輸出端Gout，下拉電晶體的面積將可有效地縮小。

在本實施例中，移位寄存器200用於進行雙向驅動，輸入單元210的第一電晶體211以及第二電晶體212的控制端所接收的第一控制信號CS1以及第二控制信號CS2用以接收前級或後級的移位寄存器的輸出信號，以週期性地(或選擇性地)提供具有閘極高電壓的正向輸入信號或具有閘極低電壓的反向輸入信號至輸出單元220。在本實施例中，當輸出單元220接收到輸入單元210提供的輸入電壓後，輸出單元220輸出輸出信號至閘極輸出端Gout。並且，當輸出單元220停止接收到輸入單元210提供的輸入電壓時，靜電放電電路240放電閘極輸出端Gout的電壓。也就是說，輸出單元220上拉閘極輸出端Gout的電壓，並且靜電放電電路240下拉閘極輸出端Gout的電壓。輸出單元220以及靜電放電電路240可使閘極輸出端Gout輸出至顯示面板的閘極線的輸出信號為週期性變化的掃描信號(scanning signal)。最後，當靜電放電電路240完成下拉閘極輸出端Gout的電壓後，復位單元230將接著復位自舉節點P的電壓。因此，本實施例的移位寄存器200的電路架構無須大面積的下拉電路設計。本實施例的移位寄存器200可透過移位寄存器200與顯示面板之間的靜電放電電路240來有效地放電閘極輸出端Gout的電壓。

另外，在本實施例中，上述的各電晶體可例如是薄膜電晶體(Thin Film Transistor,TFT)、金屬氧化物薄膜電晶體(Metal Oxide Thin Film Transistor,MOTFT)、金氧半場效電晶體(Metal Oxide Semiconductor Field Effect Transistor,MOSFET)或接面場效電晶體(Junction Field Effect Transistor,JFET)等。

圖3是依照本發明的一實施例的閘極驅動電路的示意圖。圖4是依照圖3實施例的閘極驅動電路的驅動時序圖。參考圖3、圖4，閘極驅動電路300為一種陣列上閘極驅動電路。在本實施例中，閘極驅動電路300包括多個移位寄存器310~340，其中移位寄存器的數量不限於圖3所示，並且這些移位寄存器310~340可例如是上述圖1以及圖2實施例所述的移位寄存器。因此，關於本實施例的移位寄存器310~340的相關電路特徵以及實施細節可搭配上述圖1以及圖2實施例的說明而獲致足夠的教示、建議以及實施說明，因此不予贅述。

在本實施例中，閘極驅動電路300可透過時序控制的方式來增加移位寄存器310~340各別的靜電放電電路的放電時間，以有效減小移位寄存器310~340各別的靜電放電電路在顯示面板上的佈局面積。詳細而言，閘極驅動電路300可藉由四個參考時鐘信號CK1~CK4來驅動移位寄存器310~340，並且這四個參考時鐘信號CK1~CK4的時鐘相位依序相差一個閘線導通時間(如圖4所示)。在本實施例中，每一個移位寄存器310~340的第一時鐘信號為四個參考時鐘信號CK1~CK4的第一個或第二個，並且每一個移位寄存器310~340的第二時鐘信號為四個參考時鐘信號CK1~CK4的第三個或第四個。並且，每一個移位寄存器310~340 所接收第一控制信號分別為前一級的移位寄存器的輸出信號，並且每一個移位寄存器310~340的第二控制信號分別為後一級的移位寄存器的輸出信號。

詳細而言，如圖3所示，移位寄存器310、330接收參考時鐘信號CK1來作為輸出單元所接收的第一時鐘信號，並且移位寄存器310、330接收參考時鐘信號CK3來作為復位單元所接收的第二時鐘信號。移位寄存器320、340接收參考時鐘信號CK2來作為輸出單元所接收的第一時鐘信號，並且移位寄存器320、340接收參考時鐘信號CK4來作為復位單元所接收的第二時鐘信號。當移位寄存器310接收啟動信號STV後，移位寄存器310依據正向輸入信號FW以及反向輸入信號BW來輸出輸出信號Gout1。如圖3所示，移位寄存器320~340所接收的第一控制信號分別為前一級的移位寄存器310~340的輸出信號Gout1~Gout3，並且移位寄存器310~330的第二控制信號分別為後一級的移位寄存器320~340的輸出信號Gout2~Gout4。以此類推，移位寄存器310~340可依序正向輸入信號FW以及反向輸入信號BW來依序輸出輸出信號Gout1~Gout4。

也就是說，由於圖3的每一個移位寄存器310~340的輸出單元所接收的第一時鐘信號的時鐘相位與復位單元所接收的第二時鐘信號都相差兩個閘線導通時間，因此每一個移位寄存器310~340的靜電放電單元在復位單元復位自舉節點的電壓前，都具有足夠的放電時間。換句話說，本實施例的移位寄存器310~340的靜電放電單元無需大面積的電晶體設計，因此可有效減少移位寄存器310~340在顯示面板上所佔有的佈局面積。

圖5是依照本發明的另一實施例的閘極驅動電路的示意圖。圖6是依照圖5實施例的閘極驅動電路的驅動時序圖。參考圖5、圖6，閘極驅動電路500為一種陣列上閘極驅動電路。在本實施例中，閘極驅動電路500包括多個移位寄存器510~540，其中移位寄存器的數量不限於圖5所示，並且這些移位寄存器510~540可例如是上述圖1以及圖2實施例所述的移位寄存器。因此，關於本實施例的移位寄存器510~540的相關電路特徵以及實施細節可搭配上述圖1以及圖2實施例的說明而獲致足夠的教示、建議以及實施說明，因此不予贅述。

在本實施例中，閘極驅動電路500可透過時序控制的方式來增加移位寄存器510~540各別的靜電放電電路的放電時間，以有效減小移位寄存器510~540各別的靜電放電電路在顯示面板上的佈局面積。詳細而言，閘極驅動電路500可藉由八個參考時鐘信號CK1’~CK8’來驅動移位寄存器510~540，並且這八個參考時鐘信號CK1’~CK8’的時鐘相位依序相差二分之一個閘線導通時間(如圖6所示)。在本實施例中，移位寄存器510~540分為奇數群以及偶數群，其中奇數群的移位寄存器510、530以及偶數群的移位寄存器520~540分開配置在顯示面板的兩側，以使本實施例的顯示面板可具有窄邊框的特性。

在本實施例中，奇數群的每一個移位寄存器510、530的第一時鐘信號為八個參考時鐘信號CK1’~CK8’的第一個或第三個。偶數群的每一個移位寄存器520、540的第一時鐘信號為八個參考時鐘信號CK1’~CK8’的第二個或第四個。奇數群的每一個移位寄存器510、530的第二時鐘信號為八個參考時鐘信號CK1’~CK8’的第五個或第七個。偶數群的每一個移位寄存器520、540的第二時鐘信號為八個參考時鐘信號CK1’~CK8’的第六個或第八個。在本實施例中，每一個移位寄存器510~540所接收第一控制信號分別為前二級的移位寄存器的輸出信號，並且每一個移位寄存器510~540的第二控制信號分別為後二級的移位寄存器的輸出信號。

詳細而言，如圖5所示，移位寄存器510、530接收參考時鐘信號CK1’、CK3’來作為輸出單元所接收的第一時鐘信號，並且移位寄存器510、530接收參考時鐘信號CK5’、CK7’來作為復位單元所接收的第二時鐘信號。移位寄存器520、540接收參考時鐘信號CK2’、CK4’來作為輸出單元所接收的第一時鐘信號，並且移位寄存器520、540接收參考時鐘信號CK6’、CK8’來作為復位單元所接收的第二時鐘信號。當移位寄存器510接收啟動信號STV後，移位寄存器510依據正向輸入信號FW以及反向輸入信號BW來輸出輸出信號Gout1’。如圖5所示，移位寄存器530、540所接收的第一控制信號分別為前二級的移位寄存器510、520的輸出信號Gout1’、Gout2’，並且移位寄存器510、520的第二控制信號分別為後二級的移位寄存器530、540的輸出信號Gout3’~Gout4’。以此類推，移位寄存器510~540可依序正向輸入信號FW以及反向輸入信號BW來依序輸出輸出信號Gout1’~Gout4’。

也就是說，由於圖5的每一個移位寄存器510~540的輸出單元所接收的第一時鐘信號的時鐘相位與復位單元所接收的第二時鐘信號都相差兩個閘線導通時間，因此每一個移位寄存器510~540的靜電放電單元在復位單元復位自舉節點的電壓前，都具有足夠的放電時間。換句話說，本實施例的移位寄存器510~540的靜電放電單元無需大面積的電晶體設計，因此可有效減少移位寄存器510~540在顯示面板上所佔有的佈局面積。並且，本實施例的移位寄存器510~540分開配置在顯示面板的兩側，因此以使本實施例的顯示面板還具有窄邊框的特性。

圖7是依照本發明的又一實施例的閘極驅動電路的示意圖。圖8是依照圖7實施例的閘極驅動電路的驅動時序圖。參考圖7、圖8，閘極驅動電路700為一種陣列上閘極驅動電路。在本實施例中，閘極驅動電路700包括多個移位寄存器710~780，其中移位寄存器的數量不限於圖7所示，並且這些移位寄存器710~780可例如是上述圖1以及圖2實施例所述的移位寄存器200。因此，關於本實施例的移位寄存器710~780的相關電路特徵以及實施細節可搭配上述圖1以及圖2實施例的說明而獲致足夠的教示、建議以及實施說明，因此不予贅述。

在本實施例中，閘極驅動電路700可透過時序控制的方式來增加移位寄存器710~780各別的靜電放電電路的放電時間，以有效減小移位寄存器710~780各別的靜電放電電路在顯示面板上的佈局面積。舉例而言，閘極驅動電路700可藉由七個參考時鐘信號CK1”~CK7”來驅動移位寄存器710~780，並且這七個參考時鐘信號CK1”~CK7”的時鐘相位依序相差二分之一個閘線導通時間(如圖8所示)。在本實施例中，每一個移位寄存器710~780的第一時鐘信號依序選自這七個參考時鐘信號CK1”~CK7”的其中之一個，並且每一個移位寄存器710~780的第二時鐘信號依序選自這七個參考時鐘信號CK1”~CK7”的其中之另一個。值得注意的是，每一個移位寄存器710~780的第一時鐘信號以及第二時鐘信號相差兩個閘線導通時間。並且，每一個移位寄存器710~780所接收第一控制信號分別為前一級的移位寄存器710~780的輸出信號，並且每一個移位寄存器710~780的第二控制信號分別為後一級的移位寄存器的輸出信號。

詳細而言，如圖7所示，移位寄存器710接收參考時鐘信號CK1”來作為輸出單元所接收的第一時鐘信號，並且移位寄存器710接收參考時鐘信號CK4”來作為復位單元所接收的第二時鐘信號。因此，移位寄存器710接收的第一時鐘信號以及第二時鐘信號相差兩個閘線導通時間。移位寄存器720接收參考時鐘信號CK2”來作為輸出單元所接收的第一時鐘信號，並且移位寄存器720接收參考時鐘信號CK5”來作為復位單元所接收的第二時鐘信號。因此，移位寄存器720接收的第一時鐘信號以及第二時鐘信號相差兩個閘線導通時間。以此類推，移位寄存器730~780依序選擇相差兩個閘線導通時間的兩個參考時鐘信號來分別作為第一時鐘信號以及第二時鐘信號。

更詳細而言，當移位寄存器710接收啟動信號STV後，移位寄存器710依據正向輸入信號FW以及反向輸入信號BW來輸出輸出信號Gout1”。如圖7所示，移位寄存器720~780所接收的第一控制信號分別為前一級的移位寄存器710~770的輸出信號Gout1”~Gout7”，並且移位寄存器710~770的第二控制信號分別為後一級的移位寄存器720~780的輸出信號Gout2”~Gout8”。以此類推，移位寄存器710~780可依序正向輸入信號FW以及反向輸入信號BW來依序輸出輸出信號Gout1”~Gout8”。

也就是說，由於圖7的每一個移位寄存器710~780的輸出單元所接收的第一時鐘信號的時鐘相位與復位單元所接收的第二時鐘信號都相差兩個閘線導通時間，因此每一個移位寄存器710~780的靜電放電單元在復位單元復位自舉節點的電壓前，都具有足夠的放電時間。換句話說，本實施例的移位寄存器710~740的靜電放電單元無需大面積的電晶體設計，因此可有效減少移位寄存器710~740在顯示面板上所佔有的佈局面積。

然而，在一實施例中，閘極驅動電路700的參考時鐘信號的數量可不限於圖7所示，並且其第一時鐘信號以及第二時鐘信號的選擇方式也不限於圖7所示。舉例來說，若閘極驅動電路700的每一個移位寄存器710~780各別接收的第一時鐘信號以及第二時鐘信號欲相差M個閘極導通時間，則參考時鐘信號的數量N可至少設計為3M+1個(N=3M+1)，其中N與M為大於零的正整數。並且，移位寄存器720~780所接收的第一控制信號分別為前一級的輸出信號，並且移位寄存器710~770的第二控制信號分別為後一級的輸出信號。

綜上所述，本發明的移位寄存器以及閘極驅動電路可藉由靜電放電單元來作為下拉電路，以有效地下拉閘極輸出端的電壓。因此，本發明的移位寄存器以及閘極驅動電路可有效地減少下拉電晶體在顯示面板上所佔的面積，或用靜電放電單元來直接替代下拉電晶體。並且，本發明的移位寄存器以及閘極驅動電路還可藉由時鐘信號的設計，來增加靜電放電單元的放電時間，而可進一步有效地縮小靜電放電單元的電晶體面積。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:移位寄存器

110:輸入單元

120:輸出單元

130:復位單元

140:靜電放電單元

Claims

一種移位寄存器，包括：一輸入單元，提供一輸入信號；一輸出單元，耦接所述輸入單元以及一閘極輸出端，所述輸出單元依據所述輸入信號而經由所述閘極輸出端輸出一輸出信號；一靜電放電單元，耦接所述輸出單元，當所述閘極輸出端輸出所述輸出信號後，所述靜電放電單元依據一閘極低電壓下拉所述閘極輸出端的電壓；以及一復位單元，耦接所述輸入單元以及所述輸出單元，當所述靜電放電單元下拉所述閘極輸出端的電壓後，所述復位單元復位一自舉節點的電壓，其中所述靜電放電單元包括：一第五電晶體，其中所述第五電晶體的一第一端耦接所述閘極輸出端，其中所述第五電晶體的一控制端耦接所述第五電晶體的一第二端，並且所述第五電晶體的所述第二端接收所述閘極低電壓；以及一第六電晶體，其中所述第六電晶體的一第一端接收所述閘極低電壓，其中所述第六電晶體的一控制端耦接所述第六電晶體的一第二端，並且所述第六電晶體的所述第二端耦接所述閘極輸出端，其中所述第五電晶體的所述第一端耦接所述第六電晶體的所述第二端，並且所述第五電晶體的所述第二端耦接所述第六電晶體的所述第一端。
如申請專利範圍第1項所述的移位寄存器，其中所述輸入單元包括：一第一電晶體，其中所述第一電晶體的一控制端接收一第一控制信號，並且所述第一電晶體的一第一端接收一第一輸入信號；以及一第二電晶體，其中所述第二電晶體的一控制端接收一第二控制信號，其中所述第二電晶體的一第一端耦接所述第一電晶體的一第二端，並且所述第二電晶體的一第二端接收一第二輸入信號，其中所述第一電晶體的所述第二端以及所述第二電晶體的所述第一端耦接所述輸出單元。
如申請專利範圍第2項所述的移位寄存器，其中所述輸出單元包括：一第三電晶體，其中所述第三電晶體的一控制端耦接所述第一電晶體的所述第二端以及所述第二電晶體的所述第一端，其中所述第三電晶體的一第一端接收一第一時鐘信號，並且所述第三電晶體的一第二端耦接所述閘極輸出端。
如申請專利範圍第3項所述的移位寄存器，其中所述復位單元包括：一第四電晶體，其中所述第四電晶體的一控制端接收一第二時鐘信號，其中所述第四電晶體的一第一端耦接所述自舉節點，並且所述第四電晶體的一第二端接收所述閘極低電壓。
如申請專利範圍第4項所述的移位寄存器，其中所述第一時鐘信號的一時鐘相位與所述第二時鐘信號相差一個閘線導通時間，並且所述第一控制信號為前一級或前二級的移位寄存器提供的一輸出信號，所述第二控制信號為後一級或後二級的移位寄存器提供的一輸出信號。
一種閘極驅動電路，包括：多個如申請專利範圍第1項所述的移位寄存器，其中，在一個驅動週期中，所述多個移位寄存器的所述輸出單元依據所述輸入信號來藉由一第一時鐘信號上拉所述閘極輸出端的電壓，以使所述閘極輸出端輸出所述輸出信號，並且接著所述靜電放電單元下拉所述閘極輸出端的電壓，其中當所述靜電放電單元下拉所述閘極輸出端的電壓後，所述多個移位寄存器的所述復位單元依據一第二時鐘信號來藉由所述閘極低電壓復位所述自舉節點的電壓，其中所述第一時鐘信號的一時鐘相位與所述第二時鐘信號相差兩個閘線導通時間。
如申請專利範圍第6項所述的閘極驅動電路，其中所述閘極驅動電路藉由四個參考時鐘信號來驅動所述多個移位寄存器，並且所述四個參考時鐘信號的時鐘相位依序相差一個閘線導通時間，其中所述多個移位寄存器的所述第一時鐘信號為所述四個參考時鐘信號的第一個或第二個，並且所述多個移位寄存器的所述第二時鐘信號為所述四個參考時鐘信號的第三個或第四個，其中所述多個移位寄存器的一第一控制信號為前一級的移位寄存器的一輸出信號，並且所述多個移位寄存器的一第二控制信號為後一級的移位寄存器的一輸出信號。
如申請專利範圍第6項所述的閘極驅動電路，其中所述閘極驅動電路藉由八個參考時鐘信號來驅動所述多個移位寄存器，並且所述八個參考時鐘信號的時鐘相位依序相差二分之一個閘線導通時間，其中所述多個移位寄存器分為一奇數群以及一偶數群，其中所述奇數群的所述多個移位寄存器的所述第一時鐘信號為所述八個參考時鐘信號的第一個或第三個，並且所述偶數群的所述多個移位寄存器的所述第一時鐘信號為所述多個參考時鐘信號的第二個或第四個，其中所述奇數群的所述多個移位寄存器的所述第二時鐘信號為所述多個參考時鐘信號的第五個或第七個，並且所述偶數群的所述多個移位寄存器的所述第二時鐘信號為所述多個參考時鐘信號的第六個或第八個，其中所述多個移位寄存器的一第一控制信號為前二級的移位寄存器的一輸出信號，並且所述多個移位寄存器的一第二控制信號為後二級的移位寄存器的一輸出信號。
如申請專利範圍第6項所述的閘極驅動電路，其中所述閘極驅動電路藉由多個參考時鐘信號來驅動所述多個移位寄存器，並且所述多個參考時鐘信號的時鐘相位依序相差二分之一個閘線導通時間，其中所述多個移位寄存器各別的所述第一時鐘信號依序選自所述多個參考時鐘信號的其中的一個，並且所述多個移位寄存器各別的所述第二時鐘信號依序選自所述多個參考時鐘信號的其中的另一個，其中所述多個參考時鐘信號的其中的一個與所述多個參考時鐘信號的其中的另一個之間相差兩個閘線導通時間，其中所述多個移位寄存器的一第一控制信號為前一級的移位寄存器的一輸出信號，並且所述多個移位寄存器的一第二控制信號為後一級的移位寄存器的一輸出信號。