KR20150031899A - 게이트 구동회로 및 이를 포함하는 표시 장치 - Google Patents

게이트 구동회로 및 이를 포함하는 표시 장치 Download PDF

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Abstract

복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로의 제N(N은 자연수) 스테이지는 이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제어 노드에 인가하는 풀업 제어부, 상기 제어 노드에 인가된 신호에 응답하여 제1 클럭 신호를 제N 게이트 신호로 출력하는 풀업부, 상기 제어 노드에 인가된 신호에 응답하여 상기 제1 클럭 신호를 제N 캐리 신호로 출력하는 캐리부, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제어 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부, 상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부, 제n 게이트 라인과 연결되고, 상기 제N 게이트 신호를 상기 제1 클럭 신호에 대해 작은 주기를 갖는 제2 클럭 신호에 응답하여 제n 게이트 신호로 출력하는 제1 출력부 및 제n+1 게이트 라인과 연결되고 상기 제N 게이트 신호를 상기 제2 클럭 신호와 위상이 반전된 제2 반전 클럭 신호에 응답하여 제n+1 게이트 신호로 출력하는 제2 출력부를 포함한다.

Description

게이트 구동회로 및 이를 포함하는 표시 장치{GATE DRIVING CIRCUIT AND A DISPLAY APPARATUS HAVING THE GATE DRIVING CIRCUIT}
본 발명은 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것으로, 보다 상세하게는 회로 사이즈를 줄이기 위한 게이트 구동회로 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로, 액정표시장치는 액정의 광투과율을 이용하여 영상을 표시하는 액정표시패널 및 상기 액정표시패널의 하부에 배치되어 상기 액정표시패널로 광을 제공하는 백라이트 어셈블리를 포함한다.
상기 액정표시장치는 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 화소들이 형성된 액정표시패널과, 상기 게이트 라인들에 게이트 신호를 출력하는 게이트 구동회로 및 상기 데이터 라인들에 데이터 신호를 출력하는 데이터 구동회로를 포함한다. 각 화소는 화소 전극 및 박막 트랜지스터를 포함하고, 상기 박막 트랜지스터는 상기 데이터 라인, 게이트 라인 및 화소 전극과 연결되어, 상기 화소 전극을 구동한다. 일반적으로 상기 박막 트랜지스터는 아몰퍼스 실리콘을 액티브 층으로 사용하고 있다.
최근에는 액정표시패널의 사이즈를 감소시키면서 생산성을 증대시키기 위하여 상기 게이트 라인을 구동하는 게이트 구동회로를 표시 패널 상에 집적하는 방식이 사용되고 있다. 상기 표시 패널 상에 집적되는 게이트 구동회로는 상기 화소의 박막 트랜지스터와 동일한 제조 공정에 의해 제조된 박막 트랜지스터를 포함하고, 상기 게이트 구동회로의 박막 트랜지스터 역시 상기 아몰퍼스 실리콘으로 액티브 층이 형성된다.
또한, 액정표시패널이 고해상도 및 대형화됨에 따라서, 상기 아몰퍼스 실리콘을 사용하는 박막 트랜지스터는 공정 및 TFT 특성 면에서 한계를 갖는다. 이에 현재에는 상기 아몰퍼스 실리콘 대신 산화물 반도체를 액티브 층으로 사용하는 산화물 박막 트랜지스터를 사용하고 있다. 이에 따라서, 상기 표시 패널에 집적되는 상기 게이트 구동회로 역시 산화물 박막 트랜지스터가 적용되고 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 회로 사이즈를 줄이기 위한 게이트 구동회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 게이트 구동회로를 포함하는 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로의 제N(N은 자연수) 스테이지는 이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제어 노드에 인가하는 풀업 제어부, 상기 제어 노드에 인가된 신호에 응답하여 제1 클럭 신호를 제N 게이트 신호로 출력하는 풀업부, 상기 제어 노드에 인가된 신호에 응답하여 상기 제1 클럭 신호를 제N 캐리 신호로 출력하는 캐리부, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제어 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부, 상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부, 제n 게이트 라인과 연결되고, 상기 제N 게이트 신호를 상기 제1 클럭 신호에 대해 작은 주기를 갖는 제2 클럭 신호에 응답하여 제n 게이트 신호로 출력하는 제1 출력부 및 제n+1 게이트 라인과 연결되고 상기 제N 게이트 신호를 상기 제2 클럭 신호와 위상이 반전된 제2 반전 클럭 신호에 응답하여 제n+1 게이트 신호로 출력하는 제2 출력부를 포함한다.
일 실시예에서, 상기 제2 클럭 신호의 하이 레벨은 상기 제1 클럭 신호의 하이 레벨보다 클 수 있다.
일 실시예에서, 상기 제1 풀 다운부는 복수의 트랜지스터들을 포함할 수 있다.
일 실시예에서, 상기 게이트 구동회로는 프레임 중 상기 제N 캐리 신호가 하이 레벨을 갖는 구간을 제외한 나머지 구간 동안 상기 제1 클럭 신호에 동기된 제N 노드 신호를 출력하는 인버팅부를 더 포함할 수 있다.
일 실시예에서, 상기 게이트 구동회로는 이전 스테이지들 중 어느 하나의 상기 인버팅부의 노드 신호에 응답하여 상기 제n 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제1 출력 홀딩부 및 상기 제N 노드 신호에 응답하여 상기 제n+1 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제2 출력 홀딩부를 더 포함할 수 있다.
일 실시예에서, 상기 제1 출력 홀딩부는 제N-1 스테이지로부터 제공된 제N-1 노드 신호에 제어될 수 있다.
일 실시예에서, 상기 게이트 구동회로는 상기 제N 노드 신호에 응답하여 상기 제어 노드의 신호를 상기 제2 오프 전압으로 홀딩하는 제1 홀딩부, 상기 제N 노드 신호에 응답하여 상기 제N 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제2 홀딩부 및 상기 제N 노드 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 홀딩하는 제3 홀딩부를 더 포함할 수 있다.
일 실시예에서, 상기 제1 홀딩부는 서로 연결된 복수의 트랜지스터들을 포함할 수 있다.
일 실시예에서, 상기 제N-1 스테이지로부터 제공된 상기 제N-1 노드 신호에 응답하여 상기 제N 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제4 홀딩부를 더 포함할 수 있다.
일 실시예에서, 상기 게이트 구동회로는 이전 스테이지들 중 어느 하나의 상기 인버팅부의 노드 신호에 응답하여 상기 제n 게이트 신호를 제3 오프 전압으로 홀딩하는 제1 출력 홀딩부 및 상기 제N 노드 신호에 응답하여 상기 제n+1 게이트 신호를 상기 제3 오프 전압으로 홀딩하는 제2 출력 홀딩부를 더 포함할 수 있다.
일 실시예에서, 상기 제3 오프 전압의 레벨은 상기 제1 오프 전압의 레벨 보다 클 수 있다.
일 실시예에서, 상기 제3 오프 전압의 레벨은 상기 제1 오프 전압의 레벨 보다 작을 수 있다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 장치는 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 화소 트랜지스터들을 포함하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널, 상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로 및 상기 주변 영역에 집적되고, 상기 게이트 라인들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하고, 각 스테이지는 복수의 트랜지스터들을 포함하는 게이트 구동회로를 포함하고, 제N(N은 자연수) 스테이지는 이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제어 노드에 인가하는 풀업 제어부, 상기 제어 노드에 인가된 신호에 응답하여 제1 클럭 신호를 제N 게이트 신호로 출력하는 풀업부, 상기 제어 노드에 인가된 신호에 응답하여 상기 제1 클럭 신호를 제N 캐리 신호로 출력하는 캐리부, 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제어 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부, 상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부, 제n 게이트 라인과 연결되고, 상기 제N 게이트 신호를 상기 제1 클럭 신호에 대해 작은 주기를 갖는 제2 클럭 신호에 응답하여 제n 게이트 신호로 출력하는 제1 출력부 및 제n+1 게이트 라인과 연결되고, 상기 제N 게이트 신호를 상기 제2 클럭 신호와 위상이 반전된 제2 반전 클럭 신호에 응답하여 제n+1 게이트 신호로 출력하는 제2 출력부를 포함한다.
일 실시예에서, 상기 제2 클럭 신호의 하이 레벨은 상기 제1 클럭 신호의 하이 레벨보다 클 수 있다.
일 실시예에서, 상기 제N 스테이지는 프레임 중 상기 제N 캐리 신호가 하이 레벨을 갖는 구간을 제외한 나머지 구간 동안 상기 제1 클럭 신호에 동기된 제N 노드 신호를 출력하는 인버팅부를 더 포함할 수 있다.
일 실시예에서, 상기 제N 스테이지는 이전 스테이지들 중 어느 하나의 상기 인버팅부의 노드 신호에 응답하여 상기 제n 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제1 출력 홀딩부 및 상기 제N 노드 신호에 응답하여 상기 제n+1 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제2 출력 홀딩부를 더 포함할 수 있다.
일 실시예에서, 상기 제N 스테이지는 상기 제N 노드 신호에 응답하여 상기 제어 노드의 신호를 상기 제2 오프 전압으로 홀딩하는 제1 홀딩부, 상기 제N 노드 신호에 응답하여 상기 제N 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제2 홀딩부 및 상기 제N 노드 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 홀딩하는 제3 홀딩부를 더 포함할 수 있다.
일 실시예에서, 상기 제N 스테이지는 상기 제N-1 스테이지로부터 제공된 상기 제N-1 노드 신호에 응답하여 상기 제N 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제4 홀딩부를 더 포함할 수 있다.
일 실시예에서, 상기 제N 스테이지는 이전 스테이지들 중 어느 하나의 상기 인버팅부의 노드 신호에 응답하여 상기 제n 게이트 신호를 제3 오프 전압으로 홀딩하는 제1 출력 홀딩부 및 상기 제N 노드 신호에 응답하여 상기 제n+1 게이트 신호를 상기 제3 오프 전압으로 홀딩하는 제2 출력 홀딩부를 더 포함할 수 있다.
일 실시예에서, 상기 제3 오프 전압의 레벨은 상기 제1 오프 전압의 레벨과 다를 수 있다.
본 발명의 실시예들에 따르면, 하나의 스테이지를 통해 적어도 2개의 게이트 라인들을 구동하기 위한 적어도 2개의 게이트 신호들을 생성함으로써 상기 게이트 구동회로의 사이즈를 줄일 수 있다. 따라서, 상기 표시 패널의 주변 영역의 사이즈를 줄여 상기 표시 장치의 슬림화 및 네로우 베젤(Narrow Bezel)을 도모할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1에 도시된 게이트 구동회로의 블록도이다.
도 3은 도 2에 도시된 스테이지의 회로도이다.
도 4는 도 3에 도시된 스테이지의 입출력신호에 대한 파형도이다.
도 5는 본 발명의 다른 실시예에 따른 스테이지의 회로도이다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다.
도 7은 도 6 도시된 스테이지의 회로도이다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(100), 게이트 구동회로(200), 데이터 구동회로(400) 및 인쇄회로기판(500)을 포함한다.
상기 표시 패널(100)은 표시 영역(DA) 및 상기 표시 영역(DA)을 둘러싸는 주변 영역(PA)을 포함한다. 상기 표시 영역(DA)에는 서로 교차하는 게이트 라인들, 데이터 라인들 및 복수의 화소부를 포함한다. 각 화소부(P)는 게이트 라인(GL)과 데이터 라인(DL)에 전기적으로 연결된 화소 트랜지스터(TR)와, 상기 화소 트랜지스터(TR)와 전기적으로 연결된 액정 커패시터(CLC)를 포함한다. 상기 화소 트랜지스터(TR)는 산화물 반도체를 액티브 층으로 사용하는 산화물 트랜지스터일 수 있다. 상기 산화물 반도체는 인듐(indium: In), 아연(zinc: Zn), 갈륨(gallium: Ga), 주석(tin: Sn) 또는 하프늄(hafnium: Hf) 중 적어도 하나를 포함하는 비정질 산화물로 이루어질 수 있다. 보다 구체적으로는, 인듐(In), 아연(Zn) 및 갈륨(Ga)을 포함하는 비정질 산화물, 또는 인듐(In), 아연(Zn) 및 하프늄(Hf)을 포함하는 비정질 산화물로 이루어질 수 있다. 상기 산화물 반도체에 산화인듐아연(InZnO), 산화인듐갈륨(InGaO), 산화인듐주석(InSnO), 산화아연주석(ZnSnO), 산화갈륨주석(GaSnO) 및 산화갈륨아연(GaZnO) 등의 산화물이 포함될 수 있다. 예를 들면, 상기 액티브 패턴(ACT)은 인듐 갈륨 아연 산화물(indium gallium zinc oxide: IGZO)을 포함할 수 있다.
상기 게이트 구동회로(200)는 상기 게이트 라인들에 하이 전압의 게이트 신호들을 순차적으로 출력하는 쉬프트 레지스터를 포함한다. 상기 쉬프트 레지스터는 복수의 스테이지들(SRCN-1, SRCN, SRCN+1)(N은 자연수)을 포함한다. 상기 게이트 구동회로(200)는 상기 게이트 라인들의 단부에 대응하는 상기 주변 영역(PA)에 집적된다. 상기 게이트 구동회로(200)는 복수의 회로 트랜지스터들을 포함하고, 상기 회로 트랜지스터는 상기 화소 트랜지스터(TR)와 동일한 제조 공정으로 상기 주변 영역(PA)에 형성된다. 상기 회로 트랜지스터는 상기 산화물 반도체를 액티브 층으로 사용하는 산화물 트랜지스터일 수 있다. 상기 게이트 구동회로(200)는 상기 게이트 라인들의 양 단부에 대응하여 듀얼 구조로 형성될 수 있다.
본 실시예에 따르면, 상기 게이트 구동회로(200)의 각 스테이지는 적어도 2개의 게이트 신호들을 생성하여 적어도 2개의 게이트 라인들에 출력한다. 예를 들면, 제N 스테이지(SRCN)는 홀수 번째 게이트 신호 및 짝수 번째 게이트 신호를 생성하여, 홀수 번째 게이트 라인(GLodd) 및 짝수 번째 게이트 라인(GLeven)에 출력한다. 따라서, 본 실시예에 따르면, 상기 게이트 구동회로(200)의 사이즈를 줄일 수 있다.
상기 데이터 구동회로(400)는 상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동칩(410)과, 상기 데이터 구동칩(410)이 실장되어 상기 인쇄회로기판(500)과 상기 표시 패널(100)을 전기적으로 연결하는 연성회로기판(430)을 포함한다.
도 2는 도 1에 도시된 게이트 구동회로에 대한 블록도이다.
도 1을 참조하면, 상기 게이트 구동회로(200)는 복수의 구동 신호들을 전달하는 복수의 구동 라인들 및 상기 구동 라인들과 연결된 쉬프트 레지스터를 포함한다.
상기 복수의 구동 라인들은 제1, 제2, 제3, 제4, 제5, 제6 및 제7 구동 라인들(201, 201, 203, 204, 205, 206, 207)을 포함한다.
제1 구동 라인(201)은 상기 게이트 구동회로(200)의 구동을 개시하는 상기 수직개시신호(STV)을 전달한다.
제2 구동 라인(202)은 상기 제1 클럭 신호(CK1)를 전달한다.
제3 구동 라인(203)은 상기 제1 클럭 신호(CK1)와 위상이 반전된 제1 반전 클럭 신호(CKB1)를 전달한다. 상기 제4 구동 라인(204)은 상기 제1 오프 전압(VSS1)을 전달한다. 상기 제1 오프 전압(VSS1)은 제1 오프 레벨을 가지며, 상기 제1 오프 레벨은 상기 게이트 신호의 방전 레벨에 대응할 수 있다. 예를 들어, 상기 제1 오프 레벨은 약 -6 V이다.
제5 구동 라인(205)은 상기 제2 오프 전압(VSS2)을 전달한다. 상기 제2 오프 전압(VSS2)은 상기 제1 오프 레벨(VSS1) 보다 낮은 제2 오프 레벨을 가지며, 상기 제2 오프 레벨은 상기 스테이지에 포함된 제어 노드(Q)의 방전 레벨에 대응할 수 있다. 예를 들어, 상기 제2 오프 레벨은 약 -10 V이다.
제6 구동 라인(206)은 상기 제2 클럭 신호(CK2)를 전달한다. 상기 제2 클럭 신호(CK2)는 상기 제2 클럭 신호(CK2)는 상기 제1 클럭 신호(CK1)에 대해 작은 주기를 가지고, 상기 제1 클럭 신호(CK1)의 하이 레벨 보다 높은 하이 레벨을 가질 수 있다. 예를 들어, 상기 제2 클럭 신호(CK2)는 상기 제1 클럭 신호(CK1)에 대해 1/2 주기를 가질 수 있다.
제7 구동 라인(207)은 상기 제2 클럭 신호(CK2)와 위상이 반전된 제2 반전 클럭 신호(CKB2)를 전달한다.
상기 쉬프트 레지스터는 서로 종속적으로 연결된 제1 내지 제k 스테이지들(SRC1 내지 SRCk), 제1 더미 스테이지(SRCd1) 및 제2 더미 스테이지(SRCd2)를 포함하는 쉬프트 레지스터를 포함한다(k 은 자연수).
상기 제1 내지 제k 스테이지들(SRC1 내지 SRCk)은 제1 내지 제m 게이트 라인들과 각각 연결되어 제1 내지 제m 게이트 신호들(G1, G2,..., Gm)을 순차적으로 출력한다(m은 자연수). 상기 제1 더미 스테이지(SRCd1)는 제1 스테이지(SRC1)의 구동을 제어하고, 상기 제2 더미 스테이지(SRCd2)는 상기 제k 스테이지(SRCk)의 구동을 제어한다. 상기 제1 및 제2 더미 스테이지들(SRCd1, SRCd2)은 게이트 라인과 연결되지 않는다.
본 실시예에 따르면, 각 스테이지는 적어도 2개의 게이트 라인들에 순차적으로 게이트 신호를 출력한다. 예를 들면, 제N 스테이지(SRCN)는 홀수 번째 게이트 라인 및 짝수 번째 게이트 라인들에 게이트 신호를 각각 출력한다.
본 실시예에 따른 상기 각 스테이지는 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제3 클럭 단자(CT3), 제1 입력 단자(IN1), 제2 입력 단자(IN2), 제3 입력 단자(IN3), 제1 전압 단자(VT1), 제2 전압 단자(VT2), 제1 출력단자(OT1), 제2 출력 단자(OT2), 제1 게이트 출력단자(GT1) 및 제2 게이트 출력단자(GT2)를 포함한다.
상기 제1 클럭 단자(CT1)는 제1 클럭 신호(CK1) 또는 상기 제1 반전 클럭 신호(CKB1)를 수신한다. 상기 스테이지들(SRCd1, SRC1,.., SRCk, SRCd2)의 제1 클럭 단자(CT1)은 상기 제1 클럭 신호(CK1) 및 상기 제1 반전 클럭 신호(CKB1)가 교대로 수신한다.
예를 들면, 도 2에 도시된 바와 같이, 홀수 번째 스테이지들(SRCd1, SRC2, SRC4,..., SRCk)의 상기 제1 클럭 단자(CT1)는 상기 제1 클럭 신호(CK1)를 수신하고, 짝수 번째 스테이지들(SRC1, SRC3,..., SRCd2)의 상기 제1 클럭 단자(CT1)는 상기 제1 반전 클럭 신호(CKB1)를 수신한다.
상기 제2 클럭 단자(CT2)는 상기 제2 클럭 신호(CK2)를 수신한다.
상기 제3 클럭 단자(CT3)에는 상기 제2 반전 클럭 신호(CKB2)를 수신한다.
상기 제1 입력 단자(IN1)는 수직개시신호(STV) 또는 이전 스테이지들 중 하나의 캐리 신호를 수신한다. 첫 번째 스테이지인, 상기 제1 더미 스테이지(SRCd1)의 상기 제1 입력 단자(IN1)는 상기 수직개시신호(STV)를 수신하고, 이후, 제1 내지 제k 스테이지들(SRC1 내지 SRCk) 및 제2 더미 스테이지(SRCd2) 각각의 제1 입력 단자(IN1)는 이전 스테이지들 중 하나의 캐리 신호를 수신한다. 예를 들면, 상기 제1 내지 제k 스테이지들(SRC1 내지 SRCk) 중 임의의 제N 스테이지의 제1 입력 단자(IN1)는 제N-1 스테이지의 제N-1 캐리 신호(CRN-1)를 수신한다.
상기 제2 입력 단자(IN2)는 이전 스테이지들 중 하나에 포함된 인버팅부로부터 제공된 노드 신호를 수신한다. 상기 각 스테이지의 상기 노드 신호는 상기 제1 클럭 단자(CT1)에 인가된 상기 제1 클럭 신호(CK1) 또는 상기 제1 반전 클럭 신호(CKB1)와 동기된 신호이다.
상기 제3 입력 단자(IN3)는 다음 스테이지들 중 하나의 캐리 신호 또는 수직개시신호(STV)를 수신한다. 상기 제1 더미 스테이지(SRCd1) 및 제1 스테이지 내지 제k 스테이지들(SRC1 내지 SRCk) 각각의 상기 제3 입력 단자(IN3)는 다음 스테이지들 중 하나의 캐리 신호를 수신한다. 예를 들면, 상기 제1 내지 제k 스테이지들(SRC1 내지 SRCk) 중 임의의 제N 스테이지의 제3 입력 단자(IN3)는 제N+1 스테이지의 제N+1 캐리 신호(CRN+1)를 수신한다.
상기 제1 전압 단자(VT1)는 상기 제1 오프 전압(VSS1)을 수신한다.
상기 제2 전압 단자(VT2)는 제2 오프 전압(VSS2)을 수신한다.
상기 제1 출력 단자(OT1)는 상기 캐리 신호를 출력한다. 상기 제1 출력 단자(OT1)는 이전 스테이지들 중 적어도 하나의 상기 제1 입력 단자(IN1)와 연결되고, 다음 스테이지들 중 적어도 하나의 상기 제3 입력 단자(IN3)와 연결된다.
상기 제2 출력 단자(OT2)는 상기 인버팅 노드의 신호를 출력한다. 상기 제2 출력 단자(OT2)는 다음 스테이지들 중 적어도 하나의 제2 입력 단자(IN2)와 연결된다.
상기 제1 게이트 출력단자(GT1)는 인접한 한 쌍의 게이트 라인들 중 하나의 게이트 라인에 연결되고, 상기 하나의 게이트 라인에 제공되는 게이트 신호를 출력한다.
상기 제2 게이트 출력단자(GT2)는 상기 한 쌍의 게이트 라인들 중 다른 게이트 라인에 연결되고, 상기 다른 게이트 라인에 제공되는 게이트 신호를 출력한다.
예를 들어, 상기 제1 내지 제k 스테이지들(SRC1 내지 SRCk) 중 임의의 제N 스테이지에서, 제1 게이트 출력단자(GT1)는 제n 게이트 라인과 연결되어 제n 게이트 신호를 출력하고, 제2 게이트 출력단자(GT2)는 상기 제n 게이트 라인 다음에 위치한 제n+1 게이트 라인과 연결되어 제n+1 게이트 신호를 출력한다.
도 3은 도 2에 도시된 스테이지의 회로도이다. 도 4는 도 3에 도시된 스테이지의 입출력신호에 대한 파형도이다.
도 3 및 도 4를 참조하면, 제N 스테이지(SRCN)는 게이트 신호를 생성하는 제1 회로부(200A) 및 상기 게이트 신호를 순차적으로 출력하는 제2 회로부(200B)를 포함한다.
상기 제1 회로부(200A)는 풀업 제어부(210), 풀업부(220), 캐리부(230), 인버팅부(240), 제1 풀다운부(251), 제2 풀다운부(252), 캐리 안정부(260), 제1 홀딩부(271), 제2 홀딩부(282) 및 제3 홀딩부(238)를 포함한다.
상기 풀업 제어부(210)는 제N-1 스테이지의 제N-1 캐리 신호(CR(N-1))에 응답하여 상기 제N-1 캐리 신호(CR(N-1))를 제어 노드(제1 노드, Q)에 인가한다.
상기 풀업 제어부(210)는 제4 트랜지스터(T4)를 포함하고, 상기 제4 트랜지스터(T4)는 상기 제N-1 캐리 신호(CR(N-1))를 수신하는 제1 입력 단자(IN1)에 연결된 제어 전극 및 입력 전극을 포함하고, 제1 노드(Q)에 연결된 출력 전극을 포함한다. 상기 제1 노드(Q)는 상기 풀업부(320)의 제어 전극에 연결된다.
예를 들어, 상기 제4 트랜지스터(T4)의 제어 전극은 게이트 전극일 수 있다. 상기 제4 트랜지스터(T4)의 입력 전극은 소스 전극일 수 있다. 상기 제4 트랜지스터(T4)의 출력 전극은 드레인 전극일 수 있다.
예를 들어, 상기 제4 트랜지스터(T4)는 상기 드레인 전극 및 상기 소스 전극 사이에 배치되는 플로팅 금속을 포함하는 필드 릴렉세이션 트랜지스터(Field Relaxation Transistor; FRT)일 수 있다.
상기 풀업부(220)는 상기 제1 노드(Q)에 인가된 신호에 응답하여 상기 제N 스테이지의 제어 클럭 신호인, 상기 제1 클럭 신호(CK1)를 제2 노드(O)에 인가한다. 상기 제2 노드(O)는 상기 제N 스테이지의 제N 게이트 신호(G(N))를 출력하는 노드이다.
상기 풀업부(220)는 제1 트랜지스터(T1)를 포함하고, 상기 제1 트랜지스터(T1)는 상기 제1 노드(Q)에 연결되는 제어 전극, 상기 제1 클럭 단자(CT1)에 연결되는 입력 전극 및 상기 제2 노드(O)에 연결되는 출력 전극을 포함한다.
예를 들어, 상기 제1 트랜지스터(T1)의 제어 전극은 게이트 전극일 수 있다. 상기 제1 트랜지스터(T1)의 입력 전극은 소스 전극일 수 있다. 상기 제1 트랜지스터(T1)의 출력 전극은 드레인 전극일 수 있다.
상기 캐리부(230)는 상기 제1 노드(Q)에 인가된 신호에 응답하여 상기 제1 클럭 신호(CK)를 상기 제N 캐리 신호(CR(N))로 출력한다.
상기 캐리부(230)는 제15 트랜지스터(T15)를 포함하고, 상기 제15 트랜지스터(T15)는 상기 제1 노드(Q)에 연결되는 제어 전극과 상기 제1 클럭 단자(CT1)에 연결되는 입력 전극 및 제N 캐리 신호(CR(N)))를 출력하는 제1 출력 단자(OT1)에 연결되는 출력 전극을 포함한다.
예를 들어, 상기 제15 트랜지스터(T15)의 제어 전극은 게이트 전극일 수 있다. 상기 제15 트랜지스터(T15)의 입력 전극은 소스 전극일 수 있다. 상기 제15 트랜지스터(T15)의 출력 전극은 드레인 전극일 수 있다.
상기 인버팅부(240)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13) 및 제8 트랜지스터(T8)를 포함한다. 상기 제12 트랜지스터(T12)는 상기 제1 클럭 단자(CT1)에 연결된 제어 전극 및 입력 전극을 포함하고, 상기 제7 트랜지스터(T7)의 제어 전극에 연결된 출력 전극을 포함한다. 상기 제7 트랜지스터(T7)는 상기 제12 트랜지스터(T12)의 출력 전극에 연결된 제어 전극, 상기 제1 클럭 단자(CT1)에 연결된 입력 전극 및 제3 노드(N)에 연결된 출력 전극을 포함한다. 상기 제13 트랜지스터(T13)는 상기 제1 출력 단자(OT1)와 연결된 제4 노드(C)에 연결된 제어 전극, 상기 제12 트랜지스터(T12)의 출력 전극에 연결된 입력 전극 및 상기 제2 오프 전압(VSS2)을 수신하는 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다. 상기 제8 트랜지스터(T8)는 상기 제4 노드(C)에 연결된 제어 전극, 상기 제3 노드(N)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제12, 7, 13, 8 트랜지스터(T12, T7, T13, T8)의 제어 전극은 각각 게이트 전극일 수 있다. 상기 제12, 7, 13, 8 트랜지스터(T12, T7, T13, T8)의 입력 전극은 각각 소스 전극일 수 있다. 상기 제12, 7, 13, 8 트랜지스터(T12, T7, T13, T8)의 출력 전극은 각각 드레인 전극일 수 있다.
예를 들어, 상기 제12 트랜지스터(T12)는 상기 드레인 전극 및 상기 소스 전극 사이에 배치되는 플로팅 금속을 포함하는 필드 릴렉세이션 트랜지스터(FRT)일 수 있다.
상기 제1 풀다운부(251)는 제N+1 스테이지의 상기 제N+1 캐리 신호(CR(N+1))에 응답하여 상기 제1 노드(Q)의 전압을 상기 제2 오프 전압(VSS2)으로 풀다운한다.
상기 제1 풀다운부(251)는 직렬로 연결된 복수의 스위칭 소자들을 포함할 수 있다. 예를 들어, 상기 제1 풀다운부(361)는 직렬로 연결된 2개의 트랜지스터들을 포함할 수 있다.
예를 들어, 상기 제1 풀다운부(251)는 제9 트랜지스터(T9) 및 제9-1 트랜지스터(T9-1)를 포함한다. 상기 제9 트랜지스터(T9)는 상기 제N+1 캐리 신호를 수신하는 제3 입력 단자(IN3)에 연결된 제어 전극, 상기 제1 노드(Q)에 연결되는 입력 전극 및 상기 제9-1 트랜지스터의 입력 전극에 연결되는 출력 전극을 포함한다. 상기 제9-1 트랜지스터(T9-1)는 상기 제3 입력 단자(IN3)에 연결된 제어 전극, 상기 제9 트랜지스터(T9)의 출력 전극에 연결되는 입력 전극 및 상기 제2 전압 단자(VT2)에 연결되는 출력 전극을 포함한다.
예를 들어, 상기 제9, 9-1 트랜지스터(T9, T9-1)의 제어 전극은 각각 게이트 전극일 수 있다. 상기 제9, 9-1 트랜지스터(T9, T9-1)의 입력 전극은 각각 소스 전극일 수 있다. 상기 제9, 9-1 트랜지스터(T9, T9-1)의 출력 전극은 각각 드레인 전극일 수 있다.
상기 제1 풀다운부(251)는 직렬로 연결된 복수의 트랜지스터들을 포함하므로, 상기 제1 노드(Q)의 전압 및 상기 제2 오프 전압(VSS2)이 상기 제9 트랜지스터(T9) 및 상기 제9-1 트랜지스터(T9-1)에 분배될 수 있다. 따라서, 상기 제9 트랜지스터(T9)의 스트레스를 줄여, 수명을 증가시킬 수 있다.
상기 제2 풀다운부(252)는 상기 제N+1 캐리 신호(CR(N+1))에 응답하여 상기 제2 노드(O)의 전압을 상기 제1 오프 전압(VSS1)으로 풀다운한다. 즉, 상기 제2 노드(O)에 인가되는 제N 게이트 신호(G(N))의 로우 레벨을 상기 제1 오프 전압(VSS1)으로 풀다운한다.
상기 제2 풀다운부(252)는 상기 제2 트랜지스터(T2)를 포함하고, 상기 제2 트랜지스터(T2)는 상기 제3 입력 단자(IN3) 에 연결된 제어 전극, 상기 제2 노드(O)에 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제2 트랜지스터(T2)의 제어 전극은 게이트 전극일 수 있다. 상기 제2 트랜지스터(T2)의 입력 전극은 소스 전극일 수 있다. 상기 제2 트랜지스터(T2)의 출력 전극은 드레인 전극일 수 있다.
상기 캐리 안정부(260)는 제17 트랜지스터(T17)를 포함하고, 상기 제 17 트랜지스터(T17)는 상기 제3 입력 단자(IN3)에 연결된 제어 전극, 상기 제4 노드(C)에 연결된 입력 전극 및 상기 제2 전압 단자(VT2)에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제17 트랜지스터(T17)의 제어 전극은 게이트 전극일 수 있다. 상기 제17 트랜지스터(T17)의 입력 전극은 소스 전극일 수 있다. 상기 제17 트랜지스터(T17)의 출력 전극은 드레인 전극일 수 있다.
상기 제1 홀딩부(271)는 직렬로 연결된 복수의 스위칭 소자들을 포함할 수 있다.
예를 들어, 상기 제1 홀딩부(271)는 직렬로 연결된 2개의 트랜지스터들을 포함할 수 있다. 예를 들어, 상기 제1 홀딩부(271)는 제10 트랜지스터(T10) 및 제10-1 트랜지스터(T10-1)를 포함한다. 상기 제10 트랜지스터(T10)는 상기 제3 노드(N)에 연결된 제어 전극, 상기 제1 노드(Q)에 연결되는 입력 전극 및 상기 제10-1 트랜지스터의 입력 전극에 연결되는 출력 전극을 포함한다. 상기 제10-1 트랜지스터(T10-1)는 상기 제3 노드(N)에 연결된 제어 전극, 상기 제10 트랜지스터(T10)의 출력 전극에 연결되는 입력 전극 및 상기 제2 전압 단자(VT2)에 연결되는 출력 전극을 포함한다.
예를 들어, 상기 제10, 10-1 트랜지스터(T10, T10-1)의 제어 전극은 각각 게이트 전극일 수 있다. 상기 제10, 10-1 트랜지스터(T10, T10-1)의 입력 전극은 각각 소스 전극일 수 있다. 상기 제10, 10-1 트랜지스터(T10, T10-1)의 출력 전극은 각각 드레인 전극일 수 있다.
상기 제2 홀딩부(272)는 제3 트랜지스터(T3)를 포함하고, 상기 제3 트랜지스터(T3)는 상기 제3 노드(N)에 연결된 제어 전극과, 상기 게이트 출력 단자에 연결된 입력 전극 및 상기 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제3 트랜지스터(T3)의 제어 전극은 게이트 전극일 수 있다. 상기 제3 트랜지스터(T3)의 입력 전극은 소스 전극일 수 있다. 상기 제3 트랜지스터(T3)의 출력 전극은 드레인 전극일 수 있다.
상기 제3 홀딩부(273)는 제11 트랜지스터(T11)를 포함하고, 상기 제11 트랜지스터(T11)는 상기 제3 노드(N)에 연결된 제어 전극과, 상기 제4 노드(C)에 연결된 입력 전극 및 상기 제2 오프 단자에 연결된 출력 전극을 포함한다.
예를 들어, 상기 제11 트랜지스터(T11)의 제어 전극은 게이트 전극일 수 있다. 상기 제11 트랜지스터(T11)의 입력 전극은 소스 전극일 수 있다. 상기 제11 트랜지스터(T11)의 출력 전극은 드레인 전극일 수 있다.
본 실시예에서, 이전 캐리 신호는 상기 제N-1 캐리 신호에 한정되지 않으며, 이전 스테이지 중 어느 하나의 캐리 신호일 수 있다. 또한, 다음 캐리 신호는 상기 제N+1 캐리 신호에 한정되지 않으며, 다음 스테이지 중 어느 하나의 캐리 신호일 수 있다.
상기 제2 회로부(200B)는 제1 출력부(281), 제2 출력부(282), 제1 출력 홀딩부(291) 및 제2 출력 홀딩부(292)를 포함한다.
상기 제1 출력부(281)는 제2 클럭 신호(CK2)에 응답하여 상기 제2 노드(O)로부터 제공된 상기 제N 게이트 신호(G(N))를 상기 제1 게이트 출력단자(GT1)를 통해 제n 게이트 신호(Gn)로 출력한다.
상기 제1 출력부(281)는 제1-1 트랜지스터(T1-1)를 포함하고, 상기 제1-1 트랜지스터(T1-1)는 상기 제2 클럭 신호(CK2)를 수신하는 제2 클럭 단자(CT2)에 연결된 제어 전극, 상기 제2 노드(O)에 연결된 입력 전극 및 상기 제1 게이트 출력단자(GT1)에 연결된 출력 전극을 포함한다.
상기 제1-1 트랜지스터(T1-1)의 제어 전극은 게이트 전극일 수 있다. 상기 제1-1 트랜지스터(T1-1)의 입력 전극은 소스 전극일 수 있다. 상기 제1-1 트랜지스터(T1-1)의 출력 전극은 드레인 전극일 수 있다.
상기 제2 출력부(282)는 제2 반전 클럭 신호(CKB2)에 응답하여 상기 제2 노드(O)로부터 제공된 상기 제N 게이트 신호(G(N))를 상기 제2 게이트 출력단자(GT2)를 통해 제n+1 게이트 신호(Gn+1)로 출력한다.
상기 제2 출력부(282)는 제1-2 트랜지스터(T1-2)를 포함하고, 상기 제1-2 트랜지스터(T1-2)는 상기 제2 반전 클럭 신호(CKB2)를 수신하는 제3 클럭 단자(CT3)에 연결된 제어 전극, 상기 제2 노드(O)에 연결된 입력 전극 및 상기 제2 게이트 출력단자(GT2)에 연결된 출력 전극을 포함한다.
상기 제1-2 트랜지스터(T1-2)의 제어 전극은 게이트 전극일 수 있다. 상기 제1-2 트랜지스터(T1-2)의 입력 전극은 소스 전극일 수 있다. 상기 제1-2 트랜지스터(T1-2)의 출력 전극은 드레인 전극일 수 있다.
상기 제1 출력 홀딩부(291)는 상기 제N-1 스테이지의 제3 노드(N)로부터 제공된 제N-1 노드 신호(N(N-1))에 응답하여 상기 제1 게이트 출력단자(GT1)에 인가된 제n 게이트 신호(Gn)의 로우 레벨을 상기 제1 오프 전압(VSS1)으로 홀딩한다.
상기 제1 출력 홀딩부(291)는 제2-1 트랜지스터(T2-1)을 포함하고, 상기 제2-1 트랜지스터(T2-1)는 상기 제N-1 노드 신호(N(N-1))를 수신하는 제2 입력 단자(IN2)와 연결된 제어 전극, 상기 제1 게이트 출력단자(GT1)와 연결된 입력 전극 및 상기 제1 전압 단자(VT1)와 연결된 출력 전극을 포함한다.
상기 제2-1 트랜지스터(T2-1)의 제어 전극은 게이트 전극일 수 있다. 상기 제2-1 트랜지스터(T2-1)의 입력 전극은 소스 전극일 수 있다. 상기 제2-1 트랜지스터(T2-1)의 출력 전극은 드레인 전극일 수 있다.
상기 제2 출력 홀딩부(291)는 제2-2 트랜지스터(T2-2)을 포함하고, 상기 제2-2 트랜지스터(T2-2)는 상기 제3 노드(N)와 연결된 제어 전극, 상기 제2 게이트 출력단자(GT2)와 연결된 입력 전극 및 상기 제1 전압 단자(VT1)와 연결된 출력 전극을 포함한다.
상기 제2-2 트랜지스터(T2-2)의 제어 전극은 게이트 전극일 수 있다. 상기 제2-2 트랜지스터(T2-2)의 입력 전극은 소스 전극일 수 있다. 상기 제2-2 트랜지스터(T2-2)의 출력 전극은 드레인 전극일 수 있다.
상기 제2 출력 홀딩부(292)는 상기 제3 노드(N)로부터 제공된 제N 노드 신호(N(N))에 응답하여 상기 제2 게이트 출력단자(GT2)에 인가된 제n+1 게이트 신호(Gn+1)의 로우 레벨을 상기 제1 오프 전압(VSS1)으로 홀딩한다.
도 3 및 도 4를 참조하면, 먼저, 상기 제1 회로부(200A)의 동작을 살펴본다.
상기 제N-1 캐리 신호(CR(N-1))의 하이 전압이 수신되면, 상기 제1 노드(Q)는 상기 제N-1 캐리 신호(CR(N-1))의 하이 전압에 대응하는 제1 전압(V1)이 인가된다.
상기 풀업부(220)의 제어 전극에 상기 제1 노드(Q)의 상기 제1 전압(V1)이 인가된 상태에서 상기 제1 클럭 신호(CK)의 하이 전압이 수신되면 상기 제1 노드(Q)는 상기 제1 전압(V1)에서 부스팅 전압(VBT)으로 부스트 업 된다. 즉, 상기 제1 노드(Q)는 프레임의 제n-1 구간(Tn-1)에서는 상기 제1 전압(V1)을 갖고, 상기 프레임의 제n 구간(Tn)에서는 상기 부스팅 전압(VBT)을 갖는다.
상기 풀업부(220)의 제어 전극에 상기 부스팅 전압(VBT)이 인가되는 상기 제n 구간(Tn) 동안, 상기 풀업부(220)는 상기 제N 게이트 신호(G(N))를 상기 제2 노드(O)로 출력한다.
상기 캐리부(230)는 상기 제1 노드(Q)에 하이 전압에 응답하여 상기 제1 클럭 신호(CK1)에 동기된 상기 제N 캐리 신호(CR(N))가 상기 제1 출력 단자(OT1)를 통하여 출력된다.
상기 인버팅부(240)는 상기 제N 캐리 신호(CR(N))의 하이 전압이 출력되는 구간 즉, 제n 구간(Tn)을 제외한 프레임의 나머지 구간 동안 상기 제2 노드(N)의 제N 노드 신호(N(N))는 상기 제1 클럭 단자(CT1)에 수신된 상기 제1 클럭 신호(CK1)와 위상이 동일한 신호를 가진다.
한편, 상기 제N-1 스테이지에서, 제2 노드(N)의 제N-1 노드 신호(N(N-1))는 상기 제N-1 캐리 신호(CR(N-1)의 하이 전압이 출력되는 구간 즉, 제n-1 구간(Tn-1)을 제외한 프레임의 나머지 구간 동안 상기 제1 클럭 단자(CT1)에 수신된 상기 제1 반전 클럭 신호(CKB1)와 위상이 동일한 신호를 가진다.
상기 제N+1 캐리 신호(CR(N+1))에 응답하여, 상기 제1 풀다운부(251)의 상기 제9 및 제9-1 트랜지스터들(T9, T9-1)는 상기 제1 노드(Q)의 전압을 상기 제2 오프 전압(VSS2)으로 풀다운하고, 상기 제2 풀다운부(252)의 제2 트랜지스터(T2)는 상기 제2 노드(O)의 전압을 상기 제1 오프 전압(VSS1)으로 풀다운한다. 또한, 상기 캐리 안정부(260)의 제17 트랜지스터(T17)는 제4 노드(C)의 전압, 즉, 제N 캐리 신호(CR(N))를 상기 제2 오프 전압(VSS2)으로 풀다운한다.
상기 제2 노드(N)에 인가된 전압, 즉, 상기 제N 노드 신호(N(N))의 하이 전압에 응답하여, 상기 제1 홀딩부(271)의 제10 및 제10-1 트랜지스터들(T10, T10-1)는 상기 제1 노드(Q)의 전압을 상기 제2 오프 전압(VSS2)로 홀딩하고, 상기 제2 홀딩부(272)의 제13 트랜지스터(T13)은 상기 제2 노드(O)의 전압, 즉 상기 제N 게이트 신호(G(N))를 상기 제1 오프 전압(VSS1)으로 홀딩하고, 상기 제3 홀딩부(273)의 제11 트랜지스터(T11)는 상기 제4 노드(C)의 전압, 즉 상기 제N 캐리 신호(CR(N))를 상기 제2 오프 전압(VSS2)로 홀딩한다.
다음, 제2 회로부(200B)의 동작을 살펴본다.
상기 제1 출력부(281)의 제1-1 트랜지스터(T1-1)는 상기 제2 클럭 신호(CK2)의 하이 전압에 응답하여 상기 제2 노드(O)의 신호, 즉 상기 제N 게이트 신호(G(N))를 상기 제1 게이트 출력부(GT1)에 출력한다. 즉 상기 제1 게이트 출력부(GT1)는 상기 제n 게이트 라인에 상기 제n 게이트 신호(Gn)를 출력한다.
이어, 상기 제2 출력부(282)의 제1-2 트랜지스터(T1-2)는 상기 제2 반전 클럭 신호(CKB2)의 하이 전압에 응답하여 상기 제2 노드(O)의 신호, 즉 상기 제N 게이트 신호(G(N))를 상기 제2 게이트 출력부(GT2)에 출력한다. 즉 상기 제2 게이트 출력부(GT2)는 상기 제n+1 게이트 라인에 상기 제n+1 게이트 신호(Gn+1)를 출력한다. 상기 제n+1 게이트 신호(Gn+1)의 초기 구간(t21)은 상기 제n 게이트 신호(Gn)의 후기 구간(t12)과 중첩되고, 후기 구간(t22)은 도시되지 않았으나 제n+2 게이트 신호(Gn+2)의 초기 구간과 중첩된다.
한편, 상기 제1 출력 홀딩부(291)는 상기 제N-1 노드 신호(N(N-1))의 하이 전압에 응답하여 상기 제n 게이트 신호(Gn)를 상기 제n 구간(Tn)을 제외한 프레임이 나머지 구간 동안 상기 제1 오프 전압(VSS1)으로 홀딩한다.
상기 제2 출력 홀딩부(292)는 상기 제N-1 노드 신호(N(N-1))의 하이 전압에 응답하여 상기 제n 게이트 신호(Gn)를 상기 제n+1 구간(Tn+1)을 제외한 프레임이 나머지 구간 동안 상기 제1 오프 전압(VSS1)으로 홀딩한다.
본 실시예에 따르면, 상기 제N 스테이지(SRCN)로부터 출력되는 상기 제n 및 제n+1 게이트 신호들(Gn, Gn+1)은 상기 제N 게이트 신호(G(N))의 하이 구간에 대응하는 상기 제n 구간(Tn) 동안 각각 라이징된다.
따라서, 하나의 스테이지를 통해 2개의 게이트 라인들을 구동하기 위한 2개의 게이트 신호들을 생성함으로써 트랜지스터의 개수를 줄여 전체적인 상기 게이트 구동회로의 사이즈를 줄일 수 있다. 따라서, 상기 표시 패널의 주변 영역의 사이즈를 줄여 상기 표시 장치의 슬림화 및 네로우 베젤(Narrow Bezel)을 도모할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 스테이지의 회로도이다.
본 실시예에 따른 표시 장치는 제2 노드(O)의 로우 레벨을 안정화하기 위한 제4 홀딩부(274)를 더 포함하는 것을 제외하면, 도 1 내지 도 4의 표시 장치와 실질적으로 동일하다. 이에 동일 또한 유시한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 5를 참조하면, 상기 제4 홀딩부(274)는 제N-1 스테이지의 제2 노드(N)로부터 수신된 제N-1 노드 신호(N-1)의 하이 전압에 응답하여 상기 제2 노드(O)의 전압을 제1 오프 전압(VSS1)으로 홀딩한다.
상기 제4 홀딩부(274)는 제3-1 트랜지스터(T3-1)를 포함하고, 상기 제3-1 트랜지스터(T3-1)는 상기 제N-1 노드 신호(N-1)를 수신하는 제2 입력 단자(IN2)에 연결된 제어 전극, 상기 제2 노드(O)에 연결된 입력 전극 및 제1 전압 단자(VT1)에 연결된 출력 전극을 포함한다.
상기 제3-1 트랜지스터(T3-1)의 제어 전극은 게이트 전극일 수 있다. 상기 제3-1 트랜지스터(T3-1)의 입력 전극은 소스 전극일 수 있다. 상기 제3-1 트랜지스터(T3-1)의 출력 전극은 드레인 전극일 수 있다.
상기 제4 홀딩부(274)는 제n 구간(Tn)을 제외한 프레임의 나머지 구간 동안 상기 제N-1 노드 신호(N-1)에 응답하여 상기 제2 노드(O)를 상기 제1 오프 전압(VSS1)으로 홀딩한다.
이전 실시예와 비교하여, 본 시예에 따르면, 상기 제4 홀딩부(274)에 의해 상기 제2 노드(O)의 전압인, 상기 제N 게이트 신호(G(N))의 상기 제1 오프 전압(VSS1)을 안정화시킴으로써, 상기 제2 회로부(200B)를 통해 출력하는 상기 제n 게이트 신호(Gn) 및 상기 제n+1 게이트 신호(Gn+1)의 상기 제1 오프 전압(VSS1)을 안정화시킬 수 있다. 이에 따라서, 게이트 신호의 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동회로의 블록도이다. 도 7은 6 도시된 스테이지의 회로도이다.
본 실시예에 따른 표시 장치는 제3 오프 전압(VSS3)을 전달하는 제7 구동 라인(207)을 더 포함하는 것을 제외하면, 도 1 내지 도 4의 표시 장치와 실질적으로 동일하다. 이에 동일 또한 유시한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.
도 6 및 도 7을 참조하면, 상기 게이트 구동회로(200)는 복수의 구동 신호들을 전달하는 복수의 구동 라인들 및 상기 구동 라인들과 연결된 쉬프트 레지스터를 포함한다.
상기 복수의 구동 라인들은 제1, 제2, 제3, 제4, 제5, 제6, 제7 및 제8 구동 라인들(201, 201, 203, 204, 205, 206, 207, 208)을 포함한다.
제8 구동 라인(208)은 제3 오프 전압(VSS3)을 전달한다. 상기 제3 오프 전압(VSS3)은 각 스테이지의 제3 전압 단자(VT3)에 인가된다.
상기 제3 오프 전압(VSS3)은 상기 제1 오프 전압(VSS1) 및 제2 오프 전압(VSS2)와 다른 오프 레벨을 갖는다. 예를 들어, 상기 제3 오프 전압(VSS3)은 상기 제1 오프 전압(VSS1) 보다 클 수 있고, 또는 상기 제1 오프 전압(VSS1) 보다 작을 수 있다.
도 7을 참조하면, 제N 스테이지(SRCN)는 제N 게이트 신호(G(N))를 생성하는 제1 회로부(200A)와 상기 제N 게이트 신호(G(N))는 제n 구간 및 제n+1 구간에 선택적으로 출력하는 제2 회로부(200B)를 포함한다.
상기 제1 회로부(200A)는 이전 실시예에 따른 도 3에 도시된 것과 실질적으로 동일하므로 반복되는 구성요소 및 동작 설명은 생략한다.
상기 제2 회로부(200B)는 제1 출력부(281), 제2 출력부(282), 제1 출력 홀딩부(291) 및 제2 출력 홀딩부(292)를 포함한다.
상기 제1 출력부(281)는 제2 클럭 신호(CK2)에 응답하여 상기 제2 노드(O)로부터 제공된 상기 제N 게이트 신호(G(N))를 상기 제1 게이트 출력단자(GT1)를 통해 제n 게이트 신호(Gn)를 출력한다.
상기 제1 출력부(281)는 제1-1 트랜지스터(T1-1)를 포함하고, 상기 제1-1 트랜지스터(T1-1)는 상기 제2 클럭 신호(CK2)를 수신하는 제2 클럭 단자(CT2)에 연결된 제어 전극, 상기 제2 노드(O)에 연결된 입력 전극 및 상기 제1 게이트 출력단자(GT1)에 연결된 출력 전극을 포함한다.
상기 제1-1 트랜지스터(T1-1)의 제어 전극은 게이트 전극일 수 있다. 상기 제1-1 트랜지스터(T1-1)의 입력 전극은 소스 전극일 수 있다. 상기 제1-1 트랜지스터(T1-1)의 출력 전극은 드레인 전극일 수 있다.
상기 제2 출력부(282)는 제2 반전 클럭 신호(CKB2)에 응답하여 상기 제2 노드(O)로부터 제공된 상기 제N 게이트 신호(G(N))를 상기 제2 게이트 출력단자(GT2)를 통해 제n+1 게이트 신호(Gn+1)를 출력한다.
상기 제2 출력부(282)는 제1-2 트랜지스터(T1-2)를 포함하고, 상기 제1-2 트랜지스터(T1-2)는 상기 제2 반전 클럭 신호(CKB2)를 수신하는 제3 클럭 단자(CT3)에 연결된 제어 전극, 상기 제2 노드(O)에 연결된 입력 전극 및 상기 제2 게이트 출력단자(GT2)에 연결된 출력 전극을 포함한다.
상기 제1-2 트랜지스터(T1-2)의 제어 전극은 게이트 전극일 수 있다. 상기 제1-2 트랜지스터(T1-2)의 입력 전극은 소스 전극일 수 있다. 상기 제1-2 트랜지스터(T1-2)의 출력 전극은 드레인 전극일 수 있다.
상기 제1 출력 홀딩부(291)는 상기 제N-1 스테이지의 제3 노드(N)로부터 제공된 제N-1 노드 신호(N(N-1))에 응답하여 상기 제1 게이트 출력단자(GT1)에 인가된 제n 게이트 신호(Gn)의 로우 레벨을 상기 제3 오프 전압(VSS3)으로 홀딩한다.
상기 제1 출력 홀딩부(291)는 제2-1 트랜지스터(T2-1)을 포함하고, 상기 제2-1 트랜지스터(T2-1)는 상기 제N-1 노드 신호(N(N-1))를 수신하는 제2 입력 단자(IN2)와 연결된 제어 전극, 상기 제1 게이트 출력단자(GT1)와 연결된 입력 전극 및 상기 제3 전압 단자(VT3)와 연결된 출력 전극을 포함한다.
상기 제2-1 트랜지스터(T2-1)의 제어 전극은 게이트 전극일 수 있다. 상기 제2-1 트랜지스터(T2-1)의 입력 전극은 소스 전극일 수 있다. 상기 제2-1 트랜지스터(T2-1)의 출력 전극은 드레인 전극일 수 있다.
상기 제2 출력 홀딩부(292)는 상기 제3 노드(N)로부터 제공된 제N 노드 신호(N(N))에 응답하여 상기 제2 게이트 출력단자(GT2)에 인가된 제n+1 게이트 신호(Gn+1)의 로우 레벨을 상기 제3 오프 전압(VSS3)으로 홀딩한다.
상기 제2 출력 홀딩부(292)는 제2-2 트랜지스터(T2-2)을 포함하고, 상기 제2-2 트랜지스터(T2-2)는 상기 제3 노드(N)와 연결된 제어 전극, 상기 제2 게이트 출력단자(GT2)와 연결된 입력 전극 및 상기 제3 전압 단자(VT3)와 연결된 출력 전극을 포함한다.
상기 제2-2 트랜지스터(T2-2)의 제어 전극은 게이트 전극일 수 있다. 상기 제2-2 트랜지스터(T2-2)의 입력 전극은 소스 전극일 수 있다. 상기 제2-2 트랜지스터(T2-2)의 출력 전극은 드레인 전극일 수 있다.
본 실시예에 따르면, 상기 제1 및 제2 출력 홀딩부들(291, 292)은 상기 제n 및 제n+1 게이트 신호들(Gn, Gn+1)을 상기 제1 회로부(200A)의 제1 노드(Q) 및 제2 노드(O)의 구동 조건에 따라서 설정된 상기 제1 및 제2 오프 전압들(VSS1, VSS2)과 무관하게 상기 제2 회로부(200B)의 상기 제1 및 제2 출력부들(281, 282)의 구동 조건에 따라서 독립적인 전압으로 설정할 수 있다.
예를 들어, 상기 제1 및 제2 출력부들(281, 282)의 제1-1 및 제1-2 트랜지스터들(T1-1, T1-2)의 열화를 막기 위해서 상기 제3 오프 전압(VSS3)은 상기 제1 오프 전압(VSS1) 보다 작게 설정될 수 있다.
또는 상기 제n 및 제n+1 게이트 신호들(Gn, Gn+1)의 폴링 타이밍을 개선하기 위해서 상기 제3 오프 전압(VSS3)은 상기 제1 오프 전압(VSS1) 보다 크게 설정할 수 있다.
이와 같이, 본 실시예에 따른 표시 장치는 이전 실시예에 따른 표시 장치에 비해 구동 특성 및 소자 특성을 개선하기 위해 설계될 수 있다.
본 발명의 실시예들에 따르면, 하나의 스테이지를 통해 2개의 게이트 라인들을 구동하기 위한 2개의 게이트 신호들을 생성함으로써 상기 게이트 구동회로의 사이즈를 줄일 수 있다. 따라서, 상기 표시 패널의 주변 영역의 사이즈를 줄여 상기 표시 장치의 슬림화 및 네로우 베젤(Narrow Bezel)을 도모할 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 표시 패널 200 : 게이트 구동회로
400 : 데이터 구동회로 500 : 인쇄회로기판
SRCN : 제N 스테이지 200A : 제1 회로부
200B : 제2 회로부 210 : 풀업 제어부
220 : 풀업부 230 : 캐리부
240 : 인버팅부 251 : 제1 풀다운부
252 : 제2 풀다운부 260 : 캐리 안정부
271 : 제1 홀딩부 272 : 제2 홀딩부
273 : 제3 홀딩부 274 : 제4 홀딩부
281 : 제1 출력부 282 : 제2 출력부
291 : 제1 출력 홀딩부 292 : 제2 출력 홀딩부

Claims (20)

  1. 복수의 스테이지들이 종속적으로 연결되어 복수의 게이트 신호들을 출력하는 게이트 구동회로에서, 제N(N은 자연수) 스테이지는,
    이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제어 노드에 인가하는 풀업 제어부;
    상기 제어 노드에 인가된 신호에 응답하여 제1 클럭 신호를 제N 게이트 신호로 출력하는 풀업부;
    상기 제어 노드에 인가된 신호에 응답하여 상기 제1 클럭 신호를 제N 캐리 신호로 출력하는 캐리부;
    다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제어 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부;
    상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부;
    제n 게이트 라인과 연결되고, 상기 제N 게이트 신호를 상기 제1 클럭 신호에 대해 작은 주기를 갖는 제2 클럭 신호에 응답하여 제n 게이트 신호로 출력하는 제1 출력부; 및
    제n+1 게이트 라인과 연결되고, 상기 제N 게이트 신호를 상기 제2 클럭 신호와 위상이 반전된 제2 반전 클럭 신호에 응답하여 제n+1 게이트 신호로 출력하는 제2 출력부를 포함하는 게이트 구동회로.
  2. 제1항에 있어서, 상기 제2 클럭 신호의 하이 레벨은 상기 제1 클럭 신호의 하이 레벨보다 큰 것을 특징으로 하는 게이트 구동회로.
  3. 제1항에 있어서, 상기 제1 풀 다운부는 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 게이트 구동회로.
  4. 제1항에 있어서, 프레임 중 상기 제N 캐리 신호가 하이 레벨을 갖는 구간을 제외한 나머지 구간 동안 상기 제1 클럭 신호에 동기된 제N 노드 신호를 출력하는 인버팅부를 더 포함하는 게이트 구동회로.
  5. 제4항에 있어서, 이전 스테이지들 중 어느 하나의 상기 인버팅부의 노드 신호에 응답하여 상기 제n 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제1 출력 홀딩부; 및
    상기 제N 노드 신호에 응답하여 상기 제n+1 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제2 출력 홀딩부를 더 포함하는 게이트 구동회로.
  6. 제5항에 있어서, 상기 제1 출력 홀딩부는 제N-1 스테이지로부터 제공된 제N-1 노드 신호에 제어되는 것을 특징으로 하는 게이트 구동회로.
  7. 제4항에 있어서, 상기 제N 노드 신호에 응답하여 상기 제어 노드의 신호를 상기 제2 오프 전압으로 홀딩하는 제1 홀딩부;
    상기 제N 노드 신호에 응답하여 상기 제N 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제2 홀딩부; 및
    상기 제N 노드 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 홀딩하는 제3 홀딩부를 더 포함하는 게이트 구동회로.
  8. 제7항에 있어서, 상기 제1 홀딩부는 서로 연결된 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 게이트 구동회로.
  9. 제4항에 있어서, 상기 제N-1 스테이지로부터 제공된 상기 제N-1 노드 신호에 응답하여 상기 제N 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제4 홀딩부를 더 포함하는 게이트 구동회로.
  10. 제4항에 있어서, 이전 스테이지들 중 어느 하나의 상기 인버팅부의 노드 신호에 응답하여 상기 제n 게이트 신호를 제3 오프 전압으로 홀딩하는 제1 출력 홀딩부; 및
    상기 제N 노드 신호에 응답하여 상기 제n+1 게이트 신호를 상기 제3 오프 전압으로 홀딩하는 제2 출력 홀딩부를 더 포함하는 게이트 구동회로.
  11. 제10항에 있어서, 상기 제3 오프 전압의 레벨은 상기 제1 오프 전압의 레벨 보다 큰 것을 특징으로 하는 게이트 구동회로.
  12. 제10항에 있어서, 상기 제3 오프 전압의 레벨은 상기 제1 오프 전압의 레벨 보다 작은 것을 특징으로 하는 게이트 구동회로.
  13. 복수의 게이트 라인들, 복수의 데이터 라인들 및 복수의 화소 트랜지스터들을 포함하는 표시 영역과 상기 표시 영역을 둘러싸는 주변 영역을 포함하는 표시 패널;
    상기 데이터 라인들에 데이터 신호들을 출력하는 데이터 구동회로; 및
    상기 주변 영역에 집적되고, 상기 게이트 라인들에 게이트 신호들을 출력하는 복수의 스테이지들을 포함하고, 각 스테이지는 복수의 트랜지스터들을 포함하는 게이트 구동회로를 포함하고,
    제N(N은 자연수) 스테이지는,
    이전 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 이전 스테이지 중 어느 하나의 캐리 신호를 제어 노드에 인가하는 풀업 제어부;
    상기 제어 노드에 인가된 신호에 응답하여 제1 클럭 신호를 제N 게이트 신호로 출력하는 풀업부;
    상기 제어 노드에 인가된 신호에 응답하여 상기 제1 클럭 신호를 제N 캐리 신호로 출력하는 캐리부;
    다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제어 노드를 제2 오프 전압으로 풀다운 하는 제1 풀다운부;
    상기 다음 스테이지 중 어느 하나의 캐리 신호에 응답하여 상기 제N 게이트 신호를 제1 오프 전압으로 풀다운 하는 제2 풀다운부;
    제n 게이트 라인과 연결되고, 상기 제N 게이트 신호를 상기 제1 클럭 신호에 대해 작은 주기를 갖는 제2 클럭 신호에 응답하여 제n 게이트 신호로 출력하는 제1 출력부; 및
    제n+1 게이트 라인과 연결되고, 상기 제N 게이트 신호를 상기 제2 클럭 신호와 위상이 반전된 제2 반전 클럭 신호에 응답하여 제n+1 게이트 신호로 출력하는 제2 출력부를 포함하는 표시 장치.
  14. 제13항에 있어서, 상기 제2 클럭 신호의 하이 레벨은 상기 제1 클럭 신호의 하이 레벨보다 큰 것을 특징으로 하는 표시 장치.
  15. 제13항에 있어서, 상기 제N 스테이지는 프레임 중 상기 제N 캐리 신호가 하이 레벨을 갖는 구간을 제외한 나머지 구간 동안 상기 제1 클럭 신호에 동기된 제N 노드 신호를 출력하는 인버팅부를 더 포함하는 표시 장치.
  16. 제15항에 있어서, 상기 제N 스테이지는
    이전 스테이지들 중 어느 하나의 상기 인버팅부의 노드 신호에 응답하여 상기 제n 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제1 출력 홀딩부; 및
    상기 제N 노드 신호에 응답하여 상기 제n+1 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제2 출력 홀딩부를 더 포함하는 표시 장치.
  17. 제16항에 있어서, 상기 제N 스테이지는
    상기 제N 노드 신호에 응답하여 상기 제어 노드의 신호를 상기 제2 오프 전압으로 홀딩하는 제1 홀딩부;
    상기 제N 노드 신호에 응답하여 상기 제N 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제2 홀딩부; 및
    상기 제N 노드 신호에 응답하여 상기 제N 캐리 신호를 상기 제2 오프 전압으로 홀딩하는 제3 홀딩부를 더 포함하는 표시 장치.
  18. 제17항에 있어서, 상기 제N-1 스테이지로부터 제공된 상기 제N-1 노드 신호에 응답하여 상기 제N 게이트 신호를 상기 제1 오프 전압으로 홀딩하는 제4 홀딩부를 더 포함하는 표시 장치.
  19. 제15항에 있어서, 상기 제N 스테이지는
    이전 스테이지들 중 어느 하나의 상기 인버팅부의 노드 신호에 응답하여 상기 제n 게이트 신호를 제3 오프 전압으로 홀딩하는 제1 출력 홀딩부; 및
    상기 제N 노드 신호에 응답하여 상기 제n+1 게이트 신호를 상기 제3 오프 전압으로 홀딩하는 제2 출력 홀딩부를 더 포함하는 표시 장치.
  20. 제19항에 있어서, 상기 제3 오프 전압의 레벨은 상기 제1 오프 전압의 레벨과 다른 것을 특징으로 하는 표시 장치.
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