KR102340936B1 - 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치 - Google Patents

산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치 Download PDF

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Abstract

본 발명은 빛에 의한 산화물 트랜지스터의 전류 누설 및 열화를 방지하여 출력 안정성을 높일 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것으로, 본 발명의 쉬프트 레지스터는 다수의 스테이지 각각이 다수의 클럭 신호를 공급하는 다수의 클럭 라인과, 다수의 전압을 공급하는 다수의 전원 라인을 포함하는 전송 라인부와; 다수의 트랜지스터로 구성된 트랜지스터부를 포함하고, 상기 트랜지스터부의 적어도 하나의 트랜지스터와 오버랩하여 광을 차단하는 차광층을 포함한다.

Description

산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치{SHIFT REGISTER USING OXIDE TRANSISTOR AND DISPLAY DEVICE USING THE SAME}
본 발명은 쉬프트 레지스터에 관한 것으로, 특히 빛에 의한 산화물 트랜지스터의 전류 누설 및 열화를 방지하여 출력 안정성을 높일 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치에 관한 것이다.
최근 표시 장치로 각광 받고 있는 평판 표시 장치로는 액정을 이용한 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED)를 이용한 OLED 표시 장치, 전기영동 입자를 이용한 전기영동 표시 장치(ElectroPhoretic Display; EPD) 등이 대표적이다.
평판 표시 장치는 각 픽셀이 박막 트랜지스터(Thin Film Transistor; TFT)에 의해 독립적으로 구동되는 픽셀 어레이를 통해 영상을 표시하는 표시 패널과, 표시 패널을 구동하는 패널 드라이버와, 패널 드라이버를 제어하는 타이밍 컨트롤러 등을 포함한다. 패널 드라이버는 표시 패널의 게이트 라인들을 구동하는 게이트 드라이버와, 표시 패널의 데이터 라인들을 구동하는 데이터 드라이버를 포함한다.
게이트 드라이버는 표시 패널의 게이트 라인들을 순차 구동하기 위한 스캔 펄스들을 출력하는 쉬프트 레지스터를 기본 구성으로 포함한다. 쉬프트 레지스터는 서로 종속적으로 연결된 다수의 스테이지들을 구비하고, 각 스테이지는 다수의 트랜지스터로 구성된다. 각 스테이지의 출력은 각 게이트 라인에 스캔 펄스로 공급됨과 아울러 다른 스테이지의 충방전을 제어하는 캐리 신호로 공급된다. 최근 게이트 드라이버는 픽셀 어레이의 TFT 어레이와 함께 형성되어 패널에 내장된 게이트-인-패널(Gate In Panel; GIP) 방식을 주로 이용하고 있다.
최근, 표시 패널용 TFT는 아몰퍼스 실리콘(Amorphous Silicon) 트랜지스터 보다 이동도가 높고, 폴리 실리콘(Poly-Silicon) 트랜지스터 보다 저온 공정으로 대면적 응용이 용이한 산화물 반도체(Oxide Semiconductor) 트랜지스터(이하 산화물 트랜지스터)가 각광받고 있다. 그러나, 산화물 트랜지스터는 빛에 민감하여, 빛이 인가되면 소자 특성이 가변하는 취약점을 갖고 있다.
도 1은 일반적인 산화물 트랜지스터에 빛에 인가되는 시간의 경과에 따라 임계 전압(Vth)이 가변하는 특성을 보여주는 전압(Vg) 대 전류(Ids) 그래프이다.
도 1을 참조하면, 산화물 트랜지스터의 산화물 액티브층에 빛이 인가되면 임계 전압(Vth)이 음의 값으로 이동함을 알 수 있고, 빛이 인가되는 시간이 경과할 수록 산화물 액티브층이 빛에 의해 열화되어 임계 전압(Vth)이 더욱 음의 값으로 이동함을 알 수 있다.
이와 같이, 빛에 의해 산화물 트랜지스터의 임계 전압이 음의 값으로 이동하면 누설 전류가 증가하여 회로가 비정상적으로 동작하는 문제점이 발생된다.
구체적으로, 쉬프트 레지스터에 적용되는 산화물 트랜지스터는 주로 N 타입이며, N 타입의 산화물 트랜지스터에서 게이트 전압은 소스 전극에 인가되는 전압(예를 들면, 저전위 전압 VSS) 보다 낮아지지 않는다. 이에 따라, 게이트 전압으로 게이트 오프 전압(게이트 로우 전압)이 인가되어 트랜지스터가 논리적으로는 턴-오프되더라도 게이트-소스간 전압(Vgs)이 0V보다 크므로(Vgs>0V) 누설 전류가 흐르게 된다. 특히, 빛에 의해 산화물 트랜지스터의 임계 전압이 음의 값으로 이동하면 누설 전류는 더욱 커지게 되므로 쉬프트 레지스터는 정상적인 파형을 출력할 수 없게 된다.
예를 들면, 빛의 인가에 의해 산화물 트랜지스터의 임계 전압(Vth)이 음의 값을 가질 때, 풀-업 트랜지스터를 제어하는 노드 제어부의 누설 전류로 인하여, 풀-업 트랜지스터를 통해 출력되는 스캔 펄스의 파형이 왜곡되거나, 스캔 펄스 자체가 출력되지 않는 출력 불량이 발생하게 된다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명이 해결하고자 하는 과제는 빛에 의한 산화물 트랜지스터의 전류 누설 및 열화를 방지하여 출력 안정성을 높일 수 있는 쉬프트 레지스터 및 그를 이용한 표시 장치를 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명의 실시예에 따른 쉬프트 레지스터는 표시 패널의 다수의 게이트 라인과 각각 연결되어 각 스캔 신호를 출력하는 다수의 스테이지를 포함한다.
다수의 스테이지 각각은 다수의 클럭 신호를 공급하는 다수의 클럭 라인과, 다수의 전압을 공급하는 다수의 전원 라인을 포함하는 전송 라인부와; 다수의 트랜지스터로 구성된 트랜지스터부와; 상기 트랜지스터부의 적어도 하나의 트랜지스터와 오버랩하여 광을 차단하는 차광층을 포함한다.
상기 차광층은 금속 또는 반도체로 구성된다.
상기 차광층에는 상기 트랜지스터부에 인가되는 다수의 전압 중 적어도 어느 하나의 전압이 인가되거나, 외부로부터 공급되는 별도의 전압이 인가되거나, 상기 차광층은 플로팅 상태이다.
각 스테이지의 트랜지스터부는 제1 노드의 제어에 응답하여 상기 다수의 클럭 신호 중 어느 하나의 클럭 신호를 상기 스캔 신호로 출력하고, 제2 노드의 제어에 응답하여 게이트 오프 전압을 상기 스캔 신호로 출력하는 출력부와, 상기 제1 노드의 충반전을 제어하기 위한 다수의 트랜지스터를 포함하는 제1 노드 제어부와; 상기 제2 노드의 충방전을 제어하는 다수의 트랜지스터를 포함하는 제2 노드 제어부를 포함한다.
상기 출력부는 상기 제1 노드의 제어에 응답하여 상기 어느 하나의 클럭 신호를 상기 스캔 신호로 출력하는 풀-업 트랜지스터와, 상기 제2 노드의 제어에 응답하여 상기 게이트 오프 전압을 상기 스캔 신호로 출력하는 풀-다운 트랜지스터를 포함하는 스캔 출력부를 구비한다. 또는, 상기 출력부는 상기 스캔 출력부와, 상기 제1 노드의 제어에 응답하여 상기 어느 하나의 클럭 신호를 캐리 신호로 출력하는 캐리용 풀-업 트랜지스터와; 상기 제2 노드의 제어에 응답하여 제2 게이트 오프 전압을 상기 캐리 신호로 출력하는 캐리용 풀-다운 트랜지스터를 포함하는 캐리 출력부를 구비한다. 상기 출력부는 상기 스캔 신호및 상기 캐리 신호 중 적어도 어느 하나를, 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급한다.
상기 제1 노드 제어부는 제1 제어 단자의 논리 상태에 응답하여 상기 제1 노드를 세트용 전압으로 충전하는 세트부와, 제2 제어 단자의 논리 상태에 응답하여 상기 제1 노드를 제1 리셋용 전압으로 방전하는 리셋부와, 상기 제2 노드의 논리 상태에 응답하여 상기 제1 노드를 제2 리셋용 전압으로 방전하는 노이즈 클리너를 포함하고, 상기 제2 노드 제어부는 상기 제1 노드의 제어에 응답하여 상기 제1 노드와 상반된 논리 상태를 갖도록 상기 제2 노드를 제어하는 인버터를 포함한다. 상기 제1 제어 단자에는 스타트 펄스 또는 상기 전단 스테이지들 중 어느 하나로부터 출력되는 전단 스캔 신호 또는 전단 캐리 신호가 공급된다. 상기 세트용 전압으로는 고전위 전압 또는 상기 전단 스캔 신호 또는 전단 캐리 신호가 공급된다. 상기 제2 제어 단자에는 리셋 펄스 또는 상기 후단 스테이지들 중 어느 하나로부터 출력되는 후단 스캔 신호 또는 후단 캐리 신호가 공급된다.
상기 제2 노드 제어부는 상기 제1 노드의 제어에 응답하여 상기 제1 노드와 상반된 논리 상태를 갖도록 상기 제2 노드를 제어하는 인버터를 포함한다.
상기 노이즈 클리너는 상기 제2 노드의 논리 상태에 응답하여 상기 제1 노드를 상기 제2 리셋용 전압으로 방전하는 트랜지스터를 포함한다. 또는, 상기 노이즈 클리너는 상기 제1 노드와 상기 제2 리셋용 전압의 공급 단자 사이에 직렬 연결되어 상기 제2 노드의 논리 상태에 따라 상기 제1 노드를 상기 제2 리셋용 전압으로 방전하는 제1 및 제2 트랜지스터와, 상기 제1 노드의 논리 상태에 따라 하이 논리의 옵셋 전압을 상기 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 포함한다.
상기 제1 및 제2 리셋용 전압은 서로 같거나 다르다. 상기 제1 리셋용 전압은 상기 게이트 오프 전압과 같거나 다르다. 상기 제2 리셋용 전압은 상기 제2 게이트 오프 전압과 같거나 다르다.
상기 차광층은 제1 차광층 내지 제3 차광층 중 적어도 하나를 포함한다. 상기 제1 차광층은 상기 풀-업 트랜지스터, 상기 캐리용 풀-업 트랜지스터, 상기 트랜지스터부에서 상기 제1 및 제2 노드 중 적어도 하나의 충전을 제어하는 트랜지스터 중 적어도 어느 하나와 오버랩한다. 상기 제2 차광층은 상기 풀-다운 트랜지스터, 상기 캐리용 풀-다운 트랜지스터, 상기 트랜지스터부에서 상기 제1 노드 및 제2 노드 중 적어도 하나의 방전을 제어하는 트랜지스터 중 적어도 어느 하나와 오버랩한다. 상기 제3 차광층은 상기 트랜지스터부에서 상기 제1 차광층 및 제2 차광층과 오버랩하지 않는 적어도 하나의 트랜지스터와 오버랩한다.
상기 제1 차광층에는 상기 각 스테이지의 스캔 출력 노드, 캐리 출력 노드 및 상기 제1 노드 중 어느 하나의 전압이 인가된다. 상기 제2 차광층에는 상기 제1 리셋용 전압, 제2 리셋용 전압, 게이트 오프 전압, 및 제2 게이트 오프 전압 중 어느 하나의 전압이 인가된다. 상기 제3 차광층은 플로팅 상태이다. 상기 제3 차광층은 상기 스캔 출력부의 풀업 트랜지스터와 오버랩한다. 상기 제1 차광층은 다른 일부 스테이지에 속한 제1 차광층과 연결된다. 상기 제3 차광층은 다른 일부 스테이지에 속한 제3 차광층과 직접 연결되거나, 다른 도전층을 통해 연결된다.
상기 트랜지스터부의 다수의 트랜지스터 각각은 액티브층이 산화물 반도체층으로 형성된 산화물 트랜지스터이고, 상기 다수의 트랜지스터 중 적어도 한 트랜지스터의 상부 또는 하부에 상기 차광층이 위치한다.
상기 차광층이 형성된 트랜지스터는 상기 트랜지스터부에 인가되는 다수의 전압 중 적어도 어느 하나의 전압이나, 외부로부터 공급되는 별도의 전압을 상기 차광층에 인가하는 브릿지 전극을 추가로 포함한다.
본 발명의 실시예에 따른 표시 장치는 상기 쉬프트 레지스터를 이용하여 표시 패널의 게이트 라인을 구동한다.
본 발명에 따른 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치는 다음과 같은 효과가 있다.
첫째, 쉬프트 레지스터의 적어도 일부 영역에 외부광 또는 내부광을 흡수하는 차광층을 포함하여 차광층을 포함하는 트랜지스터에서 차광 효과에 의해 빛에 의한 전류 누설 및 열화가 방지됨으로써 쉬프트 레지스터의 출력 안정성을 높일 수 있다.
둘째, 적어도 일부 차광층에 전압을 인가하거나, 차광층을 다수의 영역으로 구분하여 서로 다른 전압을 인가함으로써, 상기 차광 효과뿐만 아니라 전압이 인가되는 차광층의 전계 효과에 의해 임계 전압이 양의 값으로 조절됨으로써 누설 전류를 더욱 차단하여 쉬프트 레지스터의 출력 안정성을 높일 수 있고 정상 동작 영역을 더욱 넓힐 수 있다.
도 1은 일반적인 산화물 트랜지스터의 빛에 의한 임계 전압의 가변 특성을 보여주는 그래프이다.
도 2는 본 발명의 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 3은 도 2에 도시된 게이트 드라이버로 이용되는 쉬프트 레지스터를 개략적으로 나타낸 블록도이다.
도 4는 도 3에 도시된 한 스테이지에서 차광층이 형성되는 영역들을 예를 들어 나타낸 도면들이다.
도 5는 본 발명의 실시예에 따른 산화물 트랜지스터를 나타낸 단면도 및 등가 회로도이다.
도 6은 도 5에 도시된 산화물 트랜지스터의 제조 방법을 단계적으로 나타낸 흐름도이다.
도 7은 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 한 스테이지를 나타낸 회로도이다.
도 8은 도 7에 도시된 차광 트랜지스터의 다양한 예를 나타낸 회로도이다.
도 9는 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 한 스테이지를 나타낸 회로도이다.
도 10은 도 9에 도시된 스테이지의 구동 파형도이다.
도 11은 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 한 스테이지를 나타낸 회로도이다.
도 12는 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 한 스테이지를 나타낸 회로도이다.
도 13은 도 12에 도시된 인버터의 다양한 예를 나타낸 회로도이다.
도 14는 본 발명의 제5 실시예에 따른 쉬프트 레지스터의 한 스테이지를 나타낸 회로도이다.
도 15는 본 발명의 제6 실시예에 따른 쉬프트 레지스터의 한 스테이지를 나타낸 회로도이다.
도 16은 본 발명의 제7 실시예에 따른 쉬프트 레지스터의 한 스테이지를 나타낸 회로도이다.
도 2는 본 발명의 실시예에 따른 표시 장치를 나타낸 블록도이다.
도 2에 도시된 표시 장치는 픽셀 어레이(PA) 및 게이트 드라이버(20)를 포함하는 표시 패널(10), 데이터 드라이버(30), 타이밍 컨트롤러(40) 등을 구비한다.
표시 패널(10)은 매트릭스 형태의 픽셀 어레이(PA)를 통해 영상을 표시한다. 픽셀 어레이(PA)의 각 픽셀은 통상 R(Red), G(Green), B(Blue) 서브픽셀의 조합으로 원하는 색을 구현하고, 휘도 향상을 위한 W(White) 서브픽셀을 추가로 구비하기도 한다. 각 서브픽셀은 박막 트랜지스터에 의해 독립적으로 구동된다.
표시 패널(10)로는 액정 표시 장치(LCD), 유기 발광 다이오드(OLED) 표시 장치, 전기영동 표시 장치(EPD) 등이 이용될 수 있다. 이하에서는 편의상 표시 패널(10)로 LCD가 적용된 경우를 예를 들어 설명한다.
표시 패널(10)이 LCD인 경우, 픽셀 어레이(PA)의 각 서브픽셀은 게이트 라인(GL) 및 데이터 라인(DL)과 접속된 박막 트랜지스터(TFT), 박막 트랜지스터(TFT)와 공통 라인(CL) 사이에 병렬 접속된 액정 커패시터(Clc) 및 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 박막 트랜지스터(TFT)를 통해 픽셀 전극에 공급된 데이터 신호와, 공통 라인(CL)을 통해 공통 전극에 공급된 공통 전압과의 차전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과량을 제어한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다. 액정층은 TN(Twisted Nematic) 모드 또는 VA(Vertical Alignment) 모드와 같이 수직 전계에 의해 구동되거나, IPS(In-Plane Switching) 모드 또는 FFS(Fringe Field Switching) 모드와 같이 수평 전계에 의해 구동된다.
게이트 드라이버(20)는 표시 패널(10)의 비표시 영역에 내장된 GIP 타입이며, 픽셀 어레이(PA)의 TFT 어레이와 함께 기판 상에 형성된 다수의 산화물 트랜지스터를 포함한다. 특히, 게이트 드라이버(20)는 다수의 산화물 트랜지스터를 포함하는 트랜지스터부 중 적어도 일부 영역에 형성된 차광층을 포함하여 빛에 의한 전류 누설 및 열화를 방지함으로써 출력 안정성을 높일 수 있다.
내장 게이트 드라이버(20)는 도 2에 도시된 쉬프트 레지스터를 포함하고, 타이밍 컨트롤러(40)로부터의 게이트 제어 신호에 응답하여 픽셀 어레이(PA) 게이트 라인들(GL)을 순차적이거나 인터레이싱(interlacing) 방식으로 구동한다. 게이트 드라이버(20)는 각 게이트 라인(GL)의 스캔 기간에 게이트 온 전압(게이트 하이 전압)의 스캔 펄스를 공급하여 게이트 라인(GL)을 이네이블(enable)시키고, 나머지 기간에는 게이트 오프 전압(게이트 로우 전압)을 공급하여 게이트 라인(GL)을 디세이블(disable)시킨다. 내장 게이트 드라이버(20)는 픽셀 어레이(10)의 일측부 또는 양측부에 형성될 수 있다.
타이밍 컨트롤러(40)와 게이트 드라이버(20) 사이에 레벨 쉬프터(미도시)가 추가로 구비될 수 있다. 레벨 쉬프터는 타이밍 컨트롤러(40)로부터의 게이트 제어 신호, 즉 스타트 펄스 및 다수 클럭의 TTL(Transistor Transistor Logic) 전압을 표시 패널(10)의 TFT 구동을 위한 게이트 하이 전압(Vgh) 및 게이트 로우 전압(Vgl)으로 레벨 쉬프팅하여 게이트 드라이버(20)인 쉬프트 레지스터로 공급한다.
데이터 드라이버(30)는 타이밍 컨트롤러(40)로부터의 데이터 제어 신호에 응답하여 타이밍 컨트롤러(40)로부터의 영상 데이터를 표시 패널(10)의 다수의 데이터 라인(DL)에 공급한다. 데이터 드라이버(30)는 타이밍 컨트롤러(40)로부터의 데이터를 감마 전압 생성부(미도시)로부터의 감마 전압을 이용하여 아날로그 데이터 신호로 변환하고, 각 게이트 라인(GL)이 구동될 때마다 데이터 신호를 데이터 라인(DL)으로 공급한다. 데이터 드라이버(30)는 적어도 하나의 데이터 IC로 구성되어 TCP(Tape Carrier Package), COF(Chip On Film), FPC(Flexible Print Circuit) 등과 같은 회로 필름에 실장되어 액정 패널(100)에 TAB(Tape Automatic Bonding) 방식으로 부착되거나, COG(Chip On Glass) 방식으로 표시 패널(10) 상에 실장될 수 있다.
타이밍 컨트롤러(40)는 외부 호스트 세트로부터 공급된 영상 데이터와 함께 다수의 동기 신호를 입력한다. 다수의 동기 신호는 도트 클럭 및 데이터 이네이블 신호를 포함하거나, 수평 동기 신호 및 수직 동기 신호를 더 포함할 수 있다. 타이밍 컨트롤러(40)는 화질 향상이나 소비 전력 감소를 위한 다양한 데이터 처리 방법을 이용하여 호스트 세트로부터 입력된 데이터를 보정하여 데이터 드라이버(30)로 출력한다.
타이밍 컨트롤러(40)는 동기 신호들을 이용하여 데이터 드라이버(30)의 구동 타이밍을 제어하는 데이터 제어 신호와, 게이트 드라이버(20)의 구동 타이밍을 제어하는 게이트 제어 신호를 생성한다. 데이터 제어 신호는 데이터 신호의 래치를 제어하는 소스용 스타트 펄스 및 소스용 클럭과, 데이터 신호의 극성을 제어하는 극성 제어 신호와, 데이터 신호의 출력 기간을 제어하는 소스용 출력 이네이블 신호 등을 포함한다. 게이트 제어 신호는 스캔 펄스의 생성을 제어하는 게이트용 스타트 펄스 및 게이트용 클럭을 포함하고, 스캔 펄스의 출력 기간을 제어하는 게이트용 출력 이네이블 신호 등을 더 포함할 수 있다.
도 3은 도 2에 도시된 게이트 드라이버의 쉬프트 레지스터를 개략적으로 나타낸 블록도이다.
도 3에 도시된 쉬프트 레지스터는 다수의 게이트 라인(GL1~GLn)을 각각 구동하는 다수의 스테이지(ST1~STn)가 형성된 트랜지스터(TFT)부와, 다수의 클럭 신호를 공급하는 다수의 클럭 라인(22)과, 다수의 전압을 공급하는 다수의 전원 라인(24)이 형성된 라인부를 포함한다.
쉬프트 레지스터에는 다수의 클럭 라인(22) 각각을 통해 위상차를 갖는 다수의 클럭 신호가 공급된다. 다수의 클럭 신호가 교번하면서 스테이지마다 적어도 1개의 클럭 신호가 공급된다.
다수의 스테이지(ST1~STn) 각각은 이전 스테이지들 중 어느 하나로부터의 전단 출력 또는 스타트 펄스의 제어에 응답하여 세트(set)되고, 다음 스테이지들 중 어느 하나로부터의 후단 출력 또는 리셋 펄스의 제어에 응답하여 리셋(reset)된다.
트랜지스터(TFT)부에 포함된 다수의 스테이지(ST1~STn) 각각은 다수의 산화물 트랜지스터를 포함한다. 트랜지스터(TFT)부는 빛에 의한 액티브층의 열화를 방지하기 위하여, 각 스테이지의 적어도 일부 영역, 즉 각 스테이지의 다수의 트랜지스터 중 일부 트랜지스터와 오버랩하여 빛이 액티브층으로 유입되는 것을 차단하는 차광층을 포함한다.
도 4는 도 3에 도시된 스테이지들 중 한 스테이지에서 차광층이 형성되는 영역들을 예를 들어 나타낸 도면들이다.
도 4(a), (b), (c)를 참조하면, 한 스테이지(STi)의 트랜지스터(TFT)부에 일정한 영역을 갖는 적어도 하나의 차광층(SL 또는 SL1/SL2)이 형성된다. 차광층(SL 또는 SL1/SL2)은 트랜지스터를 구성하는 층과 별개로 그 트랜지스터의 하부 또는 상부에 위치하며, 다른 스테이지의 트랜지스터(TFT)부 영역으로 연장될 수 있다. 차광층(SL, SL1, SL2)과 오버랩하는 트랜지스터의 채널 영역은 빛에 노출되지 않도록 차광층(SL, SL1, SL2)의 영역 안에 포함된다.
차광층(SL, SL1, SL2)에는 전압이 인가될 수 있다. 각 스테이지(STi)의 차광층(SL 또는 SL1/SL2)은 적어도 하나의 전원 라인과 연결되거나, 적어도 하나의 클럭 라인과 연결되거나, 출력 라인과 연결되거나, 다수의 트랜지스터 중 적어도 한 트랜지스터의 소스 전극, 드레인 전극 또는 게이트 전극과 연결되어 해당 전압을 인가받을 수 있다. (b)와 같이 한 스테이지(STi)에 형성된 서로 다른 반도체층(SL1, SL1)에 인가되는 전압은 서로 같거나 다를 수 있다. 차광층(SL, SL1, SL2)에 전압을 인가하기 위하여, 차광층(SL, SL1, SL2)은 쉬프트 레지스터의 배선 또는 트랜지스터의 전극 또는 그 연장선과 브릿지 전극(연결 전극)을 통해 연결될 수 있다.
도 5는 본 발명의 실시예에 따른 산화물 트랜지스터를 나타낸 단면도 및 등가 회로도이다.
도 5(a)에 도시된 산화물 트랜지스터는 기판(SUB) 상의 차광층(SL)과, 기판(SUB) 상에서 차광층(SL)을 덮는 버퍼층(BUF)과, 버퍼층(BUF) 상의 액티브층(ACT)과, 액티브층(ACT) 상에 적층된 게이트 절연막(GI) 및 게이트 전극(GE)과, 버퍼층(BUF) 상에서 게이트 전극(GE) 및 게이트 절연막(GI)과 액티브층(ACT)을 덮는 층간 절연막(ILD)과, 층간 절연막(ILD) 상에 위치하고 그 층간 절연막(ILD)을 관통하는 컨택홀(CH1, CH2)을 통해 액티브층(ACT)과 연결된 소스 전극(SE) 및 드레인 전극(DE)과, 층간 절연막(ILD) 상에서 소스 전극(SE) 및 드레인 전극(DE)을 덮는 형성된 페시베이션층(PAS)을 구비한다.
차광층(SL)은 기판(SUB)의 외부로부터 입사된 빛을 차단하여 산화물 반도체로 이루어진 액티브층(ACT)에 빛이 유입되는 것을 방지한다. 이를 위하여, 액티브층(ACT)이 차광층(SL)이 위치하는 영역 안에 포함되도록 차광층(SL)은 액티브층(ACT) 보다 넓은 면적을 갖는다. 차광층(SL)은 일정한 전도도를 갖는 불투명한 박막으로 금속 또는 반도체로 이루어진다.
이와 달리, 차광층(SL)은 산화물 트랜지스터의 상부, 즉 페시베이션층(PAS) 상에 위치할 수 있다.
산화물 트랜지스터는 도 5(b)에 도시된 바와 같이, 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE)를 갖고, 소스 전극(SE) 및 드레인 전극(DE) 사이의 채널과 나란하면서 게이트 전극(GE)과 마주하는 차광층(SL)을 포함하는 등가 회로 형태로 표현될 수 있다.
이하에서는, 도 5(b)와 같이 차광층(SL)을 포함하는 산화물 트랜지스터를 차광 트랜지스터로 약칭할 수 있다.
한편, 산화물 트랜지스터는 도 5(a)에 도시된 바와 같이, 차광층(SL)에 특정 전압을 인가하기 위하여, 페시베이션층(PAS), 층간 절연막(ILD), 버퍼층(BUF)을 관통하는 컨택홀(CH3)과, 페시베이션층(PAS) 상에 위치하고 상기 컨택홀(CH3)을 통해 차광층(SL)과 연결된 브릿지 전극(BE)(또는 연결 전극)을 추가로 구비할 수 있다. 브릿지 전극(BE)은 쉬프트 레지스터의 배선 또는 TFT의 전극 또는 그 연장선과 연결된다.
도 6은 도 5에 도시된 산화물 트랜지스터의 제조 방법을 단계적으로 설명하는 흐름도이다. 도 5(a)를 참조하여 도 6에 도시된 산화물 트랜지스터의 제조 방법을 설명하기로 한다.
제1 마스크 공정에서, 기판(SUB) 상에 차광층(SL)이 형성된다(S2).
차광층(SL)은 일정한 전도도를 갖는 불투명한 박막으로 금속 또는 반도체로 구성된다. 상기 반도체로는 유사한 전기 전도도 및 광흡수 계수를 갖는 유전체 물질인 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe) 중 어느 하나의 반도체 물질이 이용된다. 반도체를 이용할 때, 차광율이 높은 게르마늄(Ge)를 포함하는 반도체 물질로 차광층(SL)을 형성하는 것이 바람직하다. 차광층(SL)은 외부광 또는 내부광을 흡수함으로써 산화물 반도체인 액티브층(ACT)으로 빛이 유입되는 것을 차단한다. 기판(SUB) 상에 차광층이 형성된 다음, 제1 마스크를 이용한 포토리소그래피 공정 및 에칭 공정을 수행하여 일정 영역에 차광층(SL)이 남도록 패터닝된다. 기판(SUB)은 유리, 플라스틱 또는 금속을 포함할 수 있다.
제2 마스크 공정에서, 차광층(SL)을 덮도록 기판(SUB) 상에 버퍼층(BUF)이 형성되고, 그 버퍼층(BUF) 상에 액티브층이 형성된다(S4).
버퍼층(BUF)은 차광층(SL)이 형성된 기판(SUB) 상에 형성된다. 버퍼층(BUF)은 기판(SUB)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 액티브층(ACT)을 보호하는 역할을 한다. 버퍼층(BUF)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 선택적으로 이용한 절연 물질로 형성된다.
이어서, 상기 버퍼층(110) 상에 산화물 반도체층이 형성된 다음, 제2 마스크를 이용한 포토리소그래피 공정 및 에칭 공정을 수행하여 산화물 반도체층을 패터닝함으로써 차광층(SL)과 오버랩하는 액티브층(ACT)이 형성된다. 산화물 반도체층은 비정질 아연 산화물계 복합 반도체, 특히 a-IGZO 반도체는 갈륨산화물(Ga2O3), 인듐산화물(In2O3) 및 아연산화물(ZnO)의 복합체 타겟을 이용한 스퍼터링 방법이나, 화학적 증착 방법에 의해 형성될 수 있다. 산화물 반도체층을 패터닝하기 이전에 수소(H2, H) 또는 수산화이온(OH)을 제거하는 탈수화 공정으로 열처리 공정이 더 수행될 수 있다.
제3 마스크 공정에서, 액티브층(ACT) 상에 게이트 절연막(GI) 및 게이트 전극(GE)이 적층 구조로 형성된다(S6).
액티브층(ACT) 상에 게이트 절연막(GI)과 게이트 금속층이 순차적으로 형성된 다음, 제3 마스크를 이용한 포토리소그래피 공정 및 에칭 공정을 수행하여 게이트 절연막(GI)과 게이트 금속층을 패터닝함으로써 게이트 전극(GE)이 형성되고, 그 게이트 전극(GE)과 동일 패턴을 갖는 게이트 절연막(GI)이 형성된다. 게이트 절연막(GI)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 선택적으로 이용한다. 게이트 금속층으로는 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 탄탈륨(Ta) 및 텅스텐(W)로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금이 적층된 다층 구조가 이용될 수 있다.
제4 마스크 공정에서, 게이트 전극(GE) 및 게이트 절연막(GI)과 액티브층(ACT)을 덮는 층간 절연막(ILD)이 버퍼층(BUF) 상에 형성되고, 그 층간 절연막(ILD)을 관통하는 컨택홀(CH1, CH2)이 형성된다(S8).
층간 절연막(ILD)이 게이트 전극(GE) 및 게이트 절연막(GI)과 액티브층(ACT)을 덮도록 버퍼층(BUF) 상에 형성된 다음, 제4 마스크를 이용한 포토리소그래피 공정 및 에칭 공정을 수행함으로써 액티브층(ACT)의 소스 영역과 드레인 영역을 각각 노출시키는 컨택홀(CH1, CH2)이 형성된다. 층간 절연막(ILD)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 이들의 적층 구조로 형성된다.
제5 마스크 공정에서, 층간 절연막(ILD) 상에 소스 전극(SE) 및 드레인 전극(DE)이 형성된다(S10).
층간 절연막(ILD) 상에 소스/드레인 금속층이 형성된 다음, 제5 마스크를 이용한 포토리소그래피 공정 및 에칭 공정을 수행하여 소스/드레인 금속층을 패터닝함으로써 소스 전극(SE) 및 드레인 전극(DE)이 형성된다. 소스 전극(SE)은 제1 컨택홀(CH1)을 통해 액티브층(ACT)의 소스 영역과 연결되고, 드레인 전극(DE)은 제2 컨택홀(CH2)을 통해 액티브층(ACT)의 드레인 영역과 연결된다. 소스/드레인 금속층으로는 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 네오듐(Nd)으로 이루어진 군에서 선택된 어느 하나 또는 이들의 합금이 이용될 수 있다.
제6 마스크 공정에서, 소스 전극(SE) 및 드레인 전극(DE)을 덮는 페시베이션층(PAS)이 층간 절연막(ILD) 상에 형성되고, 컨택홀(CH3)이 형성된다(S12).
페시베이션층(PAS)이 소스 전극(SE) 및 드레인 전극(DE)을 덮도록 층간 절연막(ILD) 상에 형성된 다음, 제6 마스크를 이용한 포토리소그래피 공정 및 에칭 공정을 수행함으로써 컨택홀(CH3)이 형성된다. 컨택홀(CH3)은 페시베이션층(PAS), 층간 절연막(ILD), 버퍼층(BUF)을 관통하여 차광층(SL)의 연결 영역을 노출시킨다. 이때, 페시베이션층(PAS)을 관통하여 소스 전극(SE) 또는 드레인 전극(DE)을 노출시키는 컨택홀(미도시)이나, 페시베이션층(PAS) 및 층간 절연막(ILD)을 관통하여 게이트 전극(GE)을 노출시키는 컨택홀(미도시)이 더 형성된다. 페시베이션층(PAS)은 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 이들의 적층 구조로 형성된다.
제7 마스크 공정에서, 페시베이션층(PAS) 상에 브릿지 전극(BE)이 형성된다(S14).
브릿지 전극(BE)은 페시베이션층(PAS) 상에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명한 도전층을 형성한 다음, 제7 마스크를 이용한 포토리소그래피 공정 및 에칭 공정을 수행하여 투명 도전층을 패터닝함으로써 형성된다. 브릿지 전극(BE)은 픽셀 어레이(PA; 도 2)의 각 픽셀에 형성되는 픽셀 전극과 동시에 형성되는 것으로, 컨택홀(CH3)을 통해 차광층(SL)과 연결되고, 다른 컨택홀(미도시)을 통해 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE), 다른 배선(전원 라인, 클럭 라인, 출력 라인, 노드 등)과 연결될 수 있다.
도 7은 본 발명의 제1 실시예에 따른 쉬프트 레지스터의 한 스테이지를 보여주는 회로도이다.
도 7에 도시된 쉬프트 레지스터의 한 스테이지(STi)는 제1 노드(Q)의 논리 상태에 응답하여 출력 전압(Vout)을 공급하는 출력부(OB)와, 제1 노드(Q)의 충방전을 제어하는 제1 노드 제어부(NC1)를 포함한다.
출력부(OB)는 제1 노드의 제어에 응답하여 클럭 신호(CLKa)를 출력 전압(Vout)을 공급하는 풀업 트랜지스터(Tup)를 포함한다. 출력 전압(Vout)은 해당 게이트 라인에 스캔 펄스로 공급됨과 동시에 다른 스테이지의 충방전을 제어하는 캐리 신호로 공급된다.
제1 노드 제어부(NC1)는 이전 스테이지로부터의 전단 출력(PRE)에 응답하여 고전위 전압(VDD) 또는 전단 출력(PRE)으로 제1 노드(Q)를 충전시키는 세트부의 제1 트랜지스터(T1)와, 다음 스테이지로부터의 후단 출력(NXT)에 응답하여 리셋용 전압인 저전위 전압(VSS)으로 제1 노드(Q)를 방전시키는 리셋부의 제2 트랜지스터(T2)를 포함한다. 상기 스테이지(STi)가 제1 스테이지(ST)일 때 상기 전단 출력(PRE) 대신 스타트 펄스(Vst)가 공급된다. 상기 스테이지(STi)가 마지막 스테이지일 때 상기 후단 출력(NXT) 대신 리셋 펄스(Vrst)가 공급된다.
제1 기간에서 제1 노드(Q)는 전단 출력(PRE) 또는 스타트 펄스(Vst)에 응답하여 턴-온된 제1 트랜지스터(T1)에 의해 예비 충전된 후, 제2 기간에서 턴-오프된 제1 및 제2 트랜지스터(T1, T2)에 의해 충전 상태에서 플로팅된다. 이때, 풀-업 트랜지스터(Tup)의 드레인 전극으로 클럭 신호(CLKa)의 게이트 온 전압(게이트 하이 전압)이 공급되어, 풀-업 트랜지스터(Tup)의 게이트 전극 및 소스 전극 사이의 커패시터(미도시)에 의해 제1 노드(Q)의 전압이 증폭됨으로써, 풀-업 트랜지스터(Tup)는 안정적으로 턴-온되어 클럭 신호(CLKa)의 게이트 온 전압을 출력 전압(Vout)으로 출력한다.
이어서, 제3 기간에서 제1 노드(Q)의 플로팅으로 턴-온 상태를 유지하는 풀-업 트랜지스터(Tup)는 클럭 신호(CLKa)의 게이트 오프 전압(게이트 로우 전압)을 출력 전압(Vout)으로 출력한다.
그 다음, 제4 기간에서 후단 출력(NXT) 또는 리셋 펄스(Vrst)에 응답하여 턴-온된 제2 트랜지스터(T2)에 의해 제1 노드(Q)가 방전되어 풀-업 트랜지스터(Tup)가 턴-오프됨으로써 출력 전압(Vout)은 게이트 오프 전압을 유지한다.
도 7에 도시된 쉬프트 레지스터의 한 스테이지(STi)는 다수의 트랜지스터(T1, T2, Tup) 중 적어도 하나의 트랜지스터와 오버랩하여 빛을 차단하는 차광층을 포함한다. 다시 말하여, 한 스테이지(STi)는 다수의 트랜지스터(T1, T2, Tup) 적어도 하나의 트랜지스터를 도 8에 도시된 차광 트랜지스터로 형성한다.
예를 들면, 도 7에서 다수의 트랜지스터(T1, T2, Tup) 중 적어도 제1 노드(Q)의 방전을 제어하는 제2 트랜지스터(T2)가 차광 트랜지스터로 형성된다. 이는 회로 분석에 의하면, 제2 트랜지스터(T2)의 누설 전류가 출력 파형에 대한 영향이 크기 때문이다. 다시 말하여, 제2 트랜지스터(T2)에서 빛에 의한 전류 누설 및 열화가 발생하면, 제1 노드(Q)가 방전하여 풀-업 트랜지스터(Tup)가 불안정한 턴-온상태이거나 턴-오프되어 출력 불량이 발생하기 때문이다. 따라서, 한 스테이지(STi)에서 적어도 제2 트랜지스터(T2)를 차광 트랜지스터로 구성하여 전류 누설 및 열화를 방지하면 제1 노드(Q)의 불필요한 방전을 방지하여 출력 안정성을 높일 수 있다.
도 8을 참조하면, 차광 트랜지스터는 (a)에 도시된 바와 같이 차광층(SL)이 플로팅되거나, (b)에 도시된 바와 같이 차광층(SL)에 특정 전압(Vsl)이 인가되는 형태로 구성될 수 있다. 차광층(SL)에 특정 전압(Vsl)이 인가되면 전계 효과에 의해 임계 전압(Vth)을 양의 값으로 이동시킬 수 있고, 이 결과 전류 누설이 더욱 방지됨으로써 출력 안정성을 더욱 높일 수 있다. 차광층(SL)에 인가되는 특정 전압(Vsl)은 그 스테이지(STi)에 인가되는 다수의 전원 전압 중 하나이거나, 다수의 트랜지스터 중 어느 한 전극(노드)에 인가된 전압일 수 있다.
도 9는 본 발명의 제2 실시예에 따른 쉬프트 레지스터의 한 스테이지를 나타낸 회로도이다.
도 9에 도시된 제2 실시예는, 도 7에 도시된 제1 실시예와 대비하여, 출력부(OB)가 제2 노드(QB)에 의해 제어되는 풀-다운 트랜지스터(Tdn)를 추가로 구비하고, 제1 노드 제어부(NC1)가 제2 노드(QB)에 의해 제어되는 노이즈 클리너의 제3 트랜지스터(T3)을 추가로 구비하며, 제2 노드(QB)를 제어하는 제2 노드 제어부(NC2)를 추가로 구비하고 있다.
출력부(OB)에 추가된 풀-다운 트랜지스터(Tdn)는 제2 노드(QB)의 제어에 응답하여 게이트 오프 전압인 저전위 전압(VSS)을 출력 전압(Vout)으로 공급한다.
제1 노드 제어부(NC1)에 추가된 노이즈 클리너의 제3 트랜지스터(T3)는 제1 노드(Q)와 리셋용 전압인 저전위 전압(VSS)의 공급 라인 사이에 제2 트랜지스터(T2)와 병렬로 접속된다. 제3 트랜지스터(T3)는 제2 노드(QB)의 제어에 응답하여 저전위 전압(VSS)으로 제1 노드(Q)를 방전시킨다. 이에 따라, 제3 트랜지스터(T3)는 제1 노드(Q)가 로우 논리일 때, 풀-업 트랜지스터(Tup)로 공급되는 클럭(CLKa)의 커플링에 의해 제1 노드(Q)로 유도된 노이즈를 제거한다.
제2 노드 제어부(NC2)는 제3 클럭 신호(CLK3)에 응답하여 고전위 전압(VDD)으로 제2 노드(QB)를 충전시키는 제4 트랜지스터(T4)와, 전단 캐리 신호(CRp)에 응답하여 저전위 전압(VSS)으로 제2 노드(QB)를 방전시키는 제5 트랜지스터(T5)와, 제1 노드(Q)의 제어에 응답하여 저전위 전압(VSS)으로 제2 노드(QB)를 방전시키는 제6 트랜지스터(T6)를 포함한다.
한편, 제2 노드 제어부(NC2)에서 제4 트랜지스터(T4)는 고전위 전압(VDD)의 공급 라인에 드레인 전극 및 게이트 전극이 연결된 다이오드 구조로 구성될 수 있다.
도 9에 도시된 다수의 트랜지스터(T1~T6, Tup, Tdn) 중 적어도 하나의 트랜지스터는 차광층을 추가로 포함하는 차광 트랜지스터로 형성된다.
예를 들면, 도 9에서 다수의 트랜지스터(T1~T6, Tup, Tdn) 중 적어도 제1 노드(Q)의 방전을 제어하는 제2 및 제3 트랜지스터(T2, T3)가 차광 트랜지스터로 형성된다. 이는 제2 및 제3 트랜지스터(T2, T3)에서 빛에 의한 전류 누설 및 열화가 발생하면, 제1 노드(Q)가 방전하여 풀-업 트랜지스터(Tup)가 불안정한 턴-온 상태이거나 턴-오프되어 출력 불량이 발생하기 때문이다. 따라서, 한 스테이지(STi)에서 적어도 제2 및 제3 트랜지스터(T2, T3)를 차광 트랜지스터로 구성하여 전류 누설 및 열화를 방지하면 제1 노드(Q)의 불필요한 방전을 방지하여 출력 안정성을 높일 수 있다. 추가로, 제1 트랜지스터(T1) 등도 차광 트랜지스터로 구성할 수 있다.
도 10은 도 9에 도시된 스테이지의 구동 파형도이다.
도 10을 참조하여 도 9에 도시된 스테이지의 구동을 구체적으로 설명하기로 한다. 아래 각 기간에서 별도로 언급되지 않는 트랜지스터는 턴-오프 상태이다.
제1 기간(t1)에서, 제1 노드(Q)는 전단 출력(PRE) 또는 스타트 펄스(Vst)에 응답하여 턴-온된 제1 트랜지스터(T1)에 의해 제1 노드(Q)가 예비 충전되고, 전단 출력(PRE) 또는 스타트 펄스(Vst)에 응답하여 턴-온된 제5 트랜지스터(T5)에 의해 제2 노드(QB)는 방전 상태를 유지한다.
제2 기간(t2)에서 턴-오프된 제1 트랜지스터(T1)에 의해 제1 노드(N1)는 충전 상태에서 플로팅된다. 이때, 풀-업 트랜지스터(Tup)의 드레인 전극으로 제1 클럭 신호(CLK1)의 게이트 온 전압(게이트 하이 전압)이 공급되어, 풀-업 트랜지스터(Tup)의 게이트 전극 및 소스 전극 사이의 커패시터(미도시)에 의해 제1 노드(Q)의 전압이 증폭됨으로써, 풀-업 트랜지스터(Tup)는 안정적으로 턴-온되어 제1 클럭 신호(CLK1)의 게이트 온 전압을 출력 전압(Vout)으로 출력한다. 이때, 제6 트랜지스터(T6)는 제1 노드(Q)의 제어에 의해 턴-온되어 제2 노드(QB2)를 방전 상태로 유지한다.
제3 기간(t3)에서 제1 노드(Q)의 플로팅으로 턴-온 상태를 유지하는 풀-업 트랜지스터(Tup)는 클럭 신호(CLKa)의 게이트 오프 전압을 출력 전압(Vout)으로 출력한다.
제4 기간(t4)에서 후단 출력(NXT) 또는 리셋 펄스(Vrst)에 응답하여 턴-온된 제2 트랜지스터(T2)에 의해 제1 노드(Q)가 방전되어 풀-업 트랜지스터(Tup)가 턴-오프된다. 이때, 제1 노드(Q)의 제어에 의해 제6 트랜지스터(T6)가 턴-오프됨으로써 제2 노드(QB)는 제3 클럭 신호(CLK3) 또는 고전위 전압(VDD)에 의해 턴-온된 제4 트랜지스터(T4)를 통해 충전된다. 이에 따라, 충전된 제2 노드(QB)의 제어에 의해 풀-다운 트랜지스터(Tdn)가 턴-온되어 게이트 오프 전압인 저전위 전압(VSS)을 출력 전압(Vout)으로 공급한다.
차광 트랜지스터로 형성된 제2 및 제3 트랜지스터(T2, T3)에 의해 상기 제2 및 제3 기간(t2, t3)에서 제1 노드(Q)의 불필요한 방전이 방지됨으로써 출력 전압(Vout)의 안정성을 높일 수 있다.
도 11은 본 발명의 제3 실시예에 따른 쉬프트 레지스터의 한 스테이지를 나타낸 회로도이다.
도 11에 도시된 제3 실시예는, 도 7에 도시된 제1 실시예와 대비하여, 제1 노드(Q1)에 의해 제어되는 캐리 출력부(OBc)를 추가로 구비함으로써 출력부가 스캔 출력부(OBs)와 캐리 출력부(OBc)로 구분된다는 점에서 차이가 있다.
스캔 출력부(OBc)는 제1 노드(Q)의 제어에 응답하여 클럭 펄스(CLKa)를 스캔 펄스(SP)로 출력하는 스캔용 풀-업 트랜지스터(Tup-S)를 포함한다. 캐리 출력부(OBc)는 제1 노드(Q)의 제어에 응답하여 클럭 펄스(CLKa)를 캐리 신호(CR)로 출력하는 캐리용 풀-업 트랜지스터(Tup-C)를 포함한다. 이 캐리 출력부(OBc)로부터 출력된 캐리 신호(CR)는 후단 스테이지에 대한 전단 출력(PRE)으로 공급되고, 전단 스테이지에 대한 후단 출력(NXT)으로 공급된다. 이에 따라, 캐리 신호(CR)의 출력 노드와, 스캔 신호(SP)의 출력 노드가 분리되어 캐리 신호(CR)의 로드가 감소됨으로써 전단 및 후단 스테이지의 충방전을 제어하는 캐리 신호(CR)의 딜레이가 감소된다.
도 11에 도시된 다수의 트랜지스터(T1, T2, Tup-C, Tup-S) 중 적어도 하나의 트랜지스터는 차광층을 추가로 포함하는 차광 트랜지스터로 형성된다.
예를 들면, 도 9에서 다수의 트랜지스터(T1, T2, Tup-C, Tup-S) 중 적어도 제1 노드(Q)의 방전을 제어하는 제2 트랜지스터(T2, T3)가 차광 트랜지스터로 형성되거나, 추가로 캐리용 풀-업 트랜지스터(Tup-C) 또는 스캔용 풀-업 트랜지스터(Tup-S)가 차광용 트랜지스터로 형성될 수 있다.
캐리용 풀-업 트랜지스터(Tup-C) 또는 스캔용 풀-업 트랜지스터(Tup-S)가 차광 트랜지스터로 형성되는 경우, 그 차광층(SL)에는 캐리 신호(CR) 또는 스캔 신호(SP)가 인가되거나, 제1 노드(Q)의 전압이 인가될 수 있다. 이에 따라, 차광층(SL)에 인가되는 전압에 의해 캐리용 풀-업 트랜지스터(Tup-C) 또는 스캔용 풀-업 트랜지스터(Tup-S)의 임계 전압을 양의 값으로 조절하여 출력 안정성을 더욱 높일 수 있다.
도 12는 본 발명의 제4 실시예에 따른 쉬프트 레지스터의 한 스테이지를 나타낸 회로도이다.
도 12에 도시된 제4 실시예는, 도 11에 도시된 제3 실시예와 대비하여, 캐리 출력부(OBc)가 제2 노드(QB)에 의해 제어되는 캐리용 풀-다운 트랜지스터(Tdn-C)를 추가로 구비하고, 스캔 출력부(OBs)가 제2 노드(QB)에 의해 제어되는 스캔용 풀-다운 트랜지스터(Tdn-S)를 추가로 구비하며, 제1 노드(Q)와 제2 노드(QB) 사이에 연결된 인버터(INV)를 포함하는 제2 노드 제어부(NC2)를 추가로 구비하고 있다.
스캔 출력부(OBs)의 스캔용 풀-다운 트랜지스터(Tdn-S)는 제2 노드(QB)의 제어에 응답하여 제1 저전위 전압(VSS0)을 스캔 신호(SP)의 제1 게이트 오프 전압으로 공급한다.
캐리 출력부(OBc)의 캐리용 풀-다운 트랜지스터(Tdn-C)는 제2 노드(QB)의 제어에 응답하여 제2 저전위 전압(VSS1)을 캐리 신호(CR)의 제2 게이트 오프 전압으로 공급한다. 이 캐리 출력부(OBc)로부터 출력된 캐리 신호(CR)는 후단 스테이지에 대한 전단 출력(PRE)으로 공급되고, 전단 스테이지에 대한 후단 출력(NXT)으로 공급된다. 제1 노드 제어부(NC1)에서 리셋부인 제2 트랜지스터(T2)는 후단 캐리 신호(CRn)에 응답하여 제1 노드(Q)를 리셋용 전압인 제3 저전위 전압(VSS2)으로 방전시킨다.
제2 노드 제어부(NC2)의 인버터(INV)는 제1 노드(Q)에 제어에 응답하여, 제1 노드(Q)의 전압과 상반되는 고전위 전압(VH) 또는 저전위 전압(VL)을 제2 노드(QB)에 공급한다.
고전위 전압들(VDD, VH)은 서로 같거나 다를 수 있다. 저전위 전압들(VSS0, VSS1, VSS2, VL)은 서로 같거나 다를 수 있다.
도 12에 도시된 다수의 트랜지스터 중 적어도 하나의 트랜지스터는 차광층을 추가로 포함하는 차광 트랜지스터로 형성된다.
예를 들면, 도 12에서 제2 트랜지스터(T2)를 차광 트랜지스터로 형성하거나, 저전위 전압(VSS0, VSS1, VSS2, VL)에 연결된 트랜지스터들을 차광 트랜지스터로 형성할 수 있다. 차광 트랜지스터에는 어느 하나의 전원이 인가되거나, 별도의 다른 전압이 인가될 수 있다.
도 13a 내지 도 13c는 도 12에 도시된 인버터(INV)의 다양한 실시예를 나타낸 회로도이다.
도 13a에 도시된 제1 실시예의 인버터(INV)는 고전위 전압(VH)의 공급 라인과 제2 노드(QB) 사이에 다이오드 구조로 연결된 제1-1 트랜지스터(T11)와, 제1 노드(Q1)의 제어에 응답하여 저전위 전압(VL)을 제2 노드(QB)로 공급하는 제1-2 트랜지스터(T12)를 포함한다.
제1 노드(Q1)의 방전 상태에 의해 제1-2 트랜지스터(T12)가 턴-오프되면, 제2 노드(QB)는 턴-온된 제1-1 트랜지스터(T11)를 통해 고전위 전압(VL)으로 충전된다. 제1 노드(Q)의 충전 상태에 의해 제1-2 트랜지스터(T12)가 턴-온되면, 다이오드 구조의 제1-1 트랜지스터(T11)가 턴-온된 상태라도, 제2 노드(QB)는 제1-2 트랜지스터(T12)를 통해 저전위 전압(VL)으로 방전된다. 이를 위하여, 제1-2 트랜지스터(T12)가 제1-1 트랜지스터(T11) 보다 채널폭이 크게 형성된다.
도 13a에 도시된 제1 실시예의 인버터(INV)에서는 제1-1 및 제1-2 트랜지스터(T11, T21) 중 적어도 어느 하나가 차광 트랜지스터로 형성될 수 있다.
도 13b에 도시된 제2 실시예의 인버터(INV)는 제2-1 트랜지스터(T21) 내지 제2-4 트랜지스터(T24)를 포함한다.
제2-1 트랜지스터(T21)은 고전위 전압(VH) 공급 라인과, 공통 노드(CN) 사이에 다이오드 구조로 접속된다. 제2-2 트랜지스터(T22)는 제1 노드(Q)의 제어에 응답하여 공통 노드(CN)를 저전위 전압(VL)으로 방전시킨다. 제2-3 트랜지스터(T23)은 공통 노드(CN)의 제어에 응답하여 제2 노드(QB)를 고전위 전압(VH)으로 충전시킨다. 제2-4 트랜지스터(T24)는 제1 노드(Q)의 제어에 응답하여 제2 노드(QB)를 저전위 전압(VL)으로 방전시킨다.
제1 노드(Q1)의 방전 상태에 의해 제2-2 및 제2-4 트랜지스터(T22, T24)가 턴-오프되면, 공통 노드(CN)는 턴-온된 제2-1 트랜지스터(T21)에 의해 고전위 전압(VH)을 충전하고, 이 공통 노드(CN)의 제어에 의해 턴-온된 제2-3 트랜지스터(T23)를 통해 제2 노드(QB)는 고전위 전압(VL)으로 충전된다. 제1 노드(Q)의 충전 상태에 의해 제2-2 및 제2-4 트랜지스터(T22, T24))가 턴-온되면, 다이오드 구조의 제2-1 트랜지스터(T21)가 턴-온된 상태라도, 공통 노드(CN)는 턴-온된 제2-2 트랜지스터(T22)를 통해 저전위 전압(VL)으로 방전되고, 그 공통 노드(CN)의 제어에 의해 제2-3 트랜지스터(T23)는 턴-오프되므로, 제2 노드(QB)는 턴-온된 제2-4 트랜지스터(T24)를 통해 저전위 전압(VL)으로 방전된다. 이를 위하여, 제2-2 트랜지스터(T22)가 제2-1 트랜지스터(T21) 보다 채널폭이 크게 형성된다.
도 13b에 도시된 제2 실시예의 인버터(INV)에서는 제2-2, 제2-3, 제2-4 트랜지스터(T22, T232, T24)가 차광 트랜지스터로 형성되거나, 저전위 전압(VL)과 접속된 제2-2, 제2-4 트랜지스터(T22, T24)가 차광 트랜지스터로 형성될 수 있다.
도 13c에 도시된 제3 실시예의 인버터(INV)는 제3-1 트랜지스터(T31),제3-2 트랜지스터(T32) 및 커패시터(Ci)를 포함한다.
커패시터(Ci)는 어느 하나의 클럭 신호(CLKi)를 제2 노드(QB)로 공급한다. 제3-1 트랜지스터(T31)은 제1 노드(Q)의 제어에 응답하여 제2 노드(QB)를 저전위 전압(VL)으로 방전시킨다. 제3-2 트랜지스터(T32)는 제2 노드(QB)의 제어에 응답하여 제1 노드(Q)와 스캔 펄스(SP)를 출력하는 출력 노드를 연결시킨다.
도 13c에 도시된 제3 실시예의 인버터(INV)에서는 저전위 전압(VL)과 접속된 제3-1 트랜지스터(T31)가 차광 트랜지스터로 형성될 수 있다.
도 14는 본 발명의 제5 실시예에 따른 쉬프트 레지스터의 한 스테이지를 나타낸 회로도이다.
도 14에 도시된 제5 실시예는, 도 12에 도시된 제4 실시예와 대비하여, 제1 노드 제어부(NC1)가 제2 노드(QB)에 제어되는 노이즈 클리너의 제3 트랜지스터(T3)를 추가로 포함하고, 제2 노드 제어부(NC2)가 제4 내지 제7 트랜지스터(T4~T7)로 구성된 인버터(INV)를 포함하고, 전단 출력(PRE)에 의해 제어되는 제8 트랜지스터(T8)를 추가로 포함하고 있다. 노이즈 클리너의 제3 트랜지스터(T3)에는 제2 리셋용 전압인 제3 저전위 전압(VSS2)이 인가되고, 리셋부의 제2 트랜지스터(T2)에는 제1 리셋용 전압인 제4 저전위 전압(VSS3)이 인가된다.
제1 노드 제어부(NC1)에 추가된 노이즈 클리너의 제3 트랜지스터(T3)는 제2 노드(QB)의 제어에 응답하여 제1 노드(Q)를 제3 저전위 전압(VSS2)으로 방전시킨다. 이에 따라, 제3 트랜지스터(T3)는 제1 노드(Q)가 로우 논리일 때, 풀-업 트랜지스터(Tup-C, Tup-S)로 공급되는 클럭(CLKa)의 커플링에 의해 제1 노드(Q)로 유도된 노이즈를 제거한다. 제2 노드 제어부(NC2)의 인버터(INV)는 도 13(b)에서 도시된 4개의 트랜지스터(T21~T24)에 각각 대응하는 제4 내지 제7 트랜지스터(T4~T7)을 포함하여, 제1 노드(Q)의 전압과 상반되도록 제2 노드(QB)에 고전위 전압(VH) 또는 저전위 전압(VL)을 공급한다. 제2 노드 제어부(NC2)에 추가된 제8 트랜지스터(T8)는 전단 출력(PRE)에 응답하여 제2 노드(QB)를 저전위 전압(VL)으로 방전시킨다.
스캔 출력부(OBs)의 스캔용 풀-업 트랜지스터(Tup-S)의 게이트 전극 및 소스 전극 사이에 게이트 전극(Q)의 전압을 증폭시키기 위한 제1 커패시터(C1)가 형성된다. 캐리 출력부(OBc)의 캐리용 풀-업 트랜지스터(Tup-C)의 게이트 전극 및 소스 전극 사이에 게이트 전극(Q)의 전압을 증폭시키기 위한 제2 커패시터(C2)가 형성된다.
제1 노드 제어부(NC1)에 의해 제1 노드(Q)가 충전 상태일 때, 스캔용 및 캐리용 풀-업 트랜지스터(Tup-S, Tup-C)는 클럭 신호(CLKa)를 스캔 신호(SP) 및 캐리 신호(CR)로 각각 출력한다.
제2 노드 제어부(NC2)에 의해 제2 노드(QB)가 충전 상태일 때, 스캔용 및 캐리용 풀-다운 트랜지스터(Tdn-S, Tdn-C)는 제1 및 제2 저전위 전압(VSS0, VSS1)을 각각 스캔 신호(SP) 및 캐리 신호(CR)로 출력한다.
도 14에 도시된 다수의 트랜지스터 중 적어도 하나의 트랜지스터는 차광층을 추가로 포함하는 차광 트랜지스터로 형성된다.
예를 들면, 도 14에 도시된 스테이지에 구비되는 차광층은, 충전용 트랜지스터들(T1, T4, T5, Tup-C, Tup-S)과 오버랩하는 제1 차광층(SL1)과, 방전용 트랜지스터들(T2, T3, T6~T8, Tdn-C, Tdn-S)과 오버랩하는 제2 차광층(SL2)으로 구분되어 형성될 수 있다. 제1 차광층(SL1) 및 제2 차광층(SL2) 중 어느 하나가 구비될 수 있다. 충전용 트랜지스터들(T1, T4, T5, Tup-C, Tup-S)과 오버랩하는 제1 차광층(SL1)에는 스캔 신호(SP), 캐리 신호(CR), 제1 노드(Q) 중 어느 한 전압이 인가될 수 있다. 방전용 트랜지스터들(T2, T3, T6~T8, Tdn-C, Tdn-S)과 오버랩하는 제2 차광층(SL2)에는 저전위 전압(VSS0, VSS1, VSS2, VSS3, VL) 중 어느 하나의 전압이 인가될 수 있다.
도 15는 본 발명의 제6 실시예에 따른 쉬프트 레지스터에서 한 스테이지를 나타낸 회로도이다.
도 14에 도시된 제5 실시예의 스테이지와 대비하여, 도 15에 도시된 제6 실시예의 스테이지는 제1 노드 제어부(NC1)의 리셋부가 도 14의 제3 트랜지스터(T3) 대신, 3개의 트랜지스터(Ta, Tb, Tc)로 구성된 트랜지스터-트랜지스터 옵셋(Transistor-Transistor Offset; 이하 TTO) 구조의 노이즈 클리너(CL)를 포함하는 점에서 차이가 있다.
또한, 도 14와 대비하여, 리셋부의 제2 트랜지스터(T2)에는 스캔용 풀-다운 트랜지스터(Tdn-S)와 동일하게 제1 저전위 전압(VSS0)이 공급되고, 노이즈 클리너(CL)에는 캐리용 풀-다운 트랜지스터(Tdn-C)와 동일하게 제2 저전위 전압(VSS1)이 공급되며, 인버터(INV)에는 복수의 저전위 전압(VL1, VL2)이 공급된다는 점에서 차이가 있다.
노이즈 클리너(CL)는 Q 노드와 제2 저전위 전압(VSS1)의 공급 라인 사이에 직렬 연결되고, QB 노드의 논리 상태에 응답하여 제1 노드(Q)를 제2 저전위 전압(VSS1)으로 리셋하는 제1 및 제2 트랜지스터(Ta, Tb)와, Q 노드의 논리 상태에 응답하여 고전위의 옵셋 전압(VA)을 제1 및 제2 트랜지스터(Ta, Tb)의 연결 노드(P)에 공급하는 제3 트랜지스터(Tc)를 구비한다.
노이즈 클리너(CL)의 제1 및 제2 트랜지스터(Ta, Tb)는 QB 노드가 로우 논리일 때 턴-오프되고, QB 노드가 하이 논리일 때 턴-온되어 Q 노드를 제2 저전위 전압(VSS1)으로 방전하여 리셋한다.
QB 노드의 로우 논리에 의해 노이즈 클리너(CL)의 제1 및 제2 트랜지스터(Ta, Tb)가 턴-오프될 때, 제3 트랜지스터(Tc)는 Q 노드의 하이 논리에 의해 턴-온된다. 턴-온된 제3 스위칭소자(Tc)는 고전위의 옵셋 전압(VA)을 제1 및 제2 트랜지스터(Ta, Tb)의 연결 노드(P), 즉 제2 트랜지스터(Tb)의 드레인과 연결된 제1 트랜지스터(Ta)의 소스에 인가한다. 이에 따라, 제1 트랜지스터(Ta)는 게이트에 QB 노드의 로우 전압(VL2)이 인가되고 소스에 하이 전압(VA)이 인가되어 게이트-소스간 전압(Vgs)이 문턱 전압보다 낮은 네거티브 값을 갖게 됨으로써 완전히 턴-오프된다. 또한, 제1 트랜지스터(Ta)의 문턱 전압이 네거티브로 이동하더라도 소스에 인가된 옵셋 전압(VDD)에 의해 게이트-소스간 전압(Vgs)은 문턱 전압보다 낮으므로 제1 트랜지스터(Ta)는 완전히 턴-오프된다. 이에 따라, 제1 및 제2 트랜지스터(Ta, Tb)를 통한 Q 노드의 누설 전류를 방지할 수 있다.
제3 트랜지스터(Tc)의 드레인에 공급되는 옵셋 전압(VD)으로는 고전위 전압(VDD, VH) 또는 다른 DC 전압(>VL2)이 인가될 수 있다.
인버터(INV)는 Q 노드가 로우 논리일 때, 제6 및 제7 트랜지스터(T6, T7)가 턴-오프되고, 제4 및 제5 트랜지스터(T4, T5)가 턴-온되어 고전위 전압(VH)으로 QB 노드를 충전한다.
인버터(INV)는 Q 노드가 하이 논리일 때, 제6 및 제7 트랜지스터(T6, T7)가 턴-온고, 제5 트랜지스터(T4, T5)가 턴-오프되어 저전위 전압(VL2)으로 QB 노드를 방전한다.
제1 저전위 전압(VSS0)은 제2 저전위 전압(VSS1) 보다 크거나 같을 수 있다. 제2 저전위 전압(VSS1)은 인버터(INV)의 제2 저전위 전압(VL2)과 같거나 다를 수 있다. 인버터(INV1)에서 제2 저전위 전압(VL2)은 제1 저전위 전압(VL1) 보다 크거나 같을 수 있다.
예를 들면, 제1 저전위 전압(VSS0)이 제2 저전위 전압(VSS1) 보다 큰 경우(VSS1<VSS0), 리셋부의 제2 트랜지스터(T2)가 후단 캐리 신호(CRn)의 로우 논리인 제2 저전위 전압(VSS1)에 응답하여 턴-오프될 때, 게이트-소스간 전압(Vgs=VSS1-VSS0)이 임계 전압보다 낮은 음의 값이 됨으로써 완전히 턴-오프됨으로써 열화에 의해 임계 전압이 음의 값으로 쉬프트하더라도 Q 노드의 누설 전류를 방지할 수 있다. 제2 저전위 전압(VSS1<VSS0)이 QB 노드에 인가되는 인버터(INV)의 제2 저전위 전압(VL2)보다 큰 경우(VL2<VSS1<VSS0), QB 노드에 의해 제어되는 트랜지스터(Tdn-C, Tdn-S)가 완전히 턴-오프되어 출력단의 전류 누설을 방지할 수 있다.
또한, 도 15에 도시된 제6 실시예의 스테이지는 스캔용 풀-업 트랜지스터(Tup-C), 캐리용 풀-업 트랜지스터(Tup-C), 인버터(INV)의 제5 트랜지스터(T5)는 각각의 게이트와 소스 사이에 연결되어, 드레인에 인가되는 하이 논리에 따라 게이트를 부트스트랩핑시키는 커패시터(C1, C2, C3)를 더 구비한다. QB 노드와 제2 저전위 전압(VSS1) 단자 사이와, 노이즈 클리너(CL)의 연결 노드(P)와 제2 저전위 전압(VSS1) 단자 사이에도 각각 커패시터(C4, C5)를 더 구비하여 QB 노드와 연결 노드(P)의 전압을 안정적으로 유지시킬 수 있다. 물론, 본 발명의 실시예들은 각각 전술한 커패시터(C1~C5) 중 적어도 어느 하나를 포함할 수 있다.
도 15에 도시된 다수의 트랜지스터 중 적어도 하나의 트랜지스터는 차광층을 추가로 포함하는 차광 트랜지스터로 형성된다.
예를 들면, 도 15에 도시된 스테이지에 구비되는 차광층은, 충전용 트랜지스터들(T1, T4, T5, Tup-C, Tup-S)과 오버랩하는 제1 차광층(SL1)과, 방전용 트랜지스터들(T2, T3, Ta~Tc, T6~T8, Tdn-C, Tdn-S)과 오버랩하는 제2 차광층(SL2)으로 구분되어 형성되거나, 제1 차광층(SL1) 및 제2 차광층(SL2) 중 어느 하나가 구비될 수 있다. 충전용 트랜지스터들(T1, T4, T5, Tup-C, Tup-S)과 오버랩하는 제1 차광층(SL1)에는 스캔 신호(SP), 캐리 신호(CR), 제1 노드(Q) 중 어느 한 전압이 인가될 수 있다. 방전용 트랜지스터들(T2, T3, Ta~Tc, T6~T8, Tdn-C, Tdn-S)과 오버랩하는 제2 차광층(SL2)에는 저전위 전압(VSS0, VSS1, VL1, VL2) 중 어느 하나의 전압이 인가될 수 있다. 이와 달리, 각 스테이지는 도 16에 도시된 제7 실시예와 같이, 풀-업 트랜지스터(Tup-C, Tup-S)과 오버랩하는 제1 차광층(SL1)과, 나머지 트랜지스터들과 오버랩하는 제2 차광층(SL2)을 구비할 수 있다. 제1 차광층(SL1)에는 스캔 신호(SP), 캐리 신호(CR), 제1 노드(Q) 중 어느 한 전압이 인가될 수 있다. 제2 차광층(SL2)에는 저전위 전압(VSS0, VSS1, VL1, VL2) 중 어느 하나의 전압이 인가될 수 있다.
한편, 도 14 내지 도 16에서 전술한 제1 차광층(SL1)은 전술한 충전용 트랜지스터들(T1, T4, T5, Tup-C, Tup-S) 중 적어도 하나와 오버랩할 수 있다. 전술한 제2 차광층(SL2)은 전술한 방전용 트랜지스터들(T2, T3, Ta~Tc, T6~T8, Tdn-C, Tdn-S) 중 적어도 하나와 오버랩할 수 있다. 제1 차광층(SL1) 및 제2 차광층(SL3)과 오버랩하지 않는 트랜지스터들 중 적어도 하나는 전압이 인가되지 않아 플로팅 상태인 제3 차광층(도시하지 않음)과 오버랩할 수 있다. 예를 들면, 플로팅 상태의 제3 차광층은 스캔 출력부(OBs)의 풀업 트랜지스터(Tup-S)와 오버랩할 수 있다.
제1 차광층(SL1)은 다른 일부 스테이지에 속한 제1 차광층(SL1)과 연결될 수 있다.
제3 차광층은 다른 일부 스테이지에 속한 제3 차광층과 직접 연결되거나, 다른 도전층을 통해 연결될 수 있다.
전술한 바와 같이, 본 발명에 따른 산화물 트랜지스터를 이용한 쉬프트 레지스터 및 그를 이용한 표시 장치는 쉬프트 레지스터의 적어도 일부 영역에 차광층을 포함하여 차광층을 포함하는 트랜지스터에서 차광 효과에 의해 외부광 또는 내부광에 의한 전류 누설 및 열화가 방지됨으로써 쉬프트 레지스터의 출력 안정성을 높일 수 있다. 또한, 적어도 일부 차광층에 전압을 인가하거나, 차광층을 다수의 영역으로 구분하여 서로 다른 전압을 인가함으로써, 상기 차광 효과뿐만 아니라 전압이 인가되는 차광층의 전계 효과에 의해 임계 전압이 양의 값으로 조절됨으로써 누설 전류를 더욱 차단하여 쉬프트 레지스터의 출력 안정성을 높일 수 있고 정상 동작 영역을 더욱 넓힐 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.
10: 표시 패널 PA: 픽셀 어레이
20: 게이트 드라이버 30: 데이터 드라이버
40: 타이밍 컨트롤러 ST1~STn, STi: 스테이지
SL, SL1, SL2: 차광층 SUB: 기판
BUF: 버퍼층 ACT: 액티브층
GI: 게이트 절연막 GE: 게이트 전극
ILD: 층간 절연막 SE: 소스 전극
DE: 드레인 전극 PAS: 페시베이션층
CH1, CH2, CH3: 컨택홀 BE: 브릿지 전극
NC1: 제1 노드 제어부 OB: 출력부
NC2: 제2 노드 제어부 OBc: 캐리 출력부
OBs: 스캔 출력부 INV: 인버터
CL: 노이즈 클리너

Claims (13)

  1. 표시 패널의 다수의 게이트 라인과 각각 연결되어 각 스캔 신호를 출력하는 다수의 스테이지를 포함하는 쉬프트 레지스터에 있어서,
    상기 다수의 스테이지 각각은,
    다수의 클럭 신호를 공급하는 다수의 클럭 라인과, 다수의 전압을 공급하는 다수의 전원 라인을 포함하는 전송 라인부와;
    다수의 트랜지스터로 구성된 트랜지스터부를 포함하고,
    상기 각 스테이지의 트랜지스터부는,
    제1 노드의 제어에 응답하여 어느 하나의 클럭 신호를 스캔 신호로 출력하는 풀-업 트랜지스터와, 제2 노드의 제어에 응답하여 게이트 오프 전압을 상기 스캔 신호로 출력하는 풀-다운 트랜지스터를 포함하는 스캔 출력부를 구비하거나, 상기 스캔 출력부와, 상기 제1 노드의 제어에 응답하여 상기 어느 하나의 클럭 신호를 캐리 신호로 출력하는 캐리용 풀-업 트랜지스터와; 상기 제2 노드의 제어에 응답하여 제2 게이트 오프 전압을 상기 캐리 신호로 출력하는 캐리용 풀-다운 트랜지스터를 포함하는 캐리 출력부를 구비하는 출력부와,
    제1 제어 단자의 논리 상태에 응답하여 상기 제1 노드를 세트용 전압으로 충전하는 세트부와, 제2 제어 단자의 논리 상태에 응답하여 상기 제1 노드를 제1 리셋용 전압으로 방전하는 리셋부와, 상기 제2 노드의 논리 상태에 응답하여 상기 제1 노드를 제2 리셋용 전압으로 방전하는 노이즈 클리너를 포함하는 제1 노드 제어부와;
    상기 제2 노드의 충방전을 제어하는 다수의 트랜지스터를 포함하는 제2 노드 제어부를 포함하고,
    광을 차단하는 제1 차광층, 제2 차광층 및 제3 차광층을 포함하고,
    상기 제1 차광층은 상기 풀-업 트랜지스터, 상기 캐리용 풀-업 트랜지스터, 상기 트랜지스터부에서 상기 제1 및 제2 노드 중 적어도 하나의 충전을 제어하는 트랜지스터 중 적어도 어느 하나와 오버랩하고, 상기 각 스테이지의 스캔 출력 노드, 캐리 출력 노드 및 상기 제1 노드 중 어느 하나의 전압이 인가되고,
    상기 제2 차광층은 상기 풀-다운 트랜지스터, 상기 캐리용 풀-다운 트랜지스터, 상기 트랜지스터부에서 상기 제1 노드 및 제2 노드 중 적어도 하나의 방전을 제어하는 트랜지스터 중 적어도 어느 하나와 오버랩하고, 상기 제1 리셋용 전압, 제2 리셋용 전압, 게이트 오프 전압, 및 제2 게이트 오프 전압 중 어느 하나의 전압이 인가되며,
    상기 제3 차광층은 상기 트랜지스터부에서 상기 제1 차광층 및 제2 차광층과 오버랩하지 않는 적어도 하나의 트랜지스터와 오버랩하고, 플로팅 상태인 쉬프트 레지스터.
  2. 청구항 1에 있어서,
    상기 차광층은 금속 또는 반도체로 구성되는 쉬프트 레지스터.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 출력부는 상기 스캔 신호및 상기 캐리 신호 중 적어도 어느 하나를, 후단 스테이지들 중 적어도 어느 하나에 대한 전단 출력과, 전단 스테이지들 중 적어도 어느 하나에 대한 후단 출력 중 적어도 어느 하나로 공급하는 쉬프트 레지스터.
  5. 청구항 1에 있어서,
    상기 제2 노드 제어부는 상기 제1 노드의 제어에 응답하여 상기 제1 노드와 상반된 논리 상태를 갖도록 상기 제2 노드를 제어하는 인버터를 포함하며,
    상기 제1 제어 단자에는 스타트 펄스 또는 전단 스테이지들 중 어느 하나로부터 출력되는 전단 스캔 신호 또는 전단 캐리 신호가 공급되고,
    상기 세트용 전압으로는 고전위 전압 또는 상기 전단 스캔 신호 또는 전단 캐리 신호가 공급되고,
    상기 제2 제어 단자에는 리셋 펄스 또는 후단 스테이지들 중 어느 하나로부터 출력되는 후단 스캔 신호 또는 후단 캐리 신호가 공급되는 쉬프트 레지스터.
  6. 청구항 5에 있어서,
    상기 노이즈 클리너는 상기 제2 노드의 논리 상태에 응답하여 상기 제1 노드를 상기 제2 리셋용 전압으로 방전하는 트랜지스터를 포함하거나;
    상기 노이즈 클리너는
    상기 제1 노드와 상기 제2 리셋용 전압의 공급 단자 사이에 직렬 연결되어 상기 제2 노드의 논리 상태에 따라 상기 제1 노드를 상기 제2 리셋용 전압으로 방전하는 제1 및 제2 트랜지스터와,
    상기 제1 노드의 논리 상태에 따라 하이 논리의 옵셋 전압을 상기 제1 및 제2 트랜지스터 사이의 연결 노드에 공급하는 제3 트랜지스터를 포함하고,
    상기 제1 및 제2 리셋용 전압은 서로 같거나 다르고, 상기 제1 리셋용 전압은 상기 게이트 오프 전압과 같거나 다르고, 상기 제2 리셋용 전압은 상기 제2 게이트 오프 전압과 같거나 다른 쉬프트 레지스터.
  7. 삭제
  8. 삭제
  9. 청구항 1에 있어서,
    상기 제3 차광층은 상기 스캔 출력부의 풀업 트랜지스터와 오버랩하는 쉬프트 레지스터.
  10. 청구항 1에 있어서,
    상기 제1 차광층은 다른 일부 스테이지에 속한 제1 차광층과 연결되거나,
    상기 제3 차광층은 다른 일부 스테이지에 속한 제3 차광층과 직접 연결되거나, 다른 도전층을 통해 연결되는 쉬프트 레지스터.
  11. 청구항 1에 있어서,
    상기 트랜지스터부의 다수의 트랜지스터 각각은 액티브층이 산화물 반도체층으로 구성된 산화물 트랜지스터이고,
    상기 다수의 트랜지스터 중 적어도 한 트랜지스터의 상부 또는 하부에 상기 차광층이 위치하는 쉬프트 레지스터.
  12. 청구항 11에 있어서,
    상기 차광층을 갖는 트랜지스터는
    상기 트랜지스터부에 인가되는 다수의 전압 중 적어도 어느 하나의 전압이나, 외부로부터 공급되는 별도의 전압을 상기 차광층에 인가하는 브릿지 전극을 추가로 포함하는 쉬프트 레지스터.
  13. 청구항 1, 2, 4 내지 6 및 청구항 9 내지 12 중 어느 한 청구항에 있어서,
    상기 쉬프트 레지스터를 이용하여 표시 패널의 게이트 라인을 구동하는 것을 특징으로 하는 표시 장치.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102494148B1 (ko) * 2015-11-30 2023-02-01 엘지디스플레이 주식회사 유기전계발광표시장치 및 이의 제조방법
KR102541937B1 (ko) * 2015-12-29 2023-06-09 엘지디스플레이 주식회사 쉬프트 레지스터
KR102585124B1 (ko) 2016-04-20 2023-10-05 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102483843B1 (ko) * 2016-06-30 2022-12-30 엘지디스플레이 주식회사 표시패널 및 이를 이용한 표시장치
KR102507121B1 (ko) * 2016-06-30 2023-03-07 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 디스플레이 장치
KR102621447B1 (ko) 2016-08-31 2024-01-08 엘지디스플레이 주식회사 액정 표시장치
CN106711050A (zh) * 2016-12-19 2017-05-24 深圳市华星光电技术有限公司 一种薄膜晶体管的制备方法
KR102637295B1 (ko) * 2016-12-30 2024-02-15 엘지디스플레이 주식회사 디스플레이용 인버터 회로와 이를 포함하는 쉬프트 레지스터 및 디스플레이 장치
KR102306579B1 (ko) * 2017-03-16 2021-09-29 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
CN106847160B (zh) 2017-04-01 2019-10-15 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路和显示装置
CN106910481B (zh) * 2017-04-26 2019-07-12 深圳市华星光电技术有限公司 一种显示面板及液晶显示器
US10423018B2 (en) 2017-04-26 2019-09-24 Shenzhen China Star Optoelectronics Technology Co., Ltd Display panel with amplifying circuit configured to amplify scanning signal and liquid crystal display
KR101989609B1 (ko) * 2017-05-10 2019-09-30 성균관대학교산학협력단 게이트 드라이버 회로 및 이를 포함하는 디스플레이 장치
CN107403609B (zh) * 2017-09-04 2020-01-31 上海天马微电子有限公司 移位寄存器及其控制方法、栅极驱动电路和显示装置
KR101967378B1 (ko) * 2018-01-15 2019-04-09 성균관대학교산학협력단 게이트 구동 회로 및 이를 포함하는 디스플레이 장치
CN109243353A (zh) * 2018-09-29 2019-01-18 武汉华星光电技术有限公司 反相器及goa电路
CN110335564A (zh) * 2019-06-29 2019-10-15 上海天马有机发光显示技术有限公司 一种阵列基板、显示面板及显示装置
KR20210025154A (ko) * 2019-08-26 2021-03-09 삼성디스플레이 주식회사 주사 구동부 및 이를 포함하는 표시장치
CN110707095A (zh) * 2019-09-04 2020-01-17 深圳市华星光电半导体显示技术有限公司 显示面板
CN111179803A (zh) * 2020-01-08 2020-05-19 京东方科技集团股份有限公司 移位寄存器及其控制方法、栅极驱动电路和显示面板
CN113192988A (zh) * 2021-04-23 2021-07-30 深圳市华星光电半导体显示技术有限公司 一种显示器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008224722A (ja) 2007-03-08 2008-09-25 Seiko Epson Corp 電気光学装置及び電子機器
US20140354655A1 (en) 2013-06-04 2014-12-04 Qualcomm Mems Technologies, Inc. Reducing floating node leakage current with a feedback transistor

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4942341B2 (ja) * 2004-12-24 2012-05-30 三洋電機株式会社 表示装置
JP5743407B2 (ja) * 2010-01-15 2015-07-01 キヤノン株式会社 トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置
KR101679855B1 (ko) * 2010-05-07 2016-12-07 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
TWI423448B (zh) * 2010-05-21 2014-01-11 Innolux Corp 影像顯示系統
KR101768485B1 (ko) * 2011-04-21 2017-08-31 엘지디스플레이 주식회사 쉬프트 레지스터
KR101906974B1 (ko) * 2011-04-25 2018-10-12 삼성전자주식회사 광센싱 장치 및 그 구동 방법
JP5465311B2 (ja) * 2012-02-09 2014-04-09 エルジー ディスプレイ カンパニー リミテッド 有機発光表示装置及びその製造方法
CN104246897B (zh) * 2012-04-25 2017-03-01 株式会社日本有机雷特显示器 移位寄存器和显示装置
CN103296012B (zh) * 2012-06-29 2016-02-10 上海天马微电子有限公司 Esd保护系统及x射线平板探测器
KR101992889B1 (ko) * 2012-08-08 2019-06-25 엘지디스플레이 주식회사 쉬프트 레지스터
KR102000591B1 (ko) * 2013-06-21 2019-07-16 엘지디스플레이 주식회사 유기전계 발광소자 및 그 제조방법
KR102085152B1 (ko) * 2013-07-24 2020-03-06 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008224722A (ja) 2007-03-08 2008-09-25 Seiko Epson Corp 電気光学装置及び電子機器
US20140354655A1 (en) 2013-06-04 2014-12-04 Qualcomm Mems Technologies, Inc. Reducing floating node leakage current with a feedback transistor

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CN106097949A (zh) 2016-11-09

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