KR102507121B1 - 게이트 구동 회로 및 이를 포함하는 디스플레이 장치 - Google Patents

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Abstract

본 발명은 광에 의한 산화물 박막 트랜지스터의 특성 변화를 최소화하면서 게이트 펄스의 출력 특성을 향상시킬 수 있는 게이트 구동 회로 및 이를 포함하는 디스플레이 장치를 제공하는 것으로, 본 발명에 따른 게이트 구동 회로는 기판 상에 마련된 풀-업 박막 트랜지스터를 갖는 복수의 스테이지 및 풀-업 박막 트랜지스터와 중첩되도록 기판 상에 마련된 차광층을 포함하고, 산화물 반도체층은 상기 차광층에 대해 서로 다른 면적으로 중첩되는 소스 영역과 드레인 영역을 가질 수 있다.

Description

게이트 구동 회로 및 이를 포함하는 디스플레이 장치{GATE DRIVING CIRCUIT AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 게이트 구동 회로 및 이를 포함하는 디스플레이 장치에 관한 것이다.
최근, 표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치, 플라즈마 표시 장치, 유기 발광 표시 장치 등의 평판 표시 장치가 상용화되고 있다.
이러한 평판 표시 장치의 게이트 구동 회로는 복수의 게이트 라인에 게이트 펄스를 순차적으로 공급하기 위한 쉬프트 레지스터를 포함하고 있다. 상기 쉬프트 레지스터는 다수의 트랜지스터를 포함하는 복수의 스테이지를 포함하고, 스테이지들은 종속적(cascade)로 접속되어 상기 게이트 펄스를 순차적으로 출력한다.
최근에는, 액정 표시 장치 및/또는 유기 발광 표시 장치의 경우, 게이트 구동 회로의 쉬프트 레지스터를 구성하는 트랜지스터를 박막 트랜지스터 형태로 표시 패널의 기판에 내장하는 GIP(gate in panel) 구조가 적용되고 있다.
GIP 구조의 쉬프트 레지스터를 구성하는 트랜지스터는 표시 패널의 게이트 라인에 게이트 펄스를 공급하는 역할을 하므로, 이동도, 누설 전류 등과 같은 기본적인 트랜지스터의 특성뿐만 아니라, 오랜 수명을 유지할 수 있는 내구성 및 전기적 신뢰성이 매우 중요하다. 이때, 트랜지스터의 반도체층은 비정질 실리콘 또는 다결정 실리콘으로 형성되는데, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다. 이러한 문제점을 해결하기 위해 최근에는 산화물 반도체를 트랜지스터의 반도체층으로 이용하는 연구가 진행되고 있다.
산화물(Oxide) 반도체는 비정질 형태이면서 안정적인 재료로서 평가되고 있으며, 이러한 산화물 반도체를 트랜지스터의 반도체층으로 이용하면 별도의 공정 장비를 추가적으로 구입하지 않고도 기존의 공정 장비를 이용하여 저온에서 트랜지스터를 제조할 수 있으며, 이온 주입 공정이 생략되는 등 여러 가지 장점이 있다. 예를 들어, 산화물 반도체는 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등이 될 수 있다.
그러나, 산화물 반도체층을 갖는 산화물 박막 트랜지스터는 광에 민감한 특성을 가지고 있기 때문에 광이 입사되면 소자 특성이 변화되어 신뢰성이 저하되는 문제점이 있다. 특히, 표시 패널의 게이트 라인에 게이트 펄스를 공급하는 풀-업 박막 트랜지스터의 문턱 전압이 부극성(-)으로 쉬프트된 경우, 풀-업 박막 트랜지스터가 턴-오프되더라도 누설전류가 발생하고, 이로 인하여 풀-업 박막 트랜지스터를 통해 출력되는 게이트 펄스의 파형이 왜곡되거나 게이트 펄스가 출력되지 않는 출력 불량이 발생하게 된다.
본 발명은 전술한 문제점을 해결하고자 안출된 것으로, 광에 의한 산화물 박막 트랜지스터의 특성 변화를 최소화하면서 게이트 펄스의 출력 특성을 향상시킬 수 있는 게이트 구동 회로 및 이를 포함하는 디스플레이 장치를 제공하는 것을 기술적 과제로 한다.
전술한 기술적 과제를 달성하기 위한 본 발명에 따른 게이트 구동 회로는 기판 상에 마련된 풀-업 박막 트랜지스터를 갖는 복수의 스테이지 및 풀-업 박막 트랜지스터의 산화물 반도체층과 중첩되도록 기판 상에 마련된 차광층을 포함하고, 산화물 반도체층은 상기 차광층에 대해 서로 다른 면적으로 중첩되는 소스 영역과 드레인 영역을 가질 수 있다.
본 발명은 클럭 신호를 박막 트랜지스터를 통해 지연 없이 출력할 수 있으며, 클럭 신호를 출력하는 박막 트랜지스터와 중첩되는 차광층에 유도되는 유도 전압을 최소화하여 박막 트랜지스터의 문턱 전압이 차광층의 유도 전압에 의해 쉬프트 현상을 최소화하여 박막 트랜지스터의 신뢰성을 향상시킬 수 있다. 따라서, 본 발명은 광에 의한 산화물 박막 트랜지스터의 특성 변화를 최소화하면서 게이트 펄스의 출력 특성을 향상시킬 수 있는 게이트 구동 회로 및 이를 포함하는 디스플레이 장치를 제공할 수 있다.
위에서 언급된 본 발명의 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 예에 따른 게이트 구동 회로 및 이를 포함하는 디스플레이 장치를 나타내는 도면이다.
도 2는 도 1에 도시된 게이트 구동부의 제 1 게이트 구동 회로를 나타내는 도면이다.
도 3은 본 발명의 일 예에 따른 게이트 구동 회로의 스테이지를 나타내는 도면이다.
도 4는 도 3에 도시된 본 발명의 제 1 예에 따른 풀-업 박막 트랜지스터를 나타내는 단면도이다.
도 5a는 도 4에 도시된 풀-업 박막 트랜지스터와 중첩되는 차광층의 플로팅을 설명하기 위한 도면이다.
도 5b는 도 4에 도시된 풀-업 박막 트랜지스터와 중첩되는 차광층의 전압 인가를 설명하기 위한 도면이다.
도 6은 도 3에 도시된 스테이지의 구동 파형도이다.
도 7a 내지 도 7c는 도 4에 도시된 풀-업 박막 트랜지스터의 다양한 변형 예를 설명하기 위한 도면이다.
도 8은 본 발명의 제 2 예에 따른 풀-업 박막 트랜지스터를 설명하기 위한 평면도이다.
도 9는 도 8에 도시된 선 I-I'의 단면도이다.
도 10은 본 발명의 다른 예에 따른 게이트 구동 회로의 스테이지를 나타내는 도면이다.
도 11a 및 도 11b는 도 10에 도시된 인버터의 다양한 예를 나타내는 도면이다.
도 12는 본 발명의 또 다른 예에 따른 게이트 구동 회로의 스테이지를 나타내는 도면이다.
도 13a는 본 발명에 따른 트랜지스터 모델링 회로를 나타내는 도면이다.
도 13b는 도 13a에 도시된 트랜지스터 모델링 회로를 이용하여 차광층과 풀-업 박막 트랜지스터의 드레인 영역 사이의 정전 용량 변화에 따른 풀-업 박막 트랜지스터의 드레인 전압과 차광층의 유도 전압을 나타내는 시뮬레이션 파형도이다.
도 13c는 도 13a에 도시된 트랜지스터 모델링 회로를 이용하여 차광층과 풀-업 박막 트랜지스터의 소스 영역 사이의 정전 용량 변화에 따른 풀-업 박막 트랜지스터의 드레인 전압과 차광층의 유도 전압을 나타내는 시뮬레이션 파형도이다.
본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 정의하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "제 1", "제 2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. "포함하다" 또는 "가지다" 등의 용어는 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. "적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다. "상에"라는 용어는 어떤 구성이 다른 구성의 바로 상면에 형성되는 경우뿐만 아니라 이들 구성들 사이에 제3의 구성이 개재되는 경우까지 포함하는 것을 의미한다.
이하에서는 본 발명에 따른 게이트 구동 회로 및 이를 포함하는 디스플레이 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
도 1은 본 발명의 일 예에 따른 게이트 구동 회로 및 이를 포함하는 디스플레이 장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 일 예에 따른 디스플레이 장치는 표시 패널(100), 복수의 데이터 구동부(200), 게이트 구동부(300), 인쇄 회로 기판(400), 및 타이밍 제어부(500)를 포함하여 구성된다.
상기 표시 패널(100)은 대향 합착된 제 1 및 제 2 기판을 포함한다.
상기 제 1 기판은 복수의 게이트 라인(GL)과 복수의 데이터 라인(DL)의 교차에 의해 정의되는 화소 영역에 형성된 복수의 화소(P)를 가지는 표시 영역(AA), 및 표시 영역(AA)의 주변에 마련된 비표시 영역(IA)을 포함한다.
상기 복수의 화소(P) 각각은 인접한 게이트 라인(GL)으로부터 공급되는 게이트 펄스와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 신호에 따라 영상을 표시하는 화소 셀을 포함한다. 이때, 화소 셀은 적어도 하나의 박막 트랜지스터와 적어도 하나의 커패시터를 포함하여 구성되는 것으로, 데이터 신호에 기초한 전계에 따라 액정을 구동하여 영상을 표시하는 액정 셀이거나, 데이터 신호에 따른 전류에 의해 발광하여 영상을 표시하는 자발광 셀이 될 수 있다.
상기 제 2 기판은 비표시 영역(IA)을 제외한 나머지 제 1 기판 전체를 덮는다. 이때, 각 화소(P)가 액정 셀로 이루어질 경우에는 제 2 기판에는 각 화소(P)에 중첩되는 컬러 필터층이 형성될 수 있다.
상기 복수의 데이터 구동부(200)는 표시 패널(100)의 제 1 기판에 부착되어 복수의 데이터 라인(DL)에 데이터 신호를 공급한다. 이를 위해, 일 예에 따른 복수의 데이터 구동부(200) 각각은 데이터 연성 회로 필름(210), 및 데이터 구동 집적 회로(220)를 포함한다.
상기 데이터 연성 회로 필름(210)은 데이터 라인(DL)에 연결되면서 제 1 기판의 상측 비표시 영역에 마련된 데이터 패드부에 부착된다.
상기 데이터 구동 집적 회로(220)는 데이터 연성 회로 필름(210)에 실장된다. 이러한, 데이터 구동 집적 회로(220)는 데이터 연성 회로 필름(210)을 통해 외부의 인쇄 회로 기판(400)으로부터 입력되는 화소 데이터와 데이터 제어 신호 및 복수의 기준 감마 전압을 이용하여 화소 데이터를 아날로그 형태의 데이터 신호로 변환하고, 변환된 데이터 신호를 데이터 연성 회로 필름(210)과 데이터 패드부를 통해 해당 데이터 라인(DL)에 공급한다.
상기 게이트 구동부(300)는 복수의 게이트 라인(GL)에 연결되도록 제 1 기판의 비표시 영역(IA)에 마련되고, 복수의 게이트 라인(GL)에 게이트 펄스를 공급한다. 이러한 게이트 구동부(300)는 타이밍 제어부(500)로부터 공급되는 게이트 제어 신호에 응답하여 게이트 라인들(GL)을 순차적으로 구동하거나 인터레이싱(interlacing) 방식으로 구동한다. 게이트 구동부(300)는 각 게이트 라인(GL)의 스캔 기간 동안 게이트 온 전압의 게이트 펄스를 공급하고 나머지 유지 기간 동안 게이트 오프 전압을 공급한다. 일 예에 따른 게이트 구동부(300)는 제 1 및 제 2 게이트 구동 회로(300a, 300b)를 포함한다.
상기 제 1 게이트 구동 회로(300a)는 복수의 게이트 라인(GL) 각각의 일단에 연결되도록 제 1 기판의 좌측 비표시 영역(IA)에 마련된다. 상기 제 2 게이트 구동 회로(300b)는 복수의 게이트 라인(GL) 각각의 타단에 연결되도록 제 1 기판의 우측 비표시 영역(IA)에 마련된다. 이러한 제 1 및 제 2 게이트 구동 회로(300a, 300b) 각각은 쉬프트 레지스터로 구성될 수 있으며, 쉬프트 레지스터는 GIP(gate in panel) 구조에 따라 제 1 기판에 내장된 복수의 스테이지를 포함한다. 복수의 스테이지 각각은 화소의 박막 트랜지스터와 함께 제 1 기판 상에 마련되면서 산화물 반도체층을 갖는 복수의 산화물 박막 트랜지스터를 포함한다.
상기 게이트 구동부(300)는 복수의 스테이지 각각에 포함된 복수의 박막 트랜지스터 중 게이트 라인에 게이트 펄스를 출력하는 풀-업 박막 트랜지스터와 중첩되도록 제 1 기판 상에 마련된 차광층을 포함한다.
상기 차광층은 풀-업 박막 트랜지스터에 입사되는 광을 차단함으로써 광에 의한 풀-업 박막 트랜지스터의 누설 전류와 열화를 방지하고, 이를 통해 풀-업 박막 트랜지스터의 출력 안정성을 향상시킨다.
상기 인쇄 회로 기판(400)은 복수의 데이터 구동부(200) 각각의 데이터 연성 회로 필름(210)에 공통적으로 부착된다. 이러한 인쇄 회로 기판(400)은 타이밍 제어부(500), 유저 커넥터(미도시), 기준 감마 전압과 공통 전압 및 각종 전원 전압을 생성하는 전원 생성부(미도시) 등을 포함할 수 있다.
상기 타이밍 제어부(500)는 유저 커넥터를 통해 입력되는 영상 데이터를 표시 패널(100)의 구동에 알맞도록 정렬하여 화소 데이터를 생성함과 아울러 유저 커넥터(미도시)를 통해 입력되는 타이밍 동기 신호를 기반으로 데이터 제어 신호를 생성한다. 상기 화소 데이터 및 데이터 제어 신호는 인쇄 회로 기판(400)과 데이터 연성 회로 필름(210)을 통해 각 데이터 구동 집적 회로(220)에 공급된다.
타이밍 제어부(500)는 타이밍 동기 신호를 기반으로 게이트 스타트 신호 및 복수의 클럭 신호를 포함하는 게이트 제어 신호를 생성한다. 상기 게이트 제어 신호는 인쇄 회로 기판(400)과 첫 번째 및 마지막 데이터 연성 회로 필름(210)과 제 1 기판의 상측 양 모서리 부분을 통해 제 1 및 제 2 게이트 구동 회로(300a, 300b)에 각각 공급될 수 있다.
부가적으로, 타이밍 제어부(500)는 인쇄 회로 기판(400)에 실장되지 않고, 인쇄 회로 기판(400)에 연결되는 별도의 제어 보드에 실장될 수 있다. 그리고, 게이트 구동부(300)는 제 1 및 제 2 게이트 구동 회로(300a, 300b) 중 어느 하나의 게이트 구동 회로만으로 구성될 수도 있다.
도 2는 도 1에 도시된 게이트 구동부의 제 1 게이트 구동 회로를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 일 예에 따른 제 1 게이트 구동 회로(300a)는 쉬프트 레지스터부(310), 클럭 라인부(320), 전원 라인부(330), 및 차광층(LS)을 포함한다.
상기 쉬프트 레지스터부(310)는 복수의 게이트 라인(GL1 내지 GLn)에 일대일로 연결된 복수의 스테이지(ST1 내지 STn)를 포함한다.
상기 복수의 스테이지(ST1 내지 STn) 각각은 이전 스테이지들 중 어느 하나로부터의 전단 출력 신호 또는 게이트 스타트 펄스에 응답하여 인에이블(enable)되고, 다음 스테이지들 중 어느 하나로부터의 후단 출력 신호 또는 리셋 펄스에 응답하여 리셋(reset)될 수 있다. 이를 위해, 복수의 스테이지(ST1 내지 STn) 각각은 산화물 반도체층을 포함하는 복수의 박막 트랜지스터를 포함한다. 여기서, 산화물 반도체층은 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등으로 이루어질 수 있다.
상기 클럭 라인부(320)는 타이밍 제어부로부터 순차적으로 위상이 지연되는 복수의 클럭 신호가 공급되는 복수의 클럭 신호 라인을 포함한다. 복수의 클럭 신호 라인은 복수의 스테이지(ST1 내지 STn) 각각에 선택적으로 연결되어 복수의 스테이지(ST1 내지 STn) 각각에 적어도 하나의 클럭 신호를 공급한다.
상기 전원 라인부(330)는 게이트 온 전압 레벨을 갖는 고전위 전압이 공급되는 구동 전원 라인과 게이트 오프 전압 레벨을 갖는 저전위 전압이 공급되는 저전위 전원 라인을 포함한다. 구동 전원 라인과 저전위 전원 라인 각각은 복수의 스테이지(ST1 내지 STn) 각각에 공통적으로 연결된다.
상기 차광층(LS)은 복수의 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터와 중첩된다. 즉, 차광층(LS)은 복수의 박막 트랜지스터 중 클럭 신호를 게이트 펄스로 출력하는 풀-업 박막 트랜지스터와 중첩됨으로써 풀-업 박막 트랜지스터의 산화물 반도체층이 광에 의해 열화되는 것을 방지한다.
상기 차광층(LS)은 플로팅 상태이거나 일정한 전압 레벨로 유지될 수 있다. 일 예에 따른 차광층(LS)은 고전위 전원 라인, 저전위 전원 라인, 클럭 라인, 풀-업 박막 트랜지스터의 소스 전극, 또는 스테이지(ST1 내지 STn)의 출력 노드에 연결되어 해당 전압을 수신할 수 있다.
복수의 스테이지(ST1 내지 STn) 각각에 마련된 차광층(LS)은 연결 라인과 브릿지 전극을 통해서 하나로 연결될 수 있다.
도 3은 본 발명의 일 예에 따른 게이트 구동 회로의 스테이지를 나타내는 도면이다.
도 3을 참조하면, 본 발명의 일 예에 따른 스테이지(STi)는 제 1 노드(Q)와 제 2 노드(QB) 각각의 전압에 따라 출력 전압(Vout)을 출력하는 출력 회로(OC), 및 게이트 스타트 펄스(Vst)(또는 이전 스테이지들 중 어느 하나로부터의 전단 출력 신호)와 다음 스테이지들 중 어느 하나로부터의 후단 출력 신호(Vrst)에 응답하여 제 1 노드(Q)와 제 2 노드(QB) 각각의 전압을 제어하는 노드 제어 회로(NCC)를 포함한다. 여기서, 상기 스테이지(STi)가 제 1 스테이지(ST1)일 경우, 상기 전단 출력 신호 대신에 게이트 스타트 펄스(Vst)가 노드 제어 회로(NCC)에 공급되며, 상기 스테이지(STi)가 마지막 스테이지(STn)일 경우, 상기 후단 출력 신호 대신에 리셋 펄스(Vrst)가 노드 제어 회로(NCC)에 공급될 수 있다.
상기 출력 회로(OC)는 제 1 노드(Q)의 전압에 응답하여 제 1 클럭 신호(CLK1)을 출력 전압(Vout)으로 출력하는 풀-업 박막 트랜지스터(Tu), 및 제 2 노드(QB)의 전압에 응답하여 저전위 전압(Vss)을 출력 전압(Vout)으로 출력하는 풀-다운 박막 트랜지스터(Td)를 포함한다.
상기 풀-업 박막 트랜지스터(Tu)는 제 1 노드(Q)에 연결된 게이트 전극, 제 1 클럭 신호 라인에 연결된 드레인 전극, 및 출력 노드(No)에 연결된 소스 전극을 포함한다. 이러한 풀-업 박막 트랜지스터(Tu)는 제 1 노드(Q)의 전압에 따라 턴-온되어 제 1 클럭 신호(CLK1)를 게이트 펄스(GP)의 게이트 온 전압으로서 출력 노드(No)를 통해 출력하고, 게이트 펄스(GP)는 해당하는 게이트 라인에 공급됨과 동시에 다른 스테이지의 게이트 스타트 신호로 공급된다.
상기 풀-다운 박막 트랜지스터(Td)는 제 2 노드(QB)에 연결된 게이트 전극, 저전위 전원 라인에 연결된 소스 전극, 및 출력 노드(No)에 연결된 드레인 전극을 포함한다. 이러한 풀-업 박막 트랜지스터(Tu)는 제 2 노드(QB)의 전압에 따라 턴-온되어 저전위 전원 라인의 저전위 전압(Vss)을 게이트 펄스(GP)의 게이트 오프 전압으로서 출력 노드(No)를 통해 출력하고, 저전위 전압(Vss)은 해당하는 게이트 라인에 공급된다. 즉, 풀-업 박막 트랜지스터(Tu)는 제 2 노드(QB)의 전압에 따라 턴-온되어 해당하는 게이트 라인의 전압을 저전위 전원 라인으로 방전시킨다.
상기 노드 제어 회로(NCC)는 게이트 스타트 펄스(Vst)에 응답하여 고전위 전압(Vdd)을 제 1 노드(Q)에 충전시키는 제 1 박막 트랜지스터(T1), 다음 스테이지로부터의 후단 출력 신호(Vrst)에 응답하여 제 1 노드(Q)의 전압을 저전위 전압(Vss)으로 방전시키는 제 2 박막 트랜지스터(T2), 제 2 노드(QB)의 전압에 응답하여 제 1 노드(Q)의 전압을 저전위 전압(Vss)으로 방전시키는 제 3 박막 트랜지스터(T3), 제 3 클럭 신호(CLK3)에 응답하여 고전위 전압(Vdd)을 제 2 노드(QB)에 충전시키는 제 4 박막 트랜지스터(T4), 게이트 스타트 펄스(Vst)에 응답하여 제 2 노드(QB)의 전압을 저전위 전압(Vss)으로 방전시키는 제 5 박막 트랜지스터(T5), 및 제 1 노드(Q)의 전압에 응답하여 제 2 노드(QB)의 전압을 저전위 전압(Vss)으로 방전시키는 제 6 박막 트랜지스터(T6)를 포함한다.
상기 제 1 박막 트랜지스터(T1)는 제 1 노드(Q)의 전압을 고전위 전압(Vdd)으로 설정하는 제 1 세트 회로로 구성하고, 제 2 박막 트랜지스터(T2)는 제 1 노드(Q)의 전압을 방전시켜 리셋시키는 제 1 리셋 회로로 구성하고, 제 3 박막 트랜지스터(T3)는 신호 커플링에 의해 제 1 노드(Q)로 유도되는 노이즈를 제거하는 제 1 노이즈 클러너 회로를 구성하고, 제 4 박막 트랜지스터(T2)는 제 2 노드(QB)의 전압을 고전위 전압(Vdd)으로 설정하는 제 2 세트 회로로 구성하고, 제 5 박막 트랜지스터(T5)는 제 2 노드(QB)의 전압을 방전시켜 리셋시키는 제 2 리셋 회로로 구성하며, 제 6 박막 트랜지스터(T6)는 신호 커플링에 의해 제 2 노드(QB)로 유도되는 노이즈를 제거하는 제 2 노이즈 클러너 회로를 구성한다. 여기서, 제 3 박막 트랜지스터(T3)는 제 1 노드(Q)의 전압이 저전위 전압(Vss)일 때, 풀-업 박막 트랜지스터(Tu)로 공급되는 클럭 신호(CLK1)에 따른 신호 커플링에 의해 제 1 노드(Q)로 유도되는 노이즈를 제거하는 역할을 한다.
선택적으로, 제 4 박막 트랜지스터(T2)는 고전위 전원 라인에 게이트 전극과 드레인 전극이 연결된 다이오드 형태의 연결 구조를 가질 수 있다.
도 4는 도 3에 도시된 본 발명의 제 1 예에 따른 풀-업 박막 트랜지스터를 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 예에 따른 풀-업 박막 트랜지스터(Tu)는 기판(110) 상에 마련된 차광층(LS)과 중첩되도록 마련되는 것으로, 차광층(LS)을 덮도록 기판(110) 상에 마련된 버퍼층(111), 버퍼층(111) 상에 마련되고 채널 영역(CA)과 드레인 영역(DA) 및 소스 영역(SA)을 갖는 산화물 반도체층(OSL), 산화물 반도체층(OSL)의 채널 영역(CA) 상에 적층된 게이트 절연막 패턴(113), 게이트 절연막 패턴(113) 상에 적층된 게이트 전극(GE), 산화물 반도체층(OSL)과 게이트 전극(GE) 및 게이트 절연막 패턴(113)을 덮도록 버퍼층(111) 상에 마련된 층간 절연막(115), 산화물 반도체층(OSL)의 드레인 영역(DA)과 중첩되도록 층간 절연막(115) 상에 마련되어 층간 절연막(115)을 관통하는 제 1 컨택 홀(CH1)을 통해서 산화물 반도체층(OSL)의 드레인 영역(DA)에 연결된 드레인 전극(DE), 산화물 반도체층(OSL)의 소스 영역(SA)과 중첩되면서 드레인 전극(DE)과 나란하도록 층간 절연막(115) 상에 마련되어 층간 절연막(115)을 관통하는 제 2 컨택 홀(CH2)을 통해서 산화물 반도체층(OSL)의 소스 영역(SA)에 연결된 소스 전극(SE), 및 드레인 전극(DE)과 소스 전극(SE)을 덮도록 층간 절연막(115) 상에 마련된 보호막(117)을 포함한다.
상기 차광층(LS)은 기판(110)의 외부로부터 풀-업 박막 트랜지스터(Tu)의 산화물 반도체층(OSL) 쪽으로 입사되는 광을 차단함으로써 광에 의한 풀-업 박막 트랜지스터의 누설 전류와 열화를 방지하고, 이를 통해 풀-업 박막 트랜지스터의 출력 안정성을 향상시킨다. 이를 위해, 차광층(LS)은 산화물 반도체층(OSL)보다 넓은 크기(또는 면적)을 갖는 것이 바람직하다. 이러한 차광층(LS)은 도정선을 갖는 불투명 금속 재질, 반도체 재질, 또는 광흡수 물질로 이루어질 수 있다. 예를 들어, 차광층(LS)은 전기 전도도 및 광흡수 계수를 갖는 유전체 물질인 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe) 중 어느 하나의 반도체 물질이 이용된다. 반도체를 이용할 때, 차광율이 높은 게르마늄(Ge)를 포함하는 반도체 물질을 포함함으로써 산화물 반도체층(OSL)으로 입사되는 외부 광 또는 내부 광을 차단한다. 여기서, 차광층(LS)은 비정질 실리콘(a-Si)을 포함하여 이루어질 수 있는데, 일반적으로, 비정질 실리콘(a-Si)은 광흡수율이 높아 태양 광 에너지를 전기 에너지를 변환하는데 사용되는 것으로, 결정질 실리콘보다 대략 100배 정도 높은 광흡수율을 갖는다. 이와 같은, 상기 차광층(LS)은 풀-업 박막 트랜지스터(Tu)의 산화물 반도체층(OSL) 쪽으로 입사되는 광을 차단함으로써 광에 의한 풀-업 박막 트랜지스터의 누설 전류와 열화를 방지하고, 이를 통해 풀-업 박막 트랜지스터의 출력 안정성을 향상시킨다.
그러나, 차광층(LS)이 풀-업 박막 트랜지스터의 산화물 반도체층과 중첩됨에 따라 풀-업 박막 트랜지스터(Tu)의 드레인 영역(DA)과 차광층(LS) 사이의 드레인 정전 용량(Cdl)으로 인하여 클럭 신호(CLK1)에 대한 로드(load)가 커지게 되고, 이로 인한 게이트 펄스의 지연에 의해 풀-업 박막 트랜지스터(Tu)의 출력 특성이 저하되게 된다. 즉, 게이트 펄스는 클럭 신호 라인을 통해 풀-업 박막 트랜지스터(Tu)에 전달되는 게이트 온 전압의 클럭 신호가 풀-업 박막 트랜지스터(Tu)의 스위칭에 따라 선택적으로 게이트 라인으로 전달된다. 이때, 게이트 펄스의 라이징 시간은 클럭 신호 라인의 저항(R) 성분과 커패시턴스(C) 성분에 따른 클럭 신호 라인의 로드(load)에 의해 지연되게 된다.
클럭 신호 라인의 로드(load)에 영향을 미치는 커패시턴스(C) 성분 중 풀-업 박막 트랜지스터(Tu)에 의한 커패시턴스 성분은 클럭 신호 라인에 연결된 각 풀-업 박막 트랜지스터(Tu)의 드레인-게이트 간 커패시턴스의 합으로 볼 수 있다. 이에 따라, 차광층(LS)을 사용하는 경우, 클럭 신호 라인과 연결된 풀-업 박막 트랜지스터(Tu)의 드레인 영역(DA)과 차광층(LS) 사이에 추가로 형성되는 드레인 정전 용량(Cdl)은 클럭 신호 라인의 로드를 증가시킴으로써 풀-업 박막 트랜지스터(Tu)의 출력 특성을 더욱 저하시킨다.
상기 차광층(LS)을 사용하는 경우, 풀-업 박막 트랜지스터(Tu)의 소스 영역(SA)과 드레인 영역(DA) 각각과 차광층(LS) 사이의 총 정전 용량은 하기의 수학식 1과 같이 나타낼 수 있다.
Figure 112016063707330-pat00001
수학식 1에서, Ctot는 총 정전 용량, Cdl은 풀-업 박막 트랜지스터(Tu)의 드레인 영역(DA)과 차광층(LS) 사이에 형성되는 드레인 정전 용량, Csl은 풀-업 박막 트랜지스터(Tu)의 소스 영역(SA)과 차광층(LS) 사이에 형성되는 소스 정전 용량, 및 Cls는 차광층(LS)과 주변 사이에 형성되는 차광층 정전 용량을 각각 나타낸다.
수학식 1에서 알 수 있듯이, 총 정전 용량(Ctot)은 드레인 정전 용량(Cdl)과 소스 정전 용량(Csl) 중 어느 하나라도 증가하는 경우 증가하게 된다.
추가적으로, 차광층(LS)을 사용하는 경우, 풀-업 박막 트랜지스터(Tu)의 드레인 전극(DE)을 통해서 드레인 영역(DA)에 클럭 신호(CLK1)가 인가될 때, 차광층(LS)에 유도되는 유도 전압은 풀-업 박막 트랜지스터(Tu)의 백 바이어스 전압(back bias voltage)으로 작용하여 풀-업 박막 트랜지스터(Tu)의 문턱 전압을 부극성(negative) 방향으로 쉬프트시키는 역할을 한다.
상기 클럭 신호(CLK1)가 인가될 때 차광층(LS)에 유도되는 유도 전압은 아래의 수학식 2와 같이 나타낼 수 있다.
Figure 112016063707330-pat00002
수학식 2에서, △Vls는 차광층(LS)에 유도되는 유도 전압 및 △VCLK는 클럭 신호의 전압을 각각 나타낸다.
수학식 2에서 알 수 있듯이, 드레인 정전 용량(Cdl)과 소스 정전 용량(Csl) 각각의 변화에 따른 차광층(LS)에 유도되는 유도 전압(△Vls)은 드레인 정전 용량(Cdl)의 증가에 따라 증가하게 되고, 소스 정전 용량(Csl)이 증가하면 감소하게 된다.
따라서, 수학식 1 및 2에 따르면, 드레인 정전 용량(Cdl)을 최소화하고, 소스 정전 용량(Csl)이 드레인 정전 용량(Cdl)보다 클 경우, 풀-업 박막 트랜지스터(Tu)의 소스 영역(SA)과 드레인 영역(DA) 각각과 차광층(LS) 사이의 총 정전 용량(Ctot)이 최소화됨으로써 클럭 신호(CLK1)에 대한 클럭 신호 라인의 로드가 감소하게 되고 클럭 신호(CLK1)가 인가될 때, 차광층(LS)에 유도되는 유도 전압(△Vls)이 최소화될 수 있다.
본 발명에 따른 풀-업 박막 트랜지스터(Tu)는 차광층(LS)과 서로 다른 면적으로 중첩되는 소스 영역(SA)과 드레인 영역(DA)을 포함한다. 즉, 본 발명에 따른 풀-업 박막 트랜지스터(Tu)는 산화물 반도체층(OSL)의 드레인 영역(DA)과 소스 영역(SA)이 게이트 전극(GE)과 중첩되는 채널 영역(CA)을 기준으로 비대칭 크기(또는 면적)를 가지면서 차광층(LS)과 중첩된다. 보다 구체적으로, 풀-업 박막 트랜지스터(Tu)의 소스 영역(SA)은 차광층(LS)과 중첩되는 드레인 영역(DA)보다 상대적으로 큰 크기(또는 넓은 면적)를 가지도록 차광층(LS)과 중첩된다. 이러한 풀-업 박막 트랜지스터(Tu)는 소스 영역(SA)과 드레인 영역(DA)의 비대칭 구조로 인하여 차광층(LS)에 대해 비대칭 정전 용량(Cdl, Csl)을 갖는다. 이에 따라, 풀-업 박막 트랜지스터(Tu)의 드레인 영역(DA)과 차광층(LS) 사이에 형성되는 드레인 정전 용량(Cdl)은 감소하게 되고, 소스 영역(SA)과 차광층(LS) 사이에 형성되는 소스 정전 용량(Csl)은 증가하게 된다. 따라서, 본 발명은 풀-업 박막 트랜지스터(Tu)의 소스 영역(SA)과 드레인 영역(DA) 각각과 차광층(LS) 사이의 총 정전 용량(Ctot)을 최소화하면서 차광층(LS)에 유도되는 유도 전압(△Vls)을 감소시킴으로써 클럭 로드에 의한 게이트 펄스의 지연을 최소화하면서 차광층(LS)의 유도 전압에 의해 풀-업 박막 트랜지스터(Tu)의 문턱 전압이 부극성 방향으로 쉬프트되는 것을 최소화하여 풀-업 박막 트랜지스터(Tu)를 통해 출력되는 게이트 펄스의 파형이 왜곡되거나 게이트 펄스가 출력되지 않는 출력 불량을 방지하고 풀-업 박막 트랜지스터(Tu)의 신뢰성을 향상시킬 수 있다.
추가적으로, 차광층(LS)은, 도 5a에 도시된 바와 같이, 전기적으로 플로팅 상태로 유지되거나, 도 5b에 도시된 바와 같이, 특성 보상 전압(Vc)이 인가될 수 있다.
상기 특성 보상 전압(Vc)은 게이트 전극와 중첩되는 차광층(LS)에 인가됨으로써 전계 효과를 통해 풀-업 박막 트랜지스터(Tu)의 문전 전압을 정극성(positive) 전압 쪽으로 쉬프트시킴으로써 산화물 반도체로 이루어진 풀-업 박막 트랜지스터(Tu)의 누설 전류를 효과적으로 방지하여 풀-업 박막 트랜지스터(Tu)의 출력 안정성을 증가시킨다. 이러한 특성 보상 전압(Vc)은 해당하는 스테이지(STi)에 공급되는 전원 전압(Vdd, Vss) 중 어느 하나, 클럭 라인에 인가되는 클럭 신호, 풀-업 박막 트랜지스터(Tu)의 소스 전극(SE)으로부터 출력되는 출력 전압, 또는 해당하는 스테이지(STi)의 출력 전압일 수 있다. 이를 위해, 풀-업 박막 트랜지스터(Tu)와 중첩되는 차광층(LS)은 브릿지 라인을 통해서 구동 전원 라인, 저전위 전원 라인, 클럭 라인, 풀-업 박막 트랜지스터의 소스 전극, 또는 스테이지(ST1 내지 STn)의 출력 노드에 연결될 수 있다.
도 6은 도 3에 도시된 스테이지의 구동 파형도이다.
도 6을 참조하여 도 3에 도시된 스테이지의 동작을 설명하면 다음과 같다.
먼저, 제 1 기간(t1)에서, 제1 노드(Q)의 전압은 스타트 펄스(Vst)(또는 전단 출력 신호)에 응답하여 턴-온된 제 1 박막 트랜지스터(T1)에 의해 고전위 전압(Vdd)으로 예비 충전되고, 제 2 노드(QB)의 전압은 스타트 펄스(Vst)에 응답하여 턴-온된 제 5 박막 트랜지스터(T5)에 의해 저전위 전원 라인으로 방전된다. 여기서, 제 1 기간(t1) 동안 제 2 내지 제 4 박막 트랜지스터(T2 내지 T4) 및 제 6 박막 트랜지스터(T6) 각각은 턴-오프 상태를 유지한다.
이어서, 제 2 기간(t2)에서, 제 1 노드(N1)는 제 1 박막 트랜지스터(T1)의 턴-오프로 인하여 플로팅되고, 게이트 온 전압을 갖는 제 1 클럭 신호(CLK1)는 풀-업 박막 트랜지스터(Tu)의 드레인 전극에 공급된다. 이에 따라, 풀-업 박막 트랜지스터(Tu)의 게이트 전극 및 소스 전극 사이에 마련된 커패시터에 의해 제 1 노드(Q)의 전압이 증폭됨으로써 풀-업 박막 트랜지스터(Tu)는 안정적으로 턴-온되어 제 1 클럭 신호(CLK1)의 게이트 온 전압을 갖는 게이트 펄스를 출력 전압(Vout)으로 출력한다. 이때, 제 6 박막 트랜지스터(T6)는 제 1 노드(Q)의 전압에 따라 턴-온되어 제 2 노드(QB2)의 전압을 저전위 전원 라인으로 방전시킨다. 여기서, 제 2 기간(t2) 동안 제 2 내지 제 4 박막 트랜지스터(T2 내지 T4) 각각은 턴-오프 상태를 유지하고, 제 5 박막 트랜지스터(T5)는 턴-오프된다.
이어서, 제 3 기간(t3)에서, 제 1 노드(Q)의 플로팅 상태로 인하여 턴-온 상태를 유지하는 풀-업 박막 트랜지스터(Tu)는 제 1 클럭 신호(CLK1)의 게이트 오프 전압을 출력 전압(Vout)으로 출력한다. 여기서, 제 3 기간(t3) 동안 제 2 내지 제 5 박막 트랜지스터(T2 내지 T5) 각각은 턴-오프 상태를 유지한다.
이어서, 제 4 기간(t4)에서, 후단 출력 신호(Vrst)(또는 리셋 펄스)에 응답하여 턴-온된 제 2 박막 트랜지스터(T2)에 의해 제 1 노드(Q)의 전압이 저전위 전원 라인으로 방전되어 풀-업 박막 트랜지스터(Tu)가 턴-오프된다. 이때, 제 1 노드(Q)의 전압에 의해 제 6 박막 트랜지스터(T6)가 턴-오프됨으로써 제 2 노드(QB)의 전압은 턴-온된 제 4 박막 트랜지스터(T4)를 통해 공급되는 고전위 전압(Vdd)으로 충전된다. 이에 따라, 풀-다운 박막 트랜지스터(Td)는 제 2 노드(QB)의 전압에 의해 턴-온됨으로써 게이트 오프 전압인 저전위 전압(Vss)을 출력 전압(Vout)으로서 게이트 라인에 공급한다.
이와 같은, 본 발명의 일 예에 따른 스테이지(STi)는 풀-업 박막 트랜지스터(Tu)의 소스 영역과 드레인 영역이 차광층(LS)에 대해 서로 다른 크기(또는 면적)로 중첩됨으로써 풀-업 박막 트랜지스터(Tu)에 대한 클럭 로드와 차광층(LS)에 유도되는 유도 전압이 감소하여 풀-업 박막 트랜지스터(Tu)의 출력 안정성이 향상될 수 있다.
도 7a 내지 도 7c는 도 4에 도시된 풀-업 박막 트랜지스터의 다양한 변형 예를 설명하기 위한 도면이다.
먼저, 도 7a에 도시된 바와 같이, 본 발명의 제 1 변형 예에 따른 풀-업 박막 트랜지스터(Tu)에서, 드레인 영역(DA)은 제 1 크기를 가지도록 차광층(LS) 상에 배치되고, 소스 영역(SA)은 제 2 크기를 가지면서 드레인 영역(DA)과 나란하도록 차광층(LS) 상에 배치된다. 일 예에 따른 드레인 영역(DA)은 제 1 장변 길이(LL1)와 제 1 단변 길이(SL1)에 따른 제 1 크기의 직사각 형태를 가질 수 있다. 일 예에 따른 소스 영역(SA)은 제 2 장변 길이(LL2)와 제 2 단변 길이(SL2)에 따른 제 2 크기의 직사각 형태를 가질 수 있다. 여기서, 제 1 장변 길이(LL1)와 제 2 장변 길이(LL2)는 공정 오차를 제외하고는 서로 동일할 수 있으며, 제 2 단변 길이(SL2)는 제 1 단변 길이(SL1)보다 상대적으로 긴 길이를 갖는다.
이와 같은, 본 발명의 제 1 변형 예에 따른 풀-업 박막 트랜지스터(Tu)는 드레인 영역(DA)과 차광층(LS) 사이에 형성되는 드레인 정전 용량이 감소되는 반면에 소스 영역(SA)과 차광층(LS) 사이에 형성되는 소스 정전 용량이 증가됨으로써 감소된 드레인 정전 용량에 따라 클럭 로드가 감소함과 아울러 증가된 소스 정전 용량에 따라 차광층(LS)에 유도되는 유도 전압이 최소화될 수 있다. 따라서, 본 발명의 제 1 변형 예에 따른 풀-업 박막 트랜지스터(Tu)는 드레인 전극(DE)에 인가되는 클럭 신호를 지연 없이 출력할 수 있으며, 차광층(LS)에 유도되는 유도 전압으로 인한 문턱 전압의 쉬프트 현상이 최소화되어 신뢰성이 향상될 수 있다.
다음으로, 도 7b에 도시된 바와 같이, 본 발명의 제 2 변형 예에 따른 풀-업 박막 트랜지스터(Tu)는 하나의 드레인 영역 패턴(DA1)을 갖는 드레인 영역(DA), 제 1 및 제 2 소스 영역 패턴(SA1, SA2)을 갖는 소스 영역(SA), 및 드레인 영역 패턴(DA1)과 소스 영역 패턴(SA1, SA2) 사이사이에 마련된 게이트 전극(GE)을 포함할 수 있다.
상기 풀-업 박막 트랜지스터(Tu)에서, 하나의 드레인 영역 패턴(DA1)은 차광층(LS)의 중간 영역과 중첩되도록 마련되는 것으로, 제 1 장변 길이(LL1)와 제 1 단변 길이(SL1)에 따른 제 1 크기의 직사각 형태를 가질 수 있다.
상기 풀-업 박막 트랜지스터(Tu)에서, 제 1 및 제 2 소스 영역 패턴(SA1, SA2) 각각은 하나의 드레인 영역 패턴(DA1)을 사이에 두고 서로 나란하도록 차광층(LS) 상에 마련된다. 예를 들어, 제 1 소스 영역 패턴(SA1)은 차광층(LS)의 일측과 중첩되도록 드레인 영역 패턴(DA1)의 일측에 마련되는 것으로, 제 2 장변 길이(LL2)와 제 2 단변 길이(SL2)에 따른 제 2 크기의 직사각 형태를 가질 수 있다. 제 2 소스 영역 패턴(SA2)은 차광층(LS)의 타측과 중첩되도록 드레인 영역 패턴(DA1)의 타측에 마련되는 것으로, 제 2 장변 길이(LL2)와 제 2 단변 길이(SL2)에 따른 제 2 크기의 직사각 형태를 가질 수 있다. 여기서, 제 1 장변 길이(LL1)와 제 2 장변 길이(LL2)는 공정 오차를 제외하고는 서로 동일할 수 있으며, 제 1 단변 길이(SL1)와 제 2 단변 길이(SL2)는 공정 오차를 제외하고는 서로 동일할 수 있으나, 이에 한정되지 않고 서로 다른 길이를 가질 수도 있다.
상기 제 1 및 제 2 소스 영역 패턴(SA1, SA2) 각각은 소스 패턴 연결 라인(SCL)을 통해서 서로 연결될 수 있다. 여기서, 소스 패턴 연결 라인(SCL)은 드레인 영역(DA)과 중첩되지 않는 범위 내에서 차광층(LS)과 중첩되도록 마련되거나, 차광층(LS)과 중첩되지 않으면서 드레인 영역(DA)과 게이트 전극(GE)을 우회하도록 마련될 수 있다.
상기 풀-업 박막 트랜지스터(Tu)에서, 게이트 전극(GE)은 차광층(LS)과 중첩되도록 드레인 영역 패턴(DA1)과 제 1 소스 영역 패턴(SA1) 사이에 마련되는 제 1 게이트 전극 패턴, 차광층(LS)과 중첩되도록 드레인 영역 패턴(DA1)과 제 2 소스 영역 패턴(SA2) 사이에 마련되는 제 2 게이트 전극 패턴, 및 제 1 게이트 전극 패턴과 제 2 게이트 전극 패턴을 연결하는 게이트 연결 패턴을 포함할 수 있다. 여기서, 게이트 연결 패턴은 차광층(LS)과 중첩되거나 중첩되지 않을 수 있다.
이와 같은, 본 발명의 제 2 변형 예에 따른 풀-업 박막 트랜지스터(Tu)는 차광층(LS) 상에 중첩되는 소스 영역 패턴(SA1, SA2)이 드레인 영역 패턴(DA1)보다 상대적으로 많은 개수를 가짐에 따라 소스 영역(SA)이 드레인 영역(DA)보다 상대적으로 큰 크기(또는 면적)를 가짐으로써 전술한 본 발명의 제 1 변형 예에 따른 풀-업 박막 트랜지스터(Tu)와 동일한 효과를 제공할 수 있다.
다음으로, 도 7c에 도시된 바와 같이, 본 발명의 제 3 변형 예에 따른 풀-업 박막 트랜지스터(Tu)는 제 1 및 제 2 드레인 영역 패턴(DA1, DA2)을 갖는 드레인 영역(DA), 제 1 내지 제 4 소스 영역 패턴(SA1, SA2, SA3, SA4)을 갖는 소스 영역(SA), 및 드레인 영역 패턴들(DA1, DA2)과 소스 영역 패턴들(SA1, SA2, SA3, SA4) 사이에 마련된 게이트 전극(GE)을 포함할 수 있다.
상기 풀-업 박막 트랜지스터(Tu)에서, 제 1 드레인 영역 패턴(DA1)은 차광층(LS)의 일측 중간 영역과 중첩되도록 마련되는 것으로, 제 1 장변 길이(LL1)와 제 1 단변 길이(SL1)에 따른 제 1 크기의 직사각 형태를 가질 수 있다. 제 2 드레인 영역 패턴(DA2)은 제 1 드레인 영역 패턴(DA1)과 나란하게 이격되면서 차광층(LS)의 타측 중간 영역과 중첩되도록 마련되는 것으로, 제 1 크기의 직사각 형태를 가질 수 있다. 이러한 제 1 및 제 2 드레인 영역 패턴(DA1, DA2) 각각은 드레인 패턴 연결 라인(DCL)을 통해서 서로 연결될 수 있다. 여기서, 드레인 패턴 연결 라인(DCL)은 소스 영역(SA)과 중첩되지 않는 범위 내에서 차광층(LS)과 중첩되도록 마련되거나, 차광층(LS)과 중첩되지 않으면서 소스 영역(SA)과 게이트 전극(GE)을 우회하도록 마련될 수 있다.
상기 풀-업 박막 트랜지스터(Tu)에서, 제 1 및 제 2 소스 영역 패턴(SA1, SA2) 각각은 제 1 드레인 영역 패턴(DA1)을 사이에 두고 서로 나란하도록 차광층(LS)의 일측 영역 상에 마련된다. 예를 들어, 제 1 소스 영역 패턴(SA1)은 차광층(LS)의 일측 가장자리 영역과 중첩되도록 제 1 드레인 영역 패턴(DA1)의 일측에 마련되는 것으로, 제 2 장변 길이(LL2)와 제 2 단변 길이(SL2)에 따른 제 2 크기의 직사각 형태를 가질 수 있다. 제 2 소스 영역 패턴(SA2)은 제 1 소스 영역 패턴(SA1)과 이격되도록 나란하면서 차광층(LS)의 중간 영역과 중첩되도록 제 1 드레인 영역 패턴(DA1)의 타측에 마련되는 것으로, 제 2 크기의 직사각 형태를 가질 수 있다.
상기 풀-업 박막 트랜지스터(Tu)에서, 제 3 및 제 4 소스 영역 패턴(SA3, SA4) 각각은 제 2 드레인 영역 패턴(DA2)을 사이에 두고 서로 나란하도록 차광층(LS)의 타측 영역 상에 마련된다. 예를 들어, 제 3 소스 영역 패턴(SA3)은 제 2 소스 영역 패턴(SA2)과 인접한 차광층(LS)의 중간 영역과 중첩되도록 제 2 드레인 영역 패턴(DA2)의 일측에 마련되는 것으로, 제 2 크기의 직사각 형태를 가질 수 있다. 제 4 소스 영역 패턴(SA4)은 제 3 소스 영역 패턴(SA3)과 이격되도록 나란하면서 차광층(LS)의 타측 가장자리 영역과 중첩되도록 제 2 드레인 영역 패턴(DA2)의 타측에 마련되는 것으로, 제 2 크기의 직사각 형태를 가질 수 있다. 이때, 제 2 소스 영역 패턴(SA2)과 제 3 소스 영역 패턴(SA3)은 제 1 및 제 2 드레인 영역 패턴(DA1, DA2) 사이에 나란하게 마련될 수 있다.
상기 제 1 내지 제 4 소스 영역 패턴(SA1, SA2, SA3, SA4) 각각은 소스 패턴 연결 라인(SCL)을 통해서 서로 연결될 수 있다. 여기서, 소스 패턴 연결 라인(SCL)은 드레인 영역(DA)과 중첩되지 않는 범위 내에서 차광층(LS)과 중첩되도록 마련되거나, 차광층(LS)과 중첩되지 않으면서 드레인 영역(DA)과 게이트 전극(GE)을 우회하도록 마련될 수 있다.
상기 제 1 장변 길이(LL1)와 제 2 장변 길이(LL2)는 공정 오차를 제외하고는 서로 동일할 수 있으며, 상기 제 1 단변 길이(SL1)와 제 2 단변 길이(SL2)는 공정 오차를 제외하고는 서로 동일할 수 있으나, 이에 한정되지 않고 서로 다른 길이를 가질 수도 있다.
상기 풀-업 박막 트랜지스터(Tu)에서, 게이트 전극(GE)은 제 1 드레인 영역 패턴(DA1)과 제 1 소스 영역 패턴(SA1) 사이에 마련되는 제 1 게이트 전극 패턴, 제 1 드레인 영역 패턴(DA1)과 제 2 소스 영역 패턴(SA2) 사이에 마련되는 제 2 게이트 전극 패턴, 제 2 드레인 영역 패턴(DA2)과 제 3 소스 영역 패턴(SA3) 사이에 마련되는 제 3 게이트 전극 패턴, 제 2 드레인 영역 패턴(DA2)과 제 4 소스 영역 패턴(SA4) 사이에 마련되는 제 4 게이트 전극 패턴, 및 제 1 내지 제 4 게이트 전극 패턴을 서로 연결하는 게이트 연결 패턴을 포함할 수 있다. 여기서, 제 1 내지 제 4 게이트 전극 패턴 각각은 차광층(LS)과 중첩되도록 마련된다. 여기서, 게이트 연결 패턴은 차광층(LS)과 중첩되거나 중첩되지 않을 수 있다.
이와 같은, 본 발명의 제 3 변형 예에 따른 풀-업 박막 트랜지스터(Tu)는 차광층(LS) 상에 중첩되는 소스 영역 패턴(SA1, SA2, SA3, SA4)이 드레인 영역 패턴(DA1, DA2)보다 상대적으로 많은 개수를 가짐에 따라 소스 영역(SA)이 드레인 영역(DA)보다 상대적으로 큰 크기(또는 면적)를 가짐으로써 전술한 본 발명의 제 1 변형 예에 따른 풀-업 박막 트랜지스터(Tu)와 동일한 효과를 제공할 수 있다.
결과적으로, 도 7b 및 도 7c에 따르면, 본 발명에 따른 풀-업 박막 트랜지스터(Tu)에서, 소스 영역(SA)은 N(단, N은 2 이상의 양의 정수)개의 소스 영역 패턴을 갖는 소스 영역(SA), 및 N개의 소스 영역 패턴을 서로 연결하는 소스 패턴 연결 라인을 포함하며, 드레인 영역(DA)은 M(단, M은 N보다 작은 양의 정수)개의 드레인 영역 패턴 및 M개의 드레인 영역 패턴을 서로 연결하는 드레인 패턴 연결 라인을 포함할 수 있으며, 게이트 전극(GE)은 소스 영역 패턴과 드레인 영역 패턴 사이에 배치되는 N개의 게이트 전극 패턴을 포함할 수 있다.
도 8은 본 발명의 제 2 예에 따른 풀-업 박막 트랜지스터를 설명하기 위한 평면도이고, 도 9는 도 8에 도시된 선 I-I'의 단면도이다.
도 8 및 도 9를 참조하면, 본 발명의 제 2 예에 따른 풀-업 박막 트랜지스터(Tu)는 도 4에 도시된 풀-업 박막 트랜지스터(Tu)에서 소스 영역(SA)의 구조를 변경한 것이다. 이에 따라, 이하의 설명에서는 풀-업 박막 트랜지스터(Tu)의 드레인 영역(DA)과 소스 영역(SA)의 구성에 대해서만 설명하기로 한다.
먼저, 본 발명의 제 2 예에 따른 풀-업 박막 트랜지스터(Tu)에서, 드레인 영역(DA)은 하나의 드레인 영역 패턴(DA1)을 포함한다.
상기 드레인 영역 패턴(DA1)은 제 1 장변 길이(LL1)와 제 1 단변 길이(SL1)의 제 1 크기를 가지도록 차광층(LS) 상에 마련될 수 있다. 이러한 드레인 영역 패턴(DA1)은 층간 절연막(115)에 마련되는 제 1 컨택홀을 통해서 드레인 전극과 연결된다. 이에 따라, 본 발명의 제 2 예에 따른 풀-업 박막 트랜지스터(Tu)는 드레인 영역 패턴(DA1)과 차광층(LS) 사이에 형성되는 드레인 정전 용량(Cdl)을 갖는다.
본 발명의 제 2 예에 따른 풀-업 박막 트랜지스터(Tu)에서, 소스 영역(SA)은 소스 영역 패턴(SA1) 및 소스 연장 패턴(SA2)을 포함한다.
상기 소스 영역 패턴(SA1)은 공정 오차를 제외하고는 드레인 영역 패턴(DA)과 동일한 제 1 크기를 가지도록 차광층(LS) 상에 마련될 수 있다. 이러한 소스 영역 패턴(SA1)은 층간 절연막(115)에 마련되는 제 2 컨택홀을 통해서 소스 전극과 연결된다. 이에 따라, 본 발명의 제 2 예에 따른 풀-업 박막 트랜지스터(Tu)는 소스 영역 패턴(SA1)과 차광층(LS) 사이에 형성되는 소스 정전 용량(Csl)을 갖는다. 여기서, 상기 드레인 정전 용량(Cdl)과 소스 정전 용량(Csl)은 서로 동일할 수 있다.
상기 소스 연장 패턴(SA2)은 차광층(LS)과 중첩되도록 마련되면서 소스 영역 패턴(SA1)과 다른 층에 마련되어 소스 영역 패턴(SA1)과 연결된다. 여기서, 소스 연장 패턴(SA2)은 차광층(LS)과 중첩되면서 소스 영역 패턴(SA1)과 전기적으로 연결되기 때문에 산화물 반도체층(OSL)의 소스 영역(SA)에 포함된다.
일 예에 따른 소스 연장 패턴(SA2)은 차광층(LS)과 중첩되도록 층간 절연막(115) 상에 마련되고, 층간 절연막(115)에 마련된 소스 컨택홀(SCH)을 통해서 소스 영역 패턴(SA1)과 연결된다. 이러한 소스 연장 패턴(SA2)은 소스/드레인 전극과 함께 형성될 수 있다.
다른 예에 따른 소스 연장 패턴(SA2)은 차광층(LS)과 중첩되도록 보호막 상에 마련되고, 보호막과 층간 절연막(115)에 마련되는 소스 컨택홀(SCH)을 통해서 소스 영역 패턴(SA1)과 연결된다. 이러한 소스 연장 패턴(SA2)은 투명 금속 재질로 이루어질 수 있다. 여기서, 소스 연장 패턴(SA2)은 화소의 박막 트랜지스터와 연결되는 화소 전극과 함께 형성될 수 있다.
본 발명의 제 2 예에 따른 풀-업 박막 트랜지스터(Tu)는 소스 연장 패턴(SA2)과 차광층(LS) 사이에 형성되는 부가 정전 용량(Cel)을 갖는다. 이러한 부가 정전 용량(Cel)은 소스 정전 용량(Csl)과 병렬 연결됨으로써 차광층(LS)과 소스 영역(SA) 사이에 형성되는 총 정전 용량을 증가시킴으로써 전술한 바와 같이 차광층(LS)에 유도되는 유도 전압을 최소화시킨다.
추가적으로, 부가 정전 용량(Cel)은 소스 연장 패턴(SA2)과 차광층(LS) 사이의 거리가 가까울수록 증가하게 된다. 일 예로서, 본 발명은 하프-톤 마스크를 이용한 패터닝 공정을 통하여, 소스 영역 패턴(SA1)과 인접하면서 차광층(LS)과 중첩되는 층간 절연막(115)의 일부 영역을 상대적으로 얇은 두께로 패터닝하고, 그 위에 소스 연장 패턴(SA2)을 형성함으로써 부가 정전 용량(Cel)의 용량을 증가시킬 수 있다. 다른 예로서, 본 발명은 하프-톤 마스크를 이용한 패터닝 공정을 통하여, 소스 영역 패턴(SA1)과 인접하면서 차광층(LS)과 중첩되는 층간 절연막(115)의 일부 영역을 모두 제거하여 게이트 절연막(113)의 일부 영역을 노출시키고, 노출된 게이트 절연막(113) 상에 소스 연장 패턴(SA2)을 형성함으로써 부가 정전 용량(Cel)의 용량을 증가시킬 수 있다. 이 경우, 소스 연장 패턴(SA2)은 소스 영역 패턴(SA1)과 동일층에 마련될 수 있다.
이와 같은, 본 발명의 제 2 예에 따른 풀-업 박막 트랜지스터(Tu)는 소스 연장 패턴(SA2)과 차광층(LS) 사이에 형성되는 부가 정전 용량(Cel)에 의해 소스 영역(SA)과 차광층(LS) 사이에 형성되는 정전 용량이 증가됨으로써 전술한 바와 같이, 드레인 전극(DE)에 인가되는 클럭 신호를 지연 없이 출력할 수 있으며, 차광층(LS)에 유도되는 유도 전압으로 인한 문턱 전압의 쉬프트 현상이 최소화되어 신뢰성이 향상될 수 있다.
도 10은 본 발명의 다른 예에 따른 게이트 구동 회로의 스테이지를 나타내는 도면이다.
도 10을 참조하면, 본 발명의 다른 예에 따른 스테이지(STi)는 제 1 노드(Q)와 제 2 노드(QB) 각각의 전압에 따라 출력 전압(Vout)을 출력하는 출력 회로(OC), 및 게이트 스타트 펄스(Vst)(또는 이전 스테이지들 중 어느 하나로부터의 전단 출력 신호(Vpre))와 다음 스테이지들 중 어느 하나로부터의 후단 출력 신호(Vnext)에 응답하여 제 1 노드(Q)와 제 2 노드(QB) 각각의 전압을 제어하는 노드 제어 회로(NCC)를 포함한다. 여기서, 상기 스테이지(STi)가 제 1 스테이지(ST1)일 경우, 상기 전단 출력 신호(Vpre) 대신에 게이트 스타트 펄스(Vst)가 노드 제어 회로(NCC)에 공급되며, 상기 스테이지(STi)가 마지막 스테이지(STn) 일 경우, 상기 후단 출력 신호(Vnext) 대신에 리셋 펄스(Vrst)가 노드 제어 회로(NCC)에 공급될 수 있다.
상기 출력 회로(OC)는 제 1 노드(Q)의 전압에 따라 제 1 클럭 신호(CLKA)를 게이트 펄스(GP)의 게이트 온 전압으로 출력하거나 제 2 노드(QB)의 전압에 따라 제 1 저전위 전압(Vss1)을 게이트 펄스(GP)의 게이트 오프 전압으로 출력하는 스캔 출력 회로(SOC), 및 제 1 노드(Q)의 전압에 따라 제 2 클럭 신호(CLKB)를 캐리 신호(CS)의 게이트 온 전압으로 출력하거나 제 2 노드(QB)의 전압에 따라 제 2 저전위 전압(Vss2)을 캐리 신호(CS)의 게이트 오프 전압으로 출력하는 캐리 출력 회로(COC)를 포함한다.
상기 스캔 출력 회로(SOC)는 도 3에 도시된 출력 회로(OC)의 풀-업 박막 트랜지스터(Tu)와 풀-다운 박막 트랜지스터(Td) 각각과 동일한 스캔용 풀-업 박막 트랜지스터(Tu1)와 스캔용 풀-다운 박막 트랜지스터(Td1)로 구성되므로, 이들에 대한 중복 설명은 생략하기로 한다.
상기 캐리 출력 회로(COC)는 제 1 노드(Q)의 전압에 응답하여 제 2 클럭 신호(CLKB)을 캐리 신호(CS)의 게이트 온 전압으로 출력하는 캐리용 풀-업 박막 트랜지스터(Tu2), 및 제 2 노드(QB)의 전압에 응답하여 제 2 저전위 전압(Vss2)을 캐리 신호(CS)의 게이트 오프 전압으로 출력하는 캐리용 풀-다운 박막 트랜지스터(Td2)를 포함한다. 여기서, 캐리용 풀-업 박막 트랜지스터(Tu2)는 제 2 클럭 신호(CLKB)을 캐리 신호(CS)의 게이트 온 전압으로 출력하는 것을 제외하고는 스캔 출력 회로(SOC)의 스캔용 풀-업 박막 트랜지스터(Tu1)와 동일하게 동작한다. 캐리용 풀-다운 박막 트랜지스터(Td2)는 제 2 저전위 전압(Vss2)을 캐리 신호(CS)의 게이트 오프 전압으로 출력하는 것을 제외하고는 스캔 출력 회로(SOC)의 스캔용 풀-다운 박막 트랜지스터(Td1)와 동일하게 동작한다.
상기 캐리 출력 회로(COC)로부터 출력되는 캐리 신호(CS)는 후단 스테이지의 전단 출력 신호(Vpre)로 공급되고, 전단 스테이지의 후단 출력 신호(Vnext)로 공급된다.
상기 노드 제어 회로(NCC)는 게이트 스타트 펄스(Vst)에 응답하여 고전위 전압(Vdd)을 제 1 노드(Q)에 충전시키는 제 1 박막 트랜지스터(T1), 다음 스테이지로부터의 후단 출력(Vrst)에 응답하여 제 1 노드(Q)의 전압을 저전위 전압(Vss)으로 방전시키는 제 2 박막 트랜지스터(T2), 및 제 1 노드(Q)의 전압과 상반되는 전압을 제 2 노드(QB)에 공급하는 인버터(INV)를 포함할 수 있다.
상기 제 1 박막 트랜지스터(T1)는 제 1 노드(Q)의 전압을 고전위 전압(Vdd)으로 설정하는 제 1 세트 회로로 구성하고, 제 2 박막 트랜지스터(T2)는 제 1 노드(Q)의 전압을 방전시켜 리셋시키는 제 1 리셋 회로로 구성한다.
상기 인버터(INV)는 하이 전압(VH)과 로우 전압(VL)을 이용하여 제 1 노드(Q)의 전압에 따라 제 1 노드(Q)의 전압과 상반되는 하이 전압(VH) 또는 로우 전압(VL)을 제 2 노드(QB)에 공급한다. 예를 들어, 제 1 노드(Q)가 제 1 박막 트랜지스터(T1)에 의해 고전위 전압(Vdd)으로 충전된 경우, 인버터(INV)는 로우 전압(VL)을 제 2 노드(QB)에 공급한다. 반대로, 제 1 노드(Q)가 제 2 박막 트랜지스터(T2)에 의해 제 3 저저위 전압(Vss3)으로 충전된 경우, 인버터(INV)는 하이 전압(VH)을 제 2 노드(QB)에 공급한다.
도 10에서, 고전위 전압(Vdd)과 하이 전압(VH)은 서로 동일한 전압 레벨을 가지거나 다른 전압 레벨을 가질 수 있다. 저전위 전압(Vss1, Vss2, Vss3) 및 로우 전압(VL)은 서로 동일한 전압 레벨을 가지거나 다른 전압 레벨을 가질 수 있다.
추가적으로, 출력 회로(OC)는 하나의 스캔 출력 회로(SOC)를 가지는 것으로 설명하였지만, 이에 한정되지 않고, 제 1 노드(Q)의 전압에 따라 제 1 클럭 신호(CLKA)를 게이트 펄스(GP)의 게이트 온 전압으로 출력하거나 제 2 노드(QB)의 전압에 따라 제 1 저전위 전압(Vss1)을 게이트 펄스(GP)의 게이트 오프 전압으로 출력하는 복수의 스캔 출력 회로(SOC)를 가질 수 있다. 이 경우, 복수의 스캔 출력 회로(SOC) 각각은 순차적으로 쉬프트되는 각기 다른 클럭 신호가 공급되는 복수의 클럭 신호 라인에 개별적으로 연결됨으로써 복수의 클럭 신호를 순차적으로 출력할 수 있다.
이와 같은, 본 발명의 다른 예에 따른 스테이지(STi)는 풀-업 박막 트랜지스터(Tu)의 소스 영역과 드레인 영역이 차광층(LS)에 대해 서로 다른 면적으로 중첩됨으로써 풀-업 박막 트랜지스터(Tu)에 대한 클럭 로드와 차광층(LS)에 유도되는 유도 전압이 감소함으로써 풀-업 박막 트랜지스터(Tu)의 출력 안정성이 향상될 수 있다.
도 11a 및 도 11b는 도 10에 도시된 인버터의 다양한 예를 나타내는 도면이다.
먼저, 도 11a를 도 10과 결부하면, 일 예에 따른 인버터(INV)는 하이 전압 라인(VHL)과 제 2 노드(QB) 사이에 다이오드 형태의 연결된 인버터용 제 1 박막 트랜지스터(M1), 및 제 1 노드(Q)의 전압에 따라 로우 전압 라인(VLL)을 제 2 노드(QB)에 연결시키는 인버터용 제 2 박막 트랜지스터(M2)를 포함한다.
상기 인버터용 제 1 박막 트랜지스터(M1)는 하이 전압 라인(VHL)에 공급되는 하이 전압(VH)에 의해 턴-온 또는 턴-오프되며, 턴-온시 하이 전압 라인(VHL)과 제 2 노드(QB)를 서로 연결한다.
상기 인버터용 제 2 박막 트랜지스터(M2)는 노드 제어 회로의 제 1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 로우 전압 라인(VLL)과 제 2 노드(QB)를 서로 연결한다.
일 예에 따른 인버터(INV)는, 노드 제어 회로의 제 2 박막 트랜지스터(T2)에 의해 제 1 노드(Q)에 제 3 저전위 전압(Vss3)이 공급되어 인버터용 제 2 박막 트랜지스터(M2)가 턴-오프되면, 하이 전압(VH)에 의해 턴-온된 인버터용 제 1 박막 트랜지스터(M1)를 통해서 하이 전압(VH)을 제 2 노드(QB)에 충전한다. 반면에, 일 예에 따른 인버터(INV)는, 노드 제어 회로의 제 1 박막 트랜지스터(T2)에 의해 제 1 노드(Q)에 고전위 전압(Vdd)이 충전되고, 제 1 노드(Q)의 전압에 의해 턴-온된 인버터용 제 2 박막 트랜지스터(M2)를 통해서 제 2 노드(QB)의 전압을 로우 전압 라인(VLL)으로 방전시킨다. 이때, 하이 전압(VH)에 의해 턴-온된 인버터용 제 1 박막 트랜지스터(M1)를 통해 하이 전압 라인(VHL)이 제 2 노드(QB)와 연결되더라도 제 2 노드(QB)의 전압은 제 1 노드(Q)의 전압에 의해 턴-온된 인버터용 제 2 박막 트랜지스터(M2)를 통해서 로우 전압 라인(VLL)으로 방전된다. 이를 위해, 인버터용 제 2 박막 트랜지스터(M2)는 인버터용 제 1 박막 트랜지스터(M1)보다 큰 채널 폭을 갖는 것이 바람직하다.
다음으로, 도 11b를 도 10과 결부하면, 다른 예에 따른 인버터(INV)는 하이 전압 라인(VHL)과 내부 출력 노드(No) 사이에 다이오드 형태의 연결된 인버터용 제 1 박막 트랜지스터(M1), 제 1 노드(Q)의 전압에 따라 제 1 로우 전압 라인(VLL1)을 내부 출력 노드(No)에 연결시키는 인버터용 제 2 박막 트랜지스터(M2), 내부 출력 노드(No)의 전압에 따라 하이 전압 라인(VHL)을 제 2 노드(QB)에 연결시키는 인버터용 제 3 박막 트랜지스터(M3), 및 제 1 노드(Q)의 전압에 따라 제 2 로우 전압 라인(VLL2)을 제 2 노드(QB)에 연결시키는 인버터용 제 4 박막 트랜지스터(M4)를 포함한다. 여기서, 제 1 로우 전압 라인(VLL1)과 제 2 로우 전압 라인(VLL2) 각각에 공급되는 로우 전압(VL1, VL2)은 서로 동일한 전압 레벨을 가지거나 다른 전압 레벨을 가질 수 있으며, 로우 전압(VL1, VL2)이 서로 동일한 전압 레벨을 가지는 경우 제 1 로우 전압 라인(VLL1)과 제 2 로우 전압 라인(VLL2)은 하나의 로우 전압 라인으로 구성될 수 있다.
상기 인버터용 제 1 박막 트랜지스터(M1)는 하이 전압 라인(VHL)에 공급되는 하이 전압(VH)에 의해 턴-온 또는 턴-오프되며, 턴-온시 하이 전압 라인(VHL)에 공급되는 하이 전압(VH)을 내부 출력 노드(No)에 공급한다.
상기 인버터용 제 2 박막 트랜지스터(M2)는 노드 제어 회로의 제 1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 내부 출력 노드(No)의 전압을 제 1 로우 전압 라인(VLL1)으로 방전시킨다.
상기 인버터용 제 3 박막 트랜지스터(M1)는 내부 출력 노드(No)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 하이 전압 라인(VHL)에 공급되는 하이 전압(VH)을 제 2 노드(QB)로 출력한다.
상기 인버터용 제 4 박막 트랜지스터(M4)는 노드 제어 회로의 제 1 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(QB)의 전압을 제 2 로우 전압 라인(VLL2)으로 방전시킨다.
다른 예에 따른 인버터(INV)는, 노드 제어 회로의 제 2 박막 트랜지스터(T2)에 의해 제 1 노드(Q)에 제 3 저전위 전압(Vss3)이 공급되어 인버터용 제 2 박막 트랜지스터(M2)가 턴-오프되면, 하이 전압(VH)에 의해 턴-온된 인버터용 제 1 박막 트랜지스터(M1)를 통해서 하이 전압(VH)을 내부 출력 노드(No)에 충전하고, 내부 출력 노드(No)에 의해 턴-온된 인버터용 제 3 박막 트랜지스터(M3)를 통해서 하이 전압 라인(VHL)에 공급되는 하이 전압(VH)을 제 2 노드(QB)에 충전한다. 반면에, 다른 예에 따른 인버터(INV)는, 노드 제어 회로의 제 1 박막 트랜지스터(T2)에 의해 제 1 노드(Q)에 고전위 전압(Vdd)이 충전되고, 제 1 노드(Q)의 전압에 의해 턴-온된 인버터용 제 2 박막 트랜지스터(M2)를 통해서 내부 출력 노드(No)의 전압을 제 1 로우 전압 라인(VLL1)으로 방전시키고, 이를 통해 인버터용 제 3 박막 트랜지스터(M3)를 턴-오프시킴과 동시에 제 1 노드(Q)의 전압에 의해 턴-온된 인버터용 제 4 박막 트랜지스터(M4)를 통해서 제 2 노드(QB)의 전압을 제 2 로우 전압 라인(VLL2)으로 방전시킨다. 이때, 하이 전압(VH)에 의해 턴-온된 인버터용 제 1 박막 트랜지스터(M1)를 통해 하이 전압 라인(VHL)이 제 2 노드(QB)와 연결되더라도 내부 출력 노드(No)의 전압은 제 1 노드(Q)의 전압에 의해 턴-온된 인버터용 제 2 박막 트랜지스터(M2)를 통해서 제 1 로우 전압 라인(VLL1)으로 방전된다. 이를 위해, 인버터용 제 2 박막 트랜지스터(M2)는 인버터용 제 1 박막 트랜지스터(M1)보다 큰 채널 폭을 갖는 것이 바람직하다.
추가적으로, 또 다른 예에 따른 인버터(INV)는 대한민국 특허공개공보 제10-2014-0032792호의 도 29 내지 도 32에 개시된 인버터들 중 어느 하나로 구성될 수 있다.
도 12는 본 발명의 또 다른 예에 따른 게이트 구동 회로의 스테이지를 나타내는 도면이다.
도 12를 참조하면, 본 발명의 또 다른 예에 따른 스테이지(STi)는 도 10에 도시된 스테이지와 동일하게 구성되되, 전원 인가용 박막 트랜지스터(Tc)를 더 포함한다.
상기 전원 인가용 박막 트랜지스터(Tc)는 제 1 풀-업 박막 트랜지스터(Tu)와 중첩되는 차광층(LS)에 주기적인 임펄스 전압을 인가하기 위한 것으로, 산화물 반도체층, 산화물 반도체층과 중첩되어 제 1 신호(V1)를 수신하는 게이트 전극, 및 산화물 반도체층의 드레인 영역에 연결되어 제 2 신호(V2)를 수신하는 드레인 전극 및 산화물 반도체층의 소스 영역에 연결되면서 차광층(LS)에 연결된 소스 전극을 포함한다.
상기 제 1 신호(V1)는 디스플레이 장치의 블랭크 구간마다 하이 상태를 갖는 펄스 신호, 게이트 스타트 펄스, 리셋 펄스 또는 제 1 노드(Q)의 전압일 수 있다.
상기 제 2 신호(V2)는 해당하는 스테이지(ST1 내지 STn)의 출력 노드, 제 1 풀-업 박막 트랜지스터의 소스 전극, 고전위 전원 라인, 저전위 전원 라인, 또는 클럭 라인에 공급되는 특성 보상 전압일 수 있다.
이와 같은, 전원 인가용 박막 트랜지스터(Tc)는 제 1 신호(V1)에 따라 차광층(LS)을 플로팅시키거나 제 2 신호(V2)를 차광층(LS)에 주기적으로 공급함으로써 클럭 신호(CLKA)가 스캔용 풀-업 박막 트랜지스터(Tu1)에 인가될 때 차광층(LS)에 유도되는 유도 전압을 최소화함으로써 차광층(LS)의 유도 전압에 의해 제 1 풀-업 박막 트랜지스터(Tu)의 문턱 전압이 쉬프트되는 것을 방지한다. 즉, 차광층(LS)과 주변 사이의 기생 정전 용량이 존재하고, 이러한 기생 정전 용량은 차광층(LS)이 외부 전원과 연결될 경우에 무한대의 값을 가지게 된다. 이에 따라, 차광층(LS)이 전원 인가용 박막 트랜지스터(Tc)를 통해서 외부 전원과 연결된 상태에서, 제 1 풀-업 박막 트랜지스터(Tu)에 클럭 신호(CLKA)가 인가될 때 차광층(LS)에 유도되는 유도 전압은 차광층(LS)의 기생 정전 용량과 관계 없이 차광층(LS)과 제 1 풀-업 박막 트랜지스터(Tu)의 드레인 영역 사이의 정전 용량이 작을수록 감소하게 되며, 제 1 풀-업 박막 트랜지스터(Tu)의 드레인 영역과 소스 영역 각각과 차광층(LS) 사이의 전체 정전 용량이 일정하면서 차광층(LS)과 제 1 풀-업 박막 트랜지스터(Tu)의 소스 영역 사이의 정전 용량이 클수록 감소하게 된다.
따라서, 전원 인가용 박막 트랜지스터(Tc)는 드레인 영역보다 상대적으로 넓은 면적의 소스 영역을 갖는 제 1 풀-업 박막 트랜지스터(Tu)과 중첩되는 차광층(LS)에 제 2 신호(V2)를 차광층(LS)에 주기적으로 공급함으로써 차광층(LS)의 유도 전압에 의해 제 1 풀-업 박막 트랜지스터(Tu)의 문턱 전압이 쉬프트되는 것을 방지한다.
이와 같은, 전원 인가용 박막 트랜지스터(Tc)는 도 3에 도시된 스테이지(STi)에 동일하게 적용됨으로써 풀-업 박막 트랜지스터(Tu)와 중첩되는 차광층(LS)에 전압을 공급할 수 있다.
도 13a는 본 발명에 있어서, 차광층과 풀-업 박막 트랜지스터의 배치 구조와 대응되는 트랜지스터 모델링 회로를 나타내는 도면이고, 도 13b는 도 13a에 도시된 트랜지스터 모델링 회로를 이용하여 차광층과 풀-업 박막 트랜지스터의 드레인 영역 사이의 정전 용량 변화에 따른 풀-업 박막 트랜지스터의 드레인 전압과 차광층의 유도 전압을 나타내는 시뮬레이션 파형도이며, 도 13c는 도 13a에 도시된 트랜지스터 모델링 회로를 이용하여 차광층과 풀-업 박막 트랜지스터의 소스 영역 사이의 정전 용량 변화에 따른 풀-업 박막 트랜지스터의 드레인 전압과 차광층의 유도 전압을 나타내는 시뮬레이션 파형도이다.
도 13에서 알 수 있듯이, 본 발명에 따른 차광층과 풀-업 박막 트랜지스터의 배치 구조와 대응되는 트랜지스터 모델링 회로는 출력 트랜지스터(Tu'), 출력 트랜지스터(u')에 인접한 도전성 라인(LS'), 출력 트랜지스터(Tu')의 드레인 단자(DE)와 도전성 라인(LS') 사이에 연결된 제 1 커패시터(Cdl), 출력 트랜지스터(Tu')의 소스 단자(SE)와 도전성 라인(LS') 사이에 연결된 제 2 커패시터(Csl), 및 도전성 라인(LS')에 연결되는 제 3 커패시터(Cls)를 포함할 수 있다.
이와 같은, 트랜지스터 모델링 회로에 대해, 제 2 커패시터(Csl)와 제 3 커패시터(Cls) 각각의 정전 용량을 고정하고, 제 1 커패시터(Cdl)의 정전 용량을 변화시킬 경우, 도 13b에 도시된 바와 같이, 출력 트랜지스터(Tu')의 드레인 단자(DE)에 공급되는 드레인 전압(Vd)과 도전성 라인(LS')에 유도되는 유도 전압(Vls)을 시뮬레이션할 수 있다.
도 13b에서 알 수 있듯이, 트랜지스터 모델링 회로에서, 제 2 커패시터(Csl)와 제 3 커패시터(Cls) 각각의 정전 용량이 0.1p와 0.05p로 각각 설정되고, 제 1 커패시터(Cdl)의 정전 용량이 0.1p, 0.2p, 및 0.3p으로 커질수록 클럭 로드가 높아져 클럭 펄스에 대한 출력 트랜지스터(Tu')의 드레인 전압(Vd)의 라이징 시간이 증가하게 되고, 이와 더불어 도전성 라인(LS')에 유도되는 유도 전압(Vls)이 높아지는 것을 알 수 있다.
도 13c에서 알 수 있듯이, 트랜지스터 모델링 회로에서, 제 1 커패시터(Cdl)와 제 3 커패시터(Cls) 각각의 정전 용량이 0.1p와 0.05p로 각각 설정되고, 제 2 커패시터(Csl)의 정전 용량이 0.1p, 0.2p, 및 0.3p으로 커질수록 클럭 로드가 높아져 클럭 펄스에 대한 출력 트랜지스터(Tu')의 드레인 전압(Vd)의 라이징 시간이 다소 증가하지만 도전성 라인(LS')에 유도되는 유도 전압(Vls)이 낮아지는 것을 알 수 있다.
따라서, 도 13b 및 도 13c를 통해 확인할 수 있듯이, 본 발명은 풀-업 박막 트랜지스터의 소스 영역과 드레인 영역을 차광층에 대해 서로 다른 면적으로 중첩시킴으로써 차광층과 풀-업 박막 트랜지스터의 드레인 영역 사이에 형성되는 드레인 정전 용량(Cdl)을 감소시켜 클럭 신호에 대한 풀-업 박막 트랜지스터의 클럭 로드를 감소시키면서 차광층과 풀-업 박막 트랜지스터의 소스 영역 사이에 형성되는 소스 정전 용량(Csl)을 증가시켜 차광층에 유도되는 유도 전압을 감소시킨다. 이에 따라, 본 발명에 따른 게이트 구동 회로와 이를 포함하는 디스플레이 장치는 클럭 로드에 의한 게이트 펄스의 지연을 최소화하면서 차광층의 유도 전압에 의해 풀-업 박막 트랜지스터의 문턱 전압이 부극성 방향으로 쉬프트되는 것을 최소화함으로써 풀-업 박막 트랜지스터(Tu)를 통해 출력되는 게이트 펄스의 파형이 왜곡되거나 게이트 펄스가 출력되지 않는 출력 불량을 방지하고 풀-업 박막 트랜지스터의 신뢰성을 향상시킬 수 있다.
선택적으로, 전술한 본 발명에 따른 풀-업 박막 트랜지스터와 차광층 간의 유기적인 결합 구조는 도 3, 도 10 및 도 13에 도시된 게이트 구동 회로의 각 스테이지뿐만 아니라, 대한민국 특허공개공보 제10-2014-0032792호에 개시된 쉬프트 레지스터의 각 스테이지에 동일하게 적용될 수 있다. 즉, 본 발명에 따른 차광층은 대한민국 특허공개공보 제10-2014-0032792호에 개시된 스테이지의 풀-업 트랜지스터와 중첩되도록 마련되고, 상기 풀-업 트랜지스터의 소스 영역과 드레인 영역은 차광층에 대해 서로 다른 면적으로 중첩되되, 차광층과 중첩되는 상기 풀-업 트랜지스터의 소스 영역이 차광층과 중첩되는 상기 풀-업 트랜지스터의 드레인 영역보다 상대적으로 넓은 면적으로 중첩됨으로써 본 발명과 동일한 효과를 가질 수 있다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 표시 패널 110: 기판
111: 버퍼층 113: 게이트 절연막 패턴
115: 층간 절연막 117: 보호막
200: 데이터 구동부 300: 게이트 구동부
300a, 300b: 게이트 구동 회로 310: 쉬프트 레지스터부
320: 클럭 라인부 330: 전원 라인부

Claims (16)

  1. 기판 상에 위치하는 산화물 반도체층, 상기 산화물 반도체층 상에 위치하는 게이트 전극, 소스 전극 및 드레인 전극을 갖는 풀-업 박막 트랜지스터를 포함하는 복수의 스테이지; 및
    상기 풀-업 박막 트랜지스터와 중첩되며, 상기 기판과 상기 산화물 반도체층 사이에 위치하는 차광층을 포함하며,
    상기 산화물 반도체층은 상기 게이트 전극과 중첩하는 채널 영역, 상기 게이트 전극과 비중첩하는 소스 영역 및 드레인 영역을 포함하고,
    상기 소스 영역 및 상기 드레인 영역은 서로 다른 면적을 가지며, 상기 차광층에 대해 서로 다른 면적으로 중첩되는, 게이트 구동 회로.
  2. 제 1 항에 있어서,
    상기 기판 상에 마련되어 상기 풀-업 박막 트랜지스터의 드레인 전극을 통해 상기 드레인 영역에 연결된 클럭 신호 라인, 및 상기 풀-업 박막 트랜지스터의 소스 전극을 통해 상기 소스 영역에 연결된 출력 노드를 더 포함하며,
    상기 풀-업 박막 트랜지스터의 소스 영역은 상기 드레인 영역보다 넓은 면적을 갖는, 게이트 구동 회로.
  3. 제 2 항에 있어서,
    상기 풀-업 박막 트랜지스터의 소스 영역은 N(단, N은 2 이상의 양의 정수)개의 소스 영역패턴 및 상기 N개의 소스 영역패턴을 서로 연결하는 소스 패턴 연결 라인을 가지며,
    상기 풀-업 박막 트랜지스터의 드레인 영역은 M(단, M은 N보다 작은 양의 정수)개의 드레인 영역 패턴 및 상기 M개의 드레인 영역 패턴을 서로 연결하는 드레인 패턴 연결 라인을 갖는, 게이트 구동 회로.
  4. 제 3 항에 있어서,
    상기 게이트 전극은,
    상기 소스 영역 패턴과 상기 드레인 영역 패턴 사이에 마련된 N개의 게이트 전극 패턴; 및
    상기 N개의 게이트 전극 패턴을 공통적으로 연결하는 게이트 패턴 연결 라인을 포함하는, 게이트 구동 회로.
  5. 기판 상에 위치하는 산화물 반도체층, 및 상기 산화물 반도체층 상에 위치하는 게이트 전극을 갖는 풀-업 박막 트랜지스터를 포함하는 복수의 스테이지; 및
    상기 풀-업 박막 트랜지스터와 중첩되며, 상기 기판과 상기 산화물 반도체층 사이에 위치하는 차광층을 포함하며,
    상기 산화물 반도체층은 상기 게이트 전극과 중첩하는 채널 영역, 상기 게이트 전극과 비중첩하는 소스 영역 패턴 및 드레인 영역 패턴을 포함하며,
    상기 소스 영역 패턴과 전기적으로 연결된 소스 연장 패턴을 포함하며,
    상기 차광층과 상기 드레인 영역 패턴이 중첩되는 면적보다 상기 차광층과 상기 소스 영역 패턴 및 상기 소스 연장 패턴이 중첩되는 면적이 더 넓은, 게이트 구동 회로.
  6. 제 5 항에 있어서,
    상기 소스 연장 패턴은 투명 금속 재질로 이루어지면서 상기 소스 영역 패턴과 다른 층에 마련되어 상기 소스 영역 패턴과 연결된, 게이트 구동 회로.
  7. 제 2 항에 있어서,
    상기 차광층에는 특성 보상 전압이 공급되거나 상기 차광층은 플로팅 상태인, 게이트 구동 회로.
  8. 제 2 항에 있어서,
    상기 복수의 스테이지 각각은 상기 차광층을 플로팅시키거나 특성 보상 전압을 공급하는 전원 인가용 박막 트랜지스터를 더 포함하는, 게이트 구동 회로.
  9. 제 2 항에 있어서,
    상기 차광층은 금속 재질 또는 반도체 재질로 이루어지는, 게이트 구동 회로.
  10. 제 2 항에 있어서,
    상기 기판 상에 마련된 저전위 전원 라인과 클럭 신호 라인을 더 포함하며,
    상기 각 스테이지는,
    제 1 노드의 전압에 따라 상기 클럭 신호 라인과 상기 출력 노드를 연결하는 상기 풀-업 박막 트랜지스터, 및 제 2 노드의 전압에 따라 상기 출력 노드와 상기 저전위 전원 라인을 연결하는 풀-다운 박막 트랜지스터를 갖는 출력 회로; 및
    상기 제 1 노드와 상기 제 2 노드 각각의 전압을 제어하는 노드 제어 회로를 포함하는, 게이트 구동 회로.
  11. 제 2 항에 있어서,
    상기 기판 상에 마련된 제 1 및 제 2 저전위 전원 라인과 제 1 및 제 2 클럭 신호 라인을 더 포함하며,
    상기 각 스테이지는,
    제 1 노드와 제 2 노드 각각의 전압에 따라 제 1 클럭 신호 라인과 제 1 출력 노드를 서로 연결하거나 상기 제 1 출력 노드와 상기 제 1 저전위 전원 라인을 서로 연결하는 스캔 출력 회로, 및 상기 제 1 노드와 상기 제 2 노드 각각의 전압에 따라 제 2 클럭 신호 라인과 제 2 출력 노드를 서로 연결하거나 상기 제 2 출력 노드와 상기 제 2 저전위 전원 라인을 서로 연결하는 캐리 출력 회로를 포함하는 출력 회로; 및
    상기 제 1 노드와 상기 제 2 노드 각각의 전압을 제어하는 노드 제어 회로를 포함하는, 게이트 구동 회로.
  12. 제 11 항에 있어서,
    상기 스캔 출력 회로는,
    상기 제 1 노드의 전압에 따라 상기 제 1 클럭 신호 라인과 상기 제 1 출력 노드를 연결하는 상기 풀-업 박막 트랜지스터; 및
    상기 제 2 노드의 전압에 따라 상기 제 1 출력 노드와 상기 제 1 저전위 전원 라인을 연결하는 풀-다운 박막 트랜지스터를 포함하는, 게이트 구동 회로.
  13. 제 11 항에 있어서,
    상기 캐리 출력 회로는,
    상기 제 1 노드의 전압에 따라 상기 제 2 클럭 신호 라인과 상기 제 2 출력 노드를 연결하는 캐리용 풀-업 박막 트랜지스터; 및
    상기 제 2 노드의 전압에 따라 상기 제 2 출력 노드와 상기 제 2 저전위 전원 라인을 연결하는 캐리용 풀-다운 박막 트랜지스터를 포함하는, 게이트 구동 회로.
  14. 제 11 항에 있어서,
    상기 기판 상에 마련된 고전위 전원 라인 및 제 3 저전위 전원 라인을 더 포함하며,
    상기 노드 제어 회로는,
    상기 고전위 전원 라인과 상기 제 1 노드를 연결하는 제 1 박막 트랜지스터;
    상기 제 1 노드와 상기 제 3 저전위 전원 라인을 연결하는 제 2 박막 트랜지스터; 및
    상기 제 1 노드의 전압과 상반되는 전압을 상기 제 2 노드에 공급하는 인버터를 포함하는, 게이트 구동 회로.
  15. 복수의 게이트 라인과 복수의 데이터 라인을 포함하는 표시 패널; 및
    상기 복수의 게이트 라인과 연결되도록 상기 표시 패널의 비표시 영역에 마련된 게이트 구동부를 포함하며,
    상기 게이트 구동부는 청구항 1 내지 청구항 14 중 어느 한 항에 따른 게이트 구동 회로를 갖는, 디스플레이 장치.
  16. 제 2 항에 있어서,
    상기 드레인 영역에 클럭 신호가 인가될 때, 상기 차광층에 유도되는 유도 전압은 하기 수학식을 만족하는, 게이트 구동 회로.
    [수학식]
    Figure 112022085871322-pat00022

    상기 수학식에서 △Vls는 상기 차광층에 유도되는 유도 전압 및 △VCLK는 상기 클럭 신호의 전압을 각각 나타내며, Cdl은 상기 드레인 영역과 상기 차광층 사이에 형성되는 드레인 정전 용량, Csl은 상기 소스 영역과 상기 차광층 사이에 형성되는 소스 정전 용량, 및 Cls는 상기 차광층과 주변 사이에 형성되는 차광층 정전 용량을 각각 나타낸다.
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