KR20240017547A - 산화물 반도체 패턴을 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치 - Google Patents

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서정석
박재윤
임서연
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Abstract

본 발명은 산화물 반도체 패턴을 활성층으로 사용하는 구동 박막 트랜지스터와 스위치 박막 트랜지스터를 제공한다. 구동 박막 트랜지스터 및 스위치 박막 트랜지스터는 각각 차광 패턴을 포함하며, 각 차광 패턴은 P형의 이온이 도핑된 반도체 물질 층을 포함할 수 있다. 상기 반도체 물질 층을 포함하는 차광 패턴으로 인해, 구동 박막 트랜지스터 및 스위치 박막 트랜지스터는 문턱 전압이 상승하여 회로 설계의 자유도를 확보할 수 있다.

Description

산화물 반도체 패턴을 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치{Thin Film Transistor array substrate including oxide semiconductor pattern and Display device including thereof}
본 발명은 산화물 반도체 패턴을 포함하는 박막 트랜지스터의 어레이 기판에 관한 것으로써, 특히 기판상에 위치하는 박막 트랜지스터가 저계조 표현이 가능하고 누설전류가 차단되며 문턱 전압 높아진 박막 트랜지스터 어레이 기판과 이를 포함하는 표시 장치에 관한 것이다. 특히 박막 트랜지스터의 에스펙터(S-factor)를 높여 넓은 범위의 계조 표현과 빠른 온-오프 동작을 실현할 수 있는 표시 장치에 관한 것이다.
최근, 멀티미디어의 발달과 함께 평판 표시 장치의 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치, 플라즈마 표시 장치, 유기 발광 표시 장치 등의 평판 표시 장치가 상용화되고 있다. 이러한 평판 표시 장치 중에서 유기 발광 표시 장치는 고속의 응답속도를 가지며, 휘도가 높고 시야각에 넓다는 점에서 현재 많이 사용되고 있다.
이러한 유기 발광 표시 장치에는 복수의 화소가 매트릭스 형상으로 배치되며, 각각의 화소에는 유기 발광 층으로 대표되는 발광 소자 부분과 박막 트랜지스터(Thin Film Transistor)로 대표되는 화소 회로 부분이 구비된다. 화소 회로 부분은 구동 전류를 공급하여 유기 발광 소자를 작동하는 구동 박막 트랜지스터(driving TFT)와 구동 박막 트랜지스터에 게이트 신호를 공급하는 스위칭 박막 트랜지스터(switching TFT)를 포함한다.
또한, 유기 발광 표시 장치의 비 표시 영역에는 화소에 게이트 신호를 제공하는 게이트 구동 회로부가 배치될 수 있다.
이와 같이, 화소, 특히 서브-픽셀(sub-pixel)의 화소 회로 부분에 배치되며 오프 상태에서 누설전류가 차단되는 박막 트랜지스터를 포함하고, 저계조에서 계조 표현이 자유로운 박막 트랜지스터를 포함하는 어레이 기판과 이를 포함하는 표시 장치에 관한 것이다.
본 발명은 화소 내에 배치되는 박막 트랜지스터가 오프 상태에서 누설전류의 차단 효과가 크고, 목표 값 이상의 문턱 전압을 확보하며, 저 계조에서 계조 표현이 자유롭고, 에스 펙터(s-factor)값이 높아진 산화물 반도체 패턴을 활성층으로 사용하는 박막 트랜지스터를 포함하는 어레이 기판과 이를 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 박막 트랜지스터 어레이 기판은 표시 영역 및 표시 영역 주변에 배치되는 비 표시 영역을 포함하는 기판; 기판상에 배치되며 적어도 하나의 무기 절연막을 포함하는 상부 버퍼층; 상부 버퍼층 상에 배치되는 제1 산화물 반도체 패턴; 제1 산화물 반도체 패턴 상에서 제1 산화물 반도체 패턴과 중첩하는 제1 게이트 전극 및 상기 제1 산화물 반도체 패턴과 각각 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극 및; 상부 버퍼층 아래에서 제1 산화물 반도체 패턴과 중첩하며 반도체 물질 층을 포함하는 제1 차광 패턴을 포함하는 제1 박막 트랜지스터를 포함한다.
또한, 상부 버퍼층 상에 배치되는 제2 산화물 반도체 패턴; 제2 산화물 반도체 패턴 상에서 제2 산화물 반도체 패턴과 중첩하는 제2 게이트 전극 및 제2 산화물 반도체 패턴과 각각 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극; 제2 산화물 반도체 패턴의 아래에서 제2 산화물 반도체 패턴과 중첩하고 반도체 물질 층을 포함하는 제2 차광 패턴을 포함하는 제2 박막 트랜지스터를 더 포함한다.
또한, 상부 버퍼층 상에 배치되는 제3 산화물 반도체 패턴; 제3 산화물 반도체 패턴 상에서 제3 산화물 반도체 패턴과 중첩하는 제3 게이트 전극 및 제3 산화물 반도체 패턴과 각각 전기적으로 연결되는 제3 소스 전극 및 제3 드레인 전극; 제3 산화물 반도체 패턴의 아래에서 제3 산화물 패턴과 중첩하는 제3 차광 패턴을 포함하는 제3 박막 트랜지스터를 더 포함한다.
또한, 기판상에 배치되며 적어도 하나의 절연층을 포함하는 하부 버퍼층; 하부 버퍼층과 제1 차광 패턴 사이에 배치되는 다결정 반도체 패턴; 다결정 반도체 패턴 상에서 다결정 반도체 패턴과 중첩하는 제4 게이트 전극 및 다결정 반도체 패턴과 각각 전기적으로 연결되는 제4 소스 전극 및 제4 드레인 전극을 포함하는 제4 박막 트랜지스터를 더 포함할 수 있다.
한편, 제1 차광 패턴과 제1 산화물 반도체 패턴 사이에 발생하는 기생 커패시턴스는 상기 제1 게이트 전극과 상기 제1 산화물 반도체 패턴 사이에 발생하는 기생 커패시턴스보다 크다.
또한, 제1 산화물 반도체 패턴과 제1 게이트 전극 사이에 배치되는 절연층의 두께는 제1 산화물 반도체 패턴과 제1 차광 패턴 사이에 배치되는 절연층의 두께보다 크다.
또한, 제1 산화물 반도체 패턴과 제1 차광 패턴 사이에 배치되는 절연층의 유전율은 제1 산화물 반도체 패턴과 제1 게이트 전극 사이에 배치되는 절연층의 유전율보다 클 수 있다.
또한, 제1 산화물 반도체 패턴, 제2 산화물 반도체 패턴 및 제3 산화물 반도체 패턴은 N형의 반도체 물질이고, 상기 반도체 물질 층은 P형의 반도체 물질일 수 있다.
한편, 제1 차광 패턴과 제2 차광 패턴과 제3 차광 패턴 중 적어도 어느 하나는 금속 패턴을 더 포함하고, 반도체 물질 층은 금속 패턴 상에 적층될 수 있다.
또한, 제2 차광 패턴은 금속 패턴과 반도체 물질 층이 적층된 구조이고, 제3 차광 패턴은 금속 패턴만으로 구성될 수 있다.
그리고 제1 차광 패턴과 제2 차광 패턴 사이에 적어도 하나의 층간 절연층을 포함하고, 제2 차광 패턴과 제3 차광 패턴은 동일 층상에 배치될 수 있다.
또한, 제1 차광 패턴과 제2 차광 패턴은 동일 층상에 배치될 수 있다.
한편, 제1 박막 트랜지스터는 화소를 구동하는 구동 박막 트랜지스터이고, 제2 박막 트랜지스터 및 제3 박막 트랜지스터는 화소 내에 배치되는 스위칭 박막 트랜지스터일 수 있다.
또한, 제1 차광 패턴은 상부 버퍼층 내에 삽입되는 구조일 수 있다.
또한, 상부 버퍼층은 다수의 서브-상부 버퍼층을 포함하고, 제1 차광 패턴의 상단 및 하단에 각각 서브-상부 버퍼층이 배치될 수 있다.
또한, 제2 박막 트랜지스터는 제1 박막 트랜지스터의 게이트 전극에 전기적으로 연결될 수 있다.
또한, 제4 박막 트랜지스터는 표시 영역 및 비 표시 영역 중 적어도 어느 하나에 배치되고 제1 박막 트랜지스터는 표시 영역의 화소에 배치될 수 있다.
또한, 제1 차광 패턴은 상기 제1 소스 전극 및 제1 드레인 전극 중 어느 하나와 전기적으로 연결된다.
한편, 반도체 물질 층은 금속 패턴보다 반사율이 낮을 수 있다.
한편, 다결정 반도체 패턴 및 반도체 물질 층은 P형 불순물 이온이 도핑될 수 있다.
한편, 본 발명의 박막 트랜지스터 어레이 기판은 표시 영역 및 상기 표시 영역 주변에 배치되는 비 표시 영역을 포함하는 기판 및; 상기 기판상에 배치되는 스위칭 박막 트랜지스터를 포함하고, 상기 스위칭 박막 트랜지스터는 기판상에 배치되는 버퍼층; 버퍼층 상에 배치되는 산화물 반도체 패턴; 산화물 반도체 패턴 상에서 상기 산화물 반도체 패턴과 중첩하는 게이트 전극; 산화물 반도체 패턴과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극; 산화물 반도체 패턴의 하부에 배치되며 반도체 물질 층을 포함하는 차광 패턴을 포함할 수 있다.
또한, 본 발명의 표시 장치는 기판상에 배치되는 애노드 전극과 애노드 전극과 대향하는 캐소드 전극과 애노드 전극 및 캐소드 전극 사이에 배치되는 발광층을 포함하는 발광 소자부를 더 포함할 수 있다.
본 발명은 화소 내에서 산화물 반도체 패턴을 포함하는 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터를 포함함으로써 오프 상태에서 누설전류가 차단되어 소비전력을 감소시킬 수 있다. 또한, 본 발명의 구동 박막 트랜지스터는 에스 펙터 값을 증가시키는 구조를 제공함으로써 저계조에서 계조 표현이 자유로운 박막 트랜지스터 어레이 기판을 제공한다. 또한, 화소 내의 구동 박막 트랜지스터의 문턱 전압 값을 목표하는 소정의 값 이상으로 높일 수 있는 박막 트랜지스터를 제공한다. 또한, 본 발명은 화소 내에 배치되는 다수의 스위칭 박막 트랜지스터가 서로 다른 문턱 전압을 구비할 수 있게 함으로써 각 스위칭 박막 트랜지스터의 역할에 부합하는 특성을 부여할 수 있다.
도 1은 본 발명에 따른 표시 장치의 개략적인 블록도이다.
도 2는 본 발명에 따른 표시 장치의 서브-픽셀(sub-pixel)의 개략적인 블록도이다.
도 3은 본 발명에 따른 표시 장치의 서브-픽셀(sub-pixel)의 회로도이다.
도 4a는 본 발명의 제1 실시 예로서, 비 표시 영역의 게이트 구동회로부에 배치되는 하나의 박막 트랜지스터와 표시 영역에 배치되는 구동 박막 트랜지스터, 스위칭 박막 트랜지스터 및 스토리지 커패시터의 단면도이다.
도 4b는 도 4a에서 구동 박막 트랜지스터만 확대한 단면도이다.
도 4c는 도 4b에서 발생하는 기생 커패시턴스 간의 관계를 나타내는 회로도이다.
도 5는 본 발명의 제2 실시 예로서 화소 부분만을 나타내는 단면도이다.
도 6은 본 발명의 제3 실시 예를 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서상에서 언급한 '포함한다', '갖는다', '이루어진다.' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석할 때, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
--제1 실시 예--
이하, 첨부한 도면을 참조하여 본 발명의 제1 실시 예에 대해 상세히 설명한다.
도 1은 본 발명에 따른 표시 장치(100)의 개략적인 블록도이다.
도 2는 도 1에 도시된 서브-픽셀(sub-pixel)(SP)의 개략적인 블록도이다.
도 1에 도시된 바와 같이, 표시 장치(100)는 영상처리부(110), 열화보상부(150), 메모리(160), 타이밍 제어부(120), 데이터 구동부(140), 전원공급부(180) 및 게이트 구동부(130)가 표시 패널(PAN) 내에 형성되어 있는 표시 패널(PAN)을 포함하여 구성된다. 특히 표시 패널(PAN) 중 비 표시 영역(NA)은 벤딩 영역(BA)을 포함한다. 표시 패널(PAN)은 밴딩 영역(BA)에서 접혀 베젤을 축소할 수 있다.
영상처리부(110)는 외부로부터 공급된 영상데이터와 더불어 각종 장치를 구동하기 위한 구동신호를 출력한다.
열화 보상부(150)는 데이터 구동부(140)로부터 공급되는 센싱 전압(Vsen)에 기초하여 현재 프레임의 각 서브-픽셀(sub-pixel)(SP)의 입력 영상데이터(Idata)를 변조한 후, 변조된 영상데이터(Mdata)를 타이밍 제어부(120)에 공급한다.
타이밍 제어부(120)는 영상처리부(110)로부터 입력되는 구동신호에 기초하여 게이트 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 생성하여 출력한다.
게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔 신호를 표시 패널(PAN)로 출력한다. 상기 게이트 구동부(130)는 복수의 게이트 라인(GL1~GLm)을 통해 스캔 신호를 출력한다. 특히, 게이트 구동부(130)는 유기 전계 발광 표시 장치(100) 내부의 기판상에 직접 박막 트랜지스터를 적층하여 형성하는 GIP(Gate In Panel) 구조로 구성될 수 있다. 상기 GIP는 시프트 레지스터와 레벨 시프터 등과 같은 다수의 회로를 포함할 수 있다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 입력된 데이터타이밍 제어신호(DDC)에 응답하여 데이터전압을 표시 패널(PAN)로 출력한다. 데이터 구동부(140)는 복수의 데이터 라인(DL1~DLn)을 통해 데이터전압을 출력한다.
전원공급부(180)는 고전위구동전압(EVDD)과 저전위구동전압(EVSS) 등을 출력하여 표시 패널(PAN)에 공급한다. 고전위구동전압(VDD) 및 저전위구동전압(EVSS)은 전원라인을 통해 표시 패널(PAN)에 공급된다.
표시 패널(PAN)은 비 표시 영역(NA)에 배치될 수 있는 데이터 구동부(140) 및 게이트 구동부(130)로부터 공급된 데이터전압 및 스캔 신호, 그리고 전원공급부(180)로부터 공급된 전원에 대응하여 영상을 표시한다.
표시 패널(PAN) 중 표시 영역(AA)은 복수의 서브-픽셀(sub-pixel)(SP)로 구성되어 실제 영상이 표시된다. 서브-픽셀(sub-pixel)(SP)은 적색(Red) 서브-픽셀(sub-pixel), 녹색(Green) 서브-픽셀(sub-pixel) 및 청색(Blue) 서브-픽셀(sub-pixel)를 포함하거나 백색(W) 서브-픽셀(sub-pixel), 적색(R) 서브-픽셀(sub-pixel), 녹색(G) 서브-픽셀(sub-pixel) 및 청색(B) 서브-픽셀(sub-pixel)를 포함한다. 이때, 상기 W, R, G, B 서브-픽셀(sub-pixel)(SP)은 모두 동일한 면적으로 형성될 수 있지만, 서로 다른 면적으로 형성될 수도 있다.
메모리(160)에는 열화보상 게인에 대한 룩업 테이블(Look Up Table)이 저장되어 있을 뿐만 아니라 서브-픽셀(sub-pixel)(SP)의 유기 발광 소자의 열화보상시점이 저장된다. 이때, 유기 발광 소자의 열화보상 시점은 유기 발광 표시 패널의 구동 횟수 또는 구동 시간일 수 있다.
한편, 도 2에 도시된 바와 같이, 하나의 서브-픽셀(sub-pixel)(SP)은 게이트 라인(GL1), 데이터 라인(DL1), 센싱 전압 리드 아웃 라인(SRL1), 전원 라인(PL1)과 연결될 수 있다. 서브-픽셀(sub-pixel)(SP)은 회로의 구성에 따라 트랜지스터와 커패시터의 개수 및 물론 구동 방법이 결정된다.
도 3은 본 발명에 따른 표시 장치(100)의 서브-픽셀(sub-pixel)(SP)를 나타내는 회로도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 표시 장치(100)는 서로 교차하여 서브-픽셀(sub-pixel)(SP)을 정의하는 게이트 라인(GL), 데이터 라인(DL), 파워 라인(PL), 센싱 라인(SL)을 포함하며, 서브-픽셀(sub-pixel)(SP)에는 구동 박막 트랜지스터(DT), 발광소자(D), 스토리지 커패시터(Cst), 제1스위치 박막 트랜지스터(ST), 제2스위치 박막 트랜지스터(ST2)를 포함한다.
발광소자(D)는 제2 노드(N2)에 접속된 애노드 전극과, 저전위 구동전압(EVSS)의 입력단에 접속된 캐소드 전극과, 애노드 전극과 캐소드 전극 사이에 위치하는 유기 발광 층을 포함할 수 있다.
구동 박막 트랜지스터(DT)는 게이트-소스간 전압(Vgs)에 따라 발광소자(D)에 흐르는 전류(Id)를 제어한다. 구동 박막 트랜지스터(DT)는 제1 노드(N1)에 접속된 게이트 전극, 파워 라인(PL)에 접속되어 고전위 구동전압(EVDD)이 제공되는 드레인 전극 및 제2 노드(N2)에 접속된 소스 전극을 구비한다.
상기 스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다.
제1스위치 박막 트랜지스터(ST1)는 표시 패널(PAN)의 구동시 게이트 신호(SCAN)에 응답하여 데이터 라인(DL)에 충전된 데이터 전압(Vdata)을 제1 노드(N1)에 인가하여 구동 박막 트랜지스터(DT)를 턴 온(turn-on) 시킨다. 이때, 제1스위치 박막 트랜지스터(ST1)는 게이트 라인(GL))에 접속되어 주사신호(SCAN)가 입력되는 게이트 전극, 데이터 라인(DL)에 접속되어 데이터전압(Vdata)이 입력되는 드레인 전극 및 제1 노드(N1)에 접속된 소스 전극을 구비한다. 상기 제1 스위치 박막 트랜지스터(ST1)은 화소 내의 다른 스위치 박막 트랜지스터보다 더욱 민감하게 동작하는 것으로 알려져 있다. 따라서 제1 스위치 박막 트랜지스터(ST1)은 그 문턱 전압을 높여 제어가 용이하도록 조치가 필요하다.
제2스위치 박막 트랜지스터(ST2)는 센싱 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드 아웃 라인(SRL) 사이의 전류를 스위칭함으로써, 제2 노드(N2)의 소스전압을 센싱 전압 리드 아웃 라인(SRL)의 센싱 커패시터(Cx)에 저장한다. 제2스위치 박막 트랜지스터(ST2)는 표시 패널(PAN)의 구동시 센싱 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드 아웃 라인(SRL) 사이의 전류를 스위칭함으로써, 구동 박막 트랜지스터(DT)의 소스전압을 초기화 전압(Vpre)으로 리셋한다. 이때, 제2스위치 박막 트랜지스터(ST2)의 게이트 전극은 센싱 라인(SL)에 접속되고 드레인 전극은 제2 노드(N2)에 접속되며, 소스 전극은 센싱 전압 리드 아웃 라인(SRL)에 접속된다.
한편, 도면에서는 3개의 박막 트랜지스터와 1개의 스토리지 커패시터를 포함하는 3T1C 구조의 표시 장치를 예시하여 설명했지만, 본 발명의 표시 장치가 이러한 구조에 한정되는 것이 아니라, 4T1C, 5T1C, 6T1C, 7T1C, 8T1C와 같은 다양한 화소 구조에 적용될 수 있을 것이다.
한편, 도 4a는 본 발명의 제1 실시 예로서, 비 표시 영역(NA) 특히, GIP 영역에 배치되는 박막 트랜지스터의 대표로서 다결정 반도체 패턴을 포함하는 하나의 게이트 구동 회로용 박막 트랜지스터(GT)와, 표시 영역(AA) 중 서브-픽셀(sub-pixel) 내에 배치되며 발광 소자를 구동하는 산화물 반도체 패턴을 포함하는 구동 박막 트랜지스터(DT)와, 산화물 반도체 패턴을 포함하는 제1스위치 박막 트랜지스터(ST-1) 및 스토리지 커패시터(Cst)를 도시한 단면도이다.
도 4a에 도시된 바와 같이, 기판(410) 상의 서브-픽셀(sub-pixel) 내에는 구동 박막 트랜지스터(DT)와 제1스위치 박막 트랜지스터(ST-1)가 배치된다. 이때, 도 4a는 구동 박막 트랜지스터(DT)와 하나의 스위칭 박막 트랜지스터(ST-1)만을 개시하지만, 이는 설명의 편의를 위한 것일 뿐, 실제 기판(410)상에는 다수의 스위치 박막 트랜지스터가 배치될 수 있다.
또한, 기판(410) 상의 비 표시 영역(NA), 특히 GIP 영역에는 게이트 구동부를 구성하는 다수의 게이트 구동 회로용 박막 트랜지스터(GT)가 배치될 수 있다. 게이트 구동 회로용 박막 트랜지스터(GT)는 다결정 반도체 패턴을 활성층으로 사용할 수 있다.
제1 실시 예에서, 다결정 반도체 패턴을 포함하는 게이트 구동용 박막 트랜지스터(GT)가 비 표시 영역(NA)에 배치되는 경우를 설명하지만, 상기 게이트 구동 회로용 박막 트랜지스터(GT)와 동일한 구조의 스위칭 박막 트랜지스터가 표시 영역의 서브-필셀 내에 배치될 수도 있다.
다만, 비 표시 영역에 배치되는 게이트 구동 회로용 박막 트랜지스터(GT)와 표시 영역에 배치되는 스위칭 박막 트랜지스터는 도핑되는 불순물의 종류가 서로 달라 N-TYPE 박막 트랜지스터 또는 P-TYPE 박막 트랜지스터처럼 서로 다르게 구성될 수도 있다.
한편, 게이트 구동부에 배치되는 다수의 박막 트랜지스터는 다결정 반도체 패턴을 포함하는 게이트 구동 회로용 박막 트랜지스터와 산화물 반도체 패턴을 포함하는 스위칭 박막 트랜지스터가 서로 한 쌍을 이루는 CMOS로 구성되는 것도 가능하다.
이하, 다결정 반도체 패턴을 활성층으로 사용하는 게이트 구동 회로용 박막 트랜지스터가 비 표시 영역(NA)에 배치된 것을 예시로 설명한다.
게이트 구동 회로용 박막 트랜지스터(GT)는 기판(410)상에 형성되는 하부 버퍼층(411) 상에 배치되는 다결정 반도체 패턴(414)과, 다결정 반도체 패턴(414)을 절연하는 제1 게이트 절연층(442)과, 제1 게이트 절연층(442) 상에 배치되며 다결정반도체 패턴(414)과 중첩하는 제1 게이트 전극(416)과, 제1 게이트 전극(416) 상에 형성되는 복수의 절연층과 상기 복수의 절연층 상에 배치되는 제1 소스 전극(417S) 및 제1 드레인 전극(417D)을 포함한다.
기판(410)은 유기막과 무기막이 교대로 적층된 멀티 레이어(multi-layer)로 구성될 수 있다. 예를 들어, 기판(410)은 폴리이미드(polyimide)와 같은 유기막과 산화실리콘(SiO2)과 같은 무기막이 서로 교번하면서 적층된 것일 수 있다.
기판(410)상에 하부 버퍼층(411)이 형성된다. 하부 버퍼층(411)은 외부로부터 침투할 수 있는 수분 등을 차단하기 위한 것으로 산화실리콘(SiO2)막과 같은 무기질 절연층을 적어도 한 층을 증착하여 형성할 수 있다.
하부 버퍼층(411) 상에는 다결정 반도체 패턴(414)이 형성된다. 다결정 반도체 패턴(414)은 박막 트랜지스터의 활성층으로 사용된다. 다결정 반도체 패턴(414)은 제1채널 영역(414a)과 상기 제1채널 영역(414a)을 사이에 두고 서로 마주보는 제1 소스 영역(414b) 및 제1 드레인 영역(414c)을 포함한다.
다결정 반도체 패턴(414)은 제1 게이트 절연층(442)에 의해 절연된다. 제1 게이트 절연층(442)은 다결정 반도체 패턴(414)이 형성된 기판(410) 전체 면에 산화 실리콘(SiO2)과 같은 무기 절연층을 적어도 한 층을 증착하여 형성한다. 제1 게이트 절연층(442)은 다결정 반도체 패턴(414)을 외부로부터 보호하고 절연시킨다.
제1 게이트 절연층(442) 상에는 다결정 반도체 패턴(414)의 제1채널 영역(414a)과 중첩하는 제1 게이트 전극(416)이 형성된다.
제1 게이트 전극(416)은 금속물질로 구성될 수 있다. 예를 들어 제1 게이트 전극(416)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일 층 또는 다중 층일 수 있으나, 이에 한정되지 않는다.
제1 게이트 전극(416)과 제1 소스 전극(417S) 및 제1 드레인 전극(417D) 사이에는 복수의 절연층이 형성될 수 있다.
도 4a를 참조하면, 상기 복수의 절연층은 제1 게이트 전극(416)의 상면과 접촉하는 제1 층간 절연층(443)과, 그 위에 순차로 적층되는 제2 층간 절연층(444)과, 상부 버퍼층(445)과, 제2 게이트 절연층(446)과 제3 층간 절연층(447)일 수 있다.
제1 소스 전극(417S)과 제1 드레인 전극(417D)은 제3 층간 절연층(447)상에 배치된다. 제1 소스 전극(417S)과 제1 드레인 전극(417D)은 각각 제1 컨택 홀(CH1)과 제2 컨택 홀(CH2)을 통해 다결정 반도체 패턴(414)과 연결된다. 제1 컨택 홀(CH1) 및 제2 컨택 홀(CH2)은 제1 게이트 절연층(442), 제1 층간 절연층(443), 제2 층간 절연층(444), 상부 버퍼층(445), 제2 게이트 절연층(446) 및 제3 층간 절연층(447)을 관통하여 다결정 반도체 패턴(414)의 제1 소스 영역(414b) 및 제1 드레인 영역(414c)을 노출시킨다.
한편, 표시 영역(AA)의 서브-픽셀(sub-pixel)에는 구동 박막 트랜지스터(DT), 제1스위치 박막 트랜지스터(ST-1) 및 스토리지 커패시터(Cst)가 배치된다.
제1 실시 예에서, 구동 박막 트랜지스터(DT)와 제1 스위치 박막 트랜지스터(ST-1)은 산화물 반도체 패턴을 활성층으로 사용한다.
구동 박막 트랜지스터(DT)는 제1 산화물 반도체 패턴(474)과 제1 산화물 반도체 패턴(474)과 중첩하는 제2 게이트 전극(478)과, 제2 소스 전극(479S) 및 제2 드레인 전극(479D)을 포함한다.
산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 더 구체적으로, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO) 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등을 포함할 수 있다.
일반적으로, 구동 박막 트랜지스터의 활성층으로는 고속 동작에 유리한 다결정 반도체 패턴을 사용한다. 그러나 다결정 반도체 패턴을 포함하는 구동 박막 트랜지스터는 오프(off) 상태에서 누설 전류가 발생하여 전력이 소비되는 문제가 발생할 수 있다. 특히, 오프(off) 상태에서 누설 전류가 발생하는 문제는 표시 장치가 문서 화면과 같은 정지영상을 표출하는 저속의 구동시 더욱 문제가 된다. 이에 본 발명의 제1 실시 예에서 누설 전류의 발생을 차단하는데 유리한 산화물 반도체 패턴을 활성층으로 사용하는 구동 박막 트랜지스터를 제안한다.
그러나 박막 트랜지스터가 산화물 반도체 패턴을 활성층으로 사용하는 경우, 산화물 반도체의 물질 특성상 전압 변동 값에 대한 전류 변동 값이 커 정밀한 전류 제어가 필요한 저계조 영역에서 불량을 발생하는 경우가 많다. 따라서 제1 실시 예에서는 게이트 전극에 인가되는 전압의 변동 값에 대해 전류의 변동 값이 상대적으로 둔감한 구동 박막 트랜지스터의 구조를 제안한다.
도 4a 내지 도 4c를 참조하여 구동 박막 트랜지스터의 구조에 대해 살펴본다. 도 4b는 도 4a에서 구동 박막 트랜지스터(DT)만을 확대한 단면도이며, 도 4c는 구동 박막 트랜지스터(DT) 내부에 발생하는 기생 커패시턴스 사이의 관계를 나타내는 회로도이다.
구동 박막 트랜지스터(DT)는 상부 버퍼층(445) 상에 위치하는 제1 산화물 반도체 패턴(474)과 상기 제1 산화물 반도체 패턴(474)을 덮는 제2 게이트 절연층(446)과 제2 게이트 절연층(446) 상에 형성되며 제1 산화물 반도체 패턴(474)과 중첩하는 제2 게이트 전극(478)과, 제2 게이트 전극(478)과 제2 게이트 전극을 덮는 제3 층간 절연층(447) 상에 배치되는 제2 소스 전극(479S) 및 제2 드레인 전극(479D)을 포함한다. 제2 게이트 전극(478)과 제2 소스 전극(479S) 및 제2 드레인 전극(479D)은 동일 층상에 배치될 수도 있다.
활성층인 제1 산화물 반도체 패턴(474)은 전하가 이동하는 제2채널 영역(474a)과, 제2채널 영역(474a)을 사이에 두고 제2채널 영역(474a)에 인접한 제2 소스 영역(474b) 및 제2 드레인 영역(474c)을 포함한다.
한편, 상기 제1 산화물 반도체 패턴(474)의 하부에는 제1 차광 패턴(BSM-1)이 형성되어 있다. 제1 차광 패턴(BSM-1)은 외부로부터 유입되는 광이 제1 산화물 반도체 패턴(474)에 조사되는 것을 방지하여 외부 광에 대해 민감한 제1 산화물 반도체 패턴(474)이 오동작하는 것을 방지한다.
본 발명의 제1 실시 예에서, 제1 차광 패턴(BSM-1)은 반도체 물질 층을 포함하여 구성될 수 있다.
도 4a 및 도 4b를 참조하면 제1 차광 패턴(BSM-1)은 금속 패턴과 같은 도전 물질로 구성되는 제1 차광 패턴의 제1 층(BSM-1a)과 반도체 물질 층으로 구성되는 제1 차광 패턴의 제2 층(BSM-1b)의 적층구조일 수 있다.
반도체 물질 층은 비정질 반도체 물질, 다결정 반도체 물질, 산화물 반도체 물질등 다양한 종류의 반도체 물질 층일 수 있다.
반도체 물질 층은 붕소 이온과 같은 P형의 불순물 이온이 주입된 P형의 반도체 물질 층일 수 있다.
산화물 반도체 패턴을 활성층으로 사용하는 박막 트랜지스터는 N형의 박막 트랜지스터이다. 따라서 반도체 물질 층에 P형의 불순물 이온을 주입하면 반도체 물질 층의 페르미 레벨이 내려간다. 또한, 이것과 대응하는 제1 산화물 반도체 패턴(474)의 페르미 레벨도 열평형 상태에서 페르미 레벨의 평형을 맞추기 위해 내려간다. 따라서 구동 박막 트랜지스터(DT)를 턴-온하기 위해 필요한 문턱 전압(Vth)이 상승할 수 있다.
제1 산화물 반도체 패턴(474)을 포함하는 구동 박막 트랜지스터(DT)는 화소 내의 다른 스위칭 박막 트랜지스터에 비해 설계상 매우 높은 문턱 전압을 요구한다. 보통 스위칭 박막 트랜지스터의 경우, 0 볼트에 근접한 문턱 전압을 구비하는 데 반해, 구동 박막 트랜지스터(DT)는 1 볼트 이상의 문턱 전압을 요구한다. 따라서, 본 발명의 구동 박막 트랜지스터(DT)는 제1 산화물 반도체 패턴(474) 하부에 P형으로 도핑된 반도체 물질 층을 구비함으로써 문턱 전압을 높일 수 있는 장점이 있다.
또한, 제1 차광 패턴의 제1 층(BSM-1a)은 수소 입자를 포집할 수 있는 티타늄(Ti) 물질을 포함하는 금속 층일 수 있다. 예를 들어, 티타늄 단층 또는 몰리브덴(Mo)과 티타늄(Ti)의 복층 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금일 수 있다. 그러나 이에 한정되지 않고 티타늄(Ti)을 포함하는 다른 금속 층도 가능하다.
티타늄(Ti)은 상부 버퍼층(445) 내로 확산하는 수소 입자를 포집하여 수소 입자가 제1 산화물 반도체 패턴(474)에 도달하는 것을 방지할 수 있다.
제1 차광 패턴(BSM-1)은 복수의 층으로 구성될 때 반도체 물질 층이 상부에 배치되는 적층구조를 가지는 것이 바람직하다. 반도체 물질 층에 P형의 불순물 이온을 도핑하기 위해서는 공정 진행시 반도체 물질 층이 상 측으로 노출되는 것이 필요하기 때문이다.
제1 차광 패턴(BSM-1)은 제1 산화물 반도체 패턴(474)과 중첩하도록 제1 산화물 반도체 패턴(474)의 수직 하방에 형성하는 것이 바람직하다. 또한, 제1 차광 패턴(BSM-1)은 제1 산화물 반도체 패턴(474)과 완전히 중첩될 수 있도록 제1 산화물 반도체 패턴(474)보다 더 크게 형성할 수 있다.
상기 제1 차광 패턴(BSM-1)에 포함되는 반도체 물질 층은 제1 차광 패턴(BSM-1)에 포함되는 금속 층보다 반사율이 낮아 외부 광이 제1 차광 패턴(BSM-1)에 의해 반사된 후 제1 산화물 반도체 패턴(474)에 유입되는 것을 줄일 수 있다.
한편, 구동 박막 트랜지스터(DT)의 제2 소스 전극(479S)은 제1 차광 패턴(BSM-1)과 전기적으로 연결된다. 제1 차광 패턴(BSM-1)을 제2 소스 전극(479S)에 전기적으로 연결하면 아래와 같은 추가적인 효과를 얻을 수 있다.
제1 산화물 반도체 패턴(474) 중 제2 소스 영역(474b) 및 제2 드레인 영역(474c)은 각각 도체화됨에 따라 온/오프 동작시 제1 산화물 반도체 패턴(474) 내부에서 기생 커패시턴스 Cact 가 발생한다. 또한, 제2 게이트 전극(478)과 제1 산화물 반도체 패턴(474) 사이에는 기생 커패시턴스 Cgi가 발생한다. 또한, 제2 소스 전극(479S)과 전기적으로 연결되는 제1 차광 패턴(BSM-1)과 제1 산화물 반도체 패턴(474) 사이에는 기생 커패시턴스 Cbuf 가 발생한다.
제1 산화물 반도체 패턴(474)과 제1 차광 패턴(BSM-1)은 제2 소스 전극(479S)에 의해 전기적으로 서로 연결되기 때문에 기생 커패시턴스 Cact 와 기생 커패시턴스 Cbuf 는 서로 병렬로 연결되고, 기생 커패시턴스 Cact와 기생 커패시턴스 Cgi는 서로 직렬로 연결된다. 또한, 제2 게이트 전극(478)에 Vgat의 게이트 전압을 인가하면, 실제 제1 산화물 반도체 패턴(474)에 인가되는 실효 전압 Veff는 아래와 같은 공식 1이 성립한다.
[공식 1]
따라서, 제2채널 영역(474a)에 인가되는 실효 전압 Veff은 기생 커패시턴스 Cbuf와 반비례 관계에 있어 기생 커패시턴스 Cbuf를 조절하여 제1 산화물 반도체 패턴(474)에 인가되는 실효 전압을 조절할 수 있다.
즉, 제1 차광 패턴(BSM-1)을 제1 산화물 반도체 패턴(474) 가까이 배치하여 기생 커패시턴스 Cbuf 값을 증가시키면 제1 산화물 반도체 패턴(474)에 흐르는 실제 전류 값을 줄일 수 있다.
제1 산화물 반도체 패턴(474)에 흐르는 실효 전류 값이 줄어든다는 것은 에스펙터(s-factor)를 증가시킬 수 있다는 것을 의미하며 실제 제2 게이트 전극(478)에 인가되는 전압 Vgat 을 통해 제어할 수 있는 구동 박막 트랜지스터(DT)의 제어 범위가 넓어진다는 것을 의미한다.
즉, 구동 박막 트랜지스터(DT)의 제2 소스 전극(479S)과 제1 차광 패턴(BSM-1)을 전기적으로 연결하고 제1 차광 패턴(BSM-1)을 제1 산화물 반도체 패턴(474)에 가깝게 배치하면 저계조에서도 정밀하게 유기 발광 소자를 제어할 수 있어 저계조에서 자주 발생하는 화면 얼룩의 문제를 해결할 수 있다.
따라서, 본 발명의 제1 실시 예에서, 제1 산화물 반도체 패턴(474)과 제1 차광 패턴(BSM-1) 사이에 발생하는 기생 커패시턴스(Cbuf)는 제2 게이트 전극(478)과 제1 산화물 반도체 패턴(BSM-1) 사이에 발생하는 기생 커패시턴스(Cgi)보다 큰 값일 수 있다.
여기서, 에스 펙터(s-factor)는 박막 트랜지스터의 온/오프 전이(transition) 구간에서 게이트 전압 변화량에 대한 전류 변화량의 역수 값을 의미한다. 즉, 게이트 전압에 대한 드레인 전류의 특성 그래프(V-I 곡선 그래프)에서 곡선의 기울기의 역수 값일 수 있다.
에스 펙터가 작다는 것은 게이트 전압에 대한 드레인 전류의 특성 그래프의 기울기가 크다는 것을 의미하므로, 작은 전압에 의해서도 박막 트랜지스터가 턴-온되며, 따라서 박막 트랜지스터의 스위칭특성이 좋아진다. 반면에, 단시간에 문턱 전압에 도달하므로, 충분한 계조 표현이 어렵게 된다.
에스 펙터가 크다는 것은 게이트 전압에 대한 드레인 전류의 특성 그래프의 기울기가 작다는 것을 의미하므로 박막 트랜지스터가 온/오프 반응속도가 저하되며, 따라서 박막 트랜지스터의 스위칭특성은 저하되지만 상대적으로 장시간에 걸쳐 문턱 전압에 도달하므로 충분한 계조 표현이 가능하다.
특히, 제1 차광 패턴(BMS-1)은 상부 버퍼층(445) 내부에 삽입되면서 제1 산화물 반도체 패턴(474)에 가깝게 배치될 수 있다. 다만, 제1 실시 예에서 다수의 서브-상부 버퍼층이 사용되는 것을 예시한다.
즉, 상부 버퍼층(445)은 제1 서브-상부 버퍼층(445a), 제2 서브-상부 버퍼층(445b) 및 제3 서브-상부 버퍼층(445c)가 차례로 적층된 구조일 수 있다. 제1 차광 패턴(BSM-1)은 제1 서브-상부 버퍼층(445a) 위에 형성될 수 있다. 그리고 제2 서브-상부 버퍼층(445b)이 제1 차광 패턴(BSM-2)을 완전히 덮는다. 그리고 제3 서브-상부 버퍼층(445c)이 제2 서브-상부 버퍼층(445b)위에 형성된다. 이것은 제1 차광 패턴(445)이 상부 버퍼층(445) 내부에 삽입되는 구성을 위한 일 예시이다.
제1 서브-상부 버퍼층(445a)과 제3 서브-상부 버퍼층(445c)은 산화 실리콘(SiO2)으로 구성될 수 있다.
제1 서브-상부 버퍼층(445a)과 제3 서브-상부 버퍼층(445c)는 수소 입자를 포함하지 않는 산화 실리콘(SiO2)으로 구성됨으로써 열처리 과정 중에서 수소 입자가 산화물 반도체 패턴으로 침투하는 것을 방지한다. 수소 입자가 산화물 반도체 패턴에 침투하면 박막 트랜지스터의 신뢰성이 훼손된다.
반면, 제2 서브-상부 버퍼층(445b)은 수소 입자에 대한 포집 능력이 우수한 질화 실리콘(SiNx)으로 구성될 수 있다. 제2 서브-상부 버퍼층(445b)은 제1 차광 패턴(BSM-1)을 완전히 밀봉하도록 제1 차광 패턴(BSM-1)이 형성된 부분에만 형성될 수 있다. 즉, 질화 실리콘(SiNx)막이 제1 차광 패턴(BSM-1)의 상면 및 측면을 모두 감싸도록 제1 서브-상부 버퍼층(445a)상에 부분적으로 형성될 수 있다. 또한, 제2 서브-상부 버퍼층(445b)은 제1 차광 패턴(BSM-1)이 형성된 제1 서브-상부 버퍼층(445a) 상의 전체 면에 형성될 수도 있다.
질화 실리콘(SiNx)은 산화 실리콘(SiO2)에 비해 수소 입자에 대한 포집 능력이 우수하다. 수소 입자가 산화물 반도체 물질로 구성되는 활성층에 침투하면 박막 트랜지스터는 그 형성되는 위치에 따라 서로 다른 문턱 전압을 가지거나 채널의 전도도가 달라지는 문제를 야기한다. 즉 신뢰성이 훼손된다. 특히, 구동 박막 트랜지스터일 경우, 발광 소자의 동작에 직접 기여하는 것으로써 신뢰성 확보가 중요하다.
따라서, 본 발명의 제1 실시 예에서는 제1 차광 패턴(BMS-1)을 덮는 제2 서브-상부 버퍼층(445b)을 제1 서브-상부 버퍼층(445a)위에 부분 또는 전체적으로 형성함으로써 수소 입자에 의한 구동 박막 트랜지스터(DT)의 신뢰성 손상을 방지할 수 있다.
제2 서브-상부 버퍼층(445b)을 제1 서브-상부 버퍼층(445a)상에 부분적으로 증착하면 아래와 같은 장점이 있을 수 있다.
즉, 제2 서브-상부 버퍼층(445b)은 제1 서브-상부 버퍼층(445a)과 다른 물질로 형성되기 때문에 표시 영역 전체 면에 증착할 경우 이종 물질 층 간에 막 들뜸이 발생할 수도 있다. 이를 보완하기 위해 제2 서브-상부 버퍼층(445b)은 제2 차광 패턴(BSM-2)이 형성되는 위치에만 선택적으로 형성되어 접착력을 향상시킬 수 있다.
제1 차광 패턴(BSM-1)은 제1 산화물 반도체 패턴(474)과 중첩하도록 제1 산화물 반도체 패턴(474)의 수직 하방에 형성하는 것이 바람직하다. 또한, 제1 차광 패턴(BSM-1)은 제1 산화물 반도체 패턴(474)과 완전히 중첩될 수 있도록 제1 산화물 반도체 패턴(474)보다 더 크게 형성할 수 있다.
한편, 본 발명의 제1 실시 예에서, 제1 차광 패턴((BMS-1)은 p형 이온이 도핑된 반도체 물질 층을 구비함으로써 구동 박막 트랜지스터(DT)의 문턱 전압을 높일 수 있다. 이뿐 아니라, 제1 차광 패턴(BSM-1)은 제1 산화물 반도체 패턴(474)에 가깝게 배치됨으로써 제1 산화물 반도체 패턴(474)과 제1 차광 패턴(BSM-1)사이에 발생하는 기생 커패시턴스를 크게 함으로써 구동 박막 트랜지스터(DT)의 에스 펙터를 높여 구동 박막 트랜지스터가 낮은 계조에서도 계조 표현이 가능하게 한다.
한편, 구동 박막 트랜지스터(DT)의 제2 게이트 전극(478)은 제3 층간 절연층(447)에 의해 절연되고, 제3 층간 절연층(447) 상에 제2 소스 전극(479S) 및 제2 드레인 전극(479D)이 형성된다.
도 4a를 참조하는 본 발명의 제1 실시 예에서, 제2 소스 전극(479S)과 제2 드레인 전극(479D)은 동일 층상에 배치되고 제2 게이트 전극(478)은 제2 소스 전극(479S) 및 제2 드레인 전극(479D)과 다른 층에 형성되는 것으로 도시되었으나, 제2 게이트 전극(478)과 제2 소스 전극(479S) 및 제2 드레인 전극(479D)은 모두 동일 층상에 배치되는 것도 가능하다.
제2 소스 전극(479S) 및 제2 드레인 전극(479D)은 각각 제3 컨택 홀(CH3) 및 제4 컨택 홀(CH4)을 통해 제2 소스 영역(474b) 및 제2 드레인 영역(474c)에 연결된다. 또한, 제1 차광 패턴(BSM-1)은 제5 컨택 홀(CH5)을 통해 제2 소스 전극(479S)에 연결된다.
한편, 제1스위치 박막 트랜지스터(ST-1)는 제2 산화물 반도체 패턴(432), 제3 게이트 전극(433), 제3 소스 전극(434S) 및 제3 드레인 전극(434D)을 포함한다.
제2 산화물 반도체 패턴(432)은 제3채널 영역(432a), 제3채널 영역(432a)을 사이에 두고 제3채널 영역(432a)과 인접한 제3 소스 영역(432b) 및 제3 드레인 영역(432c)을 포함한다.
제2 산화물 반도체 패턴(432) 위에는 제2 게이트 절연층(446)을 개재한 채 제3 게이트 전극(433)이 위치한다.
제3 소스 전극(434S) 및 제3 드레인 전극(434D)은 제2 소스 전극(479S) 및 제2 드레인 전극(479D)과 같은 층에 배치될 수 있다. 즉, 제2 소스/드레인 전극(479S, 479D) 및 제3 소스/드레인 전극(434S, 434D)은 제3 층간 절연층(447) 상에 배치될 수 있다.
그러나 제3 소스/드레인 전극(434S, 434D)은 제3 게이트 전극(433)과 동일 층상에 배치될 수도 있다. 즉, 제3 소스/드레인 전극(434S, 434D)은 제2 게이트 절연층(446) 상에서 동일 물질로 동시에 형성될 수도 있다.
또한, 제2 산화물 반도체 패턴(432) 아래에는 제2 차광 패턴(BSM-2)이 배치될 수 있다.
제2 차광 패턴(BSM-2)은 제1 차광 패턴(BSM-1)과 동일한 구성일 수 있다. 즉, 제2 차광 패턴(BSM-2)은 금속 물질로 구성되는 제2 차광 패턴의 제1 층(BSM-2a)과 반도체 물질로 구성되는 제2 차광 패턴의 제2 층(BSM-2b)이 적층된 구조일 수 있다. 그러나 제2 차광 패턴(BSM-2)은 불순물이 도핑된 반도체 물질 층의 단층인 것도 가능하다.
상기 제2 차광 패턴의 제2 층(BSM-2b)은 p형의 불순물 이온이 주입된다.
제2 차광 패턴(BSM-2)은 외부로부터 인입되는 광으로부터 제2 산화물 반도체 패턴(432)을 보호하기 위해 제2 산화물 반도체 패턴(432)과 중첩하면서 제2 산화물 반도체 패턴(432)의 하부에 배치된다.
제2 차광 패턴(BSM-2)은 제1 게이트 전극(416)과 함께 제1 게이트 절연층(442) 위에 형성될 수 있다.
제3 게이트 전극(433)과 제2 차광 패턴(BSM-2)은 서로 전기적으로 연결되어 듀얼 게이트를 구성할 수도 있다.
제2 차광 패턴(BSM-2)은 P형 이온이 도핑된 반도체 물질 층을 포함하고 있기 때문에 산화물 반도체 패턴을 포함하는 제1 스위치 박막 트랜지스터(ST-1)의 문턱 전압을 높일 수 있다. 다시 말해, 제3 게이트 전극(433)이 P형 불순물이 주입되어 도체화됨에 따라 페르미 레벨이 낮아지고, 이것과 대응하는 제2 산화물 반도체 패턴(432)의 페르미 레벨도 낮아져, 결과적으로 제1 스위칭 박막 트랜지스터(ST-1)의 문턱 전압은 높아진다. 특히, 도 3을 참조하면, 제1 스위치 박막 트랜지스터(ST-1)가 구동 박막 트랜지스터(DT)의 게이트 노드에 연결되는 샘플링 트랜지스터일 때 큰 효과를 나타낼 수 있다. 샘플링 트랜지스터는 샘플링 구간 동안에 데이터 전압을 스토리지 커패시터의 일 전극에 제공하는 역할을 한다.
샘플링 트랜지스터는 문턱 전압이 낮아, 낮은 전압에서도 채널이 열리는 매우 민감한 트랜지스터로 알려져 있다. 본 발명의 제1 실시 예에서, 제1 스위칭 박막 트랜지스터(ST-1)는 P형 이온이 도핑된 반도체 물질 층을 포함하는 제2 차광 패턴(BSM-2)이 제2 산화물 반도체 패턴(432) 아래에 배치되어 있어 제1 스위치 박막 트랜지스터(ST-1)의 문턱 전압을 높일 수 있고 그 결과 내부 보상 회로 구성의 자유도를 높일 수 있는 장점이 있다.
한편, 제1 차광 패턴(BSM-1) 및 제2 차광 패턴(BSM-2)이 각각 금속 물질 층 및 반도체 물질 층을 포함하는 복수의 층으로 구성되는 경우, 반도체 물질 층이 금속 물질 층 위에 배치되는 것이 바람직하다. 이것은 반도체 물질 층에 불순물을 도핑하기 위해서는 반도체 물질 층이 금속 물질 층 위에 증착되어 상부로 노출되어야 하기 때문이다.
한편, 도 4a를 참조하면, 서브-픽셀(sub-pixel)은 스토리지 커패시터(Cst)를 포함한다.
스토리지 커패시터(Cst)는 데이터 라인을 통해 인가되는 데이터 전압을 일정기간 저장하였다가 유기 발광 소자에 제공한다.
스토리지 커패시터(Cst)는 서로 대응하는 두 개의 전극과 그 사이에 배치되는 유전체를 포함한다. 스토리지 커패시터(Cst)는 제1 게이트 전극(416)과 같은 물질로 동일한 층상에 배치되는 스토리지 커패시터의 제1 전극(450A)과, 상기 스토리지 커패시터의 제1 전극(450A)과 중첩하며 마주보는 스토리지 커패시터의 제2 전극(450B)을 포함한다.
스토리지 커패시터의 제1 전극(450A)과 스토리지 커패시터의 제2 전극(450B) 사이에는 제1 층간 절연층(443)이 개재될 수 있다.
상기 스토리지 커패시터의 제2 전극(450B)은 제2 소스 전극(479S)과 제8 컨택 홀(CH8)을 통해 서로 전기적으로 연결될 수 있다.
그리고 스토리지 커패시터의 제1 전극(450A)은 제1 게이트 전극(416), 제2 차광 패턴(BSM-2)과 동일 층상에 형성됨으로써 마스크 공정을 줄일 수 있는 장점이 있다.
한편, 도 4a를 참조하면, 구동 박막 트랜지스터(DT) 및 제1스위치 박막 트랜지스터(ST-1)가 배치된 기판(410) 위에는 제1 평탄화층(PLN1)이 형성될 수 있다. 상기 제1 평탄화층(PLN1)은 포토아크릴과 같은 유기물질로 형성될 수 있지만, 무기층 및 유기층으로 이루어진 복수의 층으로 구성될 수도 있다. 제1 평탄화층(PLN1)위에는 연결 전극(445)이 형성된다. 연결 전극(445)은 발광 소자 부분(460)의 일 구성요소인 애노드 전극(456)과 구동 박막 트랜지스터(DT)를 제1 평탄화층(PLN1) 내에 형성되는 제9 컨택 홀(CH9)을 통해 서로 전기적으로 연결한다.
또한, 연결 전극(455)를 형성할 때 사용되는 도전막은 벤딩 영역(BA)에 배치되는 각종 링크 배선의 일부를 구성할 수 있다.
연결 전극(455) 위에는 제2 평탄화층(PLN2)이 형성될 수 있다. 제2 평탄화층(PLN2)은 제1 평탄화층(PLN1)과 같이 포토아크릴과 같은 유기물질로 형성될 수 있지만, 무기층 및 유기층으로 이루어진 복수의 층으로 구성될 수도 있다.
상기 제2 평탄화층(PLN2) 위에는 애노드 전극(456)이 형성된다. 애노드 전극(456)은 제2 평탄화층(PLN2) 내에 형성되는 제10 컨택 홀(CH10)을 통해 연결 전극(455)과 전기적으로 연결된다.
상기 애노드 전극(456)은 Ca, Ba, Mg, Al, Ag 등과 같은 금속이나 이들의 합금으로 이루어진 단일층 또는 복수의 층으로 이루어져 구동 박막 트랜지스터(DT)의 제2 드레인 전극(479D)과 접속되어 외부로부터 화상 신호가 인가된다.
애노드 전극(456)과 더불어 비 표시 영역(NA)에는 공통 전압 배선(VSS)과 캐소드 전극(463)을 전기적으로 연결해 주는 애노드 연결 전극(457)이 더 구비될 수 있다.
상기 제2 평탄화층(PLN2) 위에는 뱅크층(461)이 형성된다. 뱅크층(461)은 일종의 격벽으로서, 각 서브-픽셀(sub-pixel)를 구획하여 인접하는 서브-픽셀(sub-pixel)에서 출력되는 특정 컬러의 광이 혼합되어 출력되는 것을 방지할 수 있다.
애노드 전극(456)의 표면 위와 뱅크층(461) 경사면 일부 영역 위에는 유기 발광 층(462)이 형성된다. 상기 유기 발광 층(462)은 각 서브-픽셀(sub-pixel)에 형성되어 적색광을 발광하는 R-유기 발광 층, 녹색광을 발광하는 G-유기 발광 층, 청색광을 발광하는 B-유기 발광 층일 수 있다. 또한, 유기 발광 층(461)은 백색광을 발광하는 W-유기 발광 층일 수 있다.
상기 유기 발광 층(462)은 발광층뿐만 아니라 발광층에 전자 및 정공을 각각 주입하는 전자주입층 및 정공주입층과 주입된 전자 및 정공을 유기층으로 각각 수송하는 전자수송층 및 정공수송층 등을 포함할 수 있다.
상기 유기 발광 층(462) 위에는 캐소드 전극(463)이 형성된다. 상기 캐소드 전극(463)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oixde)와 같은 투명한 도전물질 또는 가시광선이 투과되는 얇은 두께의 금속으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
상기 캐소드 전극(463) 위에는 봉지층 부분(470)이 형성된다. 상기 봉지층(470)은 무기층로 구성된 단일층으로 구성될 수도 있고, 무기층/유기층의 2층으로 구성될 수도 있으며, 무기층/유기층/무기층의 3층으로 구성될 수도 있다. 상기 무기층은 SiNx와 SiX 등의 무기물로 구성될 수 있지만, 이에 한정되는 것은 아니다. 또한, 유기층은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트 등의 유기물질 또는 이들의 혼합물질을 구성될 수 있지만, 이에 한정되는 것은 아니다.
도 4a에서 봉지층 부분(470)의 일 실시 예로서 무기층(471)/유기층(472)/무기층(473)의 3층으로 구성되는 것을 개시하였다.
상기 봉지층 부분(470) 위에는 커버 글래스(미도시)이 배치되어 접착층(도면표시하지 않음)에 의해 부착될 수 있다. 상기 접착층으로는 부착력이 좋고 내열성 및 내수성이 좋은 물질이라면 어떠한 물질을 사용할 수 있지만, 본 발명에서는 에폭시계 화합물, 아크릴레이트계 화합물 또는 아크릴계 러버과 같은 열경화성 수지를 사용할 수 있다. 그리고 상기 접착제로서 광경화성 수지를 사용할 수도 있으며, 이 경우 접착층에 자외선과 같은 광을 조사함으로써 접착층 경화시킨다.
상기 접착층은 기판(410) 및 커버 글래스(미도시)을 합착할 뿐만 아니라 상기 유기 전계 발광 표시 장치 내부로 수분이 침투하는 것을 방지하기 위한 봉지제의 역할도 할 수 있다.
상기 커버 글래스(미도시)는 유기 발광 표시 장치를 봉지하기 위한 봉지캡(encapsulation cap)으로서, PS(Polystyrene)필름, PE(Polyethylene)필름, PEN(Polyethylene Naphthalate)필름 또는 PI(Polyimide)필름 등과 같은 보호필름을 사용할 수 있고 유리를 사용할 수도 있다.
-제2 실시 예-
이하, 도 5를 참조하여 본 발명의 제2 실시 예를 설명한다. 제2 실시 예는 표시 영역(AA)에 배치되는 박막 트랜지스터들의 구성에 대해 설명한다.
도 5를 참조하면, 제2 실시 예는 하나의 구동 박막 트랜지스터(DT)와 두 개의 스위치 박막 트랜지스터(ST-1, ST-2)를 개시한다.
구동 박막 트랜지스터(DT) 및 제1 스위치 박막 트랜지스터(ST-1)는 도 4a를 참조한 제1 실시 예와 동일한 구성일 수 있다.
제2 실시 예에서, 제1 스위치 박막 트랜지스터(ST-1)과 제2 스위치 박막 트랜지스터(ST-2)는 각각 제2 차광 패턴(BSM-2)과 제3 차광 패턴(BSM-3)을 구비한다. 제2 차광 패턴(BSM-2)과 제3 차광 패턴(BMS-3)은 동일한 절연층 상에 배치될 수 있다. 또한, 제2 차광 패턴(BSM-2)은 제1 실시 예의 제1 스위치 박막 트랜지스터(ST-2)와 같이, 금속 물질 층으로 구성되는 제2 차광 패턴의 제1 층(BSM-2a)과 P형의 양이온 불순물이 도핑된 반도체 물질 층으로 구성되는 제2 차광 패턴의 제2층(BSM-2b)이 적층된 구조일 수 있다. 반면, 제2 차광 패턴(BSM-3)은 금속 물질 층만으로 구성될 수 있다.
제1 스위치 박막 트랜지스터(ST-1)은 내부 보상 회로를 구성하는 샘플링 트랜지스터일 수 있고, 제2 스위치 박막 트랜지스터(ST-2)는 샘플링 트랜지스터를 제외한 나머지 스위치 박막 트랜지스터일 수 있다. 예를 들어, 제2 스위치 박막 트랜지스터(ST-2)는 초기화 트랜지스터(initial TR)일 수 있다.
제2 실시 예에서, 구동 박막 트랜지스터(DT)와 제1 스위치 박막 트랜지스터(ST-1)는 제1 실시 예와 동일한 구성일 수 있으므로 상세한 설명을 생략한다.
제2 스위치 박막 트랜지스터(ST-2)도 제3 차광 패턴(BSM-3)을 제외하면 제1 스위치 박막 트랜지스터(ST-1)과 동일한 구성일 수 있다.
즉, 제2 스위치 박막 트랜지스터(ST-2)는 상부 버퍼층(445)상에 배치되는 제3 산화물 반도체 패턴(482), 제3 산화물 반도체 패턴(482)과 중첩하는 제4 게이트 전극(488), 제3 산화물 반도체 패턴(482)과 각각 전기적으로 연결되는 제4 소스 전극(484S) 및 제4 드레인 전극(484D)를 포함한다. 또한, 제3 산화물 반도체 패턴(482)의 하부에 배치되는 제3 차광 패턴(BSM-3)을 포함한다.
제3 산화물 반도체 패턴(482)은 제4채널 영역(482a)과 도체화된 영역인 제4 소스 영역(482b), 제4 드레인 영역(482c)을 포함한다.
제4 소스 전극(484S) 및 제4 드레인 전극(484D)은 각각 제11 컨택 홀(CH11) 및 제12 컨택 홀(CH12)을 통해 제4 소스 영역(482b) 및 제4 드레인 영역(482c)에 연결된다.
제2 소스/드레인 전극(479S, 479D), 제3 소스/드레인 전극(434S, 434D), 제4 소스/드레인 전극(484S, 484D)은 모두 동일 층상에 배치되고 같은 물질로 형성하여 하나의 마스크 공정으로 동시에 형성할 수 있다.
제2 게이트 전극(478), 제3 게이트 전극(433) 및 제4 게이트 전극(488)은 모두 동일한 절연층 상에 동일한 물질로 형성될 수 있다. 이 또한 하나의 마스크 공정으로 형성하기 위함이다.
제3 차광 패턴(BSM-3)은 제2 차광 패턴(BSM-2)과 달리 금속 패턴만으로 구성되는 차광 패턴일 수 있다.
즉, 제1 스위치 박막 트랜지스터(ST-1)는 반도체 물질 층을 포함하는 제2 차광 패턴(BSM-2)를 구비함으로써 문턱 전압이 높아지는 반면, 제2 스위치 박막 트랜지스터(ST-2)는 제2 차광 패턴(BSM-3)이 금속 물질 층만으로 구성됨으로 제3 차광 패턴(BSM-3)으로 인한 문턱 전압의 변화가 없다.
따라서, 화소의 내부 보상 회로를 구성하는 스위치 박막 트랜지스터 중에 문턱 전압을 높일 필요가 있는 박막 트랜지스터는 제1 스위치 박막 트랜지스터(ST-1)와 같이 반도체 물질 층을 포함하는 차광 패턴을 포함할 수 있고, 문턱 전압을 변화시킬 필요가 없는 박막 트랜지스터는 제2 스위치 박막 트랜지스터(ST-2)와 같이 금속 패턴만으로 구성되는 차광 패턴을 포함할 수 있다.
예를 들어, 제1 스위치 박막 트랜지스터(ST-1)는 샘플링 트랜지스터일 수 있고, 제2 스위치 박막 트랜지스터(ST-2)는 초기화 트랜지스터 일 수 있다.
제2 차광 패턴(BSM-2)과 제3 차광 패턴(BSM-3)은 제1 게이트 절연층(442) 상에 동시에 형성될 수 있다. 따라서, 제1 게이트 전극(416)과, 스토리지 커패시터의 제1 전극(450A)과 제2 차광 패턴(BSM-2)과 제3 차광 패턴(BSM-3)는 하나의 마스크를 사용하여 동시에 형성될 수 있다.
제2 차광 패턴(BSM-2)은 제2 차광 패턴의 제1 층(BSM-2a) 및 반도체 물질 층으로 구성되는 제2 차광 패턴의 제2 층(BSM-2b)을 포함하기 때문에, 상기 마스크 공정은 하프톤 마스크를 사용하는 공정일 수 있다. 하프톤 마스크 공정은 공지의 방법을 사용할 수 있으므로 상세한 설명은 생략한다.
-제3 실시 예-
이하, 도 6을 참조하여 본 발명의 제3 실시 예를 설명한다. 제3 실시 예는 제1 스위치 박막 트랜지스터(ST-1)의 문턱 전압을 높일 수 있도록 제2 차광 패턴(BSM-2)이 P형으로 도핑된 반도체 물질 층을 포함하며, 제2 산화물 반도체 패턴(432)에 가깝게 배치되는 것을 특징으로 한다.
도 6을 참조하면, 게이트 구동용 박막 트랜지스터(GT) 및 스토리지 커패시터(Cst)의 구성은 도 4a를 참조하는 제1 실시 예와 동일할 수 있다. 따라서 이하 게이트 구동용 박막 트랜지스터(GT) 및 스토리지 커패시터(Cst)에 대한 상세한 설명은 생략한다.
제1 스위치 박막 트랜지스터(ST-2)는 제1 층간 절연층(443) 상에 배치되는 제2 차광 패턴(BSM-2), 제2 차광 패턴(BSM-2) 상부에 배치되며 상기 제2 차광 패턴(BSM-2)과 중첩하는 제2 산화물 반도체 패턴(432), 제2 산화물 반도체 패턴(432) 위에서 제2 산화물 반도체 패턴(432)과 중첩하는 제3 게이트 전극(433), 제2 산화물 반도체 패턴(432)과 각각 전기적으로 연결되는 제3 소스 전극(434S) 및 제3 드레인 전극(434D)을 포함한다.
제2 산화물 반도체 패턴(432)과 제2 차광 패턴(BSM-2) 사이에는 상부 버퍼층(445)이 배치된다.
상부 버퍼층(445)은 제1 층간 절연층(443)의 상면에 증착되기 때문에 제1 층간 절연층(443)이 제1 서브-상부 버퍼층(445a)의 역할을 대신할 수 있어, 상부 버퍼층(445)은 제2 서브-상부 버퍼층(445b) 및 제3 서브-상부 버퍼층(445c) 만으로 구성될 수 있다. 그러나 상부 버퍼층(445)의 구성이 도 6에 개시된 구성에 제한되는 것은 아니다.
제3 실시 예는 제2 차광 패턴(BSM-2)과 제2 산화물 반도체 패턴(432) 사이에 배치되는 무기 절연층의 두께를 줄여 제1 스위치 박막 트랜지스터(ST-1)의 문턱 전압을 높이는 구성을 제안한다.
제2 차광 패턴(BSM-2)과 제2 산화물 반도체 패턴(432) 사이의 거리가 가까워지면 두 층 사이에 발생하는 기생 커패시턴스가 증가하여 제1 스위치 박막 트랜지스터(ST-1)의 문턱 전압이 높아질 수 있다. 또한, 제2 차광 패턴(BSM-2)은 P형의 양이온이 도핑된 반도체 물질 층을 포함하는 제2 차광 패턴(BSM-2)을 포함하기 때문에 문턱 전압이 추가로 높아질 수 있다.
따라서, 제3 실시 예에 개시되는 제1 스위치 박막 트랜지스터(ST-1)를 샘플링 트랜지스터로 사용할 경우, 샘플링 트랜지스터의 문턱 전압을 높이는데 용이할 수 있다.
또한, 제1 실시 예와 달리, 제1 차광 패턴(BSM-1)과 제2 차광 패턴(BSM-2)이 동일한 적층 구조를 가지면서 동일한 층상에 배치될 수 있게 함으로써 마스크 공정을 줄일 수 있다.
제1 차광 패턴(BSM-1)과 제2 차광 패턴(BSM-2)은 스토리지 커패시터의 제2 전극(450B)과 함께 제1 층간 절연층(443) 상에 배치될 수 있다. 따라서 제1 차광 패턴(BSM-1), 제2 차광 패턴(BSM-2) 및 스토리지 커패시터의 제2 전극(450B)은 하나의 마스크를 사용하여 동시에 형성될 수 있다. 또한, 제1 차광 패턴(BSM-1) 및 제2 차광 패턴(BSM-2)은 금속 물질 층과 반도체 물질 층을 차례로 증착한 다음, 하프톤 마스크를 사용하여 하나의 마스크 공정으로 동시에 형성함으로써 마스크 공정 수를 줄일 수 있다.
제3 실시 예에서 제2 차광 패턴(BSM-2)은 제3 게이트 전극(433)과 전기적으로 연결됨으로써 듀얼 게이트를 구성할 수 있다.
한편, 구동 박막 트랜지스터(DT)는 제1 차광 패턴(BSM-1)이 제1 층간 절연층(443)상에 배치되며, 상부 버퍼층(445)이 제2 서브-상부 버퍼층(445b) 및 제3 서브-상부 버퍼층(445c)의 적층으로 구성되는 것을 제외하면 제1 실시 예에서 개시된 구성과 같을 수 있다.
요약하면, 제3 실시 예에서는 제1 차광 패턴(BSM-1)과 제2 차광 패턴(BSM-2)을 동일 층상에 배치함으로써 제조 공정 수를 단축하고, 제1 스위치 박막 트랜지스터(BSM-2)의 문턱 전압을 높이는 구성을 제안한다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 또는 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
GT: 게이트 구동용 박막 트랜지스터
DT: 구동 박막 트랜지스터
ST-1, ST-2: 스위치 박막 트랜지스터
BSM-1. BSM-2: 차광 패턴
BSM-1b, BSM-2b: 반도체 물질 층
416, 478, 433, 488: 게이트 전극
474, 432, 482: 산화물 반도체 패턴
417S, 479S, 434S, 484S: 소스 전극
417D, 479D, 434D, 484D: 드레인 전극
456: 애노드 전극
462: 유기 발광 층
463: 캐소드 전극
430: 화소 회로 부분
460: 발광 소자 부분
470: 봉지층 부분

Claims (22)

  1. 표시 영역 및 상기 표시 영역 주변에 배치되는 비 표시 영역을 포함하는 기판 및; 상기 기판상에 배치되는 제1 박막 트랜지스터를 포함하며,
    상기 제1 박막 트랜지스터는
    상기 기판상에 배치되며 적어도 하나의 무기 절연막을 포함하는 상부 버퍼층;
    상기 상부 버퍼층 상에 배치되는 제1 산화물 반도체 패턴;
    상기 제1 산화물 반도체 패턴 상에서 상기 제1 산화물 반도체 패턴과 중첩하는 제1 게이트 전극 및 상기 제1 산화물 반도체 패턴과 각각 전기적으로 연결되는 제1 소스 전극 및 제1 드레인 전극 및;
    상기 상부 버퍼층 아래에서 상기 제1 산화물 반도체 패턴과 중첩하며 반도체 물질 층을 포함하는 제1 차광 패턴을 포함하는 박막 트랜지스터 어레이 기판.
  2. 제1항에서,
    상기 기판상에 배치되는 제2 박막 트랜지스터를 더 포함하며,
    상기 제2 박막 트랜지스터는
    상기 상부 버퍼층 상에 배치되는 제2 산화물 반도체 패턴;
    상기 제2 산화물 반도체 패턴 상에서 상기 제2 산화물 반도체 패턴과 중첩하는 제2 게이트 전극 및 상기 제2 산화물 반도체 패턴과 각각 전기적으로 연결되는 제2 소스 전극 및 제2 드레인 전극;
    상기 제2 산화물 반도체 패턴의 아래에서 상기 제2 산화물 반도체 패턴과 중첩하고 반도체 물질 층을 포함하는 제2 차광 패턴을 포함하는 박막 트랜지스터 어레이 기판.
  3. 제2항에서,
    상기 기판상에 배치되는 제3 박막 트랜지스터를 더 포함하고,
    상기 제3 박막 트랜지스터는
    상기 상부 버퍼층 상에 배치되는 제3 산화물 반도체 패턴;
    상기 제3 산화물 반도체 패턴 상에서 상기 제3 산화물 반도체 패턴과 중첩하는 제3 게이트 전극 및 상기 제3 산화물 반도체 패턴과 각각 전기적으로 연결되는 제3 소스 전극 및 제3 드레인 전극;
    상기 제3 산화물 반도체 패턴의 아래에서 상기 제3 산화물 패턴과 중첩하는 제3 차광 패턴을 포함하는 박막 트랜지스터 어레이 기판.
  4. 제1항에서,
    상기 기판상에 배치되는 제4 박막 트랜지스터를 더 포함하고,
    상기 제4 박막 트랜지스터는
    상기 기판상에 배치되며 적어도 하나의 절연층을 포함하는 하부 버퍼층;
    상기 하부 버퍼층과 상기 제1 차광 패턴 사이에 배치되는 다결정 반도체 패턴;
    상기 다결정 반도체 패턴 상에서 상기 다결정 반도체 패턴과 중첩하는 제4 게이트 전극 및 상기 다결정 반도체 패턴과 각각 전기적으로 연결되는 제4 소스 전극 및 제4 드레인 전극을 포함하는 박막 트랜지스터 어레이 기판.
  5. 제1항에서,
    상기 제1 차광 패턴과 상기 제1 산화물 반도체 패턴 사이에 발생하는 기생 커패시턴스는 상기 제1 게이트 전극과 상기 제1 산화물 반도체 패턴 사이에 발생하는 기생 커패시턴스보다 큰 박막 트랜지스터 어레이 기판.
  6. 제5항에서,
    상기 제1 산화물 반도체 패턴과 상기 제1 게이트 전극 사이에 배치되는 절연층의 두께는 상기 제1 산화물 반도체 패턴과 상기 제1 차광 패턴 사이에 배치되는 절연층의 두께보다 큰 박막 트랜지스터 어레이 기판.
  7. 제5항에서,
    상기 제1 산화물 반도체 패턴과 상기 제1 차광 패턴 사이에 배치되는 절연층의 유전율은 상기 제1 산화물 반도체 패턴과 상기 제1 게이트 전극 사이에 배치되는 절연층의 유전율보다 큰 박막 트랜지스터 어레이 기판.
  8. 제3항에서,
    상기 제1 산화물 반도체 패턴, 상기 제2 산화물 반도체 패턴 및 상기 제3 산화물 반도체 패턴은 N형의 반도체 물질이고,
    상기 반도체 물질 층은 P형의 반도체 물질인 박막 트랜지스터 어레이 기판.
  9. 제3항에서,
    상기 제1 차광 패턴과 상기 제2 차광 패턴과 상기 제3 차광 패턴 중 적어도 어느 하나는 금속 패턴을 더 포함하고,
    상기 반도체 물질 층은 상기 금속 패턴 상에 적층되는 박막 트랜지스터 어레이 기판.
  10. 제9항에서,
    상기 제2 차광 패턴은 상기 금속 패턴과 상기 반도체 물질 층이 적층된 구조이고, 상기 제3 차광 패턴은 상기 금속 패턴만으로 구성되는 박막 트랜지스터 어레이 기판.
  11. 제7항에서,
    상기 제1 차광 패턴과 상기 제2 차광 패턴 사이에 적어도 하나의 층간 절연층을 포함하고, 상기 제2 차광 패턴과 상기 제3 차광 패턴은 동일 층상에 배치되는 박막 트랜지스터 어레이 기판.
  12. 제2항에서,
    상기 제1 차광 패턴과 상기 제2 차광 패턴은 동일 층상에 배치되는 박막 트랜지스터 어레이 기판.
  13. 제3항에서,
    상기 제1 박막 트랜지스터는 화소를 구동하는 구동 박막 트랜지스터이고, 상기 제2 박막 트랜지스터 및 제3 박막 트랜지스터는 스위칭 박막 트랜지스터인 박막 트랜지스터 어레이 기판.
  14. 제1항에서,
    상기 제1 차광 패턴은 상기 상부 버퍼층 내에 삽입되는 박막 트랜지스터 어레이 기판.
  15. 제14항에서,
    상기 상부 버퍼층은 다수의 서브-상부 버퍼층을 포함하고, 상기 제1 차광 패턴의 상단 및 하단에 각각 상기 서브-상부 버퍼층이 배치되는 박막 트랜지스터 어레이 기판.
  16. 제10항에서,
    상기 제2 박막 트랜지스터는 상기 제1 박막 트랜지스터의 게이트 전극에 전기적으로 연결되는 스위칭 박막 트랜지스터인 박막 트랜지스터 어레이 기판.
  17. 제4항에서,
    상기 제4 박막 트랜지스터는 상기 비 표시 영역 및 상기 표시 영역 중 적어도 한 곳에 배치되고 상기 제1 박막 트랜지스터는 상기 표시 영역의 화소에 배치되는 박막 트랜지스터 어레이 기판.
  18. 제1항에서,
    상기 제1 차광 패턴은 상기 제1 소스 전극 및 제1 드레인 전극 중 어느 하나와 전기적으로 연결되는 박막 트랜지스터 어레이 기판.
  19. 제9항에서,
    상기 반도체 물질 층은 상기 금속 패턴보다 반사율이 낮은 박막 트랜지스터 어레이 기판.
  20. 제4항에서,
    상기 다결정 반도체 패턴 및 상기 반도체 물질 층은 P형 불순물 이온이 도핑되는 박막 트랜지스터 어레이 기판.
  21. 표시 영역 및 상기 표시 영역 주변에 배치되는 비 표시 영역을 포함하는 기판 및; 상기 기판상에 배치되는 스위칭 박막 트랜지스터를 포함하고,
    상기 스위칭 박막 트랜지스터는
    상기 기판상에 배치되는 버퍼층;
    상기 버퍼층 상에 배치되는 산화물 반도체 패턴;
    상기 산화물 반도체 패턴 상에서 상기 산화물 반도체 패턴과 중첩하는 게이트 전극;
    상기 산화물 반도체 패턴과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극;
    상기 산화물 반도체 패턴의 하부에 배치되며 반도체 물질 층을 포함하는 차광 패턴을 포함하는 박막 트랜지스터 어레이 기판.
  22. 제1항 및 제21항 중 어느 한 항에 있어서,
    상기 기판상에 배치되는 애노드 전극과 상기 애노드 전극과 대향하는 캐소드 전극과 상기 애노드 전극 및 캐소드 전극 사이에 배치되는 발광층을 포함하는 발광 소자부를 더 포함하는 표시 장치.
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