KR20230084823A - 유기 전계 발광 표시 장치 - Google Patents

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Abstract

본 발명은 유기 전계 발광 표시 장치에 관한 것으로서, 특히 게이트 구동회로부를 구성하는 제1 박막 트랜지스터, 표시 영역의 서브-픽셀(sub-pixel) 내에 배치되는 구동 박막 트랜지스터 및 제1 스위칭 박막 트랜지스터를 포함하되, 제1 박막 트랜지스터는 그 표면이 평탄화 처리된 제1 다결정 박막 트랜지스터를 포함하고, 구동 박막 트랜지스터는 그 표면이 거칠게 표면처리된 산화물반도체패턴을 포함하여, 저계조에서도 풍부한 계조 표현이 가능한 구동 박막 트랜지스터를 구현하고, 게이트 구동회로부의 제1 박막 트랜지스터는 위치에 따른 편차가 최소화된 균일한 동작 특성을 구현할 수 있다.

Description

유기 전계 발광 표시 장치{Organic Light Emitting Diode display apparatus}
본 발명은 유기 전계 발광 표시 장치에 관한 것으로, 특히 복수의 박막 트랜지스터중 특정 박막 트랜지스터의 에스펙터(S-factor)를 조절하여 넓은 범위의 계조 표현과 빠른 온-오프 동작을 실현할 수 있는 유기 전계 발광 표시 장치에 관한 것이다.
최근, 멀티미디어의 발달과 함께 평판 표시 장치의 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치, 플라즈마 표시 장치, 유기 전계 발광 표시 장치 등의 평판 표시 장치가 상용화되고 있다. 이러한 평판 표시 장치중에서 유기 전계 발광 표시 장치는 고속의 응답속도를 가지며, 휘도가 높고 시야각에 좋다는 점에서 현재 많이 사용되고 있다.
이러한 유기 전계 발광 표시 장치에는 복수의 화소가 매트릭스형상으로 배치되며, 각각의 화소에는 유기발광층으로 대표되는 발광소자 부분와 박막 트랜지스터(Thin Film Transistor)로 대표되는 화소회로 부분이 구비된다. 화소회로 부분은 구동 전류를 공급하여 유기발광소자를 작동하는 구동 박막 트랜지스터(driving TFT)와 구동 박막 트랜지스터에 게이트 신호를 공급하는 스위칭 박막 트랜지스터(switching TFT) 등과 같은 복수의 박막 트랜지스터를 포함한다.
또한, 유기 전계 발광 표시 장치의 비 표시 영역에는 화소에 게이트 신호를 제공하는 게이트 구동회로부가 배치될 수 있다. 게이트 구동회로부는 n형의 박막 트랜지스터 및 p형의 박막 트랜지스터가 한 쌍을 이루어 CMOS형태로 구성될 수도 있다.
이와 같이, 화소, 특히 서브-픽셀(sub-pixel) 내의 화소회로 부분 및 게이트 구동회로부에 배치되는 복수의 박막 트랜지스터는 서로 다른 기능을 수행하므로, 이에 따른 전기적 특성 역시 서로 달라야만 한다. 화소 내에 배치되는 복수의 박막 트랜지스터의 전기적 특성을 다르게 하기 위해서는 서로 다른 구조 또는 다른 반도체물질로 이루어진 복수의 박막 트랜지스터를 형성하면 되지만, 이 경우 제조공정이 복잡해지고 제조비용이 증가하는 문제가 있었다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 게이트 구동회로부에 배치되는 복수의 박막 트랜지스터가 균일한 동작 특성을 나타낼 수 있도록 하고, 화소에서는 풍부한 계조 표현이 가능하고 빠른 스위칭이 가능하도록 한 유기 전계 발광 표시 장치를 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명에 따른 유기 전계 발광 표시 장치는 제1 영역 및 제2 영역을 포함하는 기판과, 제1 영역에 배치되며 제1 다결정반도체패턴을 포함하는 제1 박막 트랜지스터와, 제2 영역에 배치되며 제1 산화물반도체패턴을 포함하는 제2 박막 트랜지스터 및 제2 박막 트랜지스터와 연결되는 유기발광소자를 포함하며 제1 다결정반도체패턴은 그 표면이 평탄화 처리된 제1 표면처리층을 포함하며, 제1 산화물반도체패턴은 그 표면이 거칠게 표면처리된 제2 표면처리층을 포함한다.
제2 표면처리층의 표면 거칠기는 최대 높이가 5나노미터(nm) 이상인 것을 특징으로 한다.
또한, 기판은 표시 영역과 표시 영역 주변에 형성되는 비 표시 영역을 포함하고,
제1 영역은 표시 영역 및 비 표시 영역 중 적어도 하나에 배치되며, 제2 영역은 표시 영역에 배치될 수 있다.
한편, 기판은 표시 영역과 상기 표시 영역 주변에 형성되는 비 표시 영역을 포함하고, 제1 영역은 비 표시 영역에만 배치되고, 제2 영역은 표시 영역에 배치될 수 있다.
또한, 유기 전계 발광 표시 장치는 표시 영역에 배치되며 제2 산화물반도체패턴을 포함하는 제3 박막 트랜지스터를 더 포함하고, 제2 박막 트랜지스터는 화소를 구동하는 구동 박막 트랜지스터고, 제3 박막 트랜지스터는 제2 박막 트랜지스터에 데이터 신호를 인가하는 스위칭 박막 트랜지스터일 수 있다.
또한, 유기 전계 발광 표시 장치는 표시 영역에 배치되며 제2 다결정반도체패턴을 포함하는 제4 박막 트랜지스터를 더 포함하고, 제4 박막 트랜지스터는 스위칭 박막 트랜지스터일 수 있다.
제1 박막 트랜지스터는 기판상에 배치되며 제1 채널 영역과, 제1 채널 영역을 사이에 두고 제1 채널 영역에 인접한 제1 소스 영역 및 제1 드레인 영역을 포함하는 제1 다결정반도체패턴과; 제1 채널 영역과 중첩하는 제1 게이트 전극과; 제1 다결정반도체패턴 상에서 제1 소스 영역 및 제1 드레인 영역과 각각 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하고, 제2 박막 트랜지스터는 제1 다결정반도체패턴 위에 배치되며 제2 채널 영역과, 제2 채널 영역을 사이에 두고 제2 채널 영역과 인접한 제2 소스 영역 및 제2 드레인 영역을 포함하는 상기 제1 산화물반도체패턴과; 제2 채널 영역과 중첩하는 제2 게이트 전극과; 제2 소스 영역 및 제2 드레인 영역과 각각 연결되는 제2 소스 전극 및 제2 드레인 전극과; 제1 산화물반도체패턴 아래에서 제1 산화물반도체패턴과 중첩하며 배치되는 제1 차광 패턴을 포함할 수 있다.
상기 제2 박막 트랜지스터는 제2 영역 중 서브-픽셀(sub-pixel)에 배치되며, 서브-픽셀(sub-pixel)는 스토리지 커패시터를 더 구비하고, 스토리지 커패시터는 제1 게이트 전극과 동일층 상에 배치되는 스토리지 커패시터 제1 전극과; 제1 차광 패턴과 동일층 상에 배치되는 스토리지 커패시터 제2 전극을 포함할 수 있다.
제1 차광 패턴 및 기판과 제1 차광 패턴 사이의 절연층은 각각 그 상면에 제2 표면처리층에 대응하는 표면 거칠기 전사 패턴을 포함할 수 있다.
상기 제3 박막 트랜지스터는 제3 채널 영역과, 제3 채널 영역을 사이에 두고 제3 채널 영역과 인접하게 배치되는 제3 소스 영역 및 제3 드레인 영역을 포함하는 제2 산화물반도체패턴과; 제3 채널 영역과 중첩하는 제3 게이트 전극과; 제3 소스 영역 및 제3 드레인 영역과 각각 연결되는 제3 소스 전극 및 제3 드레인 전극과; 제2 산화물반도체패턴 아래에서 제2 산화물반도체패턴과 중첩하는 제2 차광 패턴을 더 포함할 수 있다.
제2 차광 패턴은 제1 게이트 전극과 동일층 상에 배치될 수 있다.
제1 차광 패턴은 제2 소스 전극 또는 제2 드레인 전극과 전기적으로 연결될 수 있다.
한편, 본 발명에 따른 유기 전계 발광 표시 장치의 제조방법은 제1 영역과 제1 영역과 이격되어 배치되는 제2 영역을 포함하는 기판을 마련하는 단계; 기판상에 하부 버퍼층을 형성하는 단계; 하부 버퍼층 상에 다결정반도체층을 형성하는 단계; 제2 영역의 일부 영역인 제3 영역에 위치하는 다결정반도체층을 제외하고 다결정반도체층의 상면을 평탄화 처리하는 단계; 다결정반도체층을 식각하여 제1 영역에 위치하는 제1 다결정반도체패턴을 형성하고, 하부 버퍼층 중 제3 영역에 위치하는 하부 버퍼층 상면에 표면 거칠기 전사 패턴을 형성하는 단계; 및 제1 다결정반도체패턴 의 상부 층에 배치되고 제3 영역에 위치하며 표면 거칠기 전사 패턴에 대응되는 제2 표면처리층을 포함하는 제1 산화물반도체패턴을 형성하는 단계를 포함할 수 있다.
상기 다결정반도체층의 상면을 평탄화 처리하는 단계는 다결정반도체층 중 제3 영역에 위치하는 다결정반도체층 상에 제1 식각방지막을 형성하는 단계; 다결정반도체층 상면을 습식 식각하여 표면을 평탄화 처리하는 단계를 포함할 수 있다.
상기 습식 식각은 육불화황(SF6)과 염소(Cl2)를 포함하는 습식 식각액을 사용할 수 있다.
상기 제1 다결정반도체패턴을 형성하고, 하부 버퍼층에 표면 거칠기 전사 패턴을 형성하는 단계는 평탄화 처리된 다결정반도체층 상에 제1 다결정반도체패턴을 정의하는 제2 식각방지막을 형성하는 단계; 하부 버퍼층이 노출될 때까지 다결정반도체층을 건식식각하는 단계를 포함할 수 있다.
또한, 본 발명에 따른 유기 전계 발광 표시 장치의 제조방법은 제1 다결정반도체패턴 상에 제1 게이트 절연층을 형성하는 단계; 제1 게이트 절연층 상에 제1 다결정반도체패턴과 중첩하는 제1 게이트 전극과, 스토리지 커패시터 제1 전극을 형성하는 단계; 제1 게이트 전극상에 제1 층간 절연층을 형성하는 단계; 제1 층간 절연층 상에 스토리지 커패시터 제1 전극과 중첩하는 스토리지 제2 전극과, 제1 산화물반도체패턴 아래에서 제1 산화물반도체패턴과 중첩하는 제1 차광 패턴을 형성하는 단계; 제1 차광 패턴 상에 제2 층간 절연층을 형성하는 단계; 제2 층간 절연층 상에 상부 버퍼층을 형성하는 단계; 상부 버퍼층 상에 상기 제1 산화물반도체패턴을 형성하는 단계; 제1 산화물반도체패턴 상에 제2 게이트 절연층을 사이에 개재한 채, 제1 산화물반도체패턴과 중첩하는 제2 게이트 전극을 형성하는 단계; 제2 게이트 전극 상에 제3 층간 절연층을 사이에 개재한 채,제1 다결정반도체패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극과, 제1 산화물반도체패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 포함할 수 있다.
또한, 본 발명에 따른 유기 전계 발광 표시 장치의 제조방법은 상부 버퍼층 상에 형성되는 제2 산화물반도체패턴과; 제2 산화물반도체패턴 하부에 배치되며 제2 산화물반도체패턴과 중첩하면서 제1 게이트 전극과 동일층 상에 배치되는 제2 차광 패턴과; 제3 층간 절연층 상에 배치되며 제2 산화물반도체패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 더 포함할 수 있다.
한편, 기판은 표시 영역과 상기 표시 영역 주변에 배치되는 비 표시 영역을 포함하고, 제2 영역은 표시 영역에 배치되고, 제1 영역은 표시 영역과 비 표시 영역중 적어도 한 영역에 배치될 수 있다.
또한, 제1 산화물반도체패턴은 서브-픽셀(sub-pixel)를 구동하는 구동 박막 트랜지스터의 일부일 수 있다.
또한, 본 발명의 유기 전계 발광 표시 장치는 표시 영역 및 표시 영역 주변에 배치되는 비 표시 영역을 포함하는 기판; 및 표시 영역 및 비 표시 영역 중 적어도 하나의 영역에 배치되며 산화물반도체패턴을 활성층으로 사용하는 박막 트랜지스터를 포함하되, 산화물반도체패턴은 그 표면이 거칠게 표면처리된 표면처리층을 포함하고 산화물반도체패턴의 하부에는 상기 표면처리층으로 표면 상태를 전사시키는 표면처리층 전사 패턴을 포함하는 것을 특징으로 할 수 있다.
본 발명에서는 구동 박막 트랜지스터가 저속구동에서도 풍부한 계조 표현이 가능한 전기적 특성을 갖도록 하면서 누설 전류가 차단되는 특징을 가지며, 스위칭 박막 트랜지스터는 빠른 스위칭이 가능하면서 오프 상태에서 누설 전류를 차단하는 전기적 특성을 갖도록 함으로써 유기 전계 발광 표시 장치의 성능을 대폭 개선할 수 있게 된다. 한편, 본 발명에서는 게이트 구동회로부를 구성하는 다수의 박막 트랜지스터가 표면이 평탄화 처리됨으로써 위치에 따른 박막 트랜지스터간의 동작의 편차를 줄일 수 있어 구동 신뢰성을 향상시킬 수 있다.
또한, 본 발명에서는 구동 박막 트랜지스터의 반도체층의 표면을 단순하게 표면처리함으로써 구동 박막 트랜지스터와 스위칭 박막 트랜지스터의 전기적 특성을 다르게 하므로, 공정을 단순화하고 제조비용을 절감할 수 있게 된다.
도 1은 본 발명에 따른 유기 전계 발광 표시 장치의 개략적인 블록도이다.
도 2a는 본 발명에 따른 유기 전계 발광 표시 장치의 서브-픽셀(sub-pixel)의 개략적인 블록도이다.
도 2b는 본 발명에 따른 유기 전계 발광 표시 장치의 서브-픽셀(sub-pixel)의 회로도이다.
도 3은 본 발명에 따른 유기 전계 발광 표시 장치의 비 표시 영역에 배치되는 게이트 구동회로부의 회로도의 일 예시이다.
도 4는 본 발명의 제1 실시 예로서, 비 표시 영역의 게이트 구동회로부에 배치되는 하나의 박막 트랜지스터와 표시 영역에 배치되는 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터의 일 예를 도시한 단면도이다.
도 5는 본 발명의 특징을 보여주기 위해, 비 표시 영역에 배치되는 하나의 박막 트랜지스터의 다결정반도체패턴의 표면 상태와, 표시 영역에 배치되는 구동 박막 트랜지스터의 산화물반도체패턴의 표면 상태를 비교하는 확대도이다.
도 6은 본 발명의 제2 실시 예로서, 비 표시 영역의 게이트구동회로부에 배치되는 하나의 박막 트랜지스터와 표시 영역에 배치되는 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터의 일 예를 도시한 단면도이다.
도 7은 본 발명의 제3 실시 예로서, 비 표시 영역의 게이트구동회로부에 배치되는 하나의 박막 트랜지스터와 표시 영역에 배치되는 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터의 일 예를 도시한 단면도이다.
도 8a로부터 도 8f는 본 발명의 제1 실시 예에 따른 본 발명의 유기 전계 발광 표시 장치의 제조공정을 차례로 도시한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.
본 발명의 실시 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1은 본 발명에 따른 유기 전계 발광 표시 장치(100)의 개략적인 블록도이고 도 2는 도 1에 도시된 서브-픽셀(sub-pixel)(SP)의 개략적인 블록도이다.
도 1에 도시된 바와 같이, 유기 전계 발광 표시 장치(100)는 영상처리부(110), 열화보상부(150), 메모리(160), 타이밍 제어부(120), 데이터 구동부(140), 전원공급부(180) 및 게이트 구동부(130)가 표시 패널(PAN) 내에 형성되어 있는 표시 패널(PAN)을 포함하여 구성된다.
영상처리부(110)는 외부로부터 공급된 영상데이터와 더불어 각종 장치를 구동하기 위한 구동신호를 출력한다. 예를 들어, 영상처리부(110)로부터 출력되는 구동신호로는 데이터인에이블신호, 수직동기신호, 수평동기신호 및 클럭 신호 등을 포함할 수 있다.
열화보상부(150)는 데이터 구동부(140)로부터 공급되는 센싱 전압(Vsen)에 기초하여 표시 패널의 서브-픽셀(sub-pixel)(SP)의 열화보상 게인(gain) 값을 산출하고 이 산출된 열화보상 게인 값에 기초하여 디밍 가중값을 산출한 후 산출된 열화보상 게인 값과 디밍가중값에 의해 현재 프레임의 각 서브-픽셀(sub-pixel)(SP)의 입력 영상데이터(Idata)를 변조한 후, 변조된 영상데이터(Mdata)를 타이밍 제어부(120)에 공급한다.
상기 타이밍 제어부(120)는 열화보상부(150)에서 변조된 영상데이터와 더불어 구동신호 등을 공급받는다. 타이밍 제어부(120)는 영상처리부(110)로부터 입력되는 구동신호에 기초하여 게이트 구동부(130)의 동작타이밍을 제어하기 위한 게이트타이밍 제어신호(GDC)와 데이터 구동부(140)의 동작타이밍을 제어하기 위한 데이터타이밍 제어신호(DDC)를 생성하여 출력한다.
또한, 상기 타이밍 제어부(120)는 게이트 구동부(130) 및 데이터 구동부(140)의 동작타이밍을 제어하여 각 서브-픽셀(sub-pixel)(SP)로부터 적어도 하나의 센싱 전압(Vsen)을 획득하여 상기 열화보상부(150)로 공급되도록 한다.
상기 게이트 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트타이밍 제어신호(GDC)에 응답하여 스캔신호를 표시 패널(PAN)로 출력한다. 상기 게이트 구동부(130)는 복수의 게이트 라인(GL1~GLm)을 통해 스캔신호를 출력한다. 이때, 게이트 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있지만, 이에 한정되는 것은 아니다. 특히, 게이트 구동부(130)는 유기 전계 발광 표시 장치(100) 내부의 기판상에 직접 박막트랜지터를 적층하여 형성하는 GIP(Gate In Panel)구조로 구성될 수 있다. 상기 GIP는 시프트레지스터와 레벨시프터 등과 같은 다수의 회로를 포함할 수 있다.
데이터 구동부(140)는 타이밍 제어부(120)로부터 입력된 데이터타이밍 제어신호(DDC)에 응답하여 데이터전압을 표시 패널(PAN)로 출력한다. 데이터 구동부(140)는 타이밍 제어부(120)로부터 공급되는 디지털형태의 데이터 신호(DATA)를 샘플링하고 래치(latch)하여 감마전압에 기초한 아날로그형태의 데이터전압으로 변환한다. 데이터 구동부(140)는 복수의 데이터 라인(DL1~DLn)을 통해 데이터전압을 출력한다.
또한, 데이터구동부(14))는 센싱 전압 리드아웃라인을 통해 표시 패널(PAN)로부터 입력되는 센싱 전압(Vsen)을 열화보상부(150)에 공급한다.
이때, 데이터 구동부(140)는 IC(Integrated Circuit) 형태로 패시패널(PAN)상면에 실장될 수 있고 표시 패널(PAN)에 직접 형성될 수 있으나 이에 한정되는 것은 아니다.
전원공급부(180)는 고전위구동전압(EVDD)과 저전위구동전압(EVSS) 등을 출력하여 표시 패널(PAN)에 공급한다. 고전위구동전압(VDD) 및 저전위구동전압(EVSS)은 전원라인을 통해 표시 패널(PAN)에 공급된다. 이때, 전원공급부(180)로부터 출력된 전압은 데이터 구동부(140)나 상기 게이트 구동부(130)로 출력되어 이들의 구동에 사용될 수도 있다.
표시 패널(PAN)은 데이터 구동부(140) 및 게이트 구동부(130)로부터 공급된 데이터전압 및 스캔신호, 전원공급부(180)로부터 공급된 전원에 대응하여 영상을 표시한다.
표시 패널(PAN)은 복수의 서브-픽셀(sub-pixel)(SP)로 구성되어 실제 영상이 표시된다. 서브-픽셀(sub-pixel)(SP)는 적색(Red) 서브-픽셀(sub-pixel), 녹색(Green) 서브-픽셀(sub-pixel) 및 청색(Blue) 서브-픽셀(sub-pixel)를 포함하거나 백색(W) 서브-픽셀(sub-pixel), 적색(R) 서브-픽셀(sub-pixel), 녹색(G) 서브-픽셀(sub-pixel) 및 청색(B) 서브-픽셀(sub-pixel)를 포함한다. 이때, 상기 W, R, G, B 서브-픽셀(sub-pixel)(SP)는 모두 동일한 면적으로 형성될 수 있지만, 서로 다른 면적으로 형성될 수도 있다.
메모리(160)에는 열화보상 게인에 대한 룩업 테이블(Look Up Table)이 저장되어 있을 뿐만 아니라 서브-픽셀(sub-pixel)(SP)의 유기발광소자의 열화보상시점이 저장된다. 이때, 유기발광소자의 열화보상 시점은 유기 전계 발광 표시 패널의 구동 횟수 또는 구동 시간일 수 있다.
도 2a에 도시된 바와 같이, 하나의 서브-픽셀(sub-pixel)(SP)는 게이트 라인(GL1), 데이터 라인(DL1), 센싱 전압 리드아웃라인(SRL1), 전원라인(PL1)과 연결될 수 있다. 서브-픽셀(sub-pixel)(SP)는 회로의 구성에 따라 트랜지스터와 커패시터의 개수는 물론 구동 방법이 결정된다.
도 2b는 본 발명에 따른 유기 전계 발광 표시 장치(100)의 서브-픽셀(sub-pixel)(SP)를 나타내는 회로도이다.
도 2b에 도시된 바와 같이, 본 발명에 따른 유기 전계 발광 표시 장치(100)는 서로 교차하여 서브-픽셀(sub-pixel)(SP)를 정의하는 게이트 라인(GL), 데이터 라인(DL) 파워라인(PL), 센싱라인(SL)을 포함하며, 서브-픽셀(sub-pixel)(SP)에는 구동TFT(DT), 유기발광소자(D), 스토리지 커패시터(Cst), 제1스위치TFT(ST), 제2스위치 TFT(ST2)를 포함한다.
유기발광소자(D)는 제2노드(N2)에 접속된 애노드 전극과, 저전위 구동전압(EVSS)의 입력단에 접속된 캐소드 전극과, 애노드 전극과 캐소드 전극 사이에 위치하는 유기발광층을 포함한다.
구동TFT(DT)는 게이트-소스간 전압(Vgs)에 따라 유기발광소자(D)에 흐르는 전류(Id)를 제어한다. 구동TFT(DT)는 제1노드(N1)에 접속된 게이트 전극, 파워라인(PL)에 접속되어 고전위구동전압(EVDD)이 제공되는 드레인 전극 및 제2노드(N2)에 접속된 소스 전극을 구비한다.
상기 스토리지 커패시터(Cst)는 제1노드(N1)와 제2노드(N2) 사이에 접속된다.
제1스위치 TFT(ST1)는 표시 패널(PAN)의 구동시 게이트 신호(SCAN)에 응답하여 데이터 라인(DL)에 충전된 데이터전압(Vdata)을 제1노드(N1)에 인가하여 구동TFT(DT)를 턴 온시킨다. 이때, 제1스위치TFT(ST1)는 게이트 라인(GL))에 접속되어 주사신호(SCAN)가 입력되는 게이트 전극, 데이터 라인(DL)에 접속되어 데이터전압(Vdata)이 입력되는 드레인 전극 및 제1노드(N1)에 접속된 소스 전극을 구비한다.
제2스위치TFT(ST2)는 센싱신호(SEN)에 응답하여 제2노드(N2)와 센싱 전압 리드아웃라인(SRL) 사이의 전류를 스위칭함으로써, 제2 노드(N2)의 소스전압을 센싱 전압 리드아웃라인(SRL)의 센싱커패시터(Cx)에 저장한다. 제2스위치TFT(ST2)는 표시 패널(PAN)의 구동시 센싱신호(SEN)에 응답하여 제2노드(N2)와 센싱 전압 리드아웃라인(SRL) 사이의 전류를 스위칭함으로써, 구동TFT(DT)의 소스전압을 초기화전압(Vpre)으로 리셋한다. 이때, 제2스위치TFT(ST2)의 게이트 전극은 센싱라인(SL)에 접속되고 드레인 전극은 제2노드(N2)에 접속되며, 소스 전극은 센싱 전압 리드아웃라인(SRL)에 접속된다.
한편, 도면에서는 3개의 박막 트랜지스터와 1개의 스토리지캐패시터를 포함하는 3T1C 구조의 유기 전계 발광 표시 장치를 예시하여 설명했지만, 본 발명의 유기 전계 발광 표시 장치가 이러한 구조에 한정되는 것이 아니라, 4T1C, 5T1C, 6T1C, 7T1C, 8T1C와 같은 다양한 구조에 적용될 수 있을 것이다.
한편, 게이트 구동부(130)가 유기 전계 발광 표시 장치(100) 내부의 기판상에 직접 박막트랜지터를 적층하여 형성하는 GIP(Gate In Panel)구조로 구성될 경우, 도 3를 참조하여 GIP 회로의 일 예를 설명한다.
도 3를 참조하면, GIP 회로는 Q 노드와 Qb 노드 전압에 따라 제1 출력 단자를 통해 게이트 펄스(Scout(n))를 출력하는 제1 출력 회로부, Q 노드와 Qb 노드 전압에 따라 제2 출력 단자를 통해 캐리 신호(Cout(n))를 출력하는 제2 출력 회로부, Q 노드와 Qb 노드를 충방전하는 스위치 회로 등을 구비한다.
제1 출력 회로부는 Q 노드가 프리 차징된(pre-charging)된 상태에서 시프트 클럭(SCCLK)이 입력될 때 턴-온되어 제1 출력 단자의 전압을 충전하는 제1 풀업 트랜지스터(T6)와, Qb 노드 전압이 충전될 때 제1 출력 단자의 전압을 방전하는 제1 풀다운 트랜지스터(T7)를 포함한다. Q 노드와 제1 출력 단자 사이에 커패시터(Cq)가연결된다. 제1 풀업 트랜지스터(T6)는 Q 노드에 연결된 게이트, 시프트 클럭(SCCLK)이 인가되는 드레인, 및 제1 출력 단자에 연결된 소스를 포함한다. Q 노드와 제1 출력 단자 사이에 커패시터(Cq)가 연결된다. 제1 풀다운 트랜지스터(T7)는 Qb 노드에 연결된 게이트, 제1 출력 단자에 연결된 드레인, 및 GVSS0 노드에 연결된 소스를 포함한다. GVSS0 노드에는 게이트 로우 전압(VGL0)이 인가된다.제2 출력 회로부는 Q 노드가 프리 차징된된 상태에서 시프트 클럭(CRCLK)이 입력될 때 턴-온되어 제2 출력 단자의 전압을 충전하는 제2 풀업 트랜지스터(T6cr)와, Qb 노드 전압이 충전될 때 제2 출력 단자의 전압을 방전하는 제2 풀다운 트랜지스터(T7cr)를 포함한다. 제2 풀업 트랜지스터(T6cr)는 Q 노드에 접속된 게이트, 시프트 클럭(CRCLK)이 인가되는 드레인, 및 제2 출력 단자에 연결된 소스를 포함한다. 제2 풀다운 트랜지스터(T7cr)는 Qb노드에 연결된 게이트, 제2 출력 단자에 연결된 드레인, 및 GVSS2 노드에 연결된 소스를 포함한다. GVSS2 노드 에는 게이트 로우 전압(VGL2)이 인가된다. VGL2는 VGL0 보다 더 낮은 전압으로 설정될 수 있다.
스위치 회로는 다수의 TFT들(T1, T1A, T3, T3q, T3A, T3n, T3Na, T4, T41, T4q, T5, T5q)을 이용하여 Q 노드, Qb, Qh 노드를 충방전한다.
TFT(T1 및 T1A)는 제n-3 스테이지로부터의 캐리 신호(Cout(n-3))에 응답하여 Q 노드와 Qh 노드의 전압을 캐리신호(Cout(n-3))의 VGH로 충전한다. TFT(T1)는 캐리 신호(Cout(n-3))가 인가되는 게이트 및 드레인과, Qh 노드에 연결된 소스를 포함한다. TFT(T1A)는 캐리 신호(Cout(n-3))가 인가되는 게이트, Qh 노드에 연결된
드레인, 및 Q 노드에 연결된 소스를 포함한다.
TFT(T3q)는 프리차징(precharging)된 Q 노드의 전압에 응답하여 턴-온되어 Qh 노드를 GVDD에 Qh 노드를 연결하여 GVDD 노드를 통해 인가되는 VGH로 Qh 노드를 충전한다. TFT(3q)는 Q 노드에 연결된 게이트, GVDD 노드에 연결된 드레인, 및 Qh 노드에 연결된 소스를 포함한다.
TFT(T3n 및 TnA)는 다음 스테이지로부터의 캐리 신호(Cout(n+3))에 응답하여 Q 노드와 Qh 노드를 GVSS2 노드에 연결하여 Q 노드와 Qh 노드를 방전한다. TFT(T3n)는 캐리 신호(Cout(n+3))가 인가되는 게이트, Q 노드에 연결된 드레인, 및 Qh 노드에 연결된 소스를 포함한다. TFT(T3Na)는 캐리 신호(Cout(n+3))가 인가되는 게이트, Qh 노드에 연결된 드레인, 및 GVSS2 노드에 연결된 소스를 포함한다.
TFT(T3 및 T3A)는 Qb 노드에 응답하여 턴-온되어 Q 노드와 Qh 노드를 GVSS2 노드에 연결하여 Q 노드를 방전한다. TFT(T3)은 Qb 노드에 연결된 게이트, Q 노드에 연결된 드레인, 및 Qh 노드에 연결된 소스를 포함한다. TFT(T3A)는 Qb 노드에 연결된 게이트, Qh 노드에 연결된 드레인, 및 GVSS2 노드에 연결된 소스를 포함한다.
TFT(T4, T41, T4q)는 Q 노드 전압이 미충전 상태일 때 Qb 노드를 VGH로 충전한다. TFT(T41)는 VGH가 인가되는 GVDD 노드에 연결된 게이트 및 드레인과, TFT(T4)의 게이트와 TFT(T4q)의 드레인에 연결된 소스를 포함한다. TFT(T4)는 TFT(T41)의 소스와 TFT(T4q)의 드레인에 연결된 게이트, GVDD 노드에 연결된 드레인, 및 Qb 노드에 연결된 소스를 포함한다. TFT(T4q)는 Q 노드에 연결된 게이트, TFT(T41)의 소스와 TFT(T4)의 게이트에 연결된 드레인, 및 GVSS1 노드에 연결된 소스를 포함한다. GVSS1에 VGL1이 인가된다. VGL1은 VGL0 보다 낮고, VGL2보다 높은 전압으로 설정될 수 있다.
TFT(T5q)는 프리 차징된 Q 노드의 전압에 따라 턴-온되어 Qb 노드를 GVSS1 노드에 연결하여 Qb 노드를 방전한다. TFT(T5q)는 Q 노드에 연결된 게이트, Qb 노드에 연결된 드레인, 및 GVSS1 노드에 연결된 소스를 포함한다.
TFT(T5)는 제n-3 스테이지로부터의 캐리 신호(Cout(n-3))에 응답하여 턴-온되어 Qb 노드를 방전한다. TFT(T5)는 캐리 신호(Cout(n-3))가 인가되는 게이트, Qb 노드에 연결된 드레인, 및 GVSS1 노드에 연결된 소스를 포함한다.
이렇듯, GIP 구조에 배치되는 박막 트랜지스터와 서브-픽셀(sub-pixel)에 배치되는 박막 트랜지스터는 각각 그 역할이 다르고 그에 따라 서로 다른 동작 특성을 가지는 것이 필요하다. 즉, GIP 회로부에서는 고속의 동작 특성이 필요하고 서브-픽셀(sub-pixel) 내에서는 그 역할에 따라 저속 구동에서도 풍부한 계조 표현이 필요한 구동 박막 트랜지스터가 요구되기도 하고, 빠른 동작 특성 및 오프 상태에서 누설 전류를 효과적으로 차단하는 스위칭 소자가 필요하기도 하다.
이에 본 발명에 따른 유기 전계 발광 표시 장치는 각 역할에 최적화된 박막 트랜지스터를 제공하고자 한다.
도 4는 비 표시 영역(NA) 특히, GIP 영역에 배치되는 박막 트랜지스터의 대표로서 하나의 제1 박막 트랜지스터(GT)와, 표시 영역(AA) 중 서브-픽셀(sub-pixel) 내에 배치되며 유기 전계 발광소자를 구동하는 구동 박막 트랜지스터(DT)와 제1 스위칭 박막 트랜지스터(ST-1) 및 스토리지 커패시터(Cst)를 도시한 단면도이다.
도 5는 도 4 중, 특히 비 표시 영역(NA) 내의 게이트 구동회로부를 구성하는 제1 박막 트랜지스터(GT)와 서브-픽셀(sub-pixel) 내의 화소회로 부분의 일부를 비교 도시한 단면도이다.
도 4에 도시된 바와 같이, 기판(410) 상의 서브-픽셀(sub-pixel) 내에는 구동 박막 트랜지스터(DT)와 제1 스위칭 박막 트랜지스터(ST-1)가 배치된다. 이때, 도 4는 구동 박막 트랜지스터(DT)와 하나의 스위칭 박막 트랜지스터(ST-1)만을 개시하지만, 이는 설명의 편의를 위한 것일 뿐, 실제 기판(410)에는 다수의 스위칭 박막 트랜지스터가 배치될 수 있다.
또한, 기판(410)의 비 표시 영역(NA)에는 게이트 구동회로부를 구성하는 다수의 제1 박막 트랜지스터(GT)가 배치된다.
제1 박막 트랜지스터(GT)는 기판(410)상에 형성되는 하부 버퍼층(411) 상에 배치되는 제1 다결정반도체패턴(414)과, 제1 다결정반도체패턴(414)을 절연하는 제1 게이트 절연층(442)과, 제1 게이트 절연층(442) 상에 배치되며 제1 다결정반도체패턴(414)과 중첩하는 제1 게이트 전극(416)과, 제1 게이트 전극(416) 상에 형성되는 복수의 절연층과 상기 복수의 절연층 상에 배치되는 제1 소스 전극(417S) 및 제1 드레인 전극(417D)을 포함한다.
기판(410)은 유기막과 무기막이 교대로 적층된 멀티 레이어(multi-layer)로 구성될 수 있다. 예를 들어, 기판(410)은 폴리이미드(polyimide)와 같은 유기막과 산화실리콘(SiO2)과 같은 무기막이 서로 교번하면서 적층되어 형성될 수 있다.
기판(410)상에 하부 버퍼층(411)이 형성된다. 하부 버퍼층(411)은 외부로부터 침투할 수 있는 수분 등을 차단하기 위한 것으로 산화실리콘(SiO2)막 등을 다층으로 적층하여 사용할 수 있다.
상기 하부 버퍼층(411) 상에 제1 다결정반도체패턴(414)이 형성되어 있다. 제1 다결정반도체패턴(414)은 다결정질의 반도체로 구성되는 것으로 전하가 이동하는 제1 채널 영역(414a)과, 제1 채널 영역(414a)을 사이에 두고 제1 채널 영역(414a)에 인접한 제1 소스 영역(414b) 및 제1 드레인 영역(414c)을 포함한다. 제1 소스 영역(414b) 및 제1 드레인 영역(414c)은 진성의 다결정반도체패턴 내에 인이나 붕소와 같은 불순물 이온을 도핑하여 도체화된 영역이다.
본 발명의 제1 실시 예에서 제1 다결정반도체패턴(414)은 다결정반도체의 성장 중에 필연적으로 발생하는 결정 경계(Grain Boundary)를 인위적으로 제거하여 표면을 평탄화시킨 것을 특징으로 한다.
제1 다결정반도체패턴(414)은 기판상에 비정질반도체층을 증착한 다음, 레이저 조사 등의 방법으로 열을 가하여 결정화하여 이루어진다. 다결정반도체는 단결정 영역인 그레인(grain)이 성장하면서 이웃하는 그레인(grain)과 경계를 이루고 그 경계부는 표면 위로 솟아 오르는 결정 경계(grain boundary)를 포함한다. 이러한 결정 경계는 기판의 위치마다 그 분포밀도가 서로 다를 수 있고 그 결과, 결정 경계는 전하의 이동을 방해하는 장벽으로서 역할하기 때문에 기판의 위치에 따라 서로 다른 전기 이동도를 가지는 다결정반도체패턴이 형성될 수 있다.
그러나 게이트 구동회로부를 구성하는 제1 박막 트랜지스터는 고속 동작과 더불어 그 형성되는 위치에 상관없이 동일한 동작 특성이 요구되는 바, 본 발명의 일 실시 예에 따른 제1 박막 트랜지스터는 제1 다결정반도체패턴(414)에 인위적으로 평탄화 공정을 진행하여 표면의 결정 경계를 제거한다. 즉, 도 5를 참조하면, 제1 다결정반도체패턴(414)은 그 표면이 평탄화 처리된 제1 표면처리층(414a)을 포함한다.
제1 다결정반도체패턴(414)의 표면을 평탄화하는 공정은 기계적 방식을 이용할 수도 있으나, 본 발명은 제1 다결정반도체패턴(414)의 물리적 손상을 방지할 수 있는 습식 식각방법을 이용한다. 그러나 본 발명이 표면 평탄화 공정으로서 기계적 방식을 사용하는 것을 배제하는 것은 아니다. 이상적으로 제1 실시 예의 제1 다결정반도체패턴(414)은 그 상면이 평탄화되어 표면 거칠기가 실질적으로 "0"인 것을 목표로 한다.
제1 다결정반도체패턴(414)은 제1 채널 영역(414a)과 상기 제1 채널 영역(414a)을 사이에 두고 상기 제1 채널 영역(414a)과 인접한 제1 소스 영역(414b) 및 제1 드레인 영역(414c)을 포함한다.
제1 게이트 절연층(442)은 제1 다결정반도체패턴(414)이 형성된 기판(410) 전체 면에 산화실리콘(SiO2)과 같은 무기 절연층을 증착하여 형성한다. 제1 게이트 절연층(442)은 제1 다결정반도체패턴(414)을 외부로부터 보호하고 절연시킨다.
제1 게이트 전극(416)은 금속물질로 구성된다. 예를 들어 제1 게이트 전극(416)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
제1 게이트 전극(416)은 제1 채널 영역(414a)과 중첩하도록 제1 게이트 절연층(442) 상에 배치된다.
제1 게이트 전극(416)과 제1 소스 전극(417S) 및 제1 드레인 전극(417D)사이에는 복수의 절연층이 형성될 수 있다.
도 4를 참조하면, 상기 복수의 절연층은 제1 게이트 전극(416)의 상면과 접촉하는 제1 층간 절연층(443)과, 그 위에 순차로 적층되는 제2 층간 절연층(444)과, 상부 버퍼층(445)과, 제2 게이트 절연층(446)과, 제3 층간 절연층(447)일 수 있다.
제1 소스 전극(417S)과 제1 드레인 전극(417D)은 제3 층간 절여층(447)상에 배치된다. 제1 소스 전극(417S)과 제1 드레인 전극(417D)은 제1 게이트 절연층(442), 제1 층간 절연층(443), 제2 층간 절연층(444), 상부 버퍼층(445), 제2 게이트 절연층(446) 및 제3 층간 절연층(447)을 관통하는 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)을 통해 각각 제1 소스 영역(414b) 및 제1 드레인 영역(414c)과 연결된다.
한편, 표시 영역(AA)의 서브-픽셀(sub-pixel)에는 구동 박막 트랜지스터(DT), 제1 스위칭 박막 트랜지스터(ST-1) 및 스토리지 커패시터(Cst)가 배치된다.
구동 박막 트랜지스터(DT)는 상부 버퍼층(445) 위에 형성된다.
본 발명의 일 실시 예에서 구동 박막 트랜지스터(DT)는 제1 산화물반도체패턴(474)과 제1 산화물반도체패턴(474)과 중첩하는 제2 게이트 전극(478)과 제2 소스 전극(479S) 및 제2 드레인 전극(479D)을 포함한다.
산화물반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합으로 이루어질 수 있다. 더 구체적으로, 산화물반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO) 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 등을 포함할 수 있다.
종래에는 구동 박막 트랜지스터로는 고속 동작에 유리한 다결정반도체패턴을 활성층으로 사용하였다. 그러나 다결정반도체패턴을 포함하는 구동 박막 트랜지스터는 오프(off)상태에서 누설 전류가 발생하여 전력이 소비되는 큰 문제점을 안고 있었다. 특히, 오프(off)상태에서 소비전력이 발생하는 문제는 표시 장치가 문서 화면을 표출하는 정지영상과 같은 저속의 동작시 더욱 문제가 된다. 이에 본 발명의 일 실시 예에서 누설 전류 발생을 차단하는데 유리한 산화물반도체패턴을 활성층으로 사용하는 구동 박막 트랜지스터를 제안한다.
그러나 산화물반도체패턴을 활성층으로 사용하는 박막 트랜지스터의 경우, 산화물반도체의 물질 특성상 단위전압 변동값에 대한 전류 변동값이 커 정밀한 전류제어가 필요한 저계조 영역에서 불량을 발생하는 경우가 많다. 따라서 본 발명의 일 실시 예에서는 게이트 전극에 인가되는 전압의 변동값에 대해 활성층에서 전류의 변동값이 상대적으로 둔감한 구동 박막 트랜지스터를 제공한다.
도 4 및 도 5를 참조하면, 구동 박막 트랜지스터(DT)는 상부 버퍼층(445) 상에 위치하며 거칠게 표면처리된 제1 산화물반도체패턴(474)과 상기 제1 산화물반도체패턴(474)을 덮는 제2 게이트 절연층(446)과 제2 게이트 절연층(446) 상에 형성되며 제1 산화물반도체패턴(474)과 중첩하는 제2 게이트 전극(478)과 제2 게이트 전극(478)을 덮는 제3 층간 절연층(447)과 제3 층간 절연층(447) 상에 배치되는 제2 소스 전극(479S) 및 제2 드레인 전극(479D)을 포함한다.
특히, 구동 박막 트랜지스터(DT)은 제1 산화물반도체패턴(474)의 상면이 거칠게 표면처리된 제2 표면처리층(474e)을 포함한다.
활성층으로서 산화물반도체패턴의 표면을 거칠게 표면처리하면 에스펙터(s-factor)값이 증가하여 저계조에서 유기 전계 발광소자를 제어할 수 있는 전압 범위가 넓어지는 것을 확인하였다. 즉, 산화물반도체패턴의 상면의 거칠기가 증가하면 산화물반도체패턴의 계면에 왜곡이 발생한다. 이러한 왜곡은 전압 인가시 전류증가를 방해하므로, 거칠기의 증가에 의해 구동 박막 트랜지스터의 에스펙터가 증가하게 된다.
따라서, 본 발명의 제1 산화물반도체패턴(474)은 그 상부 표면에 거칠게 표면처리된 제2 표면처리층(474e)을 포함하며 특히 제2 표면처리층(474e)은 제2 채널 영역(474a)과 중첩한다. 그러나 제2 표면처리층(474e)이 제2 채널 영역(474a) 위에만 형성되는 것으로 제한되지 않고, 제1 산화물반도체패턴(474)의 상부 표면 전체에 형성될 수도 있다.
참고로, 에스펙터(s-factor)는 "부문턱기울기(subthreshold slope)"로 흔히 불리는 것으로, 전류를 10배 상승할 때 필요한 전압을 나타내는 것으로, 게이트전압에 대한 드레인 전류의 특성을 나타내는 그래프(I-V curve)에 있어서 문턱 전압 이하 영역 그래프의 기울기의 역수값이다.
에스펙터가 작은 경우, 게이트전압에 대한 드레인 전류의 특성 그래프(I-V)의 기울기가 크다는 것을 의미하므로 작은 전압에 의해서도 박막 트랜지스터가 온되며, 따라서 박막 트랜지스터의 스위칭특성이 좋아진다. 반면에, 단시간에 문턱 전압에 도달하므로, 충분한 계조 표현이 어렵게 된다.
에스펙터가 큰 경우, 게이트전압에 대한 드레인 전류의 특성 그래프(I-V)의 기울기가 작다는 것을 의미하므로 박막 트랜지스터가 온/오프 반응속도가 저하되며, 따라서 박막 트랜지스터의 스위칭특성은 저하되지만 상대적으로 장시간에 걸쳐 문턱 전압에 도달하므로 충분한 계조 표현이 가능해진다.
또한, 활성층인 제1 산화물반도체패턴(474)은 전하가 이동하는 제2 채널 영역(474a)과, 제2 채널 영역(474a)을 사이에 두고 제2 채널 영역(474a)에 인접한 제2 소스 영역(474b) 및 제2 드레인 영역(474c)을 포함한다.
제2 채널 영역(474a)은 불순물이 도핑되지않은 진성의 산화물반도체로 구성될 수 있다. 또한 제2 소스 영역(474b) 및 제2 드레인 영역(474c)은 진성의 산화물반도체에 3족 또는 5족의 불순물 이온이 도핑되어 도체화된 영역이다.
한편, 상기 제1 산화물반도체패턴(474)의 하부에는 제1 차광 패턴(BSM-1)이 형성되어 있다. 제1 차광 패턴(BSM-1)은 외부 광이 제1 산화물반도체패턴(474)에 조사되어 제1 산화물반도체패턴(474)이 오동작 될 수 있는 것을 방지하기 외부 광을 차단하는 금속 패턴일 수 있다.
제1 차광 패턴(BSM-1)은 상기 제1 산화물반도체패턴(474)의 상면에 제2 표면처리층(474e)이 형성될 수 있도록 그 상부 표면에 표면 거칠기 전사 패턴(BSM-1a)을 포함한다. 즉, 상기 제1 차광 패턴의 표면 거칠기 전사 패턴(BMS-1a)이 형성된 제1 차광 패턴(BSM-1) 상면에 제2 층간절연층(444), 상부 버퍼층(445) 및 제1 산화물반도체패턴(474)이 형성되면 상기 제1 차광 패턴의 표면 거칠기 전사 패턴(BMS-1a)의 표면의 굴곡이 그 위에 형성되는 절연층들 및 제1 산화물반도체패턴(474)에 전사되어 제1 산화물반도체패턴(474)이 제2 표면처리층(474e)을 가지게 된다.
또한, 상기 제1 차광 패턴의 표면 거칠기 전사 패턴(BMS-1a)은 그 아래에 위치하는 하부 버퍼층(411)의 표면 거칠기 전사 패턴(411a)에 기인한다. 하부 버퍼층(411)의 표면 거칠기 전사 패턴(411a)은 그 상부에 형성되는 제1 게이트 절연층(442)으로 표면굴곡을 전사시킨다. 그리고 제1 게이트 절연층(442)의 표면 거칠기 전사 패턴(442a)은 그 상부에 위치하는 제1 차광 패턴(BSM-1)에 표면굴곡을 전사하여 제1 차광 패턴의 표면 거칠기 전사 패턴(BSM-1)을 형성한다. 이 과정이 반복되면서 제1 산화물반도체패턴(474)에 제2 표면처리층(474e)이 형성된다. 상기 공정에 대해서는 하기의 도 8a 내지 도 8d를 참조하여 설명될 것이다.
또한, 본 발명의 실시 예에서는 제1 차광 패턴(BSM-1)을 수소 입자에 대한 포집 능력이 우수한 티타늄(Ti) 물질을 포함하는 금속층으로 구성할 수 있다. 예를 들어, 티타늄 단층 또는 몰리브덴(Mo)과 티타늄(Ti)의 복층 또는 몰리브덴(Mo)과 티타늄(Ti)의 합금일 수 있다. 그러나 이에 한정되지 않고 티타늄(Ti)을 포함하는 다른 금속층도 가능하다.
티타늄(Ti)은 상부 버퍼층(445) 내로 확산하는 수소 입자를 포집하여 수소 입자가 제1 산화물반도체패턴(474)에 도달하는 것을 방지할 수 있다. 따라서 본 발명의 실시 예에 의한 구동 박막 트랜지스터(DT)는 수소 입자를 포집하는 능력을 가지는 티타늄과 같은 금속층으로 제1 차광 패턴(BSM-1)을 형성하고 또한 산화물반도체패턴의 에스펙터(s-factor)값을 증가시킬 수 있는 제2 표면처리층(474e)을 구비함으로써 구동 박막 트랜지스터(DT)의 신뢰성을 향상시키고 저계조에서 구동 박막 트랜지스터의 제어범위를 넓힐 수 있다.
제1 차광 패턴(BSM-1)은 제1 산화물반도체패턴(474)과 중첩하도록 제1 산화물 반도체패턴(474)의 수직 하방에 형성하는 것이 바람직하다. 또한, 제1 차광 패턴(BSM-1)은 제1 산화물반도체패턴(310)과 완전히 중첩될 수 있도록 제1 산화물 반도체패턴(310)보다 더 크게 형성할 수 있다.
또한, 제1 차광 패턴(BSM-1)은 그 상면에 표면 거칠기 전사 패턴(BSM-1a)을 포함한다. 표면 거칠기 전사 패턴(BSM-1a)은 제1 산화물반도체패턴(474)으로 그 표면의 형태가 전사되어 제1 산화물반도체패턴(474)의 상면에 제2 표면처리층(474e)을 형성한다.
한편, 구동 박막 트랜지스터(DT)의 제2 소스 전극(479S)은 제1 차광 패턴(474)과 전기적으로 연결될 수 있다. 제1 차광 패턴(BSM-1)을 제2 소스 전극(479S)에 전기적으로 연결하면 아래와 같은 추가적인 효과를 얻을 수 있다.
제1 산화물반도체패턴(474)은 제2 소스 영역(474b) 및 제2 드레인 영역(474c)이 불순물로 도핑됨에 따라 제1 산화물반도체패턴(474) 내부에서 기생 커패시턴스 Cact 가 발생하고, 제2 게이트 전극(478)과 제1 산화물반도체패턴(474) 사이에는 기생 커패시턴스 Cgi가 발생하며, 제 2 소스 전극(479S)와 전기적으로 연결되는 제1 차광 패턴(BSM-1)과 제1 산화물반도체패턴(474) 간에는 기생커패시턴스 Cbuf 가 발생한다.
제1 산화물반도체패턴(474)과 제1 차광 패턴(BSM-1)은 제2 소스 전극(479S)에 의해 전기적으로 연결되어 있어 기생 커패시턴스 Cact 와 기생 커패시턴스 Cbuf 는 서로 병렬로 연결되고 기생 커패시턴스 Cact와 기생 커패시턴스 Cgi는 직렬로 연결된다. 또한, 제2 게이트 전극(478)에 Vgat의 게이트 전압을 인가하면, 실제 제1 산화물반도체패턴(474)에 인가되는 실효 전압 Veff는 아래와 같은 공식1이 성립한다.
Figure pat00001
따라서, 제2 채널 영역(474a)에 인가되는 실효 전압은 기생 커패시턴스 Cbuf와 반비례 관계에 있어 기생 커패시턴스 Cbuf를 조절하여 제1 산화물반도체패턴(474)에 인가되는 실효 전압을 조절할 수 있다.
즉, 제1 차광층(BSM-1)을 제1 산화물반도체패턴(474) 가까이 배치하여 기생 커패시턴스 Cbuf 값을 키우면 제1 산화물반도체패턴(474)에 흐르는 실제 전류 값을 줄일 수 있다.
제1 산화물반도체패턴(474)에 흐르는 실효 전류 값이 줄어든다는 것은 실제 제2 게이트 전극(478)에 인가되는 전압 Vgat 을 통해 제어할 수 있는 구동 박막 트랜지스터(DT)의 제어 범위가 넓어진다는 것을 의미한다.
즉, 구동 박막 트랜지스터(DT)의 제2 소스 전극(479S)과 제1 차광 패턴(BSM-1)을 전기적으로 연결하면 저계조에서도 정밀하게 유기 전계 발광소자를 제어할 수 있어 저계조에서 자주 발생하는 화면 얼룩의 문제를 해결할 수 있다.
또한, 구동 박막 트랜지스터(DT)는 제1 산화물반도체패턴(474)상에 제2 게이트 전극(478)이 배치된다. 제2 게이트 전극(478)은 제2 채널 영역(474a)과 중첩될 수 있다. 제2 게이트 전극(478)과 제1 산화물반도체패턴(474) 사이에는 제2 게이트 절연층(444)이 개재된다.
제2 게이트 전극(478) 상에는 제2 소스 전극(479S) 및 제2 드레인 전극(479D)이 형성된다.
제2 소스 전극(479S) 및 제2 드레인 전극(479D)과 제2 게이트 전극(478) 사이에는 제 3 층간 절연층(447)이 개재될 수 있다.
제2 소스 전극(479S)은 제2 게이트 절연층(446)과 제3 층간 절연층(447)을 관통하는 제3 컨택홀(CH3)을 통해 제2 소스 영역(474b)와 연결되고, 제2 드레인 전극(479D)은 제2 게이트 절연층(446)과 제3 층간 절연층(447)을 관통하는 제4 컨택홀(CH4)을 통해 제2 드레인 영역(474c)과 연결된다.
한편, 제2 소스 전극(474S)은 제2 층간 절연층(443), 상부 버퍼층(445) 제2 게이트 절연층(446) 및 제3 층간 절연층(447)을 관통하는 제5 컨택홀(CH5)을 통해 제1 차광 패턴(BSM-1)과 전기적으로 연결될 수 있다.
또한, 서브-픽셀(sub-pixel)는 산화물반도체패턴을 포함하는 제1 스위칭 박막 트랜지스터(ST-1)을 포함한다. 제1 스위칭 박막 트랜지스터(ST-1)은 데이터 배선과 구동 박막 트랜지스터(DT)사이에 배치될 수 있다. 도 4에서 하나의 스위칭 박막 트랜지스터가 도시 되었으나 스위칭 박막 트랜지스터는 서브-픽셀(sub-pixel) 내에 적어도 하나 이상 배치될 수 있다. 즉, 서브-픽셀(sub-pixel)내의 화소 회로가 3T1C, 4T1C, 5T1C, 6T1C, 7T1C 등의 다양한 구성에 따라 스위칭 박막 트랜지스터는 하나 이상이 배치될 수 있다.
제1 스위칭 박막 트랜지스터(ST-1)는 제2 산화물반도체패턴(432)과, 제3 게이트 전극(433)과, 제3 소스 전극(434S) 및 제3 드레인 전극(434D)을 포함한다.
제2 산화물반도체패턴(432)은 제3 채널 영역(432a)과, 제3 채널 영역을 사이에 두고 제3 채널 영역(432a)과 인접한 제3 소스 영역(432b) 및 제3 드레인 영역(432c)을 포함한다.
제2 산화물반도체패턴(432) 위에는 제3 게이트 전극(433)이 제2 게이트 절연층(447)을 개재한 채 위치한다.
제3 게이트 전극(433) 위에는 제3 층간 절연층(447)을 개재한 채, 제3 소스 전극(434s) 및 제3 드레인 전극(434D)이 위치한다.
제3 소스 전극(434S) 및 제 3 드레인 전극(434D)은 제2 게이트 절연층(446) 및 제3 층간 절연층(447)를 관통하는 제6 컨택홀(CH6) 및 제7 컨택홀(CH7)을 통해 각각 제3 소스 영역(432b) 및 제3 드레인 영역(432c)에 연결된다.
또한, 제2 산화물반도체패턴(432) 아래에는 제2 차광 패턴(BSM-2)이 배치될 수 있다.
제2 차광 패턴(BSM-2)은 외부로부터 인입되는 광으로부터 제2 산화물반도체패턴(432)을 보호하기 위해 제2 산화물반도체패턴(432)과 중첩하면서 제2 산화물반도체패턴(432)의 하부에 배치된다.
제2 차광 패턴(BSM-2)은 제1 층간 절연층(443) 위에 형성될 수 있다. 하지만, 제2 차광 패턴(BSM-2)은 제2 산화물반도체패턴(432)의 에스펙터(s-factor)값을 감소시킬 수 있기 때문에 다른 실시 예로서, 제2 차광 패턴(BSM-2)은 제2 산화물반도체패턴(432) 아래에 배치하지 않을 수도 있다.
그러나 제1 실시 예인 제2 차광 패턴(BSM-2)을 제2 산화물반도체패턴(432) 아래에 배치하는 경우, 제2 차광 패턴(BSM-2)은 제1 차광 패턴(BSM-1)보다 더 하부의 층에 배치할 수 있다. 즉, 제2 차광 패턴(BSM-2)은 제2 산화물반도체패턴(432)과 제2 차광 패턴(BSM-2) 사이의 거리가 제1 차광 패턴(BSM-1)과 제1 산화물반도체패턴(474)의 거리보다 멀도록 제1 차광 패턴(BSM-1)의 하부 층에 배치될 수 있다. 제2 차광 패턴(BSM-2)을 제2 산화물반도체패턴(432) 아래에 배치하되, 제1 차광 패턴(BSM-1)보다 하부 층에 배치함으로써 고속 동작 특성이 요구되는 제1 스위칭 박막 트랜지스터(ST-1)를 구현할 수 있다. 물론 제1 스위칭 박막 트랜지스터(ST-1)은 제2 차광 패턴(BSM-2)을 포함하지 않는 것도 가능하다.
한편, 도 4을 참조하면, 서브-픽셀(sub-pixel)는 스토리지 커패시터(Cst)를 더 포함한다.
스토리지 커패시터(Cst)는 데이터 라인을 통해 인가되는 데이터 전압을 일정기간 저장하였다가 유기발광소자에 제공한다.
스토리지 커패시터(Cst)는 서로 대응하는 두 개의 전극과 그 사이에 배치되는 유전체를 포함한다. 스토리지 커패시터(Cst)는 제1 게이트 전극(416)과 같은 물질로 동일한 층상에 배치되는 스토리지 커패시터의 제1 전극(450A)과 제1 차광 패턴(BSM-1)과 동일한 물질로 동일층 상에 배치되는 스토리지 커패시터의 제2 전극(450B)을 포함한다.
스토리지 커패시터의 제1 전극(450A)과 스토리지 커패시터의 제2 전극(450B) 사이에는 제1 층간 절연층(443)이 개재된다.
상기 스토리지 커패시터의 제2 전극(450B)은 제2 소스 전극(479S)과 전기적으로 연결될 수 있다.
본 발명의 제1 실시 예는 다수의 금속 패턴을 포함하고 다수의 컨택홀들을 포함하기 때문에 마스크공정을 줄이는 것이 필요할 수 있다.
따라서, 도 4를 참조하면, 제1 게이트 전극((416)과 스토리지 커패시터의 제1 전극(450A)과 제2 차광 패턴(BSM-2)은 동일층상에 동일한 물질로 형성될 수 있다. 즉 하나의 마스크 공정으로 형성될 수 있다.
또한 스토리지 커패시터의 제2 전극(450B)과 제1 차광 패턴(BSM-1)은 하나의 마스크 공정으로 형성될 수 있다.
또한 제1 산화물반도체패턴(474)과 제2 산화물반도체패턴(474)은 하나의 마스크 공정으로 형성될 수 있다.
또한 제1 소스 전극(417S), 제1 드레인 전극(417D), 제2 소스 전극(479S), 제2 드레인 전극(479D), 제3 소스 전극(434S) 및 제3 드레인 전극(434D)은 하나의 마스크 공정으로 형성될 수 있다.
하나의 마스크 공정이란 증착, 노광, 식각, 세정의 일련의 공정을 포함하는 포토리소그래피 공정을 포함하는 것을 의미한다.
도 4를 참조하면, 구동 박막 트랜지스터(DT) 및 제1 스위칭 박막 트랜지스터(ST-1)가 배치된 기판(410) 위에는 제1 평탄화층(448)이 형성된다. 상기 제1 평탄화층(448)은 포토아크릴과 같은 유기물질로 형성될 수 있지만, 무기층 및 유기층으로 이루어진 복수의 층으로 구성될 수도 있다. 제1 평탄화층(448)위에는 연결 전극(445)이 형성된다. 연결 전극(445)은 발광소자부분(460)의 일 구성요소인 애노드 전극(456)과 구동 박막 트랜지스터(DT)를 전기적으로 연결한다.
연결 전극(445) 위에는 제 2 평탄화층(449)이 형성될 수 있다. 제2 평탄화층(449)은 제1 평탄화층(448)과 같이 포토아크릴과 같은 유기물질로 형성될 수 있지만, 무기층 및 유기층으로 이루어진 복수의 층으로 구성될 수도 있다.
상기 제2 평탄화층(449) 위에는 제8 컨택홀(CH8)을 통해 구동트랜지스터(DT)의 제2 드레인 전극(479D)과 전기적으로 접속되는 애노드 전극(456)이 형성된다. 상기 애노드 전극(456)은 Ca, Ba, Mg, Al, Ag 등과 같은 금속이나 이들의 합금으로 이루어진 단일층 또는 복수의 층으로 이루어져 구동트랜지스터(DT)의 제2 드레인 전극(479D)과 접속되어 외부로부터 화상신호가 인가된다. 애노드 전극(456)과 더불어 비 표시 영역(NA)에는 공통전압배선(VSS)과 캐소드 전극(463)을 전기적으로 연결해 주는 애노드 연결 전극(457)이 더 구비될 수 있다.
상기 제2 평탄화층(449) 위에는 뱅크층(461)이 형성된다. 뱅크층(461)은 일종의 격벽으로서, 각 서브-픽셀(sub-pixel)를 구획하여 인접하는 서브-픽셀(sub-pixel)에서 출력되는 특정 컬러의 광이 혼합되어 출력되는 것을 방지할 수 있다.
애노드 전극(456)의 위 및 뱅크층(461) 경사면 일부 영역 위에는 유기발광층(462)이 형성된다. 상기 유기발광층(462)은 각 서브-픽셀(sub-pixel)에 형성되어 적색광을 발광하는 R-유기발광층, 녹색광을 발광하는 G-유기발광층, 청색광을 발광하는 B-유기발광층일 수 있다. 또한, 유기발광층(461)은 백색광을 발광하는 W-유기발광층일 수 있다.
상기 유기발광층(462)은 발광층뿐만 아니라 발광층에 전자 및 정공을 각각 주입하는 전자주입층 및 정공주입층과 주입된 전자 및 정공을 유기층으로 각각 수송하는 전자수송층 및 정공수송층 등을 포함할 수 있다.
상기 유기발광층(462) 위에는 캐소드 전극(463)이 형성된다. 상기 캐소드 전극(463)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oixde)와 같은 투명한 도전물질 또는 가시광선이 투과되는 얇은 두께의 금속으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
상기 캐소드 전극(463) 위에는 봉지층 부분(470)이 형성된다. 상기 봉지층(470)은 무기층로 구성된 단일층으로 구성될 수도 있고, 무기층/유기층의 2층으로 구성될 수도 있으며, 무기층/유기층/무기층의 3층으로 구성될 수도 있다. 상기 무기층은 SiNx와 SiX 등의 무기물로 구성될 수 있지만, 이에 한정되는 것은 아니다. 또한, 유기층은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트 등의 유기물질 또는 이들의 혼합물질을 구성될 수 있지만, 이에 한정되는 것은 아니다.
도4에서는 봉지층 부분(470)의 일 실시 예로서 무기층(471)/유기층(472)/무기층(473)의 3층으로 구성되는 것을 개시하였다.
상기 봉지층 부분(470) 위에는 커버 글래스(미도시)이 배치되어 접착층(도면표시하지 않음)에 의해 부착될 수 있다. 상기 접착층으로는 부착력이 좋고 내열성 및 내수성이 좋은 물질이라면 어떠한 물질을 사용할 수 있지만, 본 발명에서는 에폭시계 화합물, 아크릴레이트계 화합물 또는 아크릴계 러버과 같은 열경화성 수지를 사용할 수 있다. 그리고, 상기 접착제로서 광경화성 수지를 사용할 수도 있으며, 이 경우 접착층에 자외선과 같은 광을 조사함으로써 접착층 경화시킨다.
상기 접착층은 기판(410) 및 커버글래스(미도시)을 합착할 뿐만 아니라 상기 유기 전계 발광 표시 장치 내부로 수분이 침투하는 것을 방지하기 위한 봉지제의 역할도 할 수 있다.
상기 커버글래스(미도시)는 유기 전계 발광 표시 장치를 봉지하기 위한 봉지캡(encapsulation cap)으로서, PS(Polystyrene)필름, PE(Polyethylene)필름, PEN(Polyethylene Naphthalate)필름 또는 PI(Polyimide)필름 등과 같은 보호필름을 사용할 수 있고 유리를 사용할 수도 있다.
도 5를 참조하면, 본 발명의 일 실시 예에서, 비 표시 영역의 게이트 구동부에 형성되는 제1 박막 트랜지스터(GT)는 표면이 평탄화 처리된 제1 표면처리층(414a)을 가지는 제1 다결정반도체패턴(414)을 가짐으로써 제1 박막 트랜지스터(GT)가 비 표시 영역 내에서 형성되는 위치에 따른 성능 편차를 감소시킬 수 있다. 또한, 표시 영역의 서브-픽셀(sub-pixel) 내에 배치되는 구동 박막 트랜지스터(DT)는 표면이 거칠게 처리된 제2 표면처리층(474e)을 구비함으로써 구동 박막 트랜지스터(DT)의 에스펙터(s-factor)값을 낮추어 저계조에서 자주 발생하는 얼룩 문제를 해결할 수 있다.
도 6은 본 발명의 다른 실시 예로서 서브-픽셀(sub-pixel) 내에 제1 스위칭 박막 트랜지스터(ST-1)외에 제2 다결정반도체패턴(421)을 활성층으로 사용하는 제2 스위칭 박막 트랜지스터(ST-2)를 구비하는 것을 개시한다.
서브-픽셀(sub-pixel)의 구동회로 부분(430)은 하나의 구동 박막 트랜지스터(DT)와 적어도 하나의 스위칭 박막 트랜지스터를 포함할 수 있다. 특히, 서브-픽셀(sub-pixel)의 화소회로 부분(430)이 3T1C, 4T1C, 5T1C, 6T1C, 7T1C 등 어떠한 구성인지에 따라 2개 내지 6개 등의 스위칭 박막 트랜지스터가 필요한데, 도 4를 참조하는, 본 발명의 제 1 실시 예에서는 서브-픽셀(sub-pixel)가 산화물반도체패턴을 활성층으로 사용하는 하나의 구동 박막 트랜지스터와 산화물반도체패턴을 활성층으로 사용하는 적어도 하나 스위칭 박막 트랜지스터를 구비하는 서브-픽셀(sub-pixel)를 개시한 반면, 본 발명의 제2 실시 예에서는 서브-픽셀(sub-pixel)를 구성하는 스위칭 박막 트랜지스터가 산화물반도체패턴을 포함하는 제1 스위칭 박막 트랜지스터(ST-1) 및 다결정반도체패턴을 포함하는 제2 스위칭 박막 트랜지스터(ST-2)를 포함하는 것을 개시한다. 다른 구성은 도 4를 참조하는 제1 실시 예와 같을 수 있다.
제2 스위칭 박막 트랜지스터(ST-2)는 게이트 구동부를 구성하는 제1 박막 트랜지스터(GT)과 같은 구성으로 서브-픽셀(sub-pixel)내에 형성할 수 있다.
서브-픽셀(sub-pixel) 내에 스위칭 박막 트랜지스터들은 그 역할에 따라 에미팅(emitting) 트랜지스터, 이니셜(initial) 트랜지스터, 스위칭(switching) 트랜지스터 등으로 세분화 될 수 있는데, 고속동작 특성이 요구되는 부분에는 전기 이동도가 높은 다결정반도체패턴을 활성층으로 사용하여 스위칭 박막 트랜지스터를 구성할 수 있다.
도 6을 참조하면, 제2 스위칭 박막 트랜지스터(ST-2)는 기판(410)상의 하부 버퍼층(411) 상에 배치되는 제2 다결정반도체패턴(421)과, 제2 다결정반도체패턴(421)을 절연하는 제1 게이트 절연층(442)과, 제1 게이트 절연층(442) 상에 배치되며 제2 다결정반도체패턴(421)과 중첩하는 제3 게이트 전극(422)과, 제4 게이트 전극(422) 상에 형성되는 복수의 절연층과 상기 복수의 절연층 상에 배치되는 제4 소스 전극(423S) 및 제4 드레인 전극(423D)을 포함한다.
제2 스위칭 박막 트랜지스터(ST-2)는 서브-픽셀(sub-pixel)내의 화소회로 부분 중 이니셜 박막 트랜지스터, 에미팅 박막 트랜지스터 및 스위칭 박막 트랜지스터 중 어느 하나를 구성하는 것으로 선택될 수 있다. 나머지 구성은 도 4를 참조하는 본 발명의 일 실시 예와 동일할 수 있다.
도 7을 참조하는 본 발명의 제3 실시 예는 서브-픽셀(sub-pixel) 내에 배치되는 구동 박막 트랜지스터(DT)의 제1 차광 패턴(BSM-1)의 배치가 제1 실시 예와 다르다. 즉, 제3 실시 예에서 제1 차광 패턴(BSM-1)은 제1 게이트 절연층(442)의 상부 표면에 배치될 수 있다. 그리고 제1 차광 패턴(BSM-1)은 제2 소스 전극(479S)와 전기적으로 연결되어 있다.
이렇게 구성함으로써, 도 4를 참조하는 제1 실시 예의 경우보다 제1 산화물반도체패턴(474)과 제1 차광 패턴(BSM-1)간의 거리를 더 멀게 구성할 수 있다. 그 결과, 위에서 설명된 공식1을 참조하면, 구동 박막 트랜지스터(DT) 내의 각 층 간에 발생하는 기생 커패시턴스로 인해 에스펙터(s-factor)값의 감소 폭은 제1 실시 예보다 적게 구성할 수 있다. 그러나, 본 발명의 제1 산화물반도체패턴(474)은 그 표면에 제2 표면처리층(474e)을 가지므로 구동 박막 트랜지스터(DT)의 에스펙터(s-factor)값을 추가로 감소시킬 수 있어 두 인자를 적절히 조절하여 원하는 구동 박막 트랜지스터(DT)의 성능을 구현할 수 있다.
따라서, 제1 차광 패턴(BSM-1)의 형성 위치는 제1 게이트 절연층(442)의 표면 또는 제1 층간 절연층(443)의 표면에 한정되지 않고 다양하게 선택될 수 있다.
이하, 도 8a 내지 도 8f를 참조하여 본 발명의 유기 전계 발광 표시 장치의 제조공정을 설명한다.
설명의 편의를 위해 도 8a 내지 도 8d를 참조하여 본 발명의 제1 실시 예에 의한 비 표시 영역(NA)의 제1 다결정반도체패턴(414) 상의 제1 표면처리층이 형성되는 공정을 설명한다.
도 8a를 참조하면, 기판(410)상에 하부 버퍼층(411)을 형성한다. 기판(410)은 투명한 유리 기판 또는 연성의 유기막일 수 있다. 하부 버퍼층(411)은 산화실리콘(SiO2) 또는 질화실리콘(SiNx)과 같은 무기절연층을 화학기상증착방식(CVD)을 통해 증착가능한다. 하부 버퍼층(411)은 기판(410)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하거나 외부로부터 침투할 수 있는 수분 등을 차단하기 위한 것이다. 하부 버퍼층(411)은 단일층 또는 복수의 층으로 구성될 수 있다.
하부 버퍼층(411) 상에 비정질실리콘층을 증착하고 결정화 공정을 진행한다. 비정질실리콘층의 결정화는 비정질실리콘층에 레이저등을 조사하여 순차측면고상결정화 방법(Sequential Lateral Solidification 결정화방법) 또는 금속유도측면고상 결정화방법(Metal Induced Lateral Solidification 결정화방법) 등을 활용할 수 있다. 이 때 결정화 과정에서 핵을 중심을 결정화가 진행되면서 단결정 영역인 그레인(grain)간의 경계에서 결정 경계(grain boundary)가 형성된다. 결정 경계는 통상 상부로 10나노미터(nano meter)이상 솟아 오를 수 있다.
결정 경계가 상부로 솟아 오르는 정도는 불화수소 또는 탈이온화된 세정수(DI Water)로 사전 세정하면 제어할 수 있다.
이어서 결정화가 완료된 다결정반도체층(poly-si)에 표면 거칠기 전사 패턴이 필요한 영역을 가리는 제1 식각방지막(PR1)을 형성한다. 본 발명의 제1 실시 예에서 표면 거칠기 전사 패턴이 필요한 영역은 서브-픽셀(sub-pixel) 영역 중 구동 박막 트랜지스터(DT)의 제1 산화물반도체패턴(474)이 배치되는 제3 영역(k)이다.
상기 제1 식각방지막(PR1)을 식각 방지 마스크로 사용하여 다결정반도체층(poly-si)층의 표면을 습식 식각하여 평탄화시킨다. 습식 식각은 육불화황(SF6)와 염소(Cl2)를 포함하는 습식 식각액을 사용할 수 있다.
다결정반도체층(poly-si)은 비 표시 영역 중 제1 박막 트랜지스터(GT)의 제1 다결정반도체패턴(414)로도 사용되는 것으로 상기 습식 식각은 제1 다결정반도체패턴(414)의 표면을 평탄화하기 위한 것이다.
습식 식각은 상기 다결정반도체층(poly-si)층의 상면의 결정 경계가 완전히 평탄화될 때가지 진행하는 것이 바람직하다.
그 결과, 도 8b를 참조하면, 다결정반도체층(poly-si)은 구동 박막 트랜지스터(DT)의 제1 산화물반도체패턴(474)이 배치되는 제3 영역(k)을 제외한 전체 영역이 평탄화된다. 즉, 제1 산화물반도체패턴(474)이 배치되는 제3 영역(k)의 다결정반도체층은 그 상면이 결정 경계로 인해 표면이 거친상태로 유지된다.
이어서, 도 8c를 참조하면, 표면평탄화가 진행된 다결정반도체층(poly-si_e) 상에 제2 식각방지막(PR2)을 형성한다. 제2 식각방지막(PR2)은 제1 다결정반도체패턴(414)을 정의하는 감광막 패턴이다.
제2 식각방지막(PR2)을 사용하여 상기 표면평탄화가 진행된 다결정반도체층(poly-si_e)을 건식식각한다. 건식식각을 통해 상기 제2 식각방지막(PR2)이 가리는 영역을 제외한 기판 위의 다결정반도체층을 제거한다.
이 과정에서 제1 산화물반도체패턴(474)이 배치되는 제3 영역(k)의 표면 거칠기 상태는 하부에 위치하는 하부 버퍼층(411)으로 복사되어 하부 버퍼층(441)의 표면 거칠기 전사 패턴(411a)을 형성한다, 이 과정에서 제1 다결정반도체패턴(414)이 함께 형성된다. 제1 다결정반도체패턴(414)은 그 표면이 평탄화 처리되었기 때문에 제1 표면처리층(414a)을 가진다.
이어서, 제1 다결정반도체패턴(414)과 제1 표면처리층(414a)이 형성된 하부 버퍼층(414)상에 제1 게이트 절연층(442), 제1 게이트 전극(416), 스토리지 커패시터 제1 전극(450A) 및 제2 차광 패턴(BSM-2) 형성의 기초가 되는 제1 금속 박막을 증착하고 포토리소그래피 공정을 진행하고, 그 위에 제1 층간 절연층(443)을 형성하고, 그 위에 스토리지 커패시터 제2 전극(450B) 및 제1 차광 패턴(BSM-1) 형성의 기초가 되는 제2 금속 박막을 증착한 후 포토리소그래피 공전을 진행한다.
하부 버퍼층(441)의 표면 거칠기 전사 패턴(411a) 위에 형성되는 각종 무기절연막 및 금속 박막은 그 두께가 통상 40nm~250nm정도의 두께를 가지므로 10nm 정도의 하부 버퍼층(441)의 표면 거칠기 전사 패턴(411a)의 표면 상태는 그 위에 형성되는 각종 층들로 복사되어 결국 제1 산화물반도체패턴(474)에 제2 표면처리층(474e)을 형성한다.
하부 버퍼층(411)의 표면 거칠기 전사 패턴(411a)은 그 상부의 층들의 두께 정도에 따라 임의로 정해질 수 있다. 따라서 상기 하부 버퍼층(411)의 표면 거칠기 전사 패턴(411a)은 5nm 이상일 수 있다.
도 8e를 참조하면, 하부 버퍼층(411)의 표면 거칠기 전사 패턴(411a) 및 제1 다결정반도체패턴(414)이 형성된 하부 버퍼층(411)상에 제1 게이트 절연층(442)을 형성한다. 제1 게이트 절연층(442)은 SiOx 및 SiNx의 무기물질로 이루어진 단일 또는 복수의 층으로 구성될 수 있다.
이어서, 제1 게이트 절연층(442) 상에 제1 금속 박막을 증착하고 포토리소그래피 공정을 진행하여, 제1 게이트 전극(416), 스토리지 커패시터 제1 전극(450A) 및 제2 차광 패턴(BSM-2)을 형성한다. 제1 금속 박막은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속으로 단일층 또는 복수의 층으로 구성될 수 있다.
다음으로 제1 층간 절연층(443)을 형성한다. 제1 층간 절연층(443)은 SiOx 및 SiNx의 무기물질로 이루어진 단일 또는 복수의 층으로 구성될 수 있다.
다음으로 제1 층간 절연층(443) 위에 제1 금속 박막을 형성하고 포토리소그래피 공정을 진행하여 스토리지 커패시터 제2 전극(450B) 및 제1 차광 패턴(BSM-1)을 형성한다. 제2 금속 박막은 제1 금속 박막과 동일한 금속을 사용할 수 있다.
다음으로 제2 층간 절연층(444)을 형성한다. 제2 층간 절연층(444)은 SiOx 및 SiNx의 무기물질로 이루어진 단일 또는 복수의 층으로 구성될 수 있다.
다음으로 다결정반도체패턴과 산화물반도체패턴이 형성되는 영역을 분리하는 분리막으로서 상부 버퍼층(445)을 형성한다. 상부 버퍼층(445)은 수소입자를 포함하지 않는 SiO2, SiNx의 무기물질로 단일층 또는 복수 층으로 구성할 수 있다.
다음으로, 상부 버퍼층(445) 위에 제1 산화물반도체패턴(474) 및 제2 산화물반도체패턴(432)을 형성한다.
이어서, 제1 산화물반도체패턴(474) 및 제2 산화물반도체패턴(432) 상에 제2 게이트 절연층(446)을 형성하고 제2 게이트 절연층(446) 상에 제2 게이트 전극(478) 및 제3 게이트 전극(443)을 형성한다.
이어서, 제2 게이트 전극(478) 및 제3 게이트 전극(443)을 덮는 제3 층간 절연층(447)을 형성한다.
이어서, 다수의 컨택홀(CH1~CH7)을 형성한다.
다수의 컨택홀(CH1~CH7)을 형성하는 공정은 상세하게는 두 단계로 구분할 수 있다.
즉, 첫째로, 제1 산화물반도체패턴(474)의 제2 소스 및 제2 드레인 영역(474b, 474c)의 상면 및 제2 산화물반도체패턴(432)의 제3 소스 영역 및 제3 드레인 영역(432b, 432c)을 각각 노출시키는 제3,4,6,7 컨택홀(CH3, CH4, CH6, CH7)을 형성한다.
이어서, 제3,4,6,7 컨택홀(CH3, CH4, CH6, CH7)을 형성한 다음, 제3,4,6,7 컨택홀(CH3, CH4, CH6, CH7)을 가리는 감광막 패턴(미도시)을 형성하고 제1 다결정반도체패턴(4140을 노출시키는 제1, 2 컨택홀(CH1, CH2)과 제1 차광 패턴(BSM-1)을 노출시키는 제5 컨택홀(CH5)을 형성한다.
이어서 제1 컨택홀 내지 제7 컨택홀(CH1~CH7)이 형성된 제3 층간 절연층(447)상에 소스 전극 및 드레인 전극을 형성하기 위한 금속막을 형성하고 하나의 마스크를 이용한 포토리소그래피 공정을 진행하여 제1 소스 전극(417S), 제1 드레인 전극(417D), 제2 소스 전극(479S), 제2 드레인 전극(479D), 제3 소스 전극(434S) 및 제3 드레인 전극(434D)을 형성한다.
이어서, 제1 소스 전극(417S), 제1 드레인 전극(417D), 제2 소스 전극(479S), 제2 드레인 전극(479D), 제3 소스 전극(434S) 및 제3 드레인 전극(434D)상에 제1 평탄화층(448)을 형성한다. 이어서 제1 평탄화층(448)을 뚫고 제2 드레인 전극(479D)을 노출시키는 제8 컨택홀(CH8)을 형성하고 제1 평탄화층(317)상에 연결 전극(455)을 형성한다.
이어서, 연결 전극(455)상에 제2 평탄화층(449)을 형성한다. 그리고 제2 평탄화층(449)을 뚫고 연결 전극(455)을 노출시키는 제9 컨택홀(CH9)을 형성한다. 제1 평탄화층(448) 및 제2 평탄화층(449)은 아크릴 수지나 폴리이미드와 같은 유기막을 사용한다.
이어서, 제2 평탄화층(449) 상에 발광소자 부분(460)을 형성한다. 발광소자부분(460) 위에 봉지막 부분(470)을 형성하여 유기 전계 발광 표시 장치를 완성한다. 발광소자 부분(470) 및 봉지막 부분(470)의 형성 방법은 통상의 방법을 따를 수 있다.
이상에서의 설명 및 첨부된 도면은 본 발명의 기술 사상을 예시적으로 나타낸 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 구성의 결합, 분리, 치환 및 변경 등의 다양한 수정 또는 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
GT: 게이트 구동회로부의 제1 박막 트랜지스터
DT: 서버-화소 내의 구동 박막 트랜지스터
ST-1: 서브-픽셀(sub-pixel)내의 스위칭 박막 트랜지스터
Cst: 스토리지 커패시터
411a: 하부 버퍼층의 표면 거칠기 전사 패턴
BSM-1: 제1 차광 패턴, BSM-2: 제2 차광 패턴
414: 제1 다결정반도체패턴, 421: 제2 다결정반도체패턴
474: 제1 산화물반도체패턴, 432: 제2 산화물반도체패턴
416: 제1 게이트 전극, 478: 제2 게이트 전극, 433: 제3 게이트 전극
422: 제4 게이트 전극
417S, 479S, 433S, 423S: 소스 전극
417D, 479D, 433D, 423D: 드레인 전극
456: 애노드 전극, 463: 캐소드 전극
457: 애노드 연결 전극
462: 발광층
430: 화소회로 부분, 460: 발광소자 부분, 470: 봉지층 부분

Claims (21)

  1. 제1 영역 및 제2 영역을 포함하는 기판;
    상기 제1 영역에 배치되며 제1 다결정반도체패턴을 포함하는 제1 박막 트랜지스터;
    상기 제2 영역에 배치되며 제1 산화물반도체패턴을 포함하는 제2 박막 트랜지스터; 및
    상기 제2 박막 트랜지스터와 연결되는 유기발광소자를 포함하며
    상기 제1 다결정반도체패턴은 그 표면이 평탄화 처리된 제1 표면처리층을 포함하며, 상기 제1 산화물반도체패턴은 그 표면이 거칠게 표면처리된 제2 표면처리층을 포함하는 유기 전계 발광 표시 장치.
  2. 제1항에 있어서,
    상기 제2 표면처리층의 표면 거칠기는 최대 높이가 5나노미터(nm) 이상인
    유기 전계 발광 표시 장치.
  3. 제2항에 있어서,
    상기 기판은 표시 영역과 상기 표시 영역 주변에 형성되는 비 표시 영역을 포함하고,
    상기 제1 영역은 상기 표시 영역 및 상기 비 표시 영역 중 적어도 하나에 배치되며, 상기 제2 영역은 상기 표시 영역에 배치되는 유기 전계 발광 표시 장치.
  4. 제2항에 있어서,
    상기 기판은 표시 영역과 상기 표시 영역 주변에 형성되는 비 표시 영역을 포함하고,
    상기 제1 영역은 상기 비 표시 영역에만 배치되고, 상기 제2 영역은 상기 표시 영역에 배치되는 유기 전계 발광 표시 장치.
  5. 제3항에 있어서,
    상기 표시 영역에 배치되며 제2 산화물반도체패턴을 포함하는 제3 박막 트랜지스터를 더 포함하고,
    상기 제2 박막 트랜지스터는 화소를 구동하는 구동 박막 트랜지스터고, 상기 제3 박막 트랜지스터는 상기 제2 박막트랜지스에 데이터 신호를 인가하는 스위칭 박막 트랜지스터인 유기 전계 발광 표시 장치.
  6. 제5항에 있어서,
    상기 표시 영역에 배치되며 제2 다결정반도체패턴을 포함하는 제4 박막 트랜지스터를 더 포함하고, 상기 제4 박막 트랜지스터는 스위칭 박막 트랜지스터인 유기 전계 발광 표시 장치
  7. 제5항에 있어서,
    상기 제1 박막 트랜지스터는
    상기 기판상에 배치되며 제1 채널 영역과, 상기 제1 채널 영역을 사이에 두고 상기 제1 채널 영역에 인접한 제1 소스 영역 및 제1 드레인 영역을 포함하는 제1 다결정반도체패턴과;
    상기 제1 채널 영역과 중첩하는 제1 게이트 전극과;
    상기 제1 다결정반도체패턴 상에서 상기 제1 소스 영역 및 제1 드레인 영역과 각각 연결되는 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제2 박막 트랜지스터는
    상기 제1 다결정반도체패턴 위에 배치되며 제2 채널 영역과, 상기 제2 채널 영역을 사이에 두고 상기 제2 채널 영역과 인접한 제2 소스 영역 및 제2 드레인 영역을 포함하는 상기 제1 산화물반도체패턴과;
    상기 제2 채널 영역과 중첩하는 제2 게이트 전극과;
    상기 제2 소스 영역 및 제2 드레인 영역과 각각 연결되는 제2 소스 전극 및 제2 드레인 전극과;
    상기 제1 산화물반도체패턴 아래에서 상기 제1 산화물반도체패턴과 중첩하며 배치되는 제1 차광 패턴을 포함하는 유기 전계 발광 표시 장치.
  8. 제7항에 있어서,
    상기 제2 박막 트랜지스터는 상기 제2 영역 중 서브-픽셀(sub-pixel)에 배치되며,
    상기 서브-픽셀(sub-pixel)는 스토리지 커패시터를 더 구비하고,
    상기 스토리지 커패시터는
    상기 제1 게이트 전극과 동일층 상에 배치되는 스토리지 커패시터의 제1 전극과;
    상기 제1 차광 패턴과 동일층 상에 배치되는 스토리지 커패시터의 제2 전극을 포함하는 유기 전계 발광 표시 장치.
  9. 제7항에 있어서,
    상기 제1 차광 패턴 및 상기 기판과 상기 제1 차광 패턴 사이의 절연층은 각각 그 상면에 상기 제2 표면처리층에 대응하는 표면 거칠기 전사 패턴을 포함하는 유기 전계 발광 표시 장치.
  10. 제7항에 있어서,
    상기 제3 박막 트랜지스터는
    제3 채널 영역과, 상기 제3 채널 영역을 사이에 두고 상기 제3 채널 영역과 인접하게 배치되는 제3 소스 영역 및 제3 드레인 영역을 포함하는 제2 산화물반도체패턴과;
    상기 제3 채널 영역과 중첩하는 제3 게이트 전극과;
    상기 제3 소스 영역 및 제3 드레인 영역과 각각 연결되는 제3 소스 전극 및 제3 드레인 전극과;
    상기 제2 산화물반도체패턴 아래에서 상기 제2 산화물반도체패턴과 중첩하는 제2 차광 패턴을 더 포함하는 유기 전계 발광 표시 장치.
  11. 제10항에 있어서,
    상기 제2 차광 패턴은 상기 제1 게이트 전극과 동일층 상에 배치되는 유기 전계 발광 표시 장치.
  12. 제7항에 있어서,
    상기 제1 차광 패턴은 상기 제2 소스 전극 또는 상기 제2 드레인 전극과 전기적으로 연결되는 유기 전계 발광 표시 장치.
  13. 제1 영역과 상기 제1 영역과 이격되어 배치되는 제2 영역을 포함하는 기판을 마련하는 단계;
    상기 기판상에 하부 버퍼층을 형성하는 단계;
    상기 하부 버퍼층 상에 다결정반도체층을 형성하는 단계;
    상기 제2 영역의 일부 영역인 제3 영역에 위치하는 다결정반도체층을 제외하고 상기 다결정반도체층의 상면을 평탄화 처리하는 단계;
    상기 다결정반도체층을 식각하여 상기 제1 영역에 위치하는 제1 다결정반도체패턴과, 상기 하부 버퍼층 중 상기 제3 영역에 위치하는 하부 버퍼층 상면에 표면 거칠기 전사 패턴을 형성하는 단계; 및
    상기 제1 다결정반도체패턴 상에 배치되고 상기 제3 영역에 위치하며 상기 표면 거칠기 전사 패턴에 대응되는 제2 표면처리층을 포함하는 제1 산화물반도체패턴을 형성하는 단계를 포함하는 유기 전계 발광 표시 장치 제조방법.
  14. 제13항에 있어서,
    상기 다결정반도체층의 상면을 평탄화 처리하는 단계는
    상기 다결정반도체층 중 상기 제3 영역에 위치하는 다결정반도체층 상에 제1 식각방지막을 형성하는 단계;
    상기 다결정반도체층 상면을 습식 식각하여 표면을 평탄화 처리하는 단계를 포함하는 유기 전계 발광장치 제조방법.
  15. 상기 제14항에 있어서,
    상기 습식 식각은 육불화황(SF6)과 염소(Cl2)를 포함하는 습식 식각액을 사용하는 유기 전계 발광 표시 장치 제조방법.
  16. 제13항에 있어서,
    상기 제1 다결정반도체패턴과 상기 표면 거칠기 전사 패턴을 형성하는 단계는
    평탄화 처리된 상기 다결정반도체층 상에 상기 제1 다결정반도체패턴을 정의하는 제2 식각방지막을 형성하는 단계;
    상기 하부 버퍼층이 노출될 때까지 상기 다결정반도체층을 건식식각하는 단계를 포함하는 유기 전계 발광 표시 장치 제조방법.
  17. 제13항에 있어서,
    상기 제1 다결정반도체패턴 상에 제1 게이트 절연층을 형성하는 단계;
    상기 제1 게이트 절연층 상에 상기 제1 다결정반도체패턴과 중첩하는 제1 게이트 전극과, 스토리지 커패시터 제1 전극을 형성하는 단계;
    상기 제1 게이트 전극상에 제1 층간 절연층을 형성하는 단계;
    상기 제1 층간 절연층 상에 상기 스토리지 커패시터 제1 전극과 중첩하는 스토리지 제2 전극과, 상기 제1 산화물반도체패턴 아래에서 상기 제1 산화물반도체패턴과 중첩하는 제1 차광 패턴을 형성하는 단계;
    상기 제1 차광 패턴 상에 제2 층간 절연층을 형성하는 단계;
    상기 제2 층간 절연층 상에 상부 버퍼층을 형성하는 단계;
    상기 상부 버퍼층 상에 상기 제1 산화물반도체패턴을 형성하는 단계;
    상기 제1 산화물반도체패턴 상에 제2 게이트 절연층을 사이에 개재한 채, 상기 제1 산화물반도체패턴과 중첩하는 제2 게이트 전극을 형성하는 단계;
    상기 제2 게이트 전극 상에 제3 층간 절연층을 사이에 개재한 채, 상기 제1 다결정반도체패턴과 연결되는 제1 소스 전극 및 제1 드레인 전극과, 상기 제1 산화물반도체패턴과 연결되는 제2 소스 전극 및 제2 드레인 전극을 형성하는 단계를 포함하는 유기 전계 발광 표시 장치 제조방법
  18. 제17항에 있어서,
    상기 상부 버퍼층 상에 형성되는 제2 산화물반도체패턴과;
    상기 제2 산화물반도체패턴 하부에 배치되며 상기 제2 산화물반도체패턴과 중첩하면서 상기 제1 게이트 전극과 동일층 상에 배치되는 제2 차광 패턴과;
    상기 제3 층간 절연층 상에 배치되며 상기 제2 산화물반도체패턴과 연결되는 제3 소스 전극 및 제3 드레인 전극을 포함하는 제3 박막 트랜지스터를 더 포함하는 유기 전계 발광 표시 장치 제조방법.
  19. 제13항에 있어서,
    상기 기판은 표시 영역과 상기 표시 영역 주변에 배치되는 비 표시 영역을 포함하고, 상기 제2 영역은 상기 표시 영역에 배치되고, 상기 제1 영역은 상기 표시 영역과 상기 비 표시 영역 중 적어도 한 영역에 배치되는 유기 전계 발광 표시 장치 제조방법.
  20. 제13항에 있어서,
    상기 제1 산화물반도체패턴은 서브-픽셀(sub-pixel)를 구동하는 구동 박막 트랜지스터의 일부인 유기 전계 발광 표시 장치 제조방법.
  21. 표시 영역 및 표시 영역 주변에 배치되는 비 표시 영역을 포함하는 기판; 및
    상기 표시 영역 및 비 표시 영역 중 적어도 하나의 영역에 배치되며 산화물반도체패턴을 활성층으로 사용하는 박막 트랜지스터를 포함하되,
    상기 산화물반도체패턴은 그 표면이 거칠게 표면처리된 표면처리층을 포함하고
    상기 산화물반도체패턴의 하부에는 상기 표면처리층으로 표면 상태를 전사시키는 표면처리층 전사 패턴을 포함하는 유기 전계 발광 표시 장치.
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