CN117500313A - 包括氧化物半导体图案的薄膜晶体管阵列基板和包括其的显示装置 - Google Patents

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Abstract

本公开提供了一种驱动薄膜晶体管和一种开关薄膜晶体管，每个都使用氧化物半导体图案作为其有源层。驱动薄膜晶体管和开关薄膜晶体管分别包括遮光图案。每个遮光图案包括掺有P型杂质离子的半导体材料层。借助于包括半导体材料层的遮光图案，驱动薄膜晶体管和开关薄膜晶体管获得了阈值电压的增加，从而保证了设计的自由度。

Description

包括氧化物半导体图案的薄膜晶体管阵列基板和包括其的显 示装置
本申请要求享有于2022年8月1日提交的韩国专利申请No.10-2022-0095396的权益，该申请通过引用的方式结合于此，如同在本文中完全阐述一样。
技术领域
本公开涉及一种包括氧化物半导体图案的薄膜晶体管的阵列基板，更具体地涉及这样一种薄膜晶体管阵列基板以及包括该薄膜晶体管阵列基板的显示装置，该薄膜晶体管阵列基板使得设置在基板上的薄膜晶体管能够实现低灰度表达、漏电流的阻挡和阈值电压的增加。特别地，本公开涉及一种显示装置，其中驱动薄膜晶体管的s因子值增加，从而能够实现快速导通/截止操作，同时实现宽范围内的灰度表达。
背景技术
最近，随着多媒体的发展，平板显示装置的重要性已经增加。为了应对这种情况，诸如液晶显示装置、等离子体显示装置、有机发光显示装置等的平面显示装置正在商业化。在这些平板显示装置中，目前主要使用有机发光显示装置，因为该显示装置具有快速响应时间、高亮度和宽视角。
在这种有机发光装置中，多个像素被设置成矩阵，并且每个像素包括由有机发光层表示的发光装置部分和由薄膜晶体管(以下称为“TFT”)表示的像素电路部分。像素电路部分包括驱动TFT和开关TFT，驱动TFT被配置为通过提供驱动电流来操作有机发光元件，开关TFT被配置为向驱动TFT提供栅极信号。
另外，被配置为向每个像素提供栅极信号的栅极驱动电路部分可以设置在有机发光显示装置的非有效区域中。
与此相关，本公开涉及一种阵列基板以及包括该阵列基板的显示装置，该阵列基板包括设置在子像素的像素电路部分处并被配置为在截止状态下阻挡漏电流的薄膜晶体管和被配置为在低灰度级下实现自由灰度表达的薄膜晶体管。
发明内容
因此，本公开涉及一种包括氧化物半导体图案的薄膜晶体管阵列基板和包括该薄膜晶体管阵列基板的显示装置，其基本上消除了由于现有技术的限制和缺点引起的一个或多个问题。
本公开的目的是提供一种包括薄膜晶体管的阵列基板以及包括该阵列基板的显示装置，该薄膜晶体管能够在使用氧化物半导体图案作为其有源层的同时表现出在截止状态下阻挡漏电流、确保阈值电压等于或高于目标值、在低灰度级下实现自由灰度表达、以及确保增加的s因子值的高效果。
本公开的另外的优点、目的和特征将部分地在下面的描述中阐述，并且部分地对于本领域普通技术人员在研究以下内容时将变得显而易见，或者可以从本公开的实践中学习到。本公开的目的和其他优点可以通过在书面描述及其权利要求以及附图中特别指出的结构来实现和获得
为了实现这些目的和其他优点并且根据本公开的目的，如本文所体现和广泛描述的，薄膜晶体管阵列基板包括：包括有效区域和围绕所述有效区域设置的非有效区域的基板；和第一薄膜晶体管，所述第一薄膜晶体管包括设置在基板上同时包括至少一个无机绝缘层的上缓冲层、设置在上缓冲层上的第一氧化物半导体图案、设置在第一氧化物半导体图案上方同时与第一氧化物半导体图案重叠的第一栅电极、电连接到第一氧化物半导体图案的第一源电极和第一漏电极，以及设置在第一氧化物半导体图案下方同时与第一氧化物半导体图案重叠并且包括半导体材料层的第一遮光图案。
薄膜晶体管阵列基板可以进一步包括第二薄膜晶体管，该第二薄膜晶体管包括设置在上缓冲层上的第二氧化物半导体图案、设置在第二氧化物半导体图案之上同时与第二氧化物半导体图案重叠的第二栅电极、与第二氧化物半导体图案电连接的第二源电极和第二漏电极、以及设置在第二氧化物半导体图案之下同时与第二氧化物半导体图案重叠并且包括半导体材料层的第二遮光图案。
薄膜晶体管阵列基板可以进一步包括第三薄膜晶体管，所述第三薄膜晶体管包括设置在上缓冲层上的第三氧化物半导体图案、设置在第三氧化物半导体图案之上同时与第三氧化物半导体图案重叠的第三栅电极、与第三氧化物半导体图案电连接的第三源电极和第三漏电极、以及设置在第三氧化物半导体图案之下同时与第三氧化物半导体图案重叠的第三遮光图案。
薄膜晶体管阵列基板可以进一步包括第四薄膜晶体管，该第四薄膜晶体管包括设置在基板上同时包括至少一个绝缘层的下缓冲层、设置在下缓冲层上的多晶半导体图案、和设置在多晶半导体图案之上同时与多晶半导体图案重叠的第四栅电极，以及电连接到多晶半导体图案的第四源电极和第四漏电极。
在第一遮光图案和第一氧化物半导体图案之间产生的第一寄生电容可以大于在第一栅电极和第一氧化物半导体图案之间产生的第二寄生电容。
设置在第一氧化物半导体图案和第一栅电极之间的绝缘层的厚度可以大于设置在第一氧化物半导体图案和第一遮光图案之间的绝缘层的厚度。
设置在第一氧化物半导体图案和第一遮光图案之间的绝缘层的介电常数可以大于设置在第一氧化物半导体图案和第一栅电极之间的绝缘层的介电常数。
第一氧化物半导体图案、第二氧化物半导体图案和第三氧化物半导体图案中的每一个可以由N型半导体材料制成。所述半导体材料层可以由P型半导体材料制成。
第一遮光图案、第二遮光图案或第三遮光图案中的至少一个可以进一步包括金属图案。所述半导体材料层可以堆叠在金属图案上。
第二遮光图案可以具有其中金属图案和半导体材料层被堆叠的结构。第三遮光图案可以仅由金属图案构成。
薄膜晶体管阵列基板可以进一步包括设置在第一遮光图案和第二遮光图案之间的至少一个层间绝缘层。第二遮光图案和第三遮光图案可以设置在同一层上。
第一遮光图案和第二遮光图案可以设置在同一层上。
第一薄膜晶体管可以是被配置为驱动像素的驱动薄膜晶体管。第二薄膜晶体管和第三薄膜晶体管中的每一个可以是开关薄膜晶体管。
第一遮光图案可以具有嵌入上缓冲层中的结构。
上缓冲层可以包括多个子上缓冲层，并且所述子上缓冲层可以分别设置在第一遮光图案的上端和下端。
第二薄膜晶体管可以与第一薄膜晶体管的第一栅电极电连接。
第四薄膜晶体管可以被设置在非有效区域或有效区域中的至少一个中，并且第一薄膜晶体管可以被设置在有效区域中的一个像素处。
第一遮光图案可以电连接到第一源电极和第一漏电极中的一个。
半导体材料层的反射率可以比金属图案的反射率低。
多晶半导体图案和半导体材料层可以掺杂有P型杂质离子。
在本公开的另一个方面，提供了一种薄膜晶体管阵列基板，包括具有有效区域和围绕有效区域设置的非有效区域的基板，以及设置在基板上的开关薄膜晶体管，其中所述开关薄膜晶体管包括设置在基板上的缓冲层、设置在缓冲层上的氧化物半导体图案、设置在氧化物半导体图案之上同时与氧化物半导体图案重叠的栅电极、与氧化物半导体图案电连接的源电极和漏电极，以及设置在氧化物半导体图案之下同时包括半导体材料层的遮光图案。
在本公开的另一个方面，提供了一种包括薄膜晶体管阵列基板和发光装置部分的显示装置。发光装置部分包括设置在基板上的阳极、面向阳极的阴极以及设置在阳极和阴极之间的发光层。
本公开的目的不限于上述目的，本公开的其他尚未描述的目的将由本领域技术人员从以下详细描述中更清楚地理解。
附图说明
附图是为了进一步理解本公开的内容而包括的，并且被纳入本申请并构成本申请的一部分，附图说明了本公开的实施例，并与说明书一起用于解释本公开的原理。在附图中：
图1是根据本公开的示例性实施例的显示装置的示意性框图；
图2是根据本公开的示例性实施例的显示装置的子像素的示意性框图；
图3是根据本公开的示例性实施例的显示装置的一个子像素的电路图；
图4A是示出根据本公开第一实施例的设置在非有效区域中栅极驱动电路部分处的一个薄膜晶体管、设置在有效区域中的驱动薄膜晶体管、开关薄膜晶体管、和存储电容器的横截面图；
图4B是放大的截面图，其中只放大了图4A中所示的驱动薄膜晶体管；
图4C是示出在图4B的配置中产生的寄生电容之间关系的电路图；
图5是根据本公开第二实施例仅示出了一个像素部分的横截面图；和
图6是示出本公开第三实施例的横截面图。
具体实施方式
本公开的优点和特征以及实现这些优点和特征的方法将从下面参照附图详细描述的实施例中更为明确。然而，本公开可以以许多不同的形式体现出来，并且不应该被理解为局限于本文所阐述的实施例。相反，提供这些实施例是为了使本公开彻底和完整，并将向本领域技术人员充分传达本公开的范围。
在用于解释本公开的示例性实施例的附图中，例如，所说明的形状、尺寸、比率、角度和数量是以示例方式给出的，因此，不限于本公开的披露内容。在整个本说明书中，相同的参考数字表示相同的构成元件。此外，在本公开的以下描述中，如果对纳入本文的已知功能和配置的详细描述可能使本公开的主题相当不明确时，则将被省略。本说明书中使用的术语“包括”、“包含”和/或“具有”，并不排除其他元件的存在或增加，除非与术语“仅”一起使用。单数形式旨在包括复数形式，除非上下文明确指出。
在对本公开的各种实施例中所包括的构成元件的解释中，即使没有明确的描述，构成元件也被解释为包括误差范围。
在本公开的各种实施例的描述中，当描述位置关系时，例如，当使用“在…上”、“之上”、“之下”、“靠近”等描述两个部件之间的位置关系时，一个或多个其他部件可能位于两个部件之间，除非使用术语“直接”或“紧密”。
在本公开的各种实施例的描述中，当描述时间关系时，例如，当使用“之后”、“随后”、“接下来”、“之前”等描述两个动作之间的时间关系时，这些动作可以不连续发生，除非与之一起使用术语“直接”或“正好”。
可以理解的是，尽管术语“第一”、“第二”等在此可用于描述各种元件，但这些元件不应受到这些术语的限制。这些术语只是用来区分一个元件和另一个元件。因此，在本说明书中，除非另有提及，否则由“第一”表示的元件可以与由“第二”表示的元件相同，而不会超出本公开的技术范围。
本公开的各种实施例的相应特征可以部分或全部地相互耦合和结合，并且其各种技术联系和操作模式是可能的。这些不同的实施例可以相互独立地实施，也可以相互关联地实施。
-第一实施例-
下面，将参照附图详细描述本公开的第一实施例。
图1是根据本公开的示例性实施例的显示装置100的示意性框图。
图2是图1中所示的子像素SP的示意性框图。
如图1所示，显示装置100包括图像处理器110、退化补偿器150、存储器160、定时控制器120、数据驱动器140、电源180、栅极驱动器130以及栅极驱动器130形成于其内的显示面板PAN。特别地，显示面板PAN的非有效区域NA包括弯曲区域BA。显示面板PAN可以在弯曲区域BA中被折叠，因此，其边框可以被缩小。
图像处理器110输出用于驱动各种装置的驱动信号，以及从其外部提供的图像数据。
退化补偿器150基于从数据驱动器140提供的感测电压Vsen调制当前帧的每个子像素SP的输入图像数据Idata，然后将调制的图像数据，即数据Mdata，供应给定时控制器120。
定时控制器120基于从图像处理器110输入到其的驱动信号，生成并输出用于控制栅极驱动器130的操作定时的栅极定时控制信号GDC和用于控制数据驱动器140的操作定时的数据定时控制信号DDC。
栅极驱动器130响应于从定时控制器120提供的栅极定时控制信号GDC而输出扫描信号到显示面板PAN。栅极驱动器130通过多条栅极线GL1至GLm输出扫描信号。特别是，栅极驱动器130可以被配置为具有“栅极在面板中”(GIP)的结构，其中薄膜晶体管被堆叠在显示装置100中的基板上，该显示装置100可以是有机电致发光显示装置。该GIP可包括多个电路，例如移位寄存器、电平移位器(level shifter)等。
数据驱动器140响应于从定时控制器120输入到其的数据定时控制信号DDC而向显示面板PAN输出数据电压。数据驱动器140通过多条数据线DL1至DLn输出数据电压。
电源180输出高电平驱动电压EVDD、低电平驱动电压EVSS等，并将输出电压EVDD、EVSS等供应给显示面板PAN。高电平驱动电压EVDD和低电平驱动电压EVSS通过电源线供应给显示面板PAN。
显示面板PAN对应于分别从设置在非有效区域NA中的数据驱动器140和栅极驱动器130提供的数据电压和扫描信号以及从电源180提供的功率显示图像。
显示面板PAN的有效区域AA由多个子像素SP构成，因此，显示实际的图像。子像素SP包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素，或者包括白色(W)子像素、红色(R)子像素、绿色(G)子像素和蓝色(B)子像素。在这种情况下，W、R、G和B子像素SP可以分别被形成为具有相同的区域，或者可以被形成为具有不同的区域。
存储器160不仅存储用于退化补偿收益的查找表，而且还存储每个子像素SP的有机发光元件的退化补偿时间点。在这种情况下，有机发光元件的退化补偿时间点可以是有机发光显示面板被驱动的次数或有机发光显示面板被驱动的时间。
同时，如图2所示，每个子像素SP可以连接到一条栅极线(例如栅极线GL1)，一条数据线(例如数据线DL1)，一条感侧电压读出线(例如感侧电压读出线SRL1)，和一条电源线(例如电源线PL1)。子像素SP的晶体管和电容器的数量以及子像素SP的驱动方法是根据子像素SP的电路配置来确定的。
图3是根据本公开的示例性实施例的显示装置100的一个子像素SP的电路图。
如图3所示，根据本公开的示例性实施例的显示装置100包括彼此相交的栅极线GL、数据线DL、电源线PL和感测线SL借此限定出子像素SP，并且显示装置在该子像素SP处包括驱动薄膜晶体管DT、发光元件D、存储电容器Cst、第一开关薄膜晶体管ST-1和第二开关薄膜晶体管ST-2。
发光元件D可以包括连接到第二节点N2的阳极、连接到用于低电平驱动电压EVSS的输入终端的阴极、以及设置在阳极和阴极之间的有机发光层。
驱动薄膜晶体管DT根据其栅极-源极电压Vgs控制流过发光元件D的电流Id。驱动薄膜晶体管DT包括连接到第一节点N1的栅电极，连接到电源线PL以接收高电平驱动电压EVDD的漏电极，和连接到第二节点N2的源电极。
存储电容器Cst连接在第一节点N1和第二节点N2之间。
当显示面板PAN被驱动时，第一开关薄膜晶体管ST-1响应于扫描信号SCAN而将在数据线DL中所充的数据电压Vdata施加到第一节点N1，从而导通驱动薄膜晶体管DT。在这种情况下，第一开关薄膜晶体管ST-1包括连接到栅极线GL的栅电极以接收扫描信号SCAN、连接到数据线DL的漏电极以接收数据电压Vdata、以及连接到第一节点N1的源电极。第一开关薄膜晶体管ST-1被已知为比像素中的其他开关薄膜晶体管更敏感地工作。为此，有必要提高第一开关薄膜晶体管ST-1的阈值电压，以容易控制第一开关薄膜晶体管ST-1。
第二开关薄膜晶体管ST-2通过响应感测信号SEN而在第二节点N2和感测电压读出线SRL之间切换电流，而将第二节点N2的源极电压存储在感测电压读出线SRL的感测电容Cx中。当显示面板PAN被驱动时，第二开关薄膜晶体管ST-2通过响应感测信号SEN而在第二节点N2和感测电压读出线SRL之间切换电流，而将驱动薄膜晶体管DT的源极电压复位到初始电压Vpre。在这种情况下，在第二开关薄膜晶体管ST-2中，其栅电极连接到感测线SL，其漏电极连接到第二节点N2，并且其源电极连接到感测电压读出线SRL。
同时，尽管已经说明和描述了具有包括三个薄膜晶体管和一个存储电容器的3T1C结构的显示装置，但本公开的显示装置可以应用于各种像素结构，例如4T1C、5T1C、6T1C、7T1C和8T1C，而不限于上述的结构。
同时，图4A是一个横截面图，示出了根据本公开的第一实施例的作为设置在非有效区域NA(特别是GIP区域)中同时包括多晶半导体图案的代表性薄膜晶体管的用于栅极驱动电路的薄膜晶体管GT、设置在有效区域AA中的子像素中同时包括氧化物半导体图案且配置为驱动发光元件的驱动薄膜晶体管DT、包括氧化物半导体图案的第一开关薄膜晶体管ST-1、以及存储电容器Cst。
如图4A所示，驱动薄膜晶体管DT和第一开关薄膜晶体管ST-1被设置在基板410上的一个子像素中。尽管在图4A中示出了驱动薄膜晶体管DT和仅一个开关薄膜晶体管ST-1，但该图示只是为了描述的方便，并且实际上可以在基板410上设置多个开关薄膜晶体管。
此外，用于构成栅极驱动器的栅极驱动电路的多个薄膜晶体管GT可以被设置在基板410上的非有效区域NA中，特别是GIP区域中。用于栅极驱动电路的薄膜晶体管GT(将被称为“栅极驱动薄膜晶体管GT”)可以使用多晶半导体图案作为其有源层。
尽管在第一实施例中描述了包括多晶半导体图案的栅极驱动薄膜晶体管GT被设置在非有效区域NA中的情况，但在子像素中可以设置具有与栅极驱动薄膜晶体管GT相同结构的开关薄膜晶体管。
当然，设置在非有效区域NA中的栅极驱动薄膜晶体管GT和设置在有效区域AA中的开关薄膜晶体管可具有不同的配置，如N型薄膜晶体管和P型薄膜晶体管，因为其中注入的杂质种类不同。
同时，设置在栅极驱动器中的多个薄膜晶体管可以构成CMOS配置，其中用于栅极驱动电路的包括多晶半导体图案的薄膜晶体管和包括氧化物半导体图案的开关薄膜晶体管是成对的。
下面将结合一个例子进行描述，在该例子中，使用多晶半导体图案作为其有源层的用于栅极驱动电路的薄膜晶体管被设置在非有效区域NA中。
栅极驱动薄膜晶体管GT包括设置在形成于基板410上的下缓冲层411上的多晶半导体图案414、被配置为使多晶半导体图案414绝缘的第一栅极绝缘层442、设置在第一栅极绝缘层442上同时与多晶半导体图案414重叠的第一栅电极416、形成在第一栅电极416上的多个绝缘层、以及设置在多个绝缘层上的第一源电极417S和第一漏电极417D。
基板410可以由多层结构构成，其中有机层和无机层交替堆叠。例如，基板410可以具有多层结构，其中例如聚酰亚胺的有机层和例如氧化硅(SiO2)的无机层交替堆叠。
下缓冲层411形成在基板410上。下缓冲层411的功能是防止水分等从外部渗透。下缓冲层411可以通过以至少一层的数量沉积例如氧化硅(SiO2)的无机绝缘层来形成。
多晶半导体图案414形成在下缓冲层411上。多晶半导体图案414被用作薄膜晶体管的有源层。多晶半导体图案414包括第一沟道区414a，以及在第一沟道区414a被夹在其间的条件下相互面对的第一源区414b和第一漏区414c。
多晶半导体图案414被第一栅极绝缘层442所绝缘。第一栅极绝缘层442通过在形成有多晶半导体图案414的基板410的整个表面上以至少一层的数量沉积例如氧化硅(SiO2)的无机绝缘层而形成。第一栅极绝缘层442从外部保护和绝缘多晶半导体图案414。
与多晶半导体图案414的第一沟道区414a重叠的第一栅电极416形成在第一栅极绝缘层442上。
第一栅电极416可以由金属材料制成。例如，第一栅电极416可以采取由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)或其合金之一制成的单层或多层的形式，但不限于此。
在第一栅电极416和第一源/漏电极417S和417D之间可以形成多个绝缘层。
参考图4A，多个绝缘层可以是接触第一栅电极416的上表面的第一层间绝缘层443，以及依次堆叠在第一层间绝缘层443上的第二层间绝缘层444、上缓冲层445、第二栅极绝缘层446和第三层间绝缘层447。
第一源电极417S和第一漏电极417D被设置在第三层间绝缘层447上。第一源电极417S和第一漏电极417D分别通过第一接触孔CH1和第二接触孔CH2连接到多晶半导体图案414。第一接触孔CH1和第二接触孔CH2延伸穿过第一栅极绝缘层442、第一层间绝缘层443、第二层间绝缘层444、上缓冲层445、第二栅极绝缘层446和第三层间绝缘层447，从而分别暴露出多晶半导体图案414的第一源区414b和第一漏区414c。
同时，驱动薄膜晶体管DT、第一开关薄膜晶体管ST-1和存储电容器Cst被设置在有效区域AA中的子像素处。
在第一实施例中，驱动薄膜晶体管DT和第一开关薄膜晶体管ST-1中的每一个使用氧化物半导体材料作为其有源层。
驱动薄膜晶体管DT包括第一氧化物半导体图案474、与第一氧化物半导体图案474重叠的第二栅电极478、以及电连接到第一氧化物半导体图案474的第二源电极479S和第二漏电极479D。
氧化物半导体可以由诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、钛(Ti)等金属的氧化物或诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、钛(Ti)等金属及其氧化物的组合制成。更具体地说，氧化物半导体可以包括氧化锌(ZnO)、氧化锌锡(ZTO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、氧化铟镓锌(IGZO)、氧化铟锌锡(IZTO)，或类似物。
一般来说，在高速运行方面有利的多晶半导体图案被用作驱动薄膜晶体管的有源层。在包括多晶半导体图案的驱动薄膜晶体管的情况下，可能存在功耗方面的问题，即在驱动薄膜晶体管的截止状态下产生漏电流。特别是，当显示装置被低速驱动以显示静止图像(如文件屏幕)时，在驱动薄膜晶体管的截止状态下产生漏电流的问题可能很严重。为此，在本公开的第一个实施例中，提出了一种驱动薄膜晶体管，该驱动薄膜晶体管使用在防止产生漏电流方面有利的氧化物半导体图案作为其有源层。
然而，当薄膜晶体管使用氧化物半导体图案作为其有源层时，由于氧化物半导体材料的特性，相对于电压波动值的电流波动值可能很大，因此，在需要精确电流控制的低灰度范围内可能经常发生故障。因此，根据本公开的第一实施例，提出了一种驱动薄膜晶体管，其中电流的波动对施加在栅电极上的电压的波动相对不敏感。
将参照图4A至图4C描述该驱动薄膜晶体管的结构。图4B是放大的横截面图，其中只放大了图4A中所示的驱动薄膜晶体管DT。图4C是显示在驱动薄膜晶体管DT中产生的寄生电容之间关系的电路图。
驱动薄膜晶体管DT包括设置在上缓冲层445上的第一氧化物半导体图案474、覆盖第一氧化物半导体图案474的第二栅极绝缘层446、形成在第二栅极绝缘层446上同时与第一氧化物半导体图案474重叠的第二栅电极478、以及设置在覆盖第二栅电极478的第三层间绝缘层447上的第二源电极479S和第二漏电极479D。第二栅电极478、第二源电极479S和第二漏电极479D可以设置在同一层上。
作为有源层的第一氧化物半导体图案474包括第二沟道区474a(电荷通过该沟道区移动)，以及在第二沟道区474a夹置于其间的条件下与第二沟道区474a相邻设置的第二源区474b和第二漏区474c。
同时，在第一氧化物半导体图案474之下形成第一遮光图案BSM-1。第一遮光图案BSM-1防止从外部入射的光照射到第一氧化物半导体图案474，从而防止对外部光敏感的第一氧化物半导体图案474发生故障。
在本公开的第一实施例中，第一遮光图案BSM-1可以通过包含半导体材料层来配置。
参照图4A和4B，第一遮光图案BSM-1可以具有这样的结构，其中由诸如金属图案的导电材料层构成的第一层BSM-1a和由半导体材料层构成的第二层BSM-1b被堆叠。
半导体材料层可以是由非晶态半导体材料、多晶态半导体材料、氧化物半导体材料等构成的各种半导体材料层。
半导体材料层可以是掺杂有P型杂质离子(如硼离子)的P型半导体材料层。
使用氧化物半导体图案作为其有源层的薄膜晶体管是N型薄膜晶体管。相应地，当P型杂质离子被注入到半导体材料层中时，半导体材料层的费米级被降低了。此外，对应于半导体材料层的第一氧化物半导体图案474的费米级也被降低，以实现热平衡状态下的费米级平衡。相应地，导通驱动薄膜晶体管DT所需的阈值电压Vth可以增加。
包括第一氧化物半导体图案474的驱动薄膜晶体管DT与像素中的其他开关薄膜晶体管相比，在设计方面需要非常高的阈值电压。通常，开关薄膜晶体管需要近似于0V的阈值电压，而驱动薄膜晶体管DT需要1V或更高的阈值电压。相应地，根据本公开的实施例的驱动薄膜晶体管DT的优点在于，由于在第一氧化物半导体图案474下面设置了掺杂有P型杂质离子的半导体材料层，因此可以实现阈值电压的增加。
此外，第一遮光图案BSM-1的第一层BSM-1a可以是包括能够收集氢粒子的钛(Ti)的金属层。例如，该金属层可以是单一的钛层、钼(Mo)和钛(Ti)的双层、或钼(Mo)和钛(Ti)的合金层。然而，本公开的实施例不限于上述条件，也可以使用包括钛(Ti)的其他金属层。
钛(Ti)可以收集扩散到上缓冲层445中的氢粒子，从而防止氢粒子到达第一氧化物半导体图案474。
当第一遮光图案BSM-1由多个层构成时，优选第一遮光图案BSM-1具有堆叠结构，其中半导体材料层被设置在最上侧。这是因为在执行过程中要求半导体层向上暴露，以便使P型杂质离子能够注入到半导体材料层中。
优选的是，第一遮光图案BSM-1形成在第一氧化物半导体图案474的竖直下方，以与第一氧化物半导体图案474重叠。此外，第一遮光图案BSM-1可以被形成为具有比第一氧化物半导体图案474大的尺寸，以与第一氧化物半导体图案474完全重叠。
被包括在第一遮光图案BSM-1中的半导体材料层具有比被包括在第一遮光图案BSM-1中的金属层低的反射率。因此，可以减少外部光线在被第一遮光图案BSM-1反射后入射到第一氧化物半导体图案474中的现象。
同时，驱动薄膜晶体管DT的第二源电极479S被电连接到第一遮光图案BSM-1。当第一遮光图案BSM-1与第二源电极479S电连接时，可以获得以下附加效果。
由于第一氧化物半导体图案474的第二源区474b和第二漏区474c成为导电的，在导通/截止操作中在第一氧化物半导体图案474中产生寄生电容Cact。此外，在第二栅电极478和第一氧化物半导体图案474之间产生寄生电容Cgi。此外，在与第二源电极479S电连接的第一遮光图案BSM-1和第一氧化物半导体图案474之间产生寄生电容Cbuf。
由于第一氧化物半导体图案474和第一遮光图案BSM-1通过第二源电极479S电性地相互连接，所以寄生电容Cact和寄生电容Cbuf是并联的，而寄生电容Cact和寄生电容Cgi是串联的。此外，当对第二栅电极478施加Vgat的栅极电压时，实际施加到第一氧化物半导体图案474的有效电压Veff满足以下表达式1。
[表达式1]
因此，施加到第二沟道区474a的有效电压Veff与寄生电容Cbuf成反比，因此，可以通过调整寄生电容Cbuf来调整施加到第一氧化物半导体图案474的有效电压Veff。
也就是说，当第一遮光图案BSM-1设置在第一氧化物半导体图案474附近时，为了增加寄生电容Cbuf，可能减少流经第一氧化物半导体图案474的电流的实际值。
减少流经第一氧化物半导体图案474的电流的有效值意味着s-因子可以增加，并意味着可以扩大可通过施加到第二栅电极478的电压Vgat控制的驱动薄膜晶体管DT的实际控制范围。
也就是说，当驱动薄膜晶体管DT的第二源电极479S与第一遮光图案BSM-1电连接，并且第一遮光图案BSM-1设置在第一氧化物半导体图案474附近时，即使在低灰度级下也可能准确地控制有机发光元件，因此，可以解决在低灰度等级下经常产生的Mura缺陷的问题。
因此，在本公开的第一实施例中，在第一氧化物半导体图案474和第一遮光图案BSM-1之间产生的寄生电容Cbuf可以大于在第二栅电极478和第一氧化物半导体图案474之间产生的寄生电容Cgi。
这里，“s-因子”是指在薄膜晶体管的导通/截止过渡时期，电流变化对栅极电压变化的倒数值。也就是说，s-因子可以是漏极电流相对于栅极电压的特征图中的曲线(V-I曲线图)的梯度的倒数值。
小的s-因子意味着漏极电流相对于栅极电压的特征图的大梯度。因此，当薄膜晶体管具有小的s-因子时，薄膜晶体管甚至可以通过低电压导通，因此，薄膜晶体管的开关特性变得更好。然而，由于薄膜晶体管在很短的时间内达到阈值电压，所以很难有足够的灰度表达。
大的s-因子意味着漏极电流相对于栅极电压的特征图的小梯度。相应地，当薄膜晶体管具有大s-因子时，薄膜晶体管的导通/截止响应时间可能会退化，因此，薄膜晶体管的开关特性可能会退化。然而，因为薄膜晶体管在相对长的时间后达到阈值电压，足够的灰度表达可能是可能的。
特别是，第一遮光图案BMS-1可以被设置在第一氧化物半导体图案474附近，同时被嵌入上缓冲层445中。当然，在第一实施例中，例示了使用多个子上缓冲层的情况。
即，上缓冲层445可以具有其中第一子上缓冲层445a、第二子上缓冲层445b和第三子上缓冲层445c被依次堆叠的结构。第一遮光图案BSM-1可以在第一子上缓冲层445a之上形成。此外，第二子上缓冲层445b完全覆盖第一遮光图案BSM-1。此外，第三子上缓冲层445c形成在第二子上缓冲层445b之上。该配置是其中第一遮光图案BSM-1被嵌入上缓冲层445中的配置的例子。
第一子上缓冲层445a和第三子上缓冲层445c可以由氧化硅(SiO2)构成。
当第一子上缓冲层445a和第三子上缓冲层445c由不包括氢粒子的氧化硅(SiO2)构成时，有可能防止氢粒子在热处理期间渗透到氧化物半导体图案中。当氢粒子渗透到氧化物半导体图案中时，薄膜晶体管的可靠性会下降。
另一方面，第二子上缓冲层445b可以由具有优异的氢粒子收集能力的氮化硅(SiNx)构成。第二子上缓冲层445b可以仅在形成第一遮光图案BSM-1的区域中形成，以完全封装第一遮光图案BSM-1。也就是说，氮化硅(SiNx)层可以部分地形成在第一子上缓冲层445a上，以便完全覆盖第一遮光图案BSM-1的上表面和侧表面。此外，第二子上缓冲层445b可以形成在形成有第一遮光图案BSM-1的第一子上缓冲层445a的整个表面上。
与氧化硅(SiO2)相比，氮化硅(SiNx)在氢粒子收集能力方面非常出色。当氢粒子渗透到由氧化物半导体材料构成的有源层中时，所产生的薄膜晶体管可能有一个问题，即薄膜晶体管在其沟道处具有不同的阈值电压或不同的导电性。也就是说，薄膜晶体管的可靠性会下降。特别是，在驱动薄膜晶体管的情况下，确保可靠性是重要的，因为驱动薄膜晶体管直接贡献于与其相关的发光元件的操作。
在本公开的第一实施例中，相应地，可以通过在第一子上缓冲层445a之上部分或完全形成覆盖第一遮光图案BSM-1的第二子上缓冲层445b，来防止由氢粒子引起的驱动薄膜晶体管DT的可靠性的退化。
当第二子上缓冲层445b部分地沉积在第一子上缓冲层445a上时，有如下的优点。
即，由于第二子上缓冲层445b由不同于第一子上缓冲层445a的材料形成，当第二子上缓冲层445b沉积在有效区域的整个表面之上时，在异质材料层之间可能发生层起泡。为了解决这样的问题，第二子上缓冲层445b可以仅在形成第一遮光图案BSM-1的区域中选择性地形成，以增强结合力。
优选的是，第一遮光图案BSM-1形成在第一氧化物半导体图案474竖直下方，以与第一氧化物半导体图案474重叠。此外，第一遮光图案BSM-1可被形成为具有大于第一氧化物半导体图案474的尺寸，以与第一氧化物半导体图案474完全重叠。
同时，在本公开的第一实施例中，第一遮光图案BSM-1可以包括掺有P型离子的半导体材料层，从而增加驱动薄膜晶体管DT的阈值电压。此外，第一遮光图案BSM-1可以设置在第一氧化物半导体图案474附近，从而增加第一氧化物半导体图案474和第一遮光图案BSM-1之间产生的寄生电容。在这种情况下，驱动薄膜晶体管DT的s-因子增加，因此，即使在低灰度级下也可能实现灰度表达。
同时，驱动薄膜晶体管DT的第二栅电极478被第三层间绝缘层447所绝缘。第二源电极479S和第二漏电极479D形成在第三层间绝缘层447上。
尽管第二源电极479S和第二漏电极479D被显示为设置在同一层上，并且第二栅电极478被显示为形成在不同于参考图4A的本公开的第一实施例中的第二源电极479S和第二漏极电极479D的层上，但是所有的第二栅电极478、第二源电极479S和第二漏电极479D都可以被设置在同一层上。
第二源电极479S和第二漏电极479D分别通过第三接触孔CH3和第四接触孔CH4连接到第二源区474b和第二漏区474c。此外，第一遮光图案BSM-1通过第五接触孔CH5连接到第二源电极479S。
同时，第一开关薄膜晶体管ST-1包括第二氧化物半导体图案432、第三栅电极433、第三源电极434S和第三漏电极434D。
第二氧化物半导体图案432包括第三沟道区432a，以及在第三沟道区432a夹置于其间的条件下与第三沟道区432a相邻设置的第三源区432b和第三漏区432c。
在第二栅极绝缘层446被夹置于其间的条件下，第三栅电极433被设置在第二氧化物半导体图案432之上。
第三源电极434S和第三漏电极434D可以与第二源电极479S和第二漏电极479D设置在同一层上。也就是说，第二源电极/漏电极479S和479D以及第三源电极/漏电极434S和434D可以被设置在第三层间绝缘层447上。
当然，第三源/漏电极434S和434D可以设置在与第三栅电极433相同的层上。也就是说，第三源/漏电极434S和434D可以使用与第三栅电极433相同的材料与第三栅电极433同时形成在第二栅极绝缘层446上。
此外，第二遮光图案BSM-2可以设置在第二氧化物半导体图案432之下。
第二遮光图案BSM-2可以具有与第一遮光图案BSM-1相同的配置。即，第二遮光图案BSM-2可以具有其中由金属材料构成的第一层BSM-2a和由半导体材料构成的第二层BSM-2b被堆叠的结构。当然，第二遮光图案BSM-2可以具有由掺杂有杂质的半导体材料层构成的单层结构。
P型杂质离子被注入到第二遮光图案BSM-2的第二层BSM-2b中。
第二遮光图案BSM-2设置在第二氧化物半导体图案432之下，同时与第二氧化物半导体图案432重叠，以保护第二氧化物半导体图案432免受来自外部的入射光的影响。
第二遮光图案BSM-2可以与第一栅电极416一起形成在第一栅极绝缘层442之上。
第三栅电极433和第二遮光图案BSM-2可以是电性互连的，从而构成双栅极。
由于第二遮光图案BSM-2包括掺有P型杂质离子的半导体材料层，第二遮光图案BSM-2可以增加包括氧化物半导体图案的第一开关薄膜晶体管ST-1的阈值电压。换句话说，由于第三栅电极433按照其中的P型杂质离子的注入而成为导电的，其费米级被降低了。此外，与第三栅电极433相对应的第二氧化物半导体图案432的费米级也被降低了。因此，第一开关薄膜晶体管ST-1的阈值电压被提高。特别是，参照图3，当第一开关薄膜晶体管ST-1是连接到驱动薄膜晶体管DT的栅极节点的采样晶体管时，可以表现出很大的效果。采样晶体管的功能是在采样期间向存储电容器的一个电极提供数据电压。
采样晶体管被公知为非常敏感的晶体管，其中其沟道甚至在低电压下被打开。在本公开的第一实施例中，由于包括掺有P型杂质离子的半导体材料层的第二遮光图案BSM-2被设置在第二氧化物半导体图案432之下，因此可以增加第一开关薄膜晶体管ST-1的阈值电压，并且因此存在一个优点，即可以提高内部补偿电路配置的自由度。
同时，当第一遮光图案BSM-1和第二遮光图案BSM-2中的每一个由包括金属材料层和半导体材料层的多个层构成时，优选半导体材料层被设置在金属材料层之上。这是因为，为了将杂质注入到半导体材料层中，半导体材料层应沉积在金属材料层之上，使得半导体材料层向上暴露。
同时，参考图4A，子像素包括存储电容器Cst。
存储电容器Cst将通过数据线施加在其上的数据电压存储一个预定的时期，然后将存储的数据电压提供给有机发光元件。
存储电容器Cst包括两个相互对应的电极，以及设置在两个电极之间的电介质。存储电容器Cst包括设置在与第一栅电极416相同的层上并且由与第一栅电极416相同的材料制成的第一电极450A，以及面向第一电极450A同时与第一电极450A重叠的第二电极450B。
第一层间绝缘层443可以夹置在存储电容器Cst的第一电极450A和第二电极450B之间。
存储电容器Cst的第二电极450B可以通过第八接触孔CH8与第二源电极479S电连接。
此外，可能存在的优点是，由于存储电容器Cst的第一电极450A形成在与第一栅电极416和第二遮光图案BSM-2相同的层上，所以减少了掩模工艺的数量。
同时，参考图4A，可以在基板410之上形成第一平面化层PLN1，驱动薄膜晶体管DT和第一开关薄膜晶体管ST-1设置在该第一平面化层上。尽管第一平面化层PLN1可以由有机材料如光压克力(photoarcyl)形成，但第一平面化层PLN1也可以由无机层和有机层构成的多个层构成。连接电极455通过在第一平面化层PLN1中形成的第九接触孔CH9将阳极456(其为发光装置部分460的一个组成元件)和驱动薄膜晶体管DT电性互连。
此外，用于形成连接电极455的导电层可以构成设置在弯曲区域BA中的各种链接线的一部分。
可以在连接电极455之上形成第二平面化层PLN2。尽管第二平面化层PLN2可以由诸如光压克力的有机材料形成，但是第二平面化层PLN2也可以由由无机层和有机层构成的多个层构成。
阳极456形成在第二平面化层PLN2上。阳极456通过形成在第二平面化层PLN2中的第十接触孔CH10与连接电极455电连接。
阳极456可以采取由诸如Ca、Ba、Mg、Al、Ag等金属或其合金制成的单层或多层的形式。阳极456连接到驱动薄膜晶体管DT的第二漏电极479D，因此，来自外部的图像信号被施加到其上。
除了阳极456之外，在非有效区域NA中可以进一步设置阳极连接电极457，其将公共电压线VSS和阴极463电性地互连。
在第二平面化层PLN2之上形成隔堤层(bank)461。隔堤层461是一种屏障，可以分隔各子像素，从而防止从相邻的子像素输出的特定颜色的光以混合状态输出。
在阳极456的表面和隔堤层461的倾斜表面的一部分上形成有机发光层462。有机发光层462可以是配置为发射红光的R-有机发光层、配置为发射绿光的G-有机发光层或配置为发射蓝光的B-有机发光层，其形成于每个子像素处。此外，有机发光层462可以是配置为发射白光的W-有机发光层。
有机发光层462不仅可以包括发光层，而且还包括分别配置为将电子和空穴注入发光层的电子注入层和空穴注入层、分别配置为将注入的电子和空穴输送到有机层的电子输送层和空穴输送层等。
阴极463在有机发光层462之上形成。阴极463可以由透明导电材料制成，例如氧化铟锡(ITO)或氧化铟锌(IZO)，或允许可见光透过的薄金属，但不限于此。
在阴极463之上形成封装层部分470。封装层部分470可以由无机层构成的单层、无机层/有机层的双层、或无机层/有机层/无机层的三层构成。无机层可以由无机材料构成，如SiNx、SiX或类似材料，但不限于此。此外，有机层可以由诸如聚对苯二甲酸乙二醇酯、聚萘二甲酸乙二醇酯、聚碳酸酯、聚酰亚胺、聚乙烯磺酸盐、聚氧乙烯、聚芳基酯等有机材料或其混合物构成，而不受限于此。
在图4A中，说明了封装层部分470的一个实施例，其由无机层471/有机层472/无机层473的三层构成。
盖玻璃(未示出)可以设置在封装层部分470之上，并且可以通过粘合剂层(未示出)附接到封装层部分470。尽管可以使用任何材料作为粘合剂层，只要该材料表现出优良的附着力，同时在耐热性和耐水性方面也很好，但在本公开中可以使用热固性树脂，例如环氧基化合物、丙烯酸酯基化合物或丙烯酸基橡胶。另外，也可以使用光固化树脂作为粘合剂。在这种情况下，粘合剂层通过用光如紫外线照射粘合剂层而固化。
粘合剂层不仅可用于组装基板410和盖玻璃(未示出)，而且还可用作防止水分渗透到显示装置的内部的封装物，该显示装置可以是有机电致发光显示装置。
盖玻璃(未示出)可以是用于封装有机电致发光显示装置的封装帽，并且可以使用保护膜，例如聚苯乙烯(PS)膜、聚乙烯(PE)膜、聚萘二甲酸乙二醇酯(PEN)膜、聚酰亚胺(PI)膜等，并且可以使用玻璃。
-第二实施例-
下面，将参照图5描述本公开的第二实施例。在第二实施例中，将描述设置在有效区域AA中的薄膜晶体管的配置。
参考图5，在第二实施例中，公开了一个驱动薄膜晶体管DT和两个开关薄膜晶体管ST-1和ST-2。
驱动薄膜晶体管DT和第一开关薄膜晶体管ST-1可以具有与参照图4A的第一实施例的那些相同的配置。
在第二实施例中，第一开关薄膜晶体管ST-1和第二开关薄膜晶体管ST-2分别包括第二遮光图案BSM-2和第三遮光图案BSM-3。第二遮光图案BSM-2和第三遮光图案BSM-3可以设置在同一绝缘层上。此外，与第一实施例中的第一开关薄膜晶体管ST-1类似，第二遮光图案BSM-2可以具有这样的结构：由金属材料构成的第一层BSM-2a和由掺有P型正杂质离子的半导体材料构成的第二层BSM-2b被堆叠。另一方面，第三遮光图案BSM-3可以仅由金属材料层构成。
第一开关薄膜晶体管ST-1可以是构成内部补偿电路的采样晶体管，而第二开关薄膜晶体管ST-2可以是采样晶体管以外的开关薄膜晶体管。例如，第二开关薄膜晶体管ST-2可以是初始化晶体管。
第二实施例中的驱动薄膜晶体管DT和第一开关薄膜晶体管ST-1可以具有与第一实施例中的相同的配置，因此，将不给出其详细描述。
第二开关薄膜晶体管ST-2也可以具有与第一开关薄膜晶体管ST-1相同的配置，除了第三遮光图案BSM-3。
即，第二开关薄膜晶体管ST-2包括设置在上缓冲层445上的第三氧化物半导体图案482、设置成与第三氧化物半导体图案482重叠的第四栅电极488以及电连接到第三氧化物半导体图案482的第四源电极484S和第四漏电极484D。此外，第二开关薄膜晶体管ST-2包括设置在第三氧化物半导体图案482之下的第三遮光图案BSM-3。
第三氧化物半导体图案482包括第四沟道区482a，以及导电区域，即第四源区482b和第四漏区482c。
第四源电极484S和第四漏电极484D分别通过第十一接触孔CH11和第十二接触孔CH12连接到第四源区482b和第四漏区482c。
所有的第二源/漏电极479S和479D、第三源/漏电极434S和434D以及第四源/漏电极484S和484D可以设置在同一层上，并且可以使用相同的材料通过一个掩模工艺同时形成。
所有的第二栅电极478、第三栅电极433和第四栅电极488可以使用相同的材料形成在同一绝缘层上。在这种情况下，各栅电极的形成可以通过一个掩模工艺实现。
与第二遮光图案BSM-2不同，第三遮光图案BSM-3可以是仅由金属图案构成的遮光图案。
即，第一开关薄膜晶体管ST-1表现出阈值电压的增加，因为第一开关薄膜晶体管ST-1包括具有半导体材料层的第二遮光图案BSM-2，而第二开关薄膜晶体管ST-2不表现出由第三遮光图案BSM-3引起的阈值电压的变化，因为第三遮光图案BSM-3仅由金属材料层构成。
相应地，在构成像素的内部补偿电路的开关薄膜晶体管中，要求提高阈值电压的薄膜晶体管可以包括具有半导体材料层的遮光图案，如在第一开关薄膜晶体管ST-1中那样，并且不要求阈值电压变化的薄膜晶体管可以包括仅由金属图案构成的遮光图案，如在第二开关薄膜晶体管ST-2中那样。
例如，第一开关薄膜晶体管ST-1可以是采样晶体管，而第二开关薄膜晶体管ST-2可以是初始化晶体管。
第二遮光图案BSM-2和第三遮光图案BSM-3可以同时形成在第一栅极绝缘层442上。相应地，第一栅电极416、存储电容器的第一电极450A、第二遮光图案BSM-2和第三遮光图案BSM-3可以使用一个掩模同时形成。
由于第二遮光图案BSM-2包括由半导体材料层构成的第一层BSM-2a和第二层BSM-2b，掩模工艺可以是使用半色调掩模的工艺。半色调掩膜工艺可以使用已知的方法进行，因此，将不对其进行详细描述。
-第三实施例-
下面，将参照图6描述本公开的第三实施例。第三实施例的特征在于，第二遮光图案BSM-2包括掺杂有P型杂质离子的半导体材料层，并且被设置在第二氧化物半导体图案432附近，以便提高第一开关薄膜晶体管ST-1的阈值电压。
参照图6，栅极驱动薄膜晶体管GT和存储电容器Cst的配置可以与参照图4A的第一实施例的配置相同。在以下描述中，相应地，将不对栅极驱动薄膜晶体管GT和存储电容器Cst进行详细描述。
第一开关薄膜晶体管ST-1包括设置在第一层间绝缘层443上的第二遮光图案BSM-2、设置在第二遮光图案BSM-2之上同时与第二遮光图案BSM-2重叠的第二氧化物半导体图案432、设置在第二氧化物半导体图案432之上同时与第二氧化物半导体图案432重叠的第三栅电极433、以及与第二氧化物半导体图案432电连接的第三源电极434S和第三漏电极434D。
在第二氧化物半导体图案432和第二遮光图案BSM-2之间设置有上缓冲层445。
上缓冲层445沉积在第一层间绝缘层443的上表面上，因此，第一层间绝缘层443可以作为第一子上缓冲层445a发挥作用。因此，上缓冲层445可以仅由第二子上缓冲层445b和第三子上缓冲层445c构成。然而，上缓冲层445的配置不限于图6中所示的配置。
第三实施例提出了用于通过减少设置在第二遮光图案BSM-2和第二氧化物半导体图案432之间的无机绝缘层的厚度来增加第一开关薄膜晶体管ST-1的阈值电压的配置。
当第二遮光图案BSM-2和第二氧化物半导体图案432之间的距离减少时，在两层之间产生的寄生电容增加，因此，第一开关薄膜晶体管ST-1的阈值电压可以增加。此外，由于第二遮光图案BSM-2包括掺有P型正离子的半导体材料层，因此阈值电压可进一步增加。
相应地，当第三实施例中公开的第一开关薄膜晶体管ST-1被用作采样晶体管时，可以容易地提高采样晶体管的阈值电压。
此外，与第一实施例不同，第二遮光图案BSM-2可以设置在与第一遮光图案BSM-1相同的层上，同时具有与第一遮光图案BSM-1相同的堆叠结构，并且因此可以减少掩模工艺的数量。
第一遮光图案BSM-1和第二遮光图案BSM-2可以与存储电容器的第二电极450B一起被设置在第一层间绝缘层443上。因此，第一遮光图案BSM-1、第二遮光图案BSM-2和存储电容器的第二电极450B可以使用一个掩模同时形成。此外，第一遮光图案BSM-1和第二遮光图案BSM-2可以在金属材料层和半导体材料层被依次沉积的条件下，使用半色调掩模在一个掩模工艺中同时形成。因此，可以减少掩模工艺的数量。
在第三实施例中，第二遮光图案BSM-2可以与第三栅电极433电连接，从而构成双栅极。
同时，驱动薄膜晶体管DT可以具有与第一实施例中公开的配置相同的配置，只是第一遮光图案BSM-1被设置在第一层间绝缘层443上，并且上缓冲层445具有第二子上缓冲层445b和第三子上缓冲层445c的堆叠结构。
简而言之，在第三实施例中，提出了一种配置：其中第一遮光图案BSM-1和第二遮光图案BSM-2设置在同一层上，从而实现减少制造工艺的数量和提高第一开关薄膜晶体管ST-1的阈值电压。
从上述描述可以看出，根据本公开的每个实施例的显示装置的像素包括驱动薄膜晶体管和开关薄膜晶体管，从而在截止状态下阻断漏电电流。因此，可以实现功耗的降低。此外，驱动薄膜晶体管可以具有能够增加s-因子的结构，因此，可以提供一种能够在低灰度级下实现自由灰度表达的薄膜晶体管阵列基板。此外，可以提供一种能够将像素中的驱动薄膜晶体管的阈值电压提高到预定的目标值或更大的薄膜晶体管。此外，设置在像素中的多个开关薄膜晶体管可以分别具有不同的阈值电压，因此，每个开关薄膜晶体管可以具有适合其功能的合适特性。
本公开的效果不限于上述的效果。本公开中未描述的其他效果可由本领域的技术人员从所附的权利要求中轻易地理解。
可以理解的是，本公开的技术精神在这里的描述只是为了通过上述说明书和附图进行例示，并且本领域技术人员可以在不脱离本公开的范围和精神的情况下对部件进行组合、分离、替换和修改。因此，本公开的示例性实施例仅用于例示目的，并不打算限制本公开的技术精神。本公开的技术精神的范围不限于此。本公开的保护范围应根据所附权利要求进行解释，应理解为所有属于与权利要求相当的范围内的技术思想都包括在本公开的保护范围内。

Claims (22)

1.一种薄膜晶体管阵列基板，包括：
包括有效区域和围绕有效区域设置的非有效区域的基板；以及
设置在所述基板上的第一薄膜晶体管，
其中，所述第一薄膜晶体管包括：
设置在所述基板上同时包括至少一个无机绝缘层的上缓冲层；
设置在所述上缓冲层上的第一氧化物半导体图案；
设置在所述第一氧化物半导体图案之上同时与所述第一氧化物半导体图案重叠的第一栅电极，以及与电连接至所述第一氧化物半导体图案的第一源电极和第一漏电极；以及
设置在所述第一氧化物半导体图案之下并与所述第一氧化物半导体图案重叠的第一遮光图案，所述第一遮光图案包括半导体材料层。
2.根据权利要求1所述的薄膜晶体管阵列基板，进一步包括：
设置在所述基板上的第二薄膜晶体管，
其中，所述第二薄膜晶体管包括：
设置在所述上缓冲层上的第二氧化物半导体图案；
设置在所述第二氧化物半导体图案之上同时与所述第二氧化物半导体图案重叠的第二栅电极，以及电连接至所述第二氧化物半导体图案的第二源电极和第二漏电极；以及
设置在所述第二氧化物半导体图案之下同时与所述第二氧化物半导体图案重叠的第二遮光图案，所述第二遮光图案包括半导体材料层。
3.根据权利要求2所述的薄膜晶体管阵列基板，进一步包括：
设置在所述基板上的第三薄膜晶体管，
其中，所述第三薄膜晶体管包括：
设置在所述上缓冲层上的第三氧化物半导体图案；
设置在所述第三氧化物半导体图案之上同时与所述第三氧化物半导体图案重叠的第三栅电极，以及电连接至所述第三氧化物半导体图案的第三源电极和第三漏电极；以及
设置在所述第三氧化物半导体图案之下并与所述第三氧化物半导体图案重叠的第三遮光图案。
4.根据权利要求1所述的薄膜晶体管阵列基板，进一步包括：
设置在所述基板上的第四薄膜晶体管，
其中，所述第四薄膜晶体管包括：
设置在所述基板上同时包括至少一个绝缘层的下缓冲层；
设置在所述下缓冲层上的多晶半导体图案；以及
设置在所述多晶半导体图案之上同时与所述多晶半导体图案重叠的第四栅电极，以及电连接至所述多晶半导体图案的第四源电极和第四漏电极。
5.根据权利要求1所述的薄膜晶体管阵列基板，其中在所述第一遮光图案和所述第一氧化物半导体图案之间产生的第一寄生电容大于在所述第一栅电极和所述第一氧化物半导体图案之间产生的第二寄生电容。
6.根据权利要求5所述的薄膜晶体管阵列基板，进一步包括：
设置在所述第一氧化物半导体图案和所述第一栅电极之间的第一绝缘层；和
设置在所述第一氧化物半导体图案和所述第一遮光图案之间的第二绝缘层，
其中所述第一绝缘层的厚度大于所述第二绝缘层的厚度。
7.根据权利要求5所述的薄膜晶体管阵列基板，进一步包括：
设置在所述第一氧化物半导体图案和所述第一栅电极之间的第一绝缘层；和
设置在所述第一氧化物半导体图案和所述第一遮光图案之间的第二绝缘层，
其中，所述第二绝缘层的介电常数大于所述第一绝缘层的介电常数。
8.根据权利要求3所述的薄膜晶体管阵列基板，其中：
所述第一氧化物半导体图案、所述第二氧化物半导体图案和所述第三氧化物半导体图案中的每一个均由N型半导体材料制成；以及
所述半导体材料层由P型半导体材料制成。
9.根据权利要求3所述的薄膜晶体管阵列基板，其中
所述第一遮光图案、所述第二遮光图案或所述第三遮光图案中的至少一个进一步包括：
金属图案；以及
堆叠在所述金属图案上的所述半导体材料层。
10.根据权利要求9所述的薄膜晶体管阵列基板，其中，所述第二遮光图案具有其中所述金属图案和所述半导体材料层堆叠的结构，而所述第三遮光图案仅由金属图案构成。
11.根据权利要求7所述的薄膜晶体管阵列基板，进一步包括：
设置在所述第一遮光图案和所述第二遮光图案之间的至少一个层间绝缘层，
其中，所述第二遮光图案和所述第三遮光图案设置在同一层上。
12.根据权利要求2所述的薄膜晶体管阵列基板，其中所述第一遮光图案和所述第二遮光图案设置在同一层上。
13.根据权利要求3所述的薄膜晶体管阵列基板，其中所述第一薄膜晶体管是被配置为驱动像素的驱动薄膜晶体管，而所述第二薄膜晶体管和所述第三薄膜晶体管中的每一个是开关薄膜晶体管。
14.根据权利要求1所述的薄膜晶体管阵列基板，其中所述第一遮光图案被嵌入到所述上缓冲层中。
15.根据权利要求14所述的薄膜晶体管阵列基板，其中所述上缓冲层包括多个子上缓冲层，且所述子上缓冲层分别设置在所述第一遮光图案的上端和下端。
16.根据权利要求10所述的薄膜晶体管阵列基板，其中所述第二薄膜晶体管是与所述第一薄膜晶体管的第一栅电极电连接的开关薄膜晶体管。
17.根据权利要求4所述的薄膜晶体管阵列基板，其中所述第四薄膜晶体管被设置在非有效区域或有效区域中的至少一个中，而所述第一薄膜晶体管被设置在有效区域中的像素处。
18.根据权利要求1所述的薄膜晶体管阵列基板，其中所述第一遮光图案被电连接至所述第一源电极和第一漏电极中的一个。
19.根据权利要求9所述的薄膜晶体管阵列基板，其中所述半导体材料层的反射率低于所述金属图案的反射率。
20.根据权利要求4所述的薄膜晶体管阵列基板，其中所述多晶半导体图案和所述半导体材料层被掺杂有P型杂质离子。
21.一种薄膜晶体管阵列基板，包括：
包括有效区域和围绕所述有效区域设置的非有效区域的基板；以及
设置在所述基板上的开关薄膜晶体管，
其中，所述开关薄膜晶体管包括：
设置在所述基板上的缓冲层；
设置在所述缓冲层上的氧化物半导体图案；
设置在所述氧化物半导体图案之上同时与所述氧化物半导体图案重叠的栅电极；
电连接至所述氧化物半导体图案的源电极和漏电极；以及
设置在所述氧化物半导体图案之下同时包括半导体材料层的遮光图案。
22.一种显示装置，包括：
根据权利要求1至21中任一项所述的薄膜晶体管阵列基板；以及
发光装置部分，其包括设置在所述基板上的阳极、面对所述阳极的阴极、以及设置在所述阳极和所述阴极之间的发光层。
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