CN116347931A - 有机发光显示装置和薄膜晶体管阵列基板 - Google Patents

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Abstract

公开了一种有机发光显示装置和薄膜晶体管阵列基板。该有机发光显示装置能够减小设置在子像素中的薄膜晶体管的尺寸，以实现高清晰度有机发光显示装置。导电区域和非导电区域在源极区域和漏极区域中的每个中组合，使得沟道的尺寸增加，例如显著增加。因此，可以实现高清晰度有机发光显示装置。并且，驱动薄膜晶体管的s因子值增加，并且开关薄膜晶体管的操作速度增加。

Description

有机发光显示装置和薄膜晶体管阵列基板
本申请要求于2021年12月16日提交的韩国专利申请第10-2021-0180748号的权益，其如同在本文中完全阐述的那样通过引用并入于此。
技术领域
本公开内容涉及有机发光显示装置，并且更特别地，涉及包括混合型薄膜晶体管的有机发光显示装置，在该有机发光显示装置中使用不同类型的半导体材料来形成构成子像素的像素电路部分的多个薄膜晶体管和构成GIP电路部分的多个薄膜晶体管，并且该有机发光显示装置能够减小薄膜晶体管的尺寸，例如，使薄膜晶体管的尺寸最小化，以实现高清晰度显示装置。
背景技术
与使用背光的液晶显示装置不同，使用自发光发光元件的有机发光显示装置具有小的厚度，并且表现出高的图像质量。因此，有机发光显示装置是在显示领域中广泛关注的焦点。
特别是，由于可以在柔性基板上形成发光元件，因此有机发光显示装置使得能够以各种形式创建屏幕，例如可弯曲屏幕和可折叠屏幕。另外，由于其小的厚度，因此有机发光显示装置适合于小型电子产品，例如智能手表。
此外，为了应用于经常显示静止图像的显示装置，例如智能手表，需要包括能够在显示静止图像时防止生成漏电流的新型像素电路部分的发光显示装置。
已经提出了使用氧化物半导体作为有源层以获得改善的漏电流阻挡效应的薄膜晶体管。
发明内容
然而，在使用混合型薄膜晶体管的显示装置中，使用不同类型的半导体层，例如多晶半导体层和氧化物半导体层。因此，彼此分开执行形成多晶半导体层的过程和形成氧化物半导体层的过程，从而使制造过程复杂。此外，多晶半导体层和氧化物半导体层相对于化学气体具有不同的特性，从而使制造过程复杂。
尤其是，与氧化物半导体层相比，多晶半导体层的特征在于，例如电子或空穴的载流子以高速移动，并且因此适合于需要能够进行高速操作的驱动薄膜晶体管。因此，多晶半导体层通常用于形成驱动薄膜晶体管。
然而，使用多晶半导体层的驱动薄膜晶体管以相对高的速度操作，但是由于由电流应力引起的高电流波动率，从低灰度值的表达方面来说是不利的。因此，本公开内容的一个目的是使用氧化物半导体形成驱动薄膜晶体管并提供由电流应力引起的电流波动率低并且s因子值大的像素电路部分。另外，本公开内容的另一个目的是提供能够根据近来朝向高清晰度显示装置的趋势减小设置在子像素中的多个薄膜晶体管的尺寸(例如，使该尺寸最小化)的结构。
为了实现上述和其他目的，根据本公开内容的有机发光显示装置包括：包括显示区和非显示区的基板；以及包括半导体图案的至少一个薄膜晶体管，该半导体图案包括源极区域和漏极区域。源极区域和漏极区域中的每个均包括交替设置在基板上的导电区域和非导电区域。
半导体图案可以是氧化物半导体图案。
至少一个薄膜晶体管可以包括：与半导体图案交叠的栅极电极；以及分别电连接至源极区域和漏极区域的源极电极和漏极电极。导电区域可以包括接触源极电极或漏极电极的第一导电区域，以及设置在源极电极或漏极电极与栅极电极之间的第二导电区域。
可以通过使第一导电区域与离子接触使第一导电区域成为导电的，并且可以通过注入至第二导电区域中的离子而使第二导电区域成为导电的。
栅极电极可以被设置在位于源极电极和漏极电极上方的层中。
栅极电极可以与源极电极和漏极电极设置在同一层上。
至少一个薄膜晶体管可以包括驱动薄膜晶体管和至少一个开关薄膜晶体管。驱动薄膜晶体管可以包括设置在半导体图案下方并连接至源极电极的第一光阻挡图案。
驱动薄膜晶体管可以包括：第一半导体图案；与第一半导体图案交叠的第一栅极电极；以及连接至第一半导体图案的第一源极电极和第一漏极电极。开关薄膜晶体管可以包括：第二半导体图案；与第二半导体图案交叠的第二栅极电极；以及连接至第二半导体图案的第二源极电极和第二漏极电极。第一源极电极、第一漏极电极、第二源极电极和第二漏极电极可以被设置在同一层上。
第一栅极电极和第二栅极电极可以被设置在同一层上。第一栅极电极和第二栅极电极可以被设置在位于第一源极电极、第一漏极电极、第二源极电极和第二漏极电极上方的层上。
第一栅极电极和第二栅极电极可以与第一源极电极、第一漏极电极、第二源极电极和第二漏极电极设置在同一层上。
第一栅极电极和第二栅极电极可以被设置在彼此不同的层上。第一栅极电极与第一半导体图案之间的竖直距离可以长于第二栅极电极与第二半导体图案之间的竖直距离。
开关薄膜晶体管可以包括第二光阻挡图案。第二半导体图案与第二光阻挡图案之间的竖直距离可以长于第一半导体图案与第一光阻挡图案之间的竖直距离。
驱动薄膜晶体管可以被设置在显示区中，并且开关薄膜晶体管可以被设置在显示区和非显示区中的至少一个中。
根据本公开内容的薄膜晶体管阵列基板包括：包括半导体图案的至少一个薄膜晶体管，该半导体图案包括源极区域、漏极区域以及设置在源极区域与漏极区域之间的沟道区域。源极区域和漏极区域中的每个均包括至少两个导电区域以及设置在至少两个导电区域之间的非导电区域。
导电区域和非导电区域可以在源极区域和漏极区域中的每个中交替设置。
导电区域可以包括与沟道区域间隔开的第一导电区域以及与沟道区域相邻设置的第二导电区域。
可以通过使第一导电区域与离子接触使第一导电区域成为导电的，并且可以通过注入至第二导电区域中的离子而使第二导电区域成为导电的。
根据本公开内容的薄膜晶体管阵列基板还可以包括：分别连接至源极区域和漏极区域的源极电极和漏极电极；以及设置在半导体图案下方的并连接至源极电极的光阻挡图案。
半导体图案可以是氧化物半导体图案。
至少一个薄膜晶体管可以是驱动薄膜晶体管和开关薄膜晶体管中的至少一个。
附图说明
附图被包括以提供对本发明的进一步理解并且被并入本申请中并构成本申请的一部分，附图示出了本发明的实施方式，并与说明书一起用于说明本发明的原理。在附图中：
图1是根据本公开内容的实施方式的显示装置的示意图；
图2是示出根据本公开内容的实施方式的用于驱动显示装置中的像素的像素电路的电路图；
图3是根据本公开内容的实施方式的设置在非显示区中的薄膜晶体管以及设置在像素区中的像素电路部分和发光元件部分的沿图1中的线I-I’的截面图；
图4是详细示出图3的像素区中的驱动薄膜晶体管和开关薄膜晶体管的截面图；
图5A和图5B分别是示出了图4中所示的薄膜晶体管中之一的一部分的截面图和平面图；
图6是根据本公开内容的另一个实施方式的像素区中的驱动薄膜晶体管和开关薄膜晶体管的截面图；
图7是根据本公开内容的又一个实施方式的像素区中的驱动薄膜晶体管和开关薄膜晶体管的截面图；
图8A是示出了图7中所示的驱动薄膜晶体管中生成的寄生电容之间的关系的截面图；
图8B是图8A的电路图；以及
图9A和图9B是用于说明根据本公开内容的实施方式的制造过程中的主要部分的截面图。
具体实施方式
本公开内容的优点和特征以及用于实现这些优点和特征的方法根据下面参照附图详细描述的实施方式将变得清楚。然而，本公开内容可以以许多不同的形式体现，并且不应被解释为限于本文中阐述的实施方式。而是，提供了这些实施方式，使得本公开内容将是透彻和完整的，并将向本领域技术人员充分传达本公开内容的范围。
在用于说明本公开内容的示例性实施方式的附图中，例如，示出的形状、尺寸、比率、角度和数目通过示例的方式给出，并且因此不限于本公开的公开内容。遍及本说明书，相同的附图标记表示相同的构成元件。另外，在本公开内容的以下描述中，当对并入本文中的已知功能和配置的详细描述可能使本公开内容的主题变得相当不清楚时，将省略该详细描述。
本说明书中使用的术语“包含”、“包括”和/或“具有”不排除其他元件的存在或添加，除非与术语“仅”一起使用。除非上下文另有明确指示，否则单数形式也旨在包括复数形式。
在解释本公开内容的各种实施方式中包括的构成元件时，即使没有对其进行明确描述，构成元件也被解释为包括误差范围。
在描述本公开内容的各种实施方式时，当描述位置关系时，例如，当使用“在……上”、“在……上方”、“在……下方”、“在……旁边”等描述两个部分之间的位置关系时，除非使用术语“直接”或“紧接”，否则一个或更多个其他部分可能位于这两个部分之间。
例如“在……下方”、“在……下面”、“下”、“在……上方”和“上”的空间相对术语可以在本文中用于描述如图中所示的一个元件或构成部件与另一个元件或构成部件的关系。应当理解的是，除了图中描绘的取向外，空间相对术语旨在涵盖在使用或操作中装置的不同取向。例如，如果将图中的装置翻转，则描述为在其他元件“下方”或“下面”的元件将在其他元件“上方”取向。因此，示例性术语“在……下方”或“在……下面”可以涵盖上方和下方这两个取向。类似地，示例性术语“在……上方”或“上”可以涵盖上方和“下方这两个取向。
在描述本公开内容的各种实施方式时，当描述时间关系时，例如，当使用“在……之后”、“随后”、“接下来”、“在……之前”等描述两个动作之间的时间关系时，除非与其一起使用术语“直接”或“紧接”，否则可能不会连续发生动作。
可以理解的是，尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件将不受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在本说明书中，由“第一”指示的元件可以与由“第二”指示的元件相同，而不超过本公开内容的技术范围，除非另有说明。
术语“至少一个”应被理解为包括可以从一个或更多个相关项得到的所有可能的组合。例如，“第一项、第二项或第三项中的至少一个”的含义可以是第一项、第二项或第三项中的每一个，并且也可以是可以从第一项、第二项和第三项中的两个或更多个得到的所有可能的组合。
本公开内容的各种实施方式的各个特征可以部分或全部彼此耦接和组合，并且各种技术联系及其操作模式是可能的。这些各种实施方式可以彼此独立地执行，或者可以彼此相关联地执行。
应该注意的是，当将附图标记分配给附图的元件时，即使当其在不同的附图中描绘时，相同或相似的元件也由相同的附图标记表示。
在本公开内容的实施方式中，为了便于说明，将源极电极和漏极电极彼此区分开。然而，源极电极和漏极电极可以互换。源极电极可以是漏极电极，并且漏极电极可以是源极电极。此外，任何一个实施方式中的源极电极可以是另一个实施方式中的漏极电极，并且任何一个实施方式中的漏极电极可以是另一个实施方式中的源极电极。
在本公开内容的一个或更多个实施方式中，为了便于说明，将源极区域与源极电极区分开，并且将漏极区域与漏极电极区分开。然而，本公开内容的实施方式不限于此。例如，源极区域可以是源极电极，并且漏极区域可以是漏极电极。此外，源极区域可以是漏极电极，并且漏极区域可以是源极电极。
本公开内容的各种实施方式的各个特征可以部分或全部彼此耦合和组合，并且可以以各种技术方式进行互锁和操作，如本领域普通技术人员将完全理解的那样，并且实施方式可以彼此独立或相关联地执行。
在下文中，将参照附图详细描述本公开内容的各种实施方式。
图1是根据本公开内容的实施方式的显示装置100的平面图。
显示面板102包括显示区AA和与显示区AA相邻设置的非显示区NA，显示区AA和非显示区NA被设置在基板101中。例如，基板101可以由柔性塑料材料形成，以便是可弯曲的。例如，基板101由聚酰亚胺(PI)、聚乙烯对苯二甲酸酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚碳酸酯(PC)、聚醚砜(PES)、聚丙烯酸酯(PAR)、聚砜(PSF)或环烯烃共聚物(COC)形成。然而，不排除玻璃作为基板的材料。
显示区AA中的子像素包括使用氧化物半导体材料作为有源层的薄膜晶体管。
可以在非显示区NA中设置数据驱动单元104和栅极驱动单元103中的至少一个。另外，非显示区NA还可以包括基板101能够弯曲的弯曲区域BA。
可以使用薄膜晶体管直接在基板101上形成栅极驱动单元103，该薄膜晶体管使用多晶半导体材料作为有源层。替选地，栅极驱动单元103可以包括使用多晶半导体材料作为有源层的薄膜晶体管和使用氧化物半导体材料作为有源层的薄膜晶体管。
具有氧化物半导体层的薄膜晶体管和具有多晶半导体层的薄膜晶体管在沟道中具有高的电子迁移率，并且因此能够表现出高分辨率并能够以低功率进行驱动。
可以在显示区AA中设置多条数据线和多条栅极线。例如，多条数据线可以以行或列设置，并且多条栅极线可以以列或行设置。另外，子像素PX可以设置在由数据线和栅极线限定的区域中。
包括栅极驱动电路的栅极驱动单元103可以设置在非显示区NA中。栅极驱动单元103的栅极驱动电路依次向多条栅极线GL供应扫描信号，从而依次驱动显示区中的各个像素行。在此，栅极驱动电路也可以称为扫描驱动电路。此外，像素行是指由连接至一条栅极线的像素形成的行。
栅极驱动电路可以由具有多晶半导体层的薄膜晶体管、具有氧化物半导体层的薄膜晶体管或者具有多晶半导体层的薄膜晶体管和具有氧化物半导体层的薄膜晶体管两者组成。在非显示区NA和显示区AA中设置的薄膜晶体管中使用相同半导体材料的情况下，可以通过相同过程同时形成薄膜晶体管。
栅极驱动电路可以包括移位寄存器和电平移位器。
在根据本公开内容的实施方式的显示装置中，栅极驱动电路可以实现为面板内栅极(GIP)类型，并且可以直接设置在基板101上。
包括栅极驱动电路的栅极驱动单元103依次向多条栅极线供应具有导通电压或截止电压的扫描信号。
根据本公开内容的实施方式的显示装置100还可以包括数据驱动电路。当通过包括栅极驱动电路的栅极驱动单元103开启特定的栅极线时，数据驱动电路将图像数据转换为模拟型数据电压(例如，图2所示的数据电压Vdata)，并将模拟型数据电压供应至多条数据线。
设置在基板101上的多条栅极线GL可以包括多条扫描线和多条发射控制线。多条扫描线和多条发射控制线是将不同类型的栅极信号(扫描信号和发射控制信号)传输至不同类型的晶体管(扫描晶体管和发射控制晶体管)的栅极节点的布线。
包括栅极驱动电路的栅极驱动单元103可以包括：扫描驱动电路，该扫描驱动电路将扫描信号(例如，图2所示的扫描信号Scan 1[n]、Scan 2[n]、Scan 3[n]和Scan 3[n+1])输出至多条扫描线，多条扫描线是一种栅极线GL；以及发射驱动电路，该发射驱动电路将发射控制信号(例如，图2所示的发射控制信号EM)输出至多条发射控制线，多条发射控制线是另一种栅极线GL。
数据线DL可以被设置成通过弯曲区BA。各条数据线DL可以被设置成连接至数据焊盘PAD(图1中未示出)。
弯曲区BA可以是基板101能够弯曲的区域。基板101可以在除弯曲区BA以外的区域中保持在平坦状态。
图2是根据本公开内容的实施方式的子像素的像素电路图。通过示例的方式给出设置了七个薄膜晶体管T2、T3、T4、T5、T6、T7和D-TFT和单个存储电容器Cst的像素电路图。七个薄膜晶体管中之一(例如，D-TFT)可以是驱动薄膜晶体管，并且其剩余薄膜晶体管可以是用于内部补偿的开关薄膜晶体管。如图2所示，发光元件OLED的阳极电连接至薄膜晶体管T6，并且发光元件OLED的阴极电连接至低电源电压VSSEL。存储电容器Cst的一个电极电连接至薄膜晶体管D-TFT的栅极电极，并且存储电容器Cst的另一个电极电连接至高电源电压VDDEL。此处，Vin是使薄膜晶体管D-TFT复位的电压，并且VAR是使发光元件OLED的阳极复位的电压。
在以下假设下给出了本公开内容的实施方式的以下描述：驱动薄膜晶体管D-TFT使用氧化物半导体图案作为有源层，并且与驱动薄膜晶体管D-TFT相邻定位的T3薄膜晶体管使用氧化物半导体图案作为有源层。此外，用于内部补偿的剩余开关薄膜晶体管中的至少一个可以使用多晶半导体图案作为有源层。然而，本公开内容不限于图2中所示的示例，并且也适用于具有各种配置中的任何的内部补偿电路。例如，子像素的像素电路中包括的所有薄膜晶体管都可以被配置成使用氧化物半导体作为有源层。此外，构成栅极驱动电路部分的薄膜晶体管也可以被配置成使用氧化物半导体作为有源层。
在下文中，将参照图3至图5B来描述根据本公开内容的第一实施方式的有机发光显示装置。
图3是以下配置的截面图，该配置包括第一栅极驱动薄膜晶体管GT，该第一栅极驱动薄膜晶体管GT设置在非显示区NA中，特别地，在栅极驱动单元中，并使用多晶半导体图案作为有源层，并且该配置还包括设置在子像素PX中的单个驱动薄膜晶体管DT、单个开关薄膜晶体管ST和单个存储电容器Cst。图4是更详细示出了图3中所示的驱动薄膜晶体管DT和开关薄膜晶体管ST的截面图。图5A是图4中所示的开关薄膜晶体管ST的截面图，并且图5B是图4中所示的开关薄膜晶体管ST的部件的平面图。
简要描述，一个子像素PX包括：像素电路部分370，其被设置在基板101上；以及发光元件部分380，其电连接至像素电路部分370。像素电路部分370和发光元件部分380通过平坦化层PLN1和PLN2电绝缘。
在此，像素电路部分370是指包括驱动薄膜晶体管DT、开关薄膜晶体管ST和存储电容器Cst以驱动一个子像素PX的阵列部分。此外，发光元件部分380是指包括阳极323、阴极327以及设置在阳极323与阴极327之间的发光层325以发光的阵列部分。
尽管像素电路部分370在图3中通过示例的方式被示出为包括单个驱动薄膜晶体管DT、单个开关薄膜晶体管ST和单个存储电容器Cst，但是本公开内容不限于此。
特别地，在本公开内容的一个实施方式中，驱动薄膜晶体管DT和至少一个开关薄膜晶体管ST中的每个均使用氧化物半导体图案作为有源层。
使用氧化物半导体材料作为有源层的薄膜晶体管表现出改善的漏电流阻挡效应，并且与使用多晶半导体材料作为有源层的薄膜晶体管相比，带来相对低的制造成本。因此，为了减小消耗的电力量和制造成本，根据本公开内容的一个实施方式，氧化物半导体材料不仅用于制造驱动薄膜晶体管，而且还用于制造至少一个开关薄膜晶体管。
氧化物半导体可以由诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属的氧化物或者诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)的金属及其氧化物的组合制成。更具体地，氧化物半导体可以包括锌氧化物(ZnO)、锌锡氧化物(ZTO)、锌铟氧化物(ZIO)、铟氧化物(InO)、钛氧化物(TiO)、铟镓锌氧化物(IGZO)或铟锌锡氧化物(IZTO)。
在构成一个子像素的像素电路部分中，氧化物半导体材料可以用于形成所有薄膜晶体管，或者可以用于形成至少一个开关薄膜晶体管。
难以确保使用氧化物半导体材料的薄膜晶体管的可靠性，而使用多晶半导体材料的薄膜晶体管表现出高的操作速度和改善的可靠性。因此，将在以下假设下描述图3中所示的本公开内容的实施方式：氧化物半导体材料用于制造开关薄膜晶体管和驱动薄膜晶体管DT中之一，并且多晶半导体材料用于制造构成栅极驱动单元的薄膜晶体管。然而，本公开内容不限于图3中所示的实施方式。也就是说，构成子像素的所有薄膜晶体管都可以被配置成使用氧化物半导体作为有源层，并且构成栅极驱动单元的所有薄膜晶体管都可以被配置成使用氧化物半导体作为有源层。替选地，使用氧化物半导体作为有源层的薄膜晶体管和使用多晶半导体作为有源层的薄膜晶体管可以组合以构成栅极驱动单元。
根据近来朝向在每个单位面积中设置的子像素的数目相对大的高清晰度显示装置的趋势，本公开内容的一个实施方式具有减小作为子像素的主要部件的薄膜晶体管的尺寸(例如，使该尺寸最小化)的目的。为了减小薄膜晶体管的尺寸(例如，使该尺寸最小化)，最重要的是减小包括沟道区域的半导体图案的尺寸。
减小半导体图案的尺寸是指减小导电区域的尺寸，该导电区域可以是构成半导体图案的沟道区域、源极区域和漏极区域。
然而，如果减小半导体图案、尤其是氧化物半导体图案的沟道区域的尺寸，则阈值电压Vth的值被转换为负值，这不期望地限制了薄膜晶体管的操作。此外，如果减小使用氧化物半导体图案作为有源层的驱动薄膜晶体管DT的沟道区域的尺寸，则s因子值降低，并且因此驱动薄膜晶体管DT的驱动电压范围减小。
因此，本公开内容提出了如下薄膜晶体管，该薄膜晶体管使用氧化物半导体图案作为有源层，并且能够在防止Vth值转换为负值的情况下实现高清晰度并增加s因子值。
基板101可以被配置为多层基板，其中交替堆叠有机膜和无机膜。例如，基板101可以通过交替堆叠例如聚酰亚胺的有机膜和例如硅氧化物(SiO2)的无机膜来形成。
在基板101上形成下缓冲层301。下缓冲层301用于阻挡来自外部的湿气等的进入。下缓冲层301可以通过将硅氧化物(SiO2)膜堆叠成多层来形成。
可以在下缓冲层301上进一步形成第二缓冲层(未示出)，以便更可靠地保护在像素电路部分370中设置的薄膜晶体管免受湿气的影响。
在基板101上且在非显示区NA中形成第一薄膜晶体管GT。第一薄膜晶体管可以使用多晶半导体图案作为有源层。第一薄膜晶体管GT包括第一多晶半导体图案303，该第一多晶半导体图案303包括电子或空穴移动通过的沟道、第一栅极电极306、第一源极电极317S和第一漏极电极317D。
第一多晶半导体图案303由多晶半导体材料形成。第一多晶半导体图案303包括设置在其中间的第一沟道区域303C，并且还包括第一源极区域303S和第一漏极区域303D，第一源极区域303S和第一漏极区域303D在第一沟道区域303C设置在第一源极区域303S和第一漏极区域303D之间的情况下被设置。
第一源极区域303S和第一漏极区域303D是通过用预定浓度的V族或III族杂质离子、例如磷(P)或硼(B)掺杂本征的多晶半导体图案获得的导电区域。
第一沟道区域303C保持多晶半导体材料的本征状态，并提供了电子或空穴沿其移动的路径。
第一薄膜晶体管GT包括第一栅极电极306，其与第一多晶半导体图案303的第一沟道区域303C交叠。第一栅极绝缘层302介于第一栅极电极306与第一多晶半导体图案303之间。
根据本公开内容的实施方式，第一薄膜晶体管GT具有顶栅极型，其中第一栅极电极306位于第一多晶半导体图案303上方。因此，由第一栅极电极材料形成的第一存储电容器电极305和第二光阻挡图案304可以通过单个掩模过程形成，从而减小掩模过程的数目。
第一栅极电极306由金属材料制成。例如，第一栅极电极306可以采用由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或其合金制成的单层或多层的形式。然而，本公开内容不限于此。
在第一栅极电极306上沉积第一层间绝缘层307。第一层间绝缘层307可以由硅氮化物(SiNx)形成。特别是，由硅氮化物(SiNx)形成的第一层间绝缘层307可以包含氢颗粒。在形成第一沟道区域303C并在其上沉积第一层间绝缘层307之后执行热处理过程时，第一层间绝缘层307中包含的氢颗粒渗透第一源极区域303S和第一漏极区域303D，由此使多晶半导体材料成为导电的。这可以称为氢化过程，氢化过程是通过接触方法使源极和漏极区域导电的过程。
第一薄膜晶体管GT还可以包括在第一层间绝缘层307上依次形成的上缓冲层310和第二栅极绝缘层313。第一源极电极317S和第一漏极电极317D可以形成在第二栅极绝缘层313上，并且可以分别连接至第一源极区域303S和第一漏极区域303D。
上缓冲层310将第一多晶半导体图案303与驱动薄膜晶体管DT的由氧化物半导体材料形成的第一氧化物半导体图案311以及第一开关薄膜晶体管ST的由氧化物半导体材料形成的第二氧化物半导体图案312隔离。此外，上缓冲层310提供了形成第一氧化物半导体图案311和第二氧化物半导体图案312的基础。
第二栅极绝缘层313是覆盖驱动薄膜晶体管DT的第一氧化物半导体图案311和第一开关薄膜晶体管ST的第二氧化物半导体图案312的绝缘层。由于第二栅极绝缘层313在第一氧化物半导体图案311和第二氧化物半导体图案312上形成，因此第二栅极绝缘层313可以被配置为不包含氢颗粒的无机膜。
第一源极电极317S和第一漏极电极317D中的每个可以采用由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或其合金制成的单层或多层的形式。然而，本公开内容不限于此。
在上缓冲层310上形成驱动薄膜晶体管DT。
根据本公开内容的实施方式，驱动薄膜晶体管DT包括第一氧化物半导体图案311。
在常规的驱动薄膜晶体管中，从高速操作方面来说是有利的多晶半导体图案被用作有源层。然而，包括多晶半导体图案的常规的驱动薄膜晶体管具有的问题在于，在截止状态下生成漏电流，并且因此消耗了大量电力。因此，本公开内容的实施方式提出了使用从防止漏电流的生成方面来说是有利的氧化物半导体图案作为有源层的驱动薄膜晶体管DT。
然而，在使用氧化物半导体图案作为有源层的薄膜晶体管的情况下，由于氧化物半导体材料的特性，相对于单位电压波动值的电流波动值是大的，并且因此在需要精确的电流控制的低灰度值的区域中经常发生缺陷。因此，本公开内容的实施方式提供了如下驱动薄膜晶体管，在该驱动薄膜晶体管中有源层中的电流值的波动对施加至栅极电极的电压值的波动相对不敏感。此外，本公开内容的实施方式提供了如下驱动薄膜晶体管，该驱动薄膜晶体管具有相对小的沟道区域和相对高的s因子值，以便实现高清晰度。
参照图4、图5A和图5B，驱动薄膜晶体管DT包括在上缓冲层310上形成的第一氧化物半导体图案311，并且还包括：第二源极电极319S和第二漏极电极319D，第二源极电极319S和第二漏极电极319D电连接至第一氧化物半导体图案311；以及第二栅极电极314，其与第一氧化物半导体图案311交叠。
第二栅极绝缘层313介于第一氧化物半导体图案311与第二源极电极319S和第二漏极电极319D中的每个之间。也就是说，第二栅极绝缘层313覆盖第一氧化物半导体图案311，并且第二源极电极319S和第二漏极电极319D被设置在第二栅极绝缘层313上。
此外，在本公开内容的一个实施方式中，第二栅极电极314形成在覆盖第二源极电极319S和第二漏极电极319D的第二层间绝缘层316上，并与第一氧化物半导体图案311交叠。因此，第二栅极绝缘层313和第二层间绝缘层316介于第二栅极电极314与第一氧化物半导体图案311之间。此外，第二栅极电极314被设置在位于第二源极电极319S和第二漏极电极319D上的绝缘层上。
第一氧化物半导体图案311包括载流子移动通过的第二沟道区域311CH，并且还包括第二源极区域311S和第二漏极区域311D，第二源极区域311S和第二漏极区域311D在第二沟道区域311CH介于第二源极区域311S和第二漏极区域311D的情况下被设置。
第二沟道区域311CH是第一氧化物半导体图案311的与第二栅极电极314交叠的区域。因此，为了减小驱动薄膜晶体管DT的尺寸，需要通过减小第二栅极电极314的线宽来减小第二沟道区域311CH的宽度。
第二源极区域311S设置有多个导电区域311b和311c，通过将杂质离子注入至多个导电区域311b和311c中使多个导电区域311b和311c成为导电的，并且第二漏极区域311D设置有多个导电区域311f和311e，通过将杂质离子注入至多个导电区域311f和311e中使多个导电区域311f和311e成为导电的。此外，未用杂质离子注入的非导电区域311a和311d分别设置在导电区域311b与311c之间以及在导电区域311f与311e之间。
可以交替设置导电区域和非导电区域。注意，从上文可见，在本文中，“非导电区域”可以指代导电率比导电区域的导电率小的区域。例如，非导电区域可以是未掺杂的本征区域。
具体而言，第二源极区域311S可以被形成为使得非导电区域311a、第一导电区域311b、非导电区域311a和第二导电区域311c依次彼此相邻设置。类似地，第二漏极区域311D可以被形成为使得非导电区域311d、第一导电区域311e、非导电区域311d和第二导电区域311f依次彼此相邻设置。此外，第二导电区域311c和311f与第二沟道区域311CH相邻设置。
第二源极区域311S和第二漏极区域311D中包括的非导电区域311a和311d用作沟道区域，从而表现出大幅增加第二沟道区域311CH的长度的效果。
因此，在根据本公开内容的实施方式的驱动薄膜晶体管DT中，由于第二源极区域311S和第二漏极区域311D中包括的非导电区域311a和311d用作沟道区域，因此通过减小第二沟道区域311CH的长度，可以实现具有较小尺寸的驱动薄膜晶体管DT。
参照图5B，第二源极区域311S的第一导电区域311b可以是与第二源极电极319S接触的区域。第二漏极区域311D的第一导电区域311e可以是与第二漏极电极319D接触的区域。第一导电区域311b和311e的面积可能分别大于第二源极电极319S与第二源极区域311S之间的接触面积以及第二漏极电极319D与第二漏极区域311D之间的接触面积。原因在于，通过使第二源极区域311S和第二漏极区域311D与杂质离子接触，使第一导电区域311b和311e成为导电的，此时杂质离子在第二源极区域311S和第二漏极区域311D的特定部分中扩散。因此，第一导电区域311b和311e的面积可能分别大于第二源极电极319S与第二源极区域311S之间的接触面积以及第二漏极电极319D与第二漏极区域311D之间的接触面积。
在下文中，将参照图9A更详细描述根据本公开内容的实施方式的形成第一导电区域311b和311e的过程。
在上缓冲层310上形成第一氧化物半导体图案311，并且然后在第一氧化物半导体图案311上沉积使第一氧化物半导体图案311电绝缘的第二栅极绝缘层313。如果第一氧化物半导体图案311与氢颗粒接触，则第一氧化物半导体图案311中包含的氧空位与氢颗粒结合，并且因此第一氧化物半导体图案311变为导电的。因此，第二栅极绝缘层313可以由不包含氢颗粒的硅氧化物(SiO2)形成。
在第二栅极绝缘层313中形成了第五接触孔CH5和第六接触孔CH6，以分别露出第二源极区域311S和第二漏极区域311D。
除了第五接触孔CH5和第六接触孔CH6之外，同时形成第七接触孔CH7、第三接触孔CH3和第四接触孔CH4、以及第一接触孔CH1和第二接触孔CH2，第七接触孔CH7使设置在第一氧化物半导体图案311下方以使第一氧化物半导体图案311免受光的第一光阻挡图案308的上表面露出，第三接触孔CH3和第四接触孔CH4分别使第二氧化物半导体图案312的第三源极区域312S的一部分和第三漏极区域312D的一部分露出，第一接触孔CH1和第二接触孔CH2分别使设置在非显示区NA中的第一薄膜晶体管GT的第一源极区域303S的一部分和第一漏极区域303D的一部分露出。在这种情况下，在第一层间绝缘层302和第二子上缓冲层310b中生成氢颗粒，该第一层间绝缘层302形成在第一多晶半导体图案303上并包含氢颗粒，该第二子上缓冲层310b形成在第一光阻挡图案308上并包含氢颗粒。生成的氢颗粒与第一氧化物半导体图案311接触，从而形成了第一导电区域311b和311e。
第二源极区域311S的第二导电区域311c可以是第二源极区域311S的位于第二栅极电极314与第二源极电极319S之间的部分。此外，第二漏极区域311D的第二导电区域311f可以是第二漏极区域311D的位于第二栅极电极314与第二漏极电极319D之间的部分。因此，第二源极电极319S的端部和第二漏极电极319D的端部可以与第二栅极电极314的相应端部间隔开。
在下文中，将参照图9B描述形成第二导电区域311c和311f的过程。
在形成第二源极电极319S和第二漏极电极319D之后，形成第二层间绝缘层316，以覆盖第二源极电极319S和第二漏极电极319D。第二栅极电极314形成在第二层间绝缘层316上。
第二栅极电极314被设置成与第一氧化物半导体图案311交叠，并且第一氧化物半导体图案311的交叠区域变为第二沟道区域311CH。
如图5B中所示，第二栅极电极314和第二源极电极319S彼此间隔预定距离。此外，如图5B中所示，第二栅极电极314和第二漏极电极319D彼此间隔预定距离。杂质离子，例如III族或V族离子，例如硼(B)或磷(P)以离子植入方式注入。此时，第二栅极电极314、第二源极电极319S和第二漏极电极319D用作注入离子的掩模，由此形成了第二导电区域311c和311f。因此，与第一导电区域311b和311e不同，通过离子植入方法形成第二导电区域311c和311f。
另外，驱动薄膜晶体管DT还包括第一光阻挡图案308，该第一光阻挡图案308被插入至上缓冲层310中，以与第一氧化物半导体图案311交叠。
基本上，第一光阻挡图案308可以插入至上缓冲层310中。在本公开内容的一个实施方式中，设置了多个子上缓冲层。也就是说，在上缓冲层310中，可以依次堆叠第二子上缓冲层310b和第三子上缓冲层310c。替选地，在上缓冲层310中，可以依次堆叠第一子上缓冲层(图3中未示出)、第二子上缓冲层310b和第三子上缓冲层310c。
参照图3，第一光阻挡图案308被设置在第一层间绝缘层307上。另外，第二子上缓冲层310b完全覆盖第一光阻挡图案308的顶部，并且第三子上缓冲层310c形成在第二子上缓冲层310b上。
第一子上缓冲层和第三子上缓冲层310c可以由硅氧化物(SiO2)形成。
第一子上缓冲层和第三子上缓冲层310c由不包含氢颗粒的硅氧化物(SiO2)制成，从而保护氧化物半导体图案，该氧化物半导体图案的可靠性可能会由于在热处理过程期间氢颗粒的渗透而被恶化。
第二子上缓冲层310b可以由硅氮化物(SiNx)制成，从而具有出色的捕获氢颗粒的能力。第二子上缓冲层310b可以形成在第一子上缓冲层的一部分上以覆盖第一光阻挡图案308的上表面和侧表面两者，从而完全密封第一光阻挡图案308。替选地，第二子上缓冲层310b可以形成在其上形成有第一光阻挡图案308的第一子上缓冲层的整个表面上。硅氮化物(SiNx)比硅氧化物(SiO2)具有更好的捕获氢颗粒的能力。也就是说，当执行将氢颗粒引入至第一薄膜晶体管GT的第一多晶半导体图案303中的氢化过程时，包括硅氮化物的第二子上缓冲层310b捕获在第一层间绝缘层307中生成的氢颗粒，从而保护在其上形成的氧化物半导体图案免受氢颗粒的影响。当氢颗粒渗透氧化物半导体图案时，会出现如下问题：取决于其形成位置，氧化物半导体具有不同的阈值电压或不同的沟道电导率。
特别地，确保驱动薄膜晶体管的可靠性是重要的，由于驱动薄膜晶体管直接有助于发光元件的操作。
因此，在本公开内容的实施方式中，由于第二子上缓冲层310b被形成为覆盖第一光阻挡图案308，因此可以防止驱动薄膜晶体管DT的可靠性由于氢颗粒而恶化。
另外，在本公开内容的实施方式中，第一光阻挡图案308可以形成为包括钛(Ti)材料的金属层，该钛(Ti)材料具有出色的捕获氢颗粒的能力。例如，金属层可以是钛的单层、钼(Mo)和钛(Ti)的多层或者钼(Mo)和钛(Ti)的合金。然而，本公开内容不限于此，并且可以采用任何其他包括钛(Ti)的金属层。
钛(Ti)捕获在上缓冲层310中扩散的氢颗粒，以防止氢颗粒到达第一氧化物半导体图案311。因此，在根据本公开内容的实施方式的驱动薄膜晶体管DT中，第一光阻挡图案308被形成为具有捕获氢颗粒的能力的诸如钛的金属的层，并用具有捕获氢颗粒的能力的硅氮化物(SiNx)层覆盖，使得可以减轻氧化物半导体图案的可靠性由于氢颗粒而恶化的问题。
包括硅氮化物(SiNx)的第二子上缓冲层310b可以选择性地覆盖仅第一光阻挡图案308。
第二子上缓冲层310b由与第一子上缓冲层的材料不同的材料形成。也就是说，第二子上缓冲层310b被形成为硅氮化物(SiNx)膜。因此，当第二子上缓冲层310b沉积在显示区的整个表面上时，可能会出现膜掀离(film lifting)。为了解决该问题，第二子上缓冲层310b可以仅选择性地形成在必要部分上，即，仅在形成第一光阻挡图案308的位置处。
从其功能方面来看，第一光阻挡图案308和第二子上缓冲层310b优选地垂直地形成在第一氧化物半导体图案311下方，以与第一氧化物半导体图案311交叠。此外，第一光阻挡图案308可以形成为大于第一氧化物半导体图案311，以与第一氧化物半导体图案311完全交叠。
其中，驱动薄膜晶体管DT的第二源极电极319S可以电连接至第一光阻挡图案308。
如上所述，当第一光阻挡图案308被插入至上缓冲层310中并且第二源极电极319S电连接至第一光阻挡图案308时，可以获得以下附加效果。
这将参照图8A和图8B进行描述。
图8A是在图3中所示的部件中的驱动薄膜晶体管DT的截面图。图8B是示出驱动薄膜晶体管DT中生成的寄生电容与施加至其的电压之间的关系的电路图。
参照图8A，由于使第二源极区域311S和第二漏极区域311D成为导电的，因此在第一氧化物半导体图案311内部生成寄生电容Cact，在第二栅极电极314与第一氧化物半导体图案311之间生成寄生电容Cgi，并且在电连接至第二源极电极319S的第一光阻挡图案308与第一氧化物半导体图案311之间生成寄生电容Cbuf。
第一氧化物半导体图案311和第一光阻挡图案308经由第二源极电极319S彼此电连接，并且因此寄生电容Cact和寄生电容Cbuf彼此并联连接，并且寄生电容Cact和寄生电容Cgi彼此串联连接。另外，当将Vgat(ΔVgat)的栅极电压施加至第二栅极电极314时，实际施加至第一氧化物半导体图案311的有效电压Veff(ΔV)满足以下等式1。
[等式1]
ΔV＝Cgi/(Cgi+Cact+Cbuf)×ΔVgat
因此，施加至第一氧化物半导体图案311的沟道的有效电压与寄生电容Cbuf成反比，并且因此可以通过调节寄生电容Cbuf来调节施加至第一氧化物半导体图案311的有效电压。
也就是说，当第一光阻挡图案308被设置成靠近第一氧化物半导体图案311以增加寄生电容Cbuf时，流过第一氧化物半导体图案311的电流的实际值可能会减小。
流过第一氧化物半导体图案311的电流的有效值的减小意味着，可以使用实际施加至第二栅极电极314的电压Vgat控制驱动薄膜晶体管DT的范围被扩大。
有效电压Veff可以通过寄生电容Cbuf和寄生电容Cgi的比率来调整。因此，在图3中所示的本公开内容的实施方式中，通过使第一光阻挡图案308设置成相对靠近第一氧化物半导体图案311，寄生电容Cbuf大于寄生电容Cgi，从而扩大了其中驱动薄膜晶体管DT能够执行控制的灰度值的范围。因此，即使在低灰度值处，发光元件也可以被精确地控制，并且因此可以解决经常在低灰度值处发生的不均匀亮度的问题。
第一开关薄膜晶体管ST包括：形成在上缓冲层310上的第二氧化物半导体图案312；覆盖第二氧化物半导体图案312的第二栅极绝缘层313；形成在第二栅极绝缘层313上的第三源极电极318S和第三漏极电极318D；形成在第三源极电极318S和第三漏极电极318D上的第二层间绝缘层316；以及形成在第二层间绝缘层316上的第三栅极电极315。
根据本公开内容的实施方式的第一开关薄膜晶体管ST具有如下配置，该配置通常与驱动薄膜晶体管DT的配置类似。然而，第一开关薄膜晶体管ST具有比驱动薄膜晶体管DT更小的尺寸。例如，驱动薄膜晶体管DT可以具有7μm的沟道长度，并且第一开关薄膜晶体管ST可以具有3μm的沟道长度。
随着开关薄膜晶体管ST的沟道的尺寸减小，消耗的电力量减小。当本公开内容的部件，即源极区域和漏极区域被配置成使得导电区域和非导电区域交替设置时，开关薄膜晶体管ST的沟道的有效长度可以增加，尽管沟道的实际尺寸保持恒定。因此，当本公开内容的实施方式被设计成消耗与常规装置相同的电力量时，可以减小沟道的长度。
第二氧化物半导体图案312包括载流子移动通过的第三沟道区域312CH，并且还包括第三源极区域312S和第三漏极区域312D，第三源极区域312S和第三漏极区域312D在第三沟道区域312CH介于第三源极区域312S和第三漏极区域312D之间的情况下被设置。
第三沟道区域312CH是第二氧化物半导体图案312的与第三栅极电极315交叠的区域。因此，为了减小第一开关薄膜晶体管ST的尺寸，需要通过减小第三栅极电极315的线宽来减小第三沟道区域312CH的宽度。
第三源极区域312S被设置有通过将杂质离子注入至其中而成为导电的多个导电区域312b和312c，并且第三漏极区域312D被设置有通过将杂质离子注入至其中而成为导电的多个导电区域312f和312e。此外，未用杂质离子注入的非导电区域312a和312d分别设置在导电区域312b与312c之间以及在导电区域312f与312e之间。
可以交替设置导电区域和非导电区域。
具体而言，第三源极区域312S可以被形成为使得非导电区域312a、第三导电区域312b、非导电区域312a和第四导电区域312c依次彼此相邻设置。类似地，第三漏极区域312D可以被形成为使得非导电区域312d、第三导电区域312e、非导电区域312d和第四导电区域312f依次彼此相邻设置。此外，第四导电区域312c和312f被设置成与第三沟道区域312CH相邻。
第三源极区域312S和第三漏极区域312D中包括的非导电区域312a和312d用作沟道区域，因此表现出大大增加第三沟道区域312CH的长度的效果。
因此，在根据本公开内容的实施方式的第一开关薄膜晶体管ST中，由于第三源极区域312S和第三漏极区域312D中包括的非导电区域312a和312d用作沟道区域，因此可以通过减小第三沟道区域312CH的长度来实现具有较小尺寸的第一开关薄膜晶体管ST。
图5B中所示的驱动薄膜晶体管DT的配置基本上与第一开关薄膜晶体管ST的配置相同。
第一开关薄膜晶体管ST还可以包括第二光阻挡图案304，该第二光阻挡图案304被设置在第二氧化物半导体图案312下方，以与第二氧化物半导体图案312交叠。特别地，第二光阻挡图案304可以由与第一栅极电极306相同的材料制成，并且可以形成在第一栅极绝缘层302的上表面上。第二光阻挡图案304可能不是必要部件。也就是说，在某些情况下，可以从第一开关薄膜晶体管ST省略第二光阻挡图案304。
替选地，第二光阻挡图案304可以与第二存储电容器电极309形成在同一层上并由与第二存储电容器电极309相同的材料形成，而不是与第一栅极电极306形成在同一层上并由与第一栅极电极306相同的材料形成。也就是说，当一个子像素PX被设置有多个开关薄膜晶体管时，多个开关薄膜晶体管可以分别在不同层中设置有第二光阻挡图案304，从而增加了设计自由度。
尽管第二光阻挡图案304在图3中被示出为没有电连接至第三栅极电极315，但是第二光阻挡图案304可以电连接至第三栅极电极315，以形成双栅极。由于第一开关薄膜晶体管ST具有双栅极结构，因此可以更精确地控制流过第三沟道区域312CH的电流的流动，以减小显示装置的整体尺寸，并实现高清晰度显示装置。
第二氧化物半导体图案312由氧化物半导体材料制成，并且包括：第三沟道区域312CH，该第三沟道区域312CH保持氧化物半导体材料的本征状态，而不是掺杂有杂质；以及第三源极区域312S和第三漏极区域312D，其中组合了注入有杂质的导电区域和未注入杂质的非导电区域。
类似于第一源极电极317S和第一漏极电极317D以及第二源极电极319S和第二漏极电极319D，第三源极电极318S和第三漏极电极318D中的每个可以采用由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铜(Cu)或其合金制成的单层或多层的形式。
第三源极电极318S和第三漏极电极318D与第一源极电极317S和第一漏极电极317D以及第二源极电极319S和第二漏极电极319D同时地且由与第一源极电极317S和第一漏极电极317D以及第二源极电极319S和第二漏极电极319D相同的材料形成在第二栅极绝缘层313上，因此可以减小掩模过程的数目。
其中，参照图3，根据本公开内容的实施方式的像素电路部分370还包括存储电容器Cst。
存储电容器Cst存储在指定的时间段内通过数据线施加至其的数据电压，并且然后将数据电压提供给发光元件。
存储电容器Cst包括两个彼此相对应的电极和设置在它们之间的电介质。存储电容器Cst包括：第一存储电容器电极305，该第一存储电容器电极305由与第一栅极电极306相同的材料制成，并与第一栅极电极306设置在同一层上；以及第二存储电容器电极309，该第二存储电容器电极309由与第一光阻挡图案308相同的材料制成，并与第一光阻挡图案308设置在同一层上。
第一层间绝缘层307位于第一存储电容器电极305与第二存储电容器电极309之间。
存储电容器Cst的第二存储电容器电极309可以电连接至第二源极电极319S。
接下来，将参照图6描述根据本公开内容的第二实施方式的有机发光显示装置。除第二栅极电极314和第三栅极电极315以外，本公开内容的第二实施方式的部件与第一实施方式的那些部件相同。
参照图6，在第二实施方式中，第二栅极电极314和第三栅极电极315与第二源极电极319S和第二漏极电极319D形成在同一层上。第二栅极电极314设置在第二源极电极319S与第二漏极电极319D之间。第三源极电极318S和第三漏极电极318D与第二栅极电极314和第三栅极电极315设置在同一层上。
第二栅极电极314和第三栅极电极315彼此同时地用相同的材料形成。然而，第二栅极电极314和第三栅极电极315可以由与第二源极电极319S和第三源极电极318S相同的材料或不同的材料形成。
由于第二栅极电极314、第二源极电极319S和第三源极电极318S设置在同一层上，将栅极电压施加至第二栅极电极314的栅极线338以及将源极电压施加至第二源极电极319S和第三源极电极318S的数据线(未示出)需要位于不同的层中。栅极线和数据线被设置成彼此相交以限定子像素，并且因此需要形成在不同的层中，以防止当栅极线和数据线彼此相交时出现短路。因此，在图6中所示的本公开内容的第二实施方式中，栅极线338可以设置在第二层间绝缘层316上，并可以通过接触孔CHG连接至第二栅极电极314和第三栅极电极315。
在栅极线338形成在第二层间绝缘层316上的情况下，栅极线338可以用第三层间绝缘层317覆盖，以将栅极线338与外部电绝缘。
在第二实施方式中，上缓冲层310被示出为具有三层结构。也就是说，上缓冲层310可以被形成为使得第一子上缓冲层310a、第二子上缓冲层310b和第三子上缓冲层310c被依次堆叠。特别地，第二子上缓冲层310b可以包括具有出色的捕获氢颗粒的能力的硅氮化物(SiNx)。第一子上缓冲层310a和第三子上缓冲层310c可以是不包含氢颗粒的硅氧化物(SiO2)层。
第一光阻挡图案308被设置在第二子上缓冲层310b上。
尽管上缓冲层310在第二实施方式中被描述为具有三个子上缓冲层堆叠的结构，但是上缓冲层310的这种结构也适用于第一实施方式。
接下来，将参照图7描述本公开内容的第三实施方式。
第三实施方式与第一实施方式相同，除了第二栅极电极314、第三栅极电极315和第一光阻挡图案308的位置以外。
如上所述，参考等式1和图8A，随着从第一氧化物半导体图案311到第一光阻挡图案308的距离(例如，在与基板101的表面垂直的方向上的竖直距离)减小，Cbuf值增加，并且有效电压Veff(ΔV)的值减小。
[等式1]
ΔV＝Cgi/(Cgi+Cact+Cbuf)×ΔVgat
随着从第一氧化物半导体图案311到第二栅极电极314的距离(例如，在与基板101的表面垂直的方向上的竖直距离)增加，Cgi值降低，并且有效电压Veff的值降低。也就是说，当Cbuf值增加并且Cgi值降低时，Veff值可能会大大降低。减小Veff值意味着增加可以实际施加至栅极电极以控制栅极电极的电压的范围。也就是说，驱动薄膜晶体管DT的s因子值可以增加。
第一开关薄膜晶体管ST需要具有高的操作速度。为了增加第一开关薄膜晶体管ST的操作速度，需要减小第二氧化物半导体图案312与第三栅极电极315之间的距离(例如，在与基板101的表面垂直的方向上的竖直距离)。因此，在本公开内容的第三实施方式中，第二栅极电极314被设置在第二层间绝缘层316上，第三栅极电极315被设置在第二栅极绝缘层313上，并且第一光阻挡图案308被设置在第二子上缓冲层310b上。因此，驱动薄膜晶体管DT的s因子值增加，并且第一开关薄膜晶体管ST的操作速度增加，从而实现了子像素的高效像素电路部分。
另外，参照图3，可以在像素电路部分370上依次形成第一平坦化层PLN1和第二平坦化层PLN2，以使像素电路部分370的上端平坦化。发光元件部分380包括：第一电极323，其是阳极；第二电极327，其是对应于第一电极323的阴极；以及发光层325，其介于第一电极323与第二电极327之间。第一电极323形成在每个子像素中。
发光元件部分380经由连接电极321连接至像素电路部分370，该连接电极321形成在第一平坦化层PLN1上。特别地，发光元件部分380的第一电极323和构成像素电路部分370的驱动薄膜晶体管DT的第二漏极电极319D经由连接电极321彼此连接。
第一电极323连接至连接电极321，该连接电极321通过经过第二平坦化层PLN2形成的接触孔CH9露出。此外，连接电极321连接至第二漏极电极319D，该第二漏极电极319D通过经过第一平坦化层PLN1形成的接触孔CH8露出。
第一电极323可以形成为多层结构，该多层结构包括透明导电膜和具有高反射效率的不透明导电膜。透明导电膜可以由具有相对高的功函数的材料、例如铟锡氧化物(ITO)或铟锌氧化物(IZO)形成，并且不透明导电膜可以形成为包括Al、Ag、Cu、Pb、Mo、Ti或其合金的单层或多层结构。例如，第一电极323可以形成为使得透明导电膜、不透明导电膜和透明导电膜被依次堆叠或者使得透明导电膜和不透明导电膜被依次堆叠的结构。
发光层325通过在第一电极323上按与空穴相关的层、有机发光层和与电子相关的层的顺序或相反的顺序堆叠与空穴相关的层、有机发光层和与电子相关的层来形成。
堤层324是使每个子像素的第一电极323露出的像素限定膜。堤层324可以由不透明材料(例如，黑色材料)形成，以防止相邻子像素之间的光学干扰。在这种情况下，堤层324包括光阻挡材料，该光阻挡材料包括着色颜料、有机黑或碳中的至少一种。间隔件326还可以设置在堤层324上。
作为阴极的第二电极327形成在发光层325的上表面和侧表面上，以面对第一电极323，其中发光层325介于第二电极327与第一电极323之间。第二电极327可以整体形成在有源区的整个表面上。在将第二电极327应用于顶部发光型有机发光显示装置的情况下，第二电极327可以形成为由例如铟锡氧化物(ITO)或铟锌氧化物(IZO)形成的透明导电膜。
用于防止湿气渗透的封装部分390还可以设置在第二电极327上。
封装部分390可以包括依次堆叠的第一无机封装层328a、第二有机封装层328b和第三无机封装层328c。
第一无机封装层328a和第三无机封装层328c可以由诸如硅氧化物(SiOx)的无机材料形成。第二有机封装层328b可以由有机材料、例如丙烯酸树脂、环氧树脂、酚醛树脂、聚酰胺树脂或聚酰亚胺树脂形成。
如从上面的描述中明显的是，在根据本公开内容的一些实施方式的有机发光显示装置中，驱动薄膜晶体管和开关薄膜晶体管中的每个都包括氧化物半导体图案，从而减小功耗。另外，提供了一种能够在低灰度值处有效操作的薄膜晶体管。另外，由于源极区域和漏极区域中的每个都包括导电区域和非导电区域，因此可以获得增加(例如，显著增加)沟道长度的效果。因此，本公开内容可适用于其中设置在每个单位面积中的像素数目相对大的高清晰度有机发光显示装置。
将理解的是，仅出于说明的目的，在本文中通过上面的描述和附图来描述了本公开内容的技术精神，并且在不脱离本公开内容的范围和精神的情况下，可以由本领域技术人员进行部件的组合、分离、替代和修改。因此，仅出于说明性目的，提供本公开内容的示例性实施方式，并且本公开内容的示例性实施方式不旨在限制本公开内容的技术精神。本公开内容的技术精神的范围不限于此。本公开内容的保护范围应基于所附权利要求来解释，并且应当理解，落入与权利要求等同的范围内的所有技术精神都包括在本公开内容的保护范围中。

Claims (22)

1.一种有机发光显示装置，包括：
包括显示区和非显示区的基板；以及
包括半导体图案的至少一个薄膜晶体管，所述半导体图案包括源极区域和漏极区域，
其中，所述源极区域和所述漏极区域中的每个均包括交替设置在所述基板上的导电区域和非导电区域。
2.根据权利要求1所述的有机发光显示装置，其中，所述半导体图案是氧化物半导体图案。
3.根据权利要求1所述的有机发光显示装置，其中，所述至少一个薄膜晶体管包括：
与所述半导体图案交叠的栅极电极；以及
分别电连接至所述源极区域和所述漏极区域的源极电极和漏极电极，以及
其中，所述导电区域包括接触所述源极电极或所述漏极电极的第一导电区域以及设置在所述源极电极或所述漏极电极与所述栅极电极之间的第二导电区域。
4.根据权利要求3所述的有机发光显示装置，其中，通过使所述第一导电区域与离子接触而使所述第一导电区域成为导电的，以及
其中，通过注入至所述第二导电区域中的离子而使所述第二导电区域成为导电的。
5.根据权利要求3所述的有机发光显示装置，其中，所述栅极电极被设置在位于所述源极电极和所述漏极电极上方的层中。
6.根据权利要求3所述的有机发光显示装置，其中，所述栅极电极与所述源极电极和所述漏极电极设置在同一层上。
7.根据权利要求3所述的有机发光显示装置，其中，所述至少一个薄膜晶体管包括驱动薄膜晶体管和至少一个开关薄膜晶体管，以及
其中，所述驱动薄膜晶体管包括设置在所述半导体图案下方并连接至所述源极电极的第一光阻挡图案。
8.根据权利要求7所述的有机发光显示装置，其中，所述驱动薄膜晶体管包括：
第一半导体图案；
与所述第一半导体图案交叠的第一栅极电极；以及
连接至所述第一半导体图案的第一源极电极和第一漏极电极，
其中，所述开关薄膜晶体管包括：
第二半导体图案；
与所述第二半导体图案交叠的第二栅极电极；以及
连接至所述第二半导体图案的第二源极电极和第二漏极电极，以及
其中，所述第一源极电极、所述第一漏极电极、所述第二源极电极和所述第二漏极电极被设置在同一层上。
9.根据权利要求8所述的有机发光显示装置，其中，所述第一栅极电极和所述第二栅极电极被设置在同一层上，并且其中，所述第一栅极电极和所述第二栅极电极被设置在位于所述第一源极电极上方的层上。
10.根据权利要求8所述的有机发光显示装置，其中，所述第一栅极电极和所述第二栅极电极与所述第一源极电极设置在同一层上。
11.根据权利要求8所述的有机发光显示装置，其中，所述第一栅极电极和所述第二栅极电极被设置在彼此不同的层上，以及
其中，所述第一栅极电极与所述第一半导体图案之间的竖直距离长于所述第二栅极电极与所述第二半导体图案之间的竖直距离。
12.根据权利要求11所述的有机发光显示装置，其中，所述开关薄膜晶体管包括第二光阻挡图案，以及
其中，所述第二半导体图案与所述第二光阻挡图案之间的竖直距离长于所述第一半导体图案与所述第一光阻挡图案之间的竖直距离。
13.根据权利要求7所述的有机发光显示装置，其中，所述驱动薄膜晶体管被设置在所述显示区中，以及
其中，所述开关薄膜晶体管被设置在所述显示区和所述非显示区中的至少一个中。
14.根据权利要求12所述的有机发光显示装置，其中，所述第二光阻挡图案与所述第二栅极电极电连接。
15.一种薄膜晶体管阵列基板，包括：
包括半导体图案的至少一个薄膜晶体管，所述半导体图案包括源极区域、漏极区域以及设置在所述源极区域与所述漏极区域之间的沟道区域，
其中，所述源极区域和所述漏极区域中的每个均包括至少两个导电区域以及设置在所述至少两个导电区域之间的非导电区域。
16.根据权利要求15所述的薄膜晶体管阵列基板，其中，所述导电区域和所述非导电区域在所述源极区域和所述漏极区域中的每个中交替设置。
17.根据权利要求15所述的薄膜晶体管阵列基板，其中，所述至少两个导电区域包括与所述沟道区域间隔开的第一导电区域以及与所述沟道区域相邻设置的第二导电区域。
18.根据权利要求17所述的薄膜晶体管阵列基板，其中，通过使所述第一导电区域与离子接触而使所述第一导电区域成为导电的，以及
其中，通过注入至所述第二导电区域中的离子而使所述第二导电区域成为导电的。
19.根据权利要求15所述的薄膜晶体管阵列基板，还包括：
分别连接至所述源极区域和所述漏极区域的源极电极和漏极电极；以及
设置在所述半导体图案下方并连接至所述源极电极的光阻挡图案。
20.根据权利要求15所述的薄膜晶体管阵列基板，其中，所述半导体图案是氧化物半导体图案。
21.根据权利要求15所述的薄膜晶体管阵列基板，其中，所述至少一个薄膜晶体管是驱动薄膜晶体管和开关薄膜晶体管中的至少一个。
22.一种有机发光显示装置，包括根据权利要求15至21中任一项所述的薄膜晶体管阵列基板。
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