CN117673090A - 包括氧化物半导体图案的显示装置 - Google Patents

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Abstract

本公开涉及包括氧化物半导体图案的显示装置。本公开提供了使用氧化物半导体图案作为有源层的驱动薄膜晶体管和开关薄膜晶体管。所述驱动薄膜晶体管和开关薄膜晶体管中的每者包括遮光图案。该遮光图案包括掺杂有P型杂质离子的半导体材料层。借助于包括该半导体材料层的遮光图案，所述驱动薄膜晶体管和开关薄膜晶体管中的每者表现出阈值电压的提高，并且照此确保了电路设计的自由度。

Description

包括氧化物半导体图案的显示装置
相关申请的交叉引用
本申请要求2022年9月8日提交的韩国专利申请No.10-2022-0114096的权益，通过引用将其并入本文，就像在本文当中对其做出了完整的阐述一样。
技术领域
本公开涉及包括氧化物半导体图案的显示装置，更具体而言涉及其中设置在基板上的薄膜晶体管可以实现低灰度级表达、泄漏电流的阻止和阈值电压的提高的显示装置。具体而言，本公开涉及一种显示装置，该显示装置能够通过提高其薄膜晶体管的s因数实现宽范围的灰度级表达和快速开/关操作。
背景技术
近来，根据多媒体的发展，平板显示装置的重要性也随之提高。为了应对这样的情况，诸如液晶显示装置、等离子体显示装置、有机发光显示装置等的平板显示装置正在商业化。在这样的平板显示装置当中，当前主要使用有机发光显示装置，因为该显示装置具有快速响应时间、高亮度和宽视角。
在这样的有机发光显示装置中，按照矩阵设置多个像素，并且像素中的每者包括由有机发光层表示的发光元件部分以及由薄膜晶体管表示的像素电路部分。像素电路部分包括被配置为通过驱动电流的供应操作有机发光元件的驱动薄膜晶体管(驱动TFT)以及被配置为向驱动TFT供应栅极信号的开关薄膜晶体管(开关TFT)。
此外，可以在有机发光显示装置的非显示区域中设置被配置为向每一像素提供栅极信号的栅极驱动电路部分。
本公开涉及一种显示装置，其包括设置在像素处，尤其是子像素的像素电路部分处并且被配置为阻止截止状态中的泄漏电流的薄膜晶体管，并且包括被配置为实现低灰阶上的自由灰度级表达的薄膜晶体管。
发明内容
相应地，本公开涉及一种基本上消除了由于相关技术的限制和缺陷所导致的一个或多个问题的包括氧化物半导体图案的显示装置。
本公开的目的在于提供一种显示装置，该显示装置包括：设置在像素内的薄膜晶体管，该薄膜晶体管被配置为表现出显著的阻断截止状态下的泄漏电流的效果并且确保不低于目标值的阈值电压；以及被配置为在使用具有提高的s因数值的氧化物半导体图案作为有源层的同时实现低灰阶上的自由灰度级表达的薄膜晶体管。
本公开的额外优点、目的和特征将部分地在随后的说明当中阐述，并且将部分地在本领域技术人员仔细阅读了下文之后对其而言变得显而易见，或者可以由对本公开的实践中习知。本公开的目标和其他优点可以通过本文的书面描述和权利要求以及附图中特别指出的结构实现和获得。
为了实现这些目的以及根据本公开的目标的其他优点，如本文中所体现和广泛描述的，一种显示装置包括：包括显示区域和设置在该显示区域周围的非显示区域的基板；设置在该基板上并且与此同时包括至少一个无机绝缘层的上缓冲层；设置在该上缓冲层上并且与此同时包括第一半导体图案和设置在第一半导体图案上的第一栅电极的第一晶体管；以及设置在该基板与第一晶体管之间并且与此同时包括金属层或p型杂质离子的第一遮光图案。
该显示装置可以进一步包括第二晶体管，第二晶体管包括设置在该上缓冲层上的第二氧化物半导体图案、设置在第二氧化物半导体图案上并且与此同时与第二氧化物半导体图案重叠的第二栅电极、电连接至第二氧化物半导体图案的第二源电极和第二漏电极以及设置在第二氧化物半导体图案之下且与此同时与第二氧化物半导体图案重叠、并且包括金属层或P型杂质离子的第二遮光图案。
本公开的目的不限于上文描述的目的，并且本领域技术人员通过下文的描述能够更加清楚地理解尚未描述的本公开的其他目的。
附图说明
所包括的用于提供对本公开的进一步理解并且被包含到本申请当中并构成了本申请的部分的附图示出了本公开的(多个)实施例，所述附图与文字描述一起起着说明本公开的原理的作用。在附图中：
图1是根据本公开的示例性实施例的显示装置的示意性框图；
图2是根据本公开的示例性实施例的显示装置的一个子像素的电路图；
图3是根据本公开的另一示例性实施例的显示装置的一个子像素的电路图；
图4A是示出了根据本公开的示例性实施例的显示装置中的各种薄膜晶体管和存储电容器的截面图；
图4B是示出了在驱动薄膜晶体管内生成的寄生电容之间的关系的电路图；
图5是示出了根据本公开的另一示例性实施例的显示装置中的一个驱动薄膜晶体管和两个开关薄膜晶体管的截面图；
图6是示出了根据本公开的另一示例性实施例的显示装置的截面图；
图7是示出了根据本公开的另一示例性实施例的显示装置的截面图；
图8是示出了根据本公开的另一示例性实施例的显示装置的截面图；
图9是示出了根据本公开的另一示例性实施例的显示装置的截面图；
图10是示出了根据本公开的另一示例性实施例的显示装置的截面图；
图11是示出了根据本公开的另一示例性实施例的显示装置的截面图；
图12是示出了根据本公开的另一示例性实施例的显示装置的截面图；并且
图13是示出了根据本公开的另一示例性实施例的显示装置的截面图。
具体实施方式
由下文参考附图详细描述的实施例，本公开的优点和特征以及用于实现其的方法将变得清楚易懂。然而，本公开可以通过很多不同的形式体现，并且不应被理解为局限于文中阐述的实施例。相反，提供这些实施例是为了使得本公开透彻并且完整，并且将向本领域技术人员充分传达本公开的范围。
在用于解释本公开的示例性实施例的附图中，例如，例示的形状、尺寸、比例、角度和数量是通过举例给出的，因而不限于本公开的披露。在整个本说明书中，相同的附图标记表示相同的构成元件。此外，在本公开的以下描述中，在可能使本公开的主题不清楚时，将省略对本文中并入的已知功能和配置的详细描述。本说明书中使用的术语“包括”、“包含”和/或“具有”不排除存在或增加其他元件，除非与术语“仅”一起使用。单数形式旨在同样包括复数形式，除非上下文另外明确指出。
在对本公开的各种实施例中包括的构成元件的解释中，将构成元件解释为包括误差范围，即使没有对其的明确描述。
在对本公开的各种实施例的描述中，在描述位置关系时，例如，在使用“在……上”、“在……之上”、“在……之下”后者“挨着……”等描述两个部分之间的位置关系时，一个或多个其他部分可以位于这两个部分之间，除非使用了术语“直接”或“密切”。
在对本公开的各种实施例的描述中，在描述时间关系时，例如，在使用“之后”、“接下来”、“接着”或者“之前”等描述两个动作之间的时间关系时，所述动作可以不是相继发生的，除非与其一起使用术语“直接”或“恰好”。
应当理解，尽管“第一”、“第二”等词语可以在本文中用于描述各种元件，但这些元件不应受到这些词语的限制。这些词语仅用于将一个元件与另一元件区分开。因此，在本说明书中，由“第一”指示的元件可以与由“第二”指示的元件相同，而不会超出本公开的技术范围，除非另行指出。
本公开的各种实施例的相应特征可以彼此部分或完全地耦合和组合，其操作的各种技术联系和模式都是可能的。这些各种实施例可以彼此独立地执行，或者可以彼此关联地执行。
在下文中，将参考附图详细描述根据本公开的示例性实施例的显示装置。
图1是根据本公开的示例性实施例的显示装置的示意性框图。
如图1中所示，由附图标记“10”表示的该显示装置包括显示面板100，其被形成为具有图像处理器110、劣化补偿器150、存储器160、定时控制器120、数据驱动器140、电源180和栅极驱动器130。具体而言，显示面板100的非显示区域NA包括弯曲区域。显示面板100在这一弯曲区域中可以折叠，并且照此可以缩小边框。
图像处理器110(例如，电路)输出用于驱动各种器件的驱动信号连同从其外部提供的图像数据。
劣化补偿器150基于由数据驱动器140提供的感测电压调节当前帧的每一子像素SP的输入图像数据，之后将经调节的图像数据提供给定时控制器120。
定时控制器120基于从图像处理器110向其输入的驱动信号生成并输出用于控制栅极驱动器130的操作定时的栅极定时控制信号GDC以及用于控制数据驱动器140的操作定时的数据定时控制信号DDC。
栅极驱动器130响应于从定时控制器120供应的栅极定时控制信号GDC向显示面板100输出扫描信号。栅极驱动器130通过多条栅极线GL1到GLm输出扫描信号。具体而言，栅极驱动器130可以被配置为具有面板中栅极(GIP)结构，在该结构中，薄膜晶体管被堆叠设置在显示面板100的基板上。GIP可以包括多个电路，诸如移位寄存器、电平移位器等。
数据驱动器140响应于从定时控制器120向其输入的数据定时控制信号DDC而向显示面板100输出数据电压。数据驱动器140通过多条数据线DL1到DLn输出数据电压。
电源180输出高电平驱动电压EVDD、低电平驱动电压EVSS等，并且将输出电压EVDD、EVSS等提供给显示面板100。高电平驱动电压EVDD和低电平驱动电压EVSS被通过电力线提供给显示面板100。
显示面板100显示图像，该图像对应于分别从可以设置在非显示区域NA中的数据驱动器140和栅极驱动器130提供的数据信号和扫描信号以及从电源180提供的电力。
显示面板100的显示区域AA由多个子像素SP构成，并且照此显示实际图像。子像素SP包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素，或者包括白色(W)子像素、红色(R)子像素、绿色(G)子像素和蓝色(B)子像素。在这种情况下，W、R、G和B子像素SP可以被形成为具有相同面积或者可以被形成为分别具有不同面积。
存储器160不仅存储针对劣化补偿增益的查找表，还存储每一子像素SP的有机发光元件的劣化补偿时间点。在这种情况下，有机发光元件的劣化补偿时间点可以是显示面板100受到驱动的次数或者显示面板100受到驱动的持续时间。
与此同时，每一子像素SP可以连接至一条栅极线(例如，栅极线GL1)、一条数据线(例如，数据线DL1)、一条感测电压读出线(例如，感测电压读出线SRL1)以及一条电力线(例如，电力线PL1)。子像素SP的晶体管和电容器的数量以及子像素SP的驱动方法是根据子像素SP的电路配置确定的。
图2是根据本公开的示例性实施例的显示装置的一个子像素的电路图。
如图2中所示，根据本公开的示例性实施例的显示装置100包括彼此相交的栅极线GL、数据线DL、电力线PL和感测线SL，由此限定了子像素SP，并且显示装置100还包括位于子像素SP处的驱动薄膜晶体管DT、发光元件D、存储电容器Cst、第一开关薄膜晶体管ST1和第二开关薄膜晶体管ST2。
发光元件D可以包括连接至第二节点N2的阳极、连接至低电平驱动电压EVSS的输入端子的阴极以及设置在阳极和阴极之间的有机发光层。
驱动薄膜晶体管DT根据其栅极-源极电压Vgs控制流经发光元件D的电流Id。驱动薄膜晶体管DT包括连接至第一节点N1的栅电极、连接至电力线PL以接收高电平驱动电压EVDD的漏电极以及连接至第二节点N2的源电极。
存储电容器Cst连接在第一节点N1和第二节点N2之间。
在显示面板100受到驱动时，第一开关薄膜晶体管ST1响应于栅极信号SCAN将被充电到数据线DL中的数据电压Vdata施加至第一节点N1，由此导通驱动薄膜晶体管DT。在这种情况下，第一开关薄膜晶体管ST1包括连接至栅极线GL以接收栅极信号SCAN的栅电极、连接至数据线DL以接收数据电压Vdata的漏电极以及连接至第一节点N1的源电极。已知第一开关薄膜晶体管ST1比像素中的其他开关薄膜晶体管更敏感地操作。为此，需要提高第一开关薄膜晶体管ST1的阈值电压，从而容易地控制第一开关薄膜晶体管ST1。
第二开关薄膜晶体管ST2通过响应于感测信号SEN开关第二节点N2与感测电压读出线SRL之间的电流而将第二节点N2的源极电压存储到感测电压读出线SRLC的感测电容器Cx中。第二开关薄膜晶体管ST2通过在显示面板100受到驱动时响应于感测信号SEN开关第二节点N2与感测电压读出线SRL之间的电流而将驱动薄膜晶体管DT的源极电压复位至初始化电压Vsen。在这种情况下，在第二开关薄膜晶体管ST2中，其栅电极连接至感测线SL，其漏电极连接至第二节点N2，并且其源电极连接至感测电压读出线SRL。
图3是根据本公开的另一示例性实施例的显示装置的一个子像素的电路图。
图3仅示出了一种像素电路，以描述根据本公开的示例性实施例的像素电路配置，并且可以采用任何像素电路，只要该像素电路结构可以根据发射信号EM[n]的施加而控制发光元件D的发光即可。例如，该像素电路可以包括额外扫描信号、连接至该额外扫描信号的开关薄膜晶体管以及额外初始化电压所施加至的开关薄膜晶体管，这些开关元件的连接关系以及电容器的连接位置可以存在多种变化。在下文的描述当中，为了便于描述，将描述具有图3的像素电路结构的显示装置。
参考图3，多个子像素SP中的每者可以包括具有驱动晶体管DT的像素电路以及连接至该像素电路的发光元件D。
该像素电路可以通过控制流经发光元件D的驱动电流而驱动发光元件D。该像素电路可以包括驱动晶体管DT、第一到第七晶体管T1到T7以及电容器Cst。晶体管DT以及T1到T7中的每者可以包括第一电极、第二电极和栅电极。第一和第二电极之一可以是源电极，并且第一和第二电极中的另一个可以是漏电极。
晶体管DT以及T1到T7中的每者可以是P型薄膜晶体管或者N型薄膜晶体管。在图3的实施例中，第一晶体管T1和第七晶体管T7中的每者由N型薄膜晶体管构成，并且其余晶体管DT以及T2到T6中的每者由P型薄膜晶体管构成。当然，本公开的示例性实施例不限于上文描述的配置，并且根据实施例，晶体管DT以及T1到T7的全部或部分可以是P型薄膜晶体管或N型薄膜晶体管。此外，N型薄膜晶体管可以是氧化物薄膜晶体管，并且P型薄膜晶体管可以是多晶硅薄膜晶体管。
将结合示例给出下文的描述，在该示例中，第一晶体管T1和第七晶体管T7中的每者是N型薄膜晶体管，并且其余晶体管DT以及T2到T6中的每者是P型薄膜晶体管。相应地，第一晶体管T1和第七晶体管T7中的每者根据向其施加高电平电压而导通，并且其余晶体管DT以及T2到T6中的每者根据向其施加低电平电压而导通。
在示例中，在构成该像素电路的晶体管当中，第一晶体管T1可以起着补偿晶体管的作用，第二晶体管T2可以起着数据供应晶体管的作用，第三和第四晶体管T3和T4中的每者可以起着发射控制晶体管的作用，第五晶体管T5可以起着偏置晶体管的作用，并且第六和第七晶体管T6和T7中的每者可以起着初始化晶体管的作用。
发光元件D可以包括阳极(或像素电极)和阴极。发光元件D的阳极可以连接至第五节点N5，并且发光元件D的阴极可以连接至低电平驱动电压EVSS。
驱动晶体管DT可以包括连接至第二节点N2的第一电极、连接至第三节点N3的第二电极以及连接至第一节点N1的栅电极。驱动晶体管DT可以基于第一节点N1的电压(或者如下文将描述的存储在电容器Cst中的数据电压)向发光元件D供应驱动电流。
第一晶体管T1可以包括连接至第一节点N1的第一电极、连接至第三节点N3的第二电极以及被配置为接收第一扫描信号SC1[n]的栅电极。第一晶体管T1可以响应于第一扫描信号SC1[n]被导通，并且照此可以被以二极管形式连接在第一节点N1和第三节点N3之间。相应地，第一晶体管T1可以对驱动晶体管DT的阈值电压Vth采样。如上文所述受到配置的第一晶体管T1可以是补偿晶体管。
电容器Cst可以连接或者形成于第一节点N1和第四节点N4之间。电容器Cst存储或保持向其提供的高电平驱动电压EVDD。
第二晶体管T2可以包括连接至数据线DL(或者被配置为接收数据电压Vdata)的第一电极、连接至第二节点N2的第二电极以及被配置为接收第二扫描信号SC2[n]的栅电极。第二晶体管T2可以响应于第二扫描信号SC2[n]被导通，并且照此可以将数据电压Vdata传输至第二节点N2。如上文所述那样配置的第二晶体管T2可以是数据供应晶体管。
第三晶体管T3和第四晶体管T4(或者第一和第二发射控制晶体管)可以连接在高电平驱动电压EVDD和发光元件D之间，并且可以形成由驱动晶体管DT生成的驱动电流所流经的电流通路。
第三晶体管T3可以包括连接至第四节点N4以接收高电平驱动电压EVDD的第一电极、连接至第二节点N2的第二电极以及被配置为接收发射控制信号EM[n]的栅电极。
第四晶体管T4可以包括连接至第三节点N3的第一电极、连接至第五节点N5(或者发光元件D的阳极)的第二电极以及被配置为接收发射控制信号EM[n]的栅电极。
第三和第四晶体管T3和T4可以响应于发射控制信号EM[n]而被导通，并且照此驱动电流被施加至发光元件D。相应地，发光元件D可以按照对应于该驱动电流的亮度发射光。
第五晶体管T5可以包括被配置为接收偏置电压Vobs的第一电极、连接至第二节点N2的第二电极以及被配置为接收第三扫描信号SC3[n]的栅电极。如上文所述那样配置的第五晶体管T5可以是偏置晶体管。
第六晶体管T6可以包括被配置为接收第一初始化电压Var的第一电极、连接至第五节点N5的第二电极以及被配置为接收第三扫描信号SC3[n]的栅电极。
第六晶体管T6可以在发光元件D发射光之前(或者在发光元件D发射光之后)响应于第三扫描信号SC3[n]而被导通，并且照此可以使用第一初始化电压Var使发光元件D的阳极(或像素电极)初始化。发光元件D可以具有形成于其阳极和阴极之间的寄生电容器。该寄生电容器可以在发光元件D发光期间被充电，并且照此发光元件D的阳极可以具有特定(specific)电压。相应地，有可能通过经由第六晶体管T6向发光元件D的阳极施加第一初始化电压Var而对发光元件D中累积的电荷的量初始化。
在本公开的示例性实施例中，第五和第六晶体管T5和T6的栅电极被配置为共同接收第三扫描信号SC3[n]。然而，本公开的示例性实施例不限于上述配置，并且第五和第六晶体管T5和T6的栅电极可以被配置为分别接收单独的扫描信号，并且照此独立地受到控制。
第七晶体管T7可以包括被配置为接收第二初始化电压Vini的第一电极、连接至第一节点N1的第二电极以及被配置为接收第四扫描信号SC4[n]的栅电极。
第七晶体管T7可以响应于第四扫描信号SC4[n]而被导通，并且照此可以使用第二初始化电压Vini对驱动晶体管DT的栅电极初始化。由于存储在电容器Cst中的高电平驱动电压EVDD的原因，不必要的电荷可以保留在驱动晶体管DT的栅电极处。相应地，有可能通过经由第七晶体管T7将第二初始化电压Vini施加至驱动晶体管DT的栅电极而使电荷的剩余量初始化。
与此同时，尽管已经参考图2和图3例示和描述了分别具有3T1C结构(包括三个薄膜晶体管和一个存储电容器)和8T1C结构(包括8个薄膜晶体管和一个存储电容器)的显示装置，但是本公开的显示装置可以适用于各种像素结构，诸如4T1C、5T1C、6T1C、7T1C等，而不局限于上述结构。
图4A是示出了根据本公开的示例性实施例的显示装置中的各种薄膜晶体管和存储电容器的截面图。图4B是示出了在驱动薄膜晶体管内生成的寄生电容之间的关系的电路图。
如图4A中所示，驱动薄膜晶体管DT和第一开关薄膜晶体管ST-1设置在基板410上的子像素处。尽管图4A仅示出了驱动薄膜晶体管DT和一个开关薄膜晶体管ST-1，但是这一例示只是为了便于描述。实际上，多个开关薄膜晶体管可以设置在基板410上。
此外，构成栅极驱动器的栅极驱动电路的多个薄膜晶体管GT可以设置在基板410上的非显示区域NA中，尤其是面板中栅极(GIP)区域中。用于该栅极驱动电路的每一薄膜晶体管GT可以使用多晶半导体图案作为有源层。
尽管在这一实施例中已经将用于栅极驱动电路的薄膜晶体管GT描述为设置在非显示区域NA中，但是具有与用于栅极驱动电路的薄膜晶体管GT的结构相同的结构的开关薄膜晶体管可以设置在显示区域中的子像素处。
当然，设置在非显示区域中的用于栅极驱动电路的薄膜晶体管GT和设置在显示区域中的开关薄膜晶体管可以具有不同种类的掺杂剂，并且照此可以被配置为具有作为N型薄膜晶体管和P型薄膜晶体管的不同配置。
与此同时，设置在栅极驱动器中的所述多个薄膜晶体管可以构成CMOS配置，在该配置中，用于栅极驱动器的包括多晶半导体图案的薄膜晶体管和包括氧化物半导体图案的开关薄膜晶体管是配对的。
将结合示例给出下文的描述，在该示例中，用于栅极驱动电路的采用多晶半导体图案作为有源层的薄膜晶体管设置在非显示区域NA中。
用于栅极驱动电路的薄膜晶体管GT包括：设置于形成在基板410上的下缓冲层411上的多晶半导体图案414，被配置为使多晶半导体图案414绝缘的第一栅极绝缘层443，设置在第一栅极绝缘层443上且与此同时与多晶半导体图案414重叠的第一栅电极416，形成于第一栅电极416上的多个绝缘层以及设置在所述多个绝缘层上的第一源电极417S和第一漏电极417D。
基板410可以由多层结构构成，在该多层结构中，有机层和无机层交替堆叠设置。例如，基板410可以具有一种多层结构，在该结构中，由(例如)聚酰亚胺构成的有机层与由(例如)氧化硅(SiO2)构成的无机层交替堆叠设置。
下缓冲层411形成在基板410上。下缓冲层411起着防止从外部渗透湿气等的作用。下缓冲层411可以是通过在至少一个层中沉积无机绝缘层，例如，氧化硅(SiO2)层而形成的。
在下缓冲层411上形成多晶半导体图案414。多晶半导体图案414被用作薄膜晶体管的有源层。多晶半导体图案414包括第一沟道区414a以及第一源极区414b和第一漏极区414c，第一源极区414b和第一漏极区414c在第一沟道区414a插置于其间的条件下面朝彼此。
多晶半导体图案414通过第一栅极绝缘层443绝缘。第一栅极绝缘层443是通过在形成有多晶半导体图案414的基板410的整个表面上、在至少一个层中沉积由(例如)氧化硅(SiO2)构成的无机绝缘层而形成的。第一栅极绝缘层443保护多晶半导体图案414免受外部影响并且使其与外部绝缘。
与多晶半导体图案414的第一沟道区414a重叠的第一栅电极416形成于第一栅极绝缘层443上。
第一栅电极416可以由金属材料构成。例如，第一栅电极416可以采取单层或多层的形式，所述层由钼(Mo)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)和铜(Cu)中的一种或者它们的合金构成，但不限于此。
在第一栅电极416、第一源电极417S和第一漏电极417D之间可以形成多个绝缘层。
参考图4A，所述多个绝缘层可以是接触第一栅电极416的上表面的层间绝缘层444以及在层间绝缘层444上按列举顺序堆叠设置的上缓冲层445、第二栅极绝缘层446和第三层间绝缘层447。
第一源电极417S和第一漏电极417D设置在第三层间绝缘层447上。第一源电极417S和第一漏电极417D分别通过第一接触孔CH1和第二接触孔CH2连接至多晶半导体图案414。第一接触孔CH1和第二接触孔CH2穿过第一栅极绝缘层443、层间绝缘层444、上缓冲层445、第二栅极绝缘层446和第三层间绝缘层447延伸，由此分别露出多晶半导体图案414的第一源极区414b和第一漏极区414c。
与此同时，驱动薄膜晶体管DT、第一开关薄膜晶体管ST-1和存储电容器Cst设置在显示器AA中的子像素处。
在实施例中，驱动薄膜晶体管DT和第一开关薄膜晶体管ST-1中的每者使用氧化物半导体图案作为有源层。
驱动薄膜晶体管DT包括第一氧化物半导体图案474以及与第一氧化物半导体图案474重叠的第二栅电极478、第二源电极479S和第二漏电极479D。
第一氧化物半导体图案474的氧化物半导体可以由诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)等的金属的氧化物或者由诸如锌(Zn)、铟(In)、镓(Ga)、锡(Sn)或钛(Ti)等的金属与其氧化物的组合构成。更具体而言，氧化物半导体可以包括氧化锌(ZnO)、氧化锌锡(ZTO)、氧化锌铟(ZIO)、氧化铟(InO)、氧化钛(TiO)、氧化铟镓锌(IGZO)或氧化铟锌锡(IZTO)等。
一般地，就高速操作而言有利的多晶半导体图案被用作驱动薄膜晶体管的有源层。就包括多晶半导体图案的驱动薄膜晶体管而言，可能存在关于功耗的问题，因为在驱动薄膜晶体管的截止状态中产生泄漏电流。具体而言，在以低速度驱动显示装置以显示静止图像(例如，文档屏幕)时，驱动薄膜晶体管的截止状态中的泄漏电流的产生问题可能严重。为此，在本公开的示例性实施例中，提出了使用在防止泄漏电流的产生方面有利的氧化物半导体图案作为有源层的驱动薄膜晶体管。
然而，在薄膜晶体管使用氧化物半导体图案作为有源层时，由于氧化物半导体材料的特性的原因，相对于电压波动值的电流波动值可能大，照此可能在需要精确的电流控制的低灰度级范围内频繁地发生故障。因此，根据本公开的示例性实施例，提出了电流波动对施加至栅电极的电压的波动相对不敏感的驱动薄膜晶体管。
参考图4A和图4B，驱动薄膜晶体管DT包括设置在上缓冲层445上的第一氧化物半导体图案474、覆盖第一氧化物半导体图案474的第二栅极绝缘层446、形成于第二栅极绝缘层446上且与此同时与第一氧化物半导体图案474重叠的第二栅电极478以及设置在覆盖第二栅电极478的第三层间绝缘层447上的第二源电极479S和第二漏电极479D。第二栅电极478、第二源电极479S和第二漏电极479D可以设置在同一层上。
作为有源层的第一氧化物半导体图案474包括第二沟道区474a(电荷通过其移动)以及第二源极区474b和第二漏极区474c，第二源极区474b和第二漏极区474c在第二沟道区474a插置于其间的条件下被设置为与第二沟道区474a相邻。
与此同时，在第一氧化物半导体图案474之下形成第一遮光图案BSM-1。第一遮光图案BSM-1防止或至少减少从外部入射的光照射到第一氧化物半导体图案474上，由此防止或至少减少对外部光敏感的第一氧化物半导体图案474功能异常。
在本公开的实施例中，可以通过包含半导体材料层来配置第一遮光图案BSM-1。
参考图4A和图4B，第一遮光图案BSM-1可以具有一种结构，在该结构中，由导电材料层(例如，金属图案)构成的第一层BSM-1a和由半导体材料层构成的第二层BSM-1b堆叠设置。
该半导体材料层可以是由非晶半导体材料、多晶半导体材料、氧化物半导体材料等构成的各种半导体材料层。
该半导体材料层可以是掺杂有P型杂质离子(例如，硼离子)的P型半导体材料层。
使用氧化物半导体图案作为有源层的薄膜晶体管是N型薄膜晶体管。相应地，在将P型杂质离子实施到该半导体材料层当中时，降低了该半导体材料层的费米能级。此外，还降低了对应于该半导体材料层的第一氧化物半导体图案474的费米能级，从而在热均衡状态下实现费米能级的平衡。相应地，可以提高导通驱动薄膜晶体管DT所需的阈值电压Vth。
就设计而言，包括第一氧化物半导体图案474的驱动薄膜晶体管DT与该像素中的其他开关薄膜晶体管相比需要非常高的阈值电压。典型地，开关薄膜晶体管需要近似为0V的阈值电压，而驱动薄膜晶体管DT则需要1V或更高的阈值电压。相应地，根据本公开的实施例的驱动薄膜晶体管DT所具有的优点在于可以实现阈值电压的提高，因为在第一氧化物半导体图案474之下设置了掺有P型杂质的半导体材料层。
此外，第一遮光图案BSM-1的第一层BSM-1a可以是能够收集氢粒子的包括钛(Ti)材料的金属层。例如，该金属层可以是单个钛层、钼(Mo)和钛(Ti)的双层或者钼(Mo)和钛(Ti)的合金层。然而，本公开的示例性实施例不限于上述条件，并且也可以采用其他包括钛(Ti)的金属层。
钛(Ti)可以收集扩散到上缓冲层445当中的氢粒子，由此防止或至少减少氢粒子抵达第一氧化物半导体图案474。
在一个实施例中，当第一遮光图案BSM-1由多个层构成时，第一遮光图案BSM-1可以具有堆叠体结构，在该结构中，该半导体材料层设置在最上侧。这是因为在工艺执行期间需要该半导体层朝上露出，从而使P型杂质能够被实施到该半导体材料层中。
在一个实施例中，第一遮光图案BSM-1在垂直方向上形成于第一氧化物半导体图案474之下，从而与第一氧化物半导体图案474重叠。此外，第一遮光图案BSM-1可以被形成为具有比第一氧化物半导体图案474的尺寸更大的尺寸，从而与第一氧化物半导体图案474完全重叠。
第一遮光图案BSM-1的作为半导体材料层的第二层BSM-1b具有比第一遮光图案BSM-1的作为金属层的第一层BSM-1a的反射率低的反射率。相应地，有可能减少外部光在被第一遮光图案BSM-1的第一层BSM-1a反射之后入射到第一氧化物半导体图案474中的现象。
与此同时，驱动薄膜晶体管DT的第二源电极479S电连接至第一遮光图案BSM-1。在第一遮光图案BSM-1电连接至第二源电极479S时，可以获得下述额外效果。
由于第一氧化物半导体图案474的第二源极区474b和第二漏极区474c变得导电，因而在开/关操作中，在第一氧化物半导体图案474中生成寄生电容Cact。此外，在第二栅电极478与第一氧化物半导体图案474之间生成寄生电容Cgi。此外，在电连接至第二源电极479S的第一遮光图案BSM-1与第一氧化物半导体图案474之间生成寄生电容Cbuf。
由于第一氧化物半导体图案474和第一遮光图案BSM-1通过第二源电极479S电互连，寄生电容Cact和寄生电容Cbuf并联连接，并且寄生电容Cact和寄生电容Cgi串联连接。此外，在栅极电压Vgat被施加至第二栅电极478时，实际施加至第一氧化物半导体图案474的有效电压Veff满足下述表达式1。
[表达式1]
因而，施加至第二沟道区474a的有效电压Veff与寄生电容Cbuf成反比，照此有可能通过调整寄生电容Cbuf来调整施加至第一氧化物半导体图案474的有效电压Veff。
也就是说，在第一遮光图案BSM-1被设置为接近第一氧化物半导体图案474以提高寄生电容Cbuf时，有可能降低流经第一氧化物半导体图案474的电流的实际值。
流经第一氧化物半导体图案474的电流的有效值的下降意味着可以提高s因数，并且意味着可以拓宽可通过施加至第二栅电极478的电压Vgat控制的驱动薄膜晶体管DT的实际控制范围。
也就是说，在驱动薄膜晶体管DT的第二源电极479S电连接至第一遮光图案BSM-1，并且第一遮光图案BSM-1被设置为接近第一氧化物半导体图案474时，有可能甚至在低灰阶上精确地控制有机发光元件，并且照此解决在低灰阶上频繁地生成水波纹缺陷的问题。
相应地，在本公开的实施例中，在第一氧化物半导体图案474和第一遮光图案BSM-1之间生成的寄生电容Cbuf可以大于在第二栅电极478和第一氧化物半导体图案BSM-1之间生成的寄生电容Cgi。
这里，“s因数”是指在薄膜晶体管的开/关变换时段中相对于栅极电压变化的电流变化的倒数值。也就是说，s因数可以是相对于栅极电压的漏极电流的特征图(V-I曲线图)中的曲线的梯度的倒数值。
小的s因数意味着相对于栅极电压的漏极电流的特征图的大梯度。相应地，在薄膜晶体管具有小s因数时，该薄膜晶体管甚至可以被低电压导通，并且照此该薄膜晶体管的开关特性变得更好。然而，由于薄膜晶体管在短时间内达到阈值电压，因而难以得到充分的灰度级表达。
大的s因数意味着相对于栅极电压的漏极电流的特征图的小梯度。相应地，在薄膜晶体管具有大s因数时，可能使薄膜晶体管的开/关响应时间劣化，并且照此可能使薄膜晶体管的开关特性劣化。然而，由于薄膜晶体管在相对延长的时间之后达到阈值电压，因而有可能得到充分的灰度级表达。
具体而言，第一遮光图案BMS-1可以设置在下缓冲层411上，从而与第一氧化物半导体图案474重叠。此外，第一栅极绝缘层443完全覆盖第一遮光图案BSM-1。此外，层间绝缘层444和上缓冲层445形成于第一栅极绝缘层443之上。
上缓冲层445可以包括第一到第三子上缓冲层。第一子上缓冲层和第三子上缓冲层由不包括氢粒子的氧化硅(SiO2)构成，由此防止氢粒子在热处理期间渗透到氧化物半导体图案当中。在氢粒子渗透到氧化物半导体图案当中时，薄膜晶体管的可靠性发生劣化。
另一方面，第二子上缓冲层可以由具有良好的氢粒子收集能力的氮化硅(SiNx)构成。第二子上缓冲层可以仅形成于形成第一遮光图案BSM-1的区域中，或者可以形成于第一子上缓冲层上的整个表面之上。
与氧化硅(SiO2)相比，氮化硅(SiNx)具有良好的氢粒子收集能力。在氢粒子渗透到由氧化物半导体材料构成的有源层当中时，所得到的薄膜晶体管可能具有问题，因为各薄膜晶体管具有不同阈值电压或者在其沟道处具有不同电导率。也就是说，降低了薄膜晶体管的可靠性。具体而言，就驱动薄膜晶体管而言，确保可靠性是重要的，因为驱动薄膜晶体管直接促成与其相关联的发光元件的操作。
相应地，有可能通过部分地或完全地在第一子上缓冲层之上形成第二子上缓冲层而防止或至少减少由氢粒子导致的驱动薄膜晶体管的可靠性的劣化。
在第二子上缓冲层被部分地沉积到第一子上缓冲层上时，有如下优点。
也就是说，由于第二子上缓冲层由不同于第一子上缓冲层的材料的材料形成，因而在第二子上缓冲层被沉积到显示区域的整个表面之上时，可能在这些异质材料层之间出现层起泡。为了解决这样的问题，可以选择性地仅在形成第一遮光图案BSM-1的区域中形成第二子上缓冲层，从而实现键合力的增强。
在一个实施例中，第一遮光图案BSM-1在垂直方向上形成于第一氧化物半导体图案474之下，从而与第一氧化物半导体图案474重叠。此外，第一遮光图案BSM-1可以被形成为具有比第一氧化物半导体图案474的尺寸更大的尺寸，从而完全与第一氧化物半导体图案474重叠。
与此同时，在本公开的实施例中，第一遮光图案BSM-1可以包括掺杂有P型离子的半导体材料层，由此提高驱动薄膜晶体管DT的阈值电压。此外，第一遮光图案BSM-1可以被设计为接近第一氧化物半导体图案474，由此提高在第一氧化物半导体图案474和第一遮光图案BSM-1之间生成的寄生电容。在这种情况下，提高了驱动薄膜晶体管DT的s因数，并且照此有可能实现低灰阶上的灰度级表达。
与此同时，通过第三层间绝缘层447使驱动薄膜晶体管DT的第二栅电极478绝缘。第二源电极479S和第二漏电极479D形成于第三层间绝缘层447上。
尽管在参考图4A的本公开的实施例中，第二源电极479S和第二漏电极479D被示为设置在同一层上并且第二栅电极478被示为形成在与第二源电极479S和第二漏电极479D的层不同的层上，但是第二栅电极478、第二源电极479S和第二漏电极479D可以全部设置在同一层上。
第二源电极479S和第二漏电极479D分别经由第三接触孔CH3和第四接触孔CH4连接至第二源极区474b和第二漏极区474c。此外，第一遮光图案BSM-1经由第五接触孔CH5连接至第二源电极479S。
与此同时，第一开关薄膜晶体管ST-1包括第二氧化物半导体图案432、第三栅电极433、第三源电极434S和第三漏电极434D。
第二氧化物半导体图案432包括第三沟道区432a以及第三源极区432b和第三漏极区432c，第三源极区432b和第三漏极区432c在第三沟道区432a插置于其间的条件下被设置为与第三沟道区432a相邻。
第三栅电极433设置于第二氧化物半导体图案432之上，条件是第二栅极绝缘层446插置于其间。
第三源电极434S和第三漏电极434D可以与第二源电极479S和第二漏电极479D设置在同一层上。也就是说，第二源/漏电极479S和479D以及第三源/漏电极434S和434D可以设置在第三层间绝缘层447上。
当然，第三源/漏电极434S和434D可以与第三栅电极433设置在同一层上。也就是说，第三源/漏电极434S和434D可以使用与第三栅电极433相同的材料与第三栅电极433同时形成在第二栅极绝缘层446上。
此外，第二遮光图案BSM-2可以设置在第二氧化物半导体图案432之下。
第二遮光图案BSM-2可以具有与第一遮光图案BSM-1的配置相同的配置。也就是说，第二遮光图案BSM-2可以具有一种结构，在该结构中，由金属材料层构成的第一层BSM-2a和由半导体材料构成的第二层BSM-2b堆叠设置。当然，第二遮光图案BSM-2可以具有由掺有杂质的半导体材料层构成的单层结构。
P型杂质离子被实施到第二遮光图案BSM-2的第二层BSM-2b中。
第二遮光图案BSM-2设置在第二氧化物半导体图案432之下，与此同时与第二氧化物半导体图案432重叠，从而保护第二氧化物半导体图案432不受从外部入射的光的影响。
第二遮光图案BMS-2可以与第一遮光图案BSM-1一起形成于下缓冲层411之上。
第三栅电极433和第二遮光图案BSM-2可以电互连，由此构成双重栅极。
由于第二遮光图案BSM-2包括掺杂有P型杂质离子的半导体材料层，因而第二遮光图案BSM-2可以提高包括氧化物半导体图案的第一开关薄膜晶体管ST-1的阈值电压。换言之，由于第三栅电极433根据其内的P型杂质离子的实施而导电，因而使其费米能级下降。此外，还降低了对应于第三栅电极433的第二氧化物半导体图案432的费米能级。相应地，提高了第一开关薄膜晶体管ST-1的阈值电压。具体而言，参考图2和图3，在第一开关薄膜晶体管ST-1是连接至驱动薄膜晶体管DT的栅极节点的采样晶体管时，可以表现出很大效果。采样晶体管起着在采样时段期间向存储电容器的一个电极提供数据电压的作用。
采样晶体管已知是非常敏感的晶体管，在该晶体管中，其沟道甚至在低电压上被打开。在本公开的实施例中，由于包括掺杂有P型杂质离子的半导体材料层的第二遮光图案BSM-2设置在第二氧化物半导体图案432之下，因而有可能提高第一开关薄膜晶体管ST-1的阈值电压，并且照此可以具有优点，该优点在于可以增强内部补偿电路配置的自由度。
与此同时，在第一遮光图案BSM-1和第二遮光图案BSM-2中的每者由包括金属材料层和半导体材料层的多个层构成时，在一个实施例中，可以将半导体材料层设置在金属材料层之上。这是因为，为了将杂质实施到半导体材料层中，应当将该半导体材料层沉积到该金属材料层之上，使得该半导体材料层朝上露出。
与此同时，参考图4A，子像素包括存储电容器Cst。
存储电容器Cst在预定时段内存储经由数据线向其施加的数据电压，之后将所存储的数据电压提供给有机发光元件。
存储电容器Cst包括相互对应的两个电极以及设置在两个电极之间的电介质。存储电容器Cst包括与第一栅电极416设置在同一层上并且由与第一栅电极416相同的材料构成的第一电极450A以及朝向第一电极450A且与此同时与第一电极450A重叠的第二电极450B。
层间绝缘层444可以插置于存储电容器Cst的第一电极450A和第二电极450B之间。
存储电容器Cst的第二电极450B可以经由第八接触孔CH8电连接至第二源电极479S。
此外，可以存在一个优点，该优点在于减少了掩模过程，因为存储电容器Cst的第一电极450A与第一栅电极416形成于同一层上。
与此同时，参考图4A，第一平面化层PLN1可以形成于在上面设置了驱动薄膜晶体管DT和第一开关薄膜晶体管ST-1的基板410之上。尽管第一平面化层PLN1可以由有机材料(例如，光敏丙烯(photoacryl))形成，但是第一平面化层PLN1也可以由多个层构成，这多个层由无机层和有机层构成。连接电极455经由形成于第一平面化层PLN1中的第九接触孔CH9对作为发光器件部分460的一个构成元件的阳极456与驱动薄膜晶体管DT进行电互连。
此外，用于形成连接电极455的导电层可以构成设置在弯曲区域BA中的各种链路线的部分。
第二平面化层PLN2可以形成于连接电极455之上。尽管第二平面化层PLN2可以由有机材料(例如，光敏丙烯)形成，但是第二平面化层PLN2也可以由多个层构成，这多个层由无机层和有机层构成。
阳极456形成于第二平面化层PLN2上。阳极456经由形成于第二平面化层PLN2中的第十接触孔CH10电连接至连接电极455。
阳极456可以采取单层或者多层的形式，所述层由诸如镓(Ca)、钡(Ba)、镁(Mg)、铝(Al)、银(Ag)等的金属或其合金构成。阳极456连接至驱动薄膜晶体管DT的第二漏电极479D，并且照此向其施加来自外部的图像信号。
除了阳极456之外，可以在非显示区域NA中进一步提供对公共电压线VSS和阴极463进行电互连的阳极连接电极457。
堤部层461形成于第二平面化层PLN2之上。堤部层461是一种阻挡部，并且可以分隔子像素，由此防止从相邻子像素输出的特定颜色的光被以混合状态输出。
有机发光层462形成于阳极456的表面和堤部层461的倾斜表面的部分上。有机发光层462可以是形成于每一子像素处的被配置为发射红光的R有机发光层、被配置为发射绿光的G有机发光层或者被配置为发射蓝光的B有机发光层。此外，有机发光层462可以是被配置为发射白光的W有机发光层。
有机发光层462可以不仅包括发光层，还包括分别被配置为向该发光层内注入电子和空穴的电子注入层和空穴注入层以及被分别配置为将电子和空穴传输至有机层的电子传输层和空穴传输层，等等。
阴极463形成于有机发光层462之上。阴极463可以由诸如氧化锡铟(ITO)或者氧化锌铟(IZO)的透明导电材料或者允许可见光穿过其透射的薄金属构成，但不限于此。
包封层部分470形成于阴极463之上。包封层部分470可以由单个层构成，该单个层由无机层形成；包封层部分470可以由无机层/有机层的双层构成；或者包封层部分470可以由无机层/有机层/无机层的三层构成。无机层可以由诸如SiNx或SiX等的无机材料构成，但不限于此。此外，有机层可以由有机材料构成，例如，所述有机材料可以是聚对苯二甲酸乙二醇酯、聚萘二甲酸乙二醇酯、聚碳酸酯、聚酰亚胺、磺酸聚乙烯、聚甲醛、聚芳酯等或其混合物，但不限于此。
在图4A中，包封层部分470的实施例被例示为由无机层471/有机层472/无机层473的三层构成。
接触层和覆盖玻璃可以设置于包封层部分470之上，并且可以通过粘合剂层附接至包封层部分470。尽管可以采用任何材料作为该粘合剂层，只要该材料表现出良好的附接力，与此同时具有阻热和阻水方面的优良特性即可，但是在本公开中可以采用热固性树脂，诸如环氧树脂基化合物、丙烯酸酯基化合物或者丙烯基橡胶。在这种情况下，通过采用光(例如，紫外光)照射该粘合剂层使该粘合剂层固化。
该粘合剂层不仅可以起着组装基板410和覆盖玻璃的作用，还可以充当防止湿气渗透到显示装置(其可以是有机电致发光显示装置)内部的包封件的作用。
覆盖玻璃可以是用于包封有机电致发光显示装置的包封帽，并且可以使用保护膜，诸如聚苯乙烯(PS)膜、聚乙烯(PE)膜、聚萘二甲酸乙二醇酯(PEN)膜或聚酰亚胺(PI)膜等，并且可以使用玻璃。
在下文中，将参考图5到图13描述本公开的各种实施例。在实施例中，将描述设置在显示区域AA中的薄膜晶体管的配置。
参考图5，根据本公开的另一示例性实施例的显示装置披露了一个驱动薄膜晶体管DT和两个开关薄膜晶体管ST-1和ST-2。
驱动薄膜晶体管DT和第一开关薄膜晶体管ST-1可以具有与参考图4A的实施例的那些配置等同的配置。
在这一实施例中，第一开关薄膜晶体管ST-1和第二开关薄膜晶体管ST-2分别包括第二遮光图案BSM-2和第三遮光图案BSM-3。第二遮光图案BSM-2和第三遮光图案BSM-3可以设置在同一绝缘层上。此外，与前一实施例中的第一开关薄膜晶体管ST-1中一样，第二遮光图案BSM-2可以具有一种结构，在该结构中，由金属材料层构成的第一层BSM-2a和由半导体材料层构成的掺杂有P型正杂质离子的第二层BSM-2b堆叠设置。另一方面，第三遮光图案BSM-3可以仅由金属材料层构成。
第一开关薄膜晶体管ST-1可以是构成内部补偿电路的采样晶体管，并且第二开关薄膜晶体管ST-2可以是非采样晶体管的开关薄膜晶体管。例如，第二开关薄膜晶体管ST-2可以是初始化晶体管。
驱动薄膜晶体管DT和第一开关薄膜晶体管ST-1可以具有与图4A的实施例的那些配置相同的配置，因而将不再给出对其的详细描述。
除了第三遮光图案BSM-3之外，第二开关薄膜晶体管ST-2也可以具有与第一开关薄膜晶体管ST-1的配置相同的配置。
也就是说，第二开关薄膜晶体管ST-2包括设置在上缓冲层445上的第三氧化物半导体图案482、被设置为与第三氧化物半导体图案482重叠的第四栅电极488以及电连接至第三氧化物半导体图案482的第四源电极484S和第四漏电极484D。此外，第二开关薄膜晶体管ST-2包括设置在第三氧化物半导体图案482之下的第三遮光图案BSM-3。
第三氧化物半导体图案482包括第四沟道区482a以及导电区，即第四源极区482b和第四漏极区482c。
第四源电极484S和第四漏电极484D分别经由第十一接触孔CH11和第十二接触孔CH12连接至第四源极区482b和第四漏极区482c。
第二源/漏电极479S和479D、第三源/漏电极434S和434D以及第四源/漏电极484S和484D可以全部设置在同一层上，并且可以使用相同材料、通过一个掩模过程同时形成。
第二栅电极478、第三栅电极433和第四栅电极488可以全部使用相同材料形成于同一绝缘层上。在这种情况下，这些栅电极的形成可以是通过一个掩模过程实现的。
第三遮光图案BSM-3可以是仅由金属图案构成的遮光图案，这不同于第二遮光图案BSM-2。
也就是说，第一开关薄膜晶体管ST-1表现出阈值电压的提高，因为第一开关薄膜晶体管ST-1包括具有半导体材料层的第二遮光图案BSM-2，而第二开关薄膜晶体管ST-2则不表现出由第三遮光图案BSM-3引起的阈值电压变化，因为第三遮光图案BSM-3仅由金属材料层构成。
相应地，在构成该像素的内部补偿电路的开关薄膜晶体管当中，需要阈值电压的提高的薄膜晶体管可以包括具有半导体材料层的遮光图案，就像第一开关薄膜晶体管ST-1中那样，并且不需要阈值电压的变化的薄膜晶体管可以包括仅由金属图案构成的遮光图案，就像第二开关薄膜晶体管ST-2中那样。
例如，第一开关薄膜晶体管ST-1可以是采样晶体管，并且第二开关薄膜晶体管ST-2可以是初始化晶体管。
第二遮光图案BSM-2和第三遮光图案BSM-3可以同时形成于下缓冲层411上。
由于第二遮光图案BSM-2包括第一层BSM-2a和由半导体材料层构成的第二层BSM-2b，因而掩模工艺可以是使用半色调掩模的工艺。该半色调掩模工艺可以是采用已知方法执行的，因而不再给出对其的详细描述。
图6是示出了根据本公开的另一示例性实施例的显示装置的视图。
参考图6，栅极驱动薄膜晶体管GT和存储电容器Cst的配置可以与参考图4A的实施例的那些配置等同。相应地，将不再给出对栅极驱动薄膜晶体管GT和存储电容器Cst的详细描述。
第一开关薄膜晶体管ST-1包括设置在下缓冲层411上的第二遮光图案BSM-2、设置在第二遮光图案BSM-2之上且与此同时与第二遮光图案BSM-2的第二氧化物半导体图案432、设置在第二氧化物半导体图案432之上且与此同时与第二氧化物半导体图案432重叠的第三栅电极433以及电连接至第二氧化物半导体图案432的第三源电极434S和第三漏电极434D。
上缓冲层445设置在第二氧化物半导体图案432和第二遮光图案BSM-2之间。
上缓冲层445沉积在层间绝缘层444的上表面上，并且照此层间绝缘层444可以起着第一子上缓冲层的作用。相应地，上缓冲层445可以仅由第二子上缓冲层和第三子上缓冲层构成。然而，上缓冲层445的配置不限于图6中所示的配置。
此外，第二遮光图案BSM-2可以与第一遮光图案BSM-1设置在同一层上，并且照此可以减少掩模过程。
在这种情况下，第二遮光图案BSM-2可以具有由单个层BSM-2b构成的结构，该单个层BSM-2b由掺杂有杂质离子的半导体材料层形成。由单个层构成的第二遮光图案BSM-2掺杂有P型杂质离子。由于第二遮光图案BSM-2设置在第二氧化物半导体图案432之下，因而有可能提高第一开关薄膜晶体管ST-1的阈值电压，并且照此可以具有优点，该优点在于可以增强内部补偿电路配置的自由度。
在这一实施例中，第二遮光图案BSM-2可以电连接至第三栅电极433，由此构成双重栅极。
与此同时，驱动薄膜晶体管DT包括设置在下缓冲层411上的第一遮光图案BSM-1。驱动薄膜晶体管DT可以具有与图4A的实施例中公开的配置等同的配置。
简言之，在这一实施例中，公开了一种配置，其中，第一遮光图案BSM-1和第二遮光图案BSM-2设置在同一层上，由此实现制造工艺数量的下降和第一开关薄膜晶体管ST-1的阈值电压的提高。
图7是示出了根据本公开的另一示例性实施例的显示装置的视图。
参考图7，栅极驱动薄膜晶体管GT和存储电容器Cst的配置可以与参考图4A的实施例的那些配置等同。相应地，将不再给出对栅极驱动薄膜晶体管GT和存储电容器Cst的详细描述。
在这种情况下，第一遮光图案BSM-1可以具有由单个层BSM-1b构成的结构，该单个层BSM-1b由掺杂有杂质离子的半导体材料层形成。由单个层构成的第一遮光图案BSM-1掺杂有P型杂质离子。由于第一遮光图案BSM-1设置在第一氧化物半导体图案474之下，因而有可能提高驱动薄膜晶体管DT的阈值电压，并且照此具有优点，该优点在于可以增强内部补偿电路配置的自由度。
与此同时，第一开关薄膜晶体管ST-1包括设置在下缓冲层411上的第二遮光图案BSM-2。第一开关薄膜晶体管ST-1可以具有与图4A的实施例中公开的配置等同的配置。
图8是示出了根据本公开的另一示例性实施例的显示装置的视图。
参考图8，栅极驱动薄膜晶体管GT和存储电容器Cst的配置可以与参考图4A的实施例的那些配置等同。相应地，将不再给出对栅极驱动薄膜晶体管GT和存储电容器Cst的详细描述。
在这种情况下，第一遮光图案BSM-1可以具有由单个层BSM-1b构成的结构，该单个层BSM-1b由掺杂有杂质离子的半导体材料层形成。由单个层构成的第一遮光图案BSM-1掺杂有P型杂质离子。由于第一遮光图案BSM-1设置在第一氧化物半导体图案474之下，因而有可能提高驱动薄膜晶体管DT的阈值电压，并且照此具有优点，该优点在于可以增强内部补偿电路配置的自由度。
此外，第二遮光图案BSM-2可以具有由单个层BSM-2b构成的结构，该单个层BSM-2b由掺杂有杂质离子的半导体材料层形成。由单个层构成的第二遮光图案BSM-2掺杂有P型杂质离子。由于第二遮光图案BSM-2设置在第二氧化物半导体图案432之下，因而有可能提高第一开关薄膜晶体管ST-1的阈值电压，并且照此可以具有优点，该优点在于可以增强内部补偿电路配置的自由度。
图9是示出了根据本公开的另一示例性实施例的显示装置的视图。
参考图9，栅极驱动薄膜晶体管GT和存储电容器Cst的配置可以与参考图4A的实施例的那些配置等同。相应地，将不再给出对栅极驱动薄膜晶体管GT和存储电容器Cst的详细描述。
第二遮光图案BSM-2可以连同栅极驱动薄膜晶体管GT的第一栅电极416和存储电容器Cst的第一电极450A一起设置在第一栅极绝缘层443上。相应地，第二遮光图案BSM-2、栅极驱动薄膜晶体管GT的第一栅电极416和存储电容器Cst的第一电极450A可以是采用单个掩模同时形成的。
在这种情况下，第二遮光图案BSM-2可以是仅由金属图案构成的遮光图案。也就是说，包括第二遮光图案BSM-2的第一开关薄膜晶体管ST-1不表现出由第二遮光图案BSM-2引起的阈值电压的变化，因为第二遮光图案BSM-2仅由金属材料层构成。
相应地，在构成像素的内部补偿电路的开关薄膜晶体管当中，不需要阈值电压的变化的薄膜晶体管可以包括仅由金属图案构成的遮光图案。
与此同时，驱动薄膜晶体管DT包括设置在下缓冲层411上的第一遮光图案BSM-1。驱动薄膜晶体管DT可以具有与图4A的实施例中公开的配置等同的配置。
图10是示出了根据本公开的另一示例性实施例的显示装置的视图。
参考图10，栅极驱动薄膜晶体管GT和存储电容器Cst的配置可以与参考图4A的实施例的那些配置等同。相应地，将不再给出对栅极驱动薄膜晶体管GT和存储电容器Cst的详细描述。
第二遮光图案BSM-2可以是仅由金属图案构成的遮光图案，并且可以连同栅极驱动薄膜晶体管GT的第一栅电极416和存储电容器Cst的第一电极450A一起设置在第一栅极绝缘层443上。
此外，第一遮光图案BSM-1可以具有由单个层BSM-1b构成的结构，该单个层BSM-1b由掺杂有杂质离子的半导体材料层形成。
图11是示出了根据本公开的另一示例性实施例的显示装置的视图。
参考图11，栅极驱动薄膜晶体管GT和存储电容器Cst的配置可以与参考图4A的实施例的那些配置等同。相应地，将不再给出对栅极驱动薄膜晶体管GT和存储电容器Cst的详细描述。
第一遮光图案BSM-1可以连同栅极驱动薄膜晶体管GT的第一栅电极416和存储电容器Cst的第一电极450A一起设置在第一栅极绝缘层443上。相应地，第一遮光图案BSM-1、栅极驱动薄膜晶体管GT的第一栅电极416和存储电容器Cst的第一电极450A可以是采用单个掩模同时形成的。
与此同时，第一开关薄膜晶体管ST-1包括设置在下缓冲层411上的第二遮光图案BSM-2，并且可以具有与图4A的实施例中公开的配置等同的配置。
图12是示出了根据本公开的另一示例性实施例的显示装置的视图。
参考图12，栅极驱动薄膜晶体管GT和存储电容器Cst的配置可以与参考图4A的实施例的那些配置等同。相应地，将不再给出对栅极驱动薄膜晶体管GT和存储电容器Cst的详细描述。
第一遮光图案BSM-1可以连同栅极驱动薄膜晶体管GT的第一栅电极416和存储电容器Cst的第一电极450A一起设置在第一栅极绝缘层443上。相应地，第一遮光图案BSM-1、栅极驱动薄膜晶体管GT的第一栅电极416和存储电容器Cst的第一电极450A可以是采用单个掩模同时形成的。
第二遮光图案BSM-2可以具有由单个层BSM-2b构成的结构，该单个层BSM-2b由掺杂有杂质离子的半导体材料层形成。
图13是示出了根据本公开的另一示例性实施例的显示装置的视图。
参考图13，栅极驱动薄膜晶体管GT和存储电容器Cst的配置可以与参考图4A的实施例的那些配置等同。相应地，将不再给出对栅极驱动薄膜晶体管GT和存储电容器Cst的详细描述。
第一遮光图案BSM-1的第一层BSM-1a可以由能够收集氢粒子的包括钛(Ti)材料的金属层形成，并且可以形成于下缓冲层411中。
换言之，在下缓冲层411形成之后，可以去除下缓冲层411的部分直至预定深度，以形成沟槽，并且第一遮光图案BSM-1的第一层BSM-1a可以形成在该沟槽处。
在这种情况下，第一遮光图案BSM-1的第一层BSM-1a的高度可以等于下缓冲层411的去除部分的该预定深度。在这种情况下，第一遮光图案BSM-1中的由半导体材料层构成的第二层BSM-1b的下表面的高度可以等于下缓冲层411的上表面的高度。
此外，第一遮光图案BSM-1的第一层BSM-1a的宽度可以大于第一遮光图案BSM-1的第二层BSM-1b的宽度。也就是说，第一遮光图案BSM-1的第二层BSM-1b可以不接触下缓冲层411。
第二遮光图案BSM-2的第一层BSM-2a可以由能够收集氢粒子的包括钛(Ti)材料的金属层形成，并且可以形成于下缓冲层411中。
换言之，在下缓冲层411形成之后，可以去除下缓冲层411的部分直至预定深度，以形成沟槽，并且第二遮光图案BSM-2的第一层BSM-2a可以形成在该沟槽处。
在这种情况下，第二遮光图案BSM-2的第一层BSM-2a的高度可以等于下缓冲层411的去除部分的该预定深度。在这种情况下，第二遮光图案BSM-2中的由半导体材料层构成的第二层BSM-2b的下表面的高度可以等于下缓冲层411的上表面的高度。
此外，第二遮光图案BSM-2的第一层BSM-2a的宽度可以大于第二遮光图案BSM-2的第二层BSM-2b的宽度。也就是说，第二遮光图案BSM-2的第二层BSM-2b可以不接触下缓冲层411。
在如上文所述第一遮光图案BSM-1的第一层BSM-1a和第二遮光图案BSM-2的第一层BSM-2a形成于下缓冲层411中时，具有减少台阶的效果。
下文会解释根据本公开的示例性实施例中的每者的显示装置。
根据本公开的示例性实施例的显示装置可以包括：包括显示区域和设置在该显示区域周围的非显示区域的基板；设置在该基板上并且与此同时包括至少一个无机绝缘层的上缓冲层；设置在该上缓冲层上并且与此同时包括第一半导体图案和设置在第一半导体图案上的第一栅电极的第一晶体管；以及设置在该基板与第一晶体管之间并且与此同时包括金属层或p型杂质离子的第一遮光图案。
在根据本公开的示例性实施例的显示装置中，第一晶体管可以包括第一氧化物半导体图案、与第一氧化物半导体图案重叠的第一栅电极以及电连接至第一氧化物半导体图案的第一源电极和第一漏电极。第一遮光图案可以电连接至所述第一源电极和第一漏电极中的一者。
根据本公开的示例性实施例的显示装置可以进一步包括与第一晶体管相邻设置的第二晶体管。第二晶体管可以包括设置在该上缓冲层上的第二氧化物半导体图案、与第二氧化物半导体图案重叠的第二栅电极以及电连接至第二氧化物半导体图案的第二源电极和第二漏电极。第二晶体管还可以包括与第二氧化物半导体图案重叠并且与此同时包括金属层或P型杂质离子的第二遮光图案。
在根据本公开的示例性实施例的显示装置中，第二栅电极和第二遮光图案可以电互连，由此构成双重栅极。
根据本公开的示例性实施例的显示装置可以进一步包括设置在该基板上的第三晶体管。第三晶体管可以包括设置在该上缓冲层上的第三氧化物半导体图案、与第三氧化物半导体图案重叠的第三栅电极、电连接至第三氧化物半导体图案的第三源电极和第三漏电极以及与第三氧化物半导体图案重叠的第三遮光图案。
根据本公开的示例性实施例的显示装置可以进一步包括：设置在基板上的包括至少一个绝缘层的下缓冲层；以及第四晶体管。第四晶体管可以包括：设置在该下缓冲层上的多晶半导体图案、设置在该多晶半导体图案上并且与此同时与该多晶半导体图案重叠的第四栅电极以及电连接至该多晶半导体图案的第四源电极和第四漏电极。
在根据本公开的示例性实施例的显示装置中，第一遮光图案的至少部分可以由与该多晶半导体图案或者第四晶体管的第四栅电极的材料等同的材料形成。
在根据本公开的示例性实施例的显示装置中，第一遮光图案、第二遮光图案和第三遮光图案中的至少一者可以进一步包括金属图案，并且半导体材料层可以堆叠设置在该金属图案上。
在根据本公开的示例性实施例的显示装置中，第二遮光图案可以具有一种结构，在该结构中，金属图案和半导体材料层堆叠设置。第三遮光图案可以仅由金属图案构成。
在根据本公开的示例性实施例的显示装置中，第一遮光图案和第二遮光图案可以设置在同一层上。
在根据本公开的示例性实施例的显示装置中，第一晶体管可以是被配置为驱动像素的驱动薄膜晶体管，并且第二晶体管和第三晶体管中的每者可以是开关薄膜晶体管。
在根据本公开的示例性实施例的显示装置中，第四晶体管可以设置在所述非显示区域和显示区域中的至少一者当中，并且第一晶体管可以设置在显示区域的像素处。
在根据本公开的示例性实施例的显示装置中，该半导体材料层可以具有比该金属图案的反射率低的反射率。
在根据本公开的示例性实施例的显示装置中，该多晶半导体图案和该半导体材料层可以掺杂有P型杂质离子。
在根据本公开的示例性实施例的显示装置中，该下缓冲层具有沟槽，并且可以包括设置在该沟槽中的金属层。
根据本公开的示例性实施例的显示装置可以包括：包括显示区域和设置在该显示区域周围的非显示区域的基板；设置在该基板上并且与此同时包括至少一个绝缘层的下缓冲层；设置在该下缓冲层上并且与此同时包括第一半导体图案和设置在该第一半导体图案上的第一栅电极的第一晶体管；被设置为覆盖第一晶体管并且与此同时包括至少一个无机绝缘层的上缓冲层；设置在该上缓冲层上并且与此同时包括第二半导体图案和设置在第二半导体图案上的第二栅电极的第二晶体管；以及设置在该基板和第二晶体管之间并且与此同时包括金属层或P型杂质离子的第二遮光图案。
从上文的描述显然可以看出，根据本公开的示例性实施例中的每者的显示装置的像素包括驱动薄膜晶体管和开关薄膜晶体管，由此阻止截止状态下的泄漏电流。相应地，可以实现功耗的下降。此外，该驱动薄膜晶体管可以具有能够提高s因数的结构，并且照此可以提供能够实现低灰阶上的自由灰度级表达的薄膜晶体管阵列基板。此外，可以提供能够提高像素中的驱动薄膜晶体管的阈值电压的薄膜晶体管。此外，设置在像素中的多个开关薄膜晶体管可以分别具有不同的阈值电压，并且照此每一开关薄膜晶体管可以具有适当的特性。
本公开的效果不限于上文描述的效果。本领域技术人员由所附权利要求可以容易地理解本公开的未描述的其他效果。
应当认识到，本文已经通过上文的描述和附图仅出于举例说明目的描述了本公开的技术实质，并且本领域技术人员可以对部件做出组合、拆分、替换和修改，而不脱离本公开的范围和实质。因此，本公开的示例性实施例只是出于例示的目的提供的，而并非意在限制本公开的技术实质。本公开的技术实质的范围不限于此。应当基于所附权利要求解释本公开的保护范围，应当认识到落在权利要求的等价范围内的所有技术构思均包含在本公开的保护范围内。

Claims (16)

1.一种显示装置，包括：
包括显示区域和设置在所述显示区域周围的非显示区域的基板；
设置在所述基板上的上缓冲层，所述上缓冲层包括至少一个无机绝缘层；
设置在所述上缓冲层上的第一晶体管，所述第一晶体管包括第一半导体图案和位于所述第一半导体图案上的第一栅电极；以及
设置在所述基板与所述第一晶体管之间的第一遮光图案，所述第一遮光图案包括金属层或p型杂质离子。
2.根据权利要求1所述的显示装置，其中：
所述第一晶体管包括第一氧化物半导体图案、与所述第一氧化物半导体图案重叠的第一栅电极、第一源电极和第一漏电极，所述第一源电极和所述第一漏电极中的每者电连接至所述第一氧化物半导体图案；并且
所述第一遮光图案电连接至所述第一源电极和第一漏电极中的一者。
3.根据权利要求2所述的显示装置，进一步包括：
与所述第一晶体管相邻设置的第二晶体管；
其中，所述第二晶体管包括设置在所述上缓冲层上的第二氧化物半导体图案、与所述第二氧化物半导体图案重叠的第二栅电极、第二源电极和第二漏电极，所述第二源电极和所述第二漏电极中的每者电连接至所述第二氧化物半导体图案，并且
其中，所述第二晶体管进一步包括与所述第二氧化物半导体图案重叠的第二遮光图案，所述第二遮光图案包括金属层或P型杂质离子。
4.根据权利要求3所述的显示装置，其中，所述第二栅电极和所述第二遮光图案电互连，由此构成双重栅极。
5.根据权利要求3所述的显示装置，进一步包括：
设置于所述衬底上的第三晶体管；
其中，所述第三晶体管包括：
设置在所述上缓冲层上的第三氧化物半导体图案；
与所述第三氧化物半导体图案重叠的第三栅电极；
第三源电极和第三漏电极，所述第三源电极和所述第三漏电极中的每者电连接至所述第三氧化物半导体图案；以及
与所述第三氧化物半导体图案重叠的第三遮光图案。
6.根据权利要求5所述的显示装置，进一步包括：
设置在所述基板上的包括至少一个绝缘层的下缓冲层；以及
第四晶体管，
其中，所述第四晶体管包括：
设置在所述下缓冲层上的多晶半导体图案；
设置在所述多晶半导体图案上的第四栅电极，所述第四栅电极与所述多晶半导体图案重叠；以及
第四源电极和第四漏电极，所述第四源电极和所述第四漏电极中的每者电连接至所述多晶半导体图案。
7.根据权利要求6所述的显示装置，其中，所述第一遮光图案的至少部分包括与所述多晶半导体图案或者所述第四晶体管的第四栅电极相同的材料。
8.根据权利要求6所述的显示装置，其中：
所述第一遮光图案、所述第二遮光图案和所述第三遮光图案中的至少一者包括金属图案；并且
半导体材料层堆叠设置在所述金属图案上。
9.根据权利要求8所述的显示装置，其中，所述第二遮光图案具有由金属图案和半导体材料层构成的堆叠结构，并且所述第三遮光图案由金属图案构成。
10.根据权利要求3所述的显示装置，其中，所述第一遮光图案和所述第二遮光图案设置在同一层上。
11.根据权利要求5所述的显示装置，其中，所述第一晶体管是被配置为驱动像素的驱动薄膜晶体管，并且所述第二晶体管和所述第三晶体管是开关薄膜晶体管。
12.根据权利要求6所述的显示装置，其中，所述第四晶体管设置在所述非显示区域和显示区域中的至少一者当中，并且所述第一晶体管设置在所述显示区域的像素处。
13.根据权利要求8所述的显示装置，其中，所述半导体材料层具有比所述金属图案的反射率低的反射率。
14.根据权利要求8所述的显示装置，其中，所述多晶半导体图案和所述半导体材料层掺杂有P型杂质离子。
15.根据权利要求6所述的显示装置，其中，所述下缓冲层具有沟槽，并且包括设置在所述沟槽中的金属层。
16.一种显示装置，包括：
包括显示区域和设置在所述显示区域周围的非显示区域的基板；
设置在所述基板上的下缓冲层，所述下缓冲层包括至少一个绝缘层；
设置在所述下缓冲层上的第一晶体管，所述第一晶体管包括第一半导体图案和位于所述第一半导体图案上的第一栅电极；
被设置为覆盖所述第一晶体管的上缓冲层，所述上缓冲层包括至少一个无机绝缘层；
设置在所述上缓冲层上的第二晶体管，所述第二晶体管包括第二半导体图案和位于所述第二半导体图案上的第二栅电极；以及
设置在所述基板与所述第二晶体管之间的第二遮光图案，所述第二遮光图案包括金属层或p型杂质离子。
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