KR20240003301A - 유기 발광 표시 장치 - Google Patents

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Abstract

본 명세서의 일 실시예에 따른 유기 발광 표시 장치는, 발광 소자; 발광 소자에 구동 전류를 제공하고 제1 산화물 반도체층 및 제1 산화물 반도체층 상에 있는 제1 게이트 전극을 포함하는 구동 트랜지스터; 제1 산화물 반도체 패턴의 하부에서 제1 산화물 반도체 패턴과 중첩하는 제1 차광층; 및 제1 차광층과 제1 게이트 전극 사이에서 수소-프리 질화 실리콘 물질인 적어도 하나의 절연층을 포함한다. 이에 따라, 산화물 반도체층을 적용한 구동 트랜지스터의 에스펙터를 증가시키고 성능을 확보할 수 있다.

Description

유기 발광 표시 장치{ORGANIC LIGHT EMITTING DIODE DISPLAY DEVICE}
본 명세서는 유기 발광 표시 장치에 관한 것으로서, 단위 화소의 구동 회로를 구성하는 복수의 박막 트랜지스터를 구성함에 있어서, 서로 다른 종류의 반도체 물질을 사용하여 구성하는 하이브리드 형태의 박막 트랜지스터를 포함하는 유기 발광 표시 장치에 관한 것이다.
컴퓨터의 모니터나 TV, 핸드폰, 노트북, 스마트 시계, 차량용 대쉬보드 등에 사용되는 표시 장치에는 스스로 광을 발광하는 유기 발광 표시 장치(Organic light emitting display; OLED)가 액정 표시 장치(Liquid crystal display; LCD)를 대체하며 활발히 연구되고 있다.
표시 장치의 적용 범위는 다양해지고 있으며, 소형 전자제품부터 초대형 광고판까지 다양한 면적으로 활용가능하면서 제품에 따라 감소된 부피 및 무게를 갖는 표시 장치가 요구되고 있다.
이에 따라, 상대적으로 얇고 가벼운 표시 장치의 구현이 가능한 유기 발광 표시 장치는 플렉서블한 기판 위에 발광 소자를 형성할 수 있기 때문에 구부리거나 접거나 마는 등 다양한 형태로 화면을 구성할 수 있다.
또한, 정지 화면이 많은 스마트 시계나 메뉴판 등의 표시 장치에 적용하기 위해서 정지 화면에서 누설 전류를 방지하여 소비 전력을 감소시킬 수 있는 새로운 형태의 구동 회로를 구비한 발광 표시 장치가 요구된다.
이러한 구동 회로를 구성함에 있어서, 누설 전류 차단에 유리한 산화물 반도체를 사용한 박막 트랜지스터를 이용하는 방안이 제안되고 있다.
서로 다른 종류의 반도체층, 예를 들어, 다결정 실리콘 반도체층과 산화물 반도체층을 사용하는 박막 트랜지스터들을 포함하는 표시 장치는 다결정 실리콘 반도체층을 형성하는 공정과 산화물 반도체층을 형성하는 공정이 별도로 이루어져야 하기 때문에 공정이 복잡하다. 또한, 다결정 실리콘 반도체층과 산화물 반도체층은 동일한 화학 가스에 대해서도 서로 다른 특성을 갖기 때문에 더욱 복잡한 공정을 요구한다.
다결정 실리콘 반도체층은 산화물 반도체층에 비해 전자나 정공과 같은 캐리어의 이동속도가 더 빠르기 때문에 빠른 구동이 필요한 구동 박막 트랜지스터에 적합하다. 따라서, 일반적으로 구동 박막 트랜지스터는 다결정 실리콘 반도체층을 사용하여 구현하였다.
그러나, 다결정 실리콘 반도체층을 사용한 구동 박막 트랜지스터는 구동 속도가 빠른 대신 전류 스트레스에 의한 전류 변동률이 크기 때문에 저계조 표현에 불리한 문제점을 가지고 있다. 따라서, 본 명세서는 산화물 반도체를 이용한 구동 박막 트랜지스터를 구현하여 전류 스트레스에 의한 전류 변동률을 줄이고 픽셀 전극에 제공하는 전압의 충전 속도를 나타내는 에스펙터(s-factor)값도 큰 구동 소자를 제공하는 것을 목적으로 한다.
또한, 본 명세서에서 산화물 반도체를 이용한 구동 박막 트랜지스터는 높은 문턱 전압과 장시간 안정적인 구동을 위한 광 신뢰성이 확보된 소자인 것을 목적으로 한다.
본 명세서의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 일 실시예에 따른 유기 발광 표시 장치는, 발광 소자; 발광 소자에 구동 전류를 제공하고 제1 산화물 반도체층 및 제1 산화물 반도체층 상에 있는 제1 게이트 전극을 포함하는 구동 트랜지스터; 제1 산화물 반도체층의 하부에서 제1 산화물 반도체층과 중첩하는 제1 차광층; 및 제1 차광층과 제1 게이트 전극 사이에서 수소-프리 질화 실리콘 물질인 적어도 하나의 절연층을 포함한다. 이에 따라, 산화물 반도체층을 적용한 구동 트랜지스터의 에스펙터를 증가시키고 성능을 확보할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예에 따르면, 산화물 반도체를 포함하는 구동 박막 트랜지스터 및 스위칭 박막 트랜지스터를 포함하도록 구동 회로를 구현함으로써, 박막 트랜지스터의 턴-오프 상태에서 누설 전류를 감소시키고 소비 전력을 줄일 수 있다.
본 명세서의 실시예에 따르면, 산화물 반도체를 포함하는 구동 박막 트랜지스터를 구현함으로써, 기생 커패시턴스를 조절하여 산화물 반도체에 발생하는 실효 전압을 줄이고 저계조에서 정밀한 계조 표현을 할 수 있다. 또한, 이를 통해 유기 발광 표시 장치의 화면 얼룩 발생 등의 불량을 줄일 수 있다.
본 명세서의 실시예에 따르면, 산화물 반도체층을 사용한 스위칭 박막 트랜지스터에서 산화물 반도체층과 게이트 전극 사이에 수소-프리 절연층을 배치함으로써, 채널 영역의 다수 반송자를 증가시켜 스위칭 박막 트랜지스터의 성능을 향상시킬 수 있다.
본 명세서의 실시예에 따르면, 산화물 반도체층을 사용한 구동 박막 트랜지스터에서 산화물 반도체층과 게이트 전극 사이에 수소-프리 절연층을 배치함으로써, 산화물 반도체층과 게이트 전극 사이의 기생 커패시턴스를 증가시켜 산화물 반도체층과 게이트 전극 사이의 거리에 대한 마진을 확보할 수 있고 구동 박막 트랜지스터의 에스펙터를 증가시켜 구동 박막 트랜지스터의 성능을 향상시킬 수 있다.
본 명세서의 실시예에 따르면, 산화물 반도체층을 사용한 구동 박막 트랜지스터에서 차광층과 산화물 반도체층 사이에 수소-프리 절연층을 배치함으로써, 차광층과 산화물 반도체층의 단락(short) 및 수소에 의한 소자 성능 저하를 방지하고 투습을 차단하여 신뢰성을 확보할 수 있다.
본 명세서의 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치를 나타낸 블럭도이다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치에 포함된 화소 구동 회로를 나타낸 회로도이다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치의 단면도이다.
도 4는 본 명세서의 일 실시예에 따른 구동 박막 트랜지스터의 단면도이다.
도 5는 본 명세서의 일 실시예에 따른 구동 박막 트랜지스터에 발생하는 기생 커패시터 간의 관계를 나타낸 회로도이다.
도 6은 커패시턴스 비에 따른 에스펙터에 관한 박막 트랜지스터의 특성에 대한 그래프이다.
도 7은 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서의 실시예들에 있어서, 소스 전극과 드레인 전극은 설명의 편의를 위하여 구별된 것일 뿐, 소스 전극과 드레인 전극은 서로 바뀔 수 있다. 소스 전극이 드레인 전극이 되고, 드레인 전극이 소스 전극이 될 수 있다. 또한, 어느 한 실시예의 소스 전극은 다른 실시예에서 드레인 전극이 될 수 있고, 어느 한 실시예의 드레인 전극은 다른 실시예에서 소스 전극이 될 수 있다.
본 명세서의 어떤 실시예에서는, 설명의 편의를 위해 소스 영역과 소스 전극을 구별하고 드레인 영역과 드레인 전극을 구별하기도 하지만, 본 명세서의 실시예들이 이에 한정되는 것은 아니다. 소스 영역이 소스 전극이 될 수 있고, 드레인 영역이 드레인 전극이 될 수 있다. 또한, 소스 영역이 드레인 전극이 될 수도 있고, 드레인 영역이 소스 전극이 될 수도 있다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서에 도시된 구성의 면적 및 두께에 반드시 제한되는 것은 아니다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
도 1은 본 명세서의 일 실시예에 따른 표시 장치(100)를 나타낸 블럭도이다.
도 1을 참조하면, 본 명세서의 일 실시예에 따른 표시 장치(100)는 표시 패널(102), 표시 패널(102)에 전압 및 신호를 전달하는 구동회로들을 포함한 인쇄회로기판, 표시 패널(102)을 실장할 기구물들을 포함할 수 있다. 표시 패널(102)은 표시 영역(AA)과, 표시 영역(AA)의 주변 영역인 비표시 영역(NA)을 포함한다.
표시 패널(102)은 벤딩이 가능하도록 가요성(flexibility)을 가지는 플라스틱 재질로 형성된 기판을 포함한다. 예를 들어, 기판은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate), PES(polyethersulfone), PAR(polyarylate), PSF(polysulfone), COC(ciclic-olefin copolymer) 등의 물질일 수 있다. 또한, 표시 패널(102)을 벤딩시키기 위해 매우 얇은 유리를 사용할 수도 있다.
표시 영역(AA)에는 화면을 구현하기 위한 복수의 서브 화소들이 배치된다. 서브 화소(PX)는 발광 소자 및 발광 소자에 구동 전류를 인가하는 화소 구동 회로를 포함한다. 그리고, 화소 구동 회로는 산화물 반도체 물질을 액티브층으로 사용한 박막 트랜지스터들로 구현된다.
비표시 영역(NA)에는 데이터 구동부(104) 및 게이트 구동부(103) 중 적어도 어느 하나가 배치될 수 있다. 또한, 비표시 영역(NA)에는 표시 패널(102)이 구부러지는 벤딩 영역(BA)을 더 포함할 수 있다.
게이트 구동부(103)는 액티브층으로 다결정 반도체 물질을 사용한 박막 트랜지스터로 구현된 PMOS(P-channel metal oxide semiconductor) 회로로써 기판에 직접 형성될 수 있고, 다결정 반도체 물질을 액티브층으로 사용한 박막 트랜지스터와 산화물 반도체 물질을 액티브층으로 사용한 박막 트랜지스터를 함께 사용하여 구현된 CMOS(Complementary metal oxide semiconductor) 회로로써 기판에 직접 형성될 수도 있다. 비표시 영역(NA)과 표시 영역(AA)에 배치된 박막 트랜지스터에 동일한 반도체 물질을 사용하는 경우에는 동일한 공정에서 동시에 진행될 수 있다.
산화물 반도체층을 갖는 박막 트랜지스터 및 다결정 실리콘 반도체층을 갖는 박막 트랜지스터는 채널에서 전자 이동도가 높아 고해상도 및 저전력 구현이 가능하다.
표시 영역(AA)에는 복수의 데이터 라인 및 복수의 게이트 라인이 배치될 수 있다. 예를 들어, 복수의 데이터 라인은 열(Column)로 배치될 수 있고, 복수의 게이트 라인은 행(Row)으로 배치될 수 있다. 데이터 라인과 게이트 라인 각각은 서브 화소(PX)에 포함된 구동 회로에 연결된다.
비표시 영역(NA)에는 게이트 구동 회로를 포함한 게이트 구동부(103)가 배치될 수 있다. 게이트 구동부(103)의 게이트 구동 회로는, 복수의 게이트 라인(GL)에 스캔 신호 및 에미션 신호를 순차적으로 공급함으로써, 표시 영역(AA)의 각 화소 행들을 순차적으로 구동시킨다. 게이트 구동 회로는 스캔 신호를 제공하는 스캔 구동 회로 및 에미션 신호를 제공하는 에미션 구동 회로를 포함할 수 있다. 이 경우, 화소 행은 하나의 게이트 라인(GL)에 연결된 화소들이 이루는 행을 일컫는다.
게이트 구동 회로는 시프트 레지스터(Shift register), 레벨 시프터(Level shifter) 등을 포함할 수 있다.
게이트 구동 회로는 본 명세서의 실시예에 따른 표시 장치(100)와 같이, GIP(Gate in panel) 타입으로 구현되어 기판에 직접 배치될 수 있다.
게이트 구동부(103)는 온(On) 전압 또는 오프(Off) 전압의 스캔 신호 및 에미션 신호를 다수의 게이트 라인에 순차적으로 공급한다.
본 명세서의 일 실시예에 따른 표시 장치(100)에 포함된 데이터 구동부(104)는 게이트 구동부(103)에 의해 특정 게이트 라인에 온 전압이 제공되면, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하여 복수의 데이터 라인으로 공급한다.
기판에 배치된 복수의 게이트 라인(GL)은 복수의 스캔 라인 및 복수의 에미션 라인 등을 포함할 수 있다. 복수의 스캔 라인은 스캔 트랜지스터의 게이트 노드에 스캔 신호를 전달하고, 복수의 에미션 라인은 에미션 트랜지스터의 게이트 노드에 에미션 신호를 전달하는 배선이다.
데이터 라인(DL)은 서브 화소(PX)와 데이터 구동부(104) 사이에 연결되어 벤딩 영역(BA)을 통과하도록 배치된다. 구체적으로 데이터 라인(DL)은 데이터 구동부(104)와 연결되는 데이터 패드와 연결될 수 있다.
벤딩 영역(BA)은 기판이 벤딩되어 휘어지는 영역이다. 기판은 벤딩 영역(BA)을 제외한 영역에서는 평탄한 상태로 유지될 수 있다. 벤딩 영역(BA)에 의해 표시 영역(AA)의 배면에 비표시 영역(NA)의 일부가 중첩되어 배치될 수 있다.
도 2는 본 명세서의 일 실시예에 따른 표시 장치(100)에 포함된 화소 구동 회로를 나타낸 회로도이다.
본 명세서의 일 실시예에 따른 표시 장치(100)는 7개의 박막 트랜지스터와 하나의 스토리지 커패시터(Cst)로 구성되는 화소 구동 회로를 포함한다. 7개의 박막 트랜지스터 중 하나는 구동 박막 트랜지스터(DT)이고 나머지는 구동 박막 트랜지스터(DT) 또는 발광 소자(EL)의 열화 보상 및 구동 박막 트랜지스터(DT)의 구동을 위한 스위칭 박막 트랜지스터들(T2, T3, T4, T5, T6, T7)이다. 화소 구동 회로는 발광 소자(EL)에 구동 전류를 인가한다. 발광 소자(EL)는 유기 발광 소자 또는 무기 발광 소자일 수 있다. 예를 들어, 발광 소자(EL)는 유기 발광 다이오드, 마이크로 엘이디(Micro LED; Micro light emitting diode), 엘이디(LED), 퀀텀 닷(Quantum Dot) 등을 재료로 이용한 소자일 수 있다.
본 명세서의 일 실시예로서 화소 구동 회로는 발광 소자(EL)의 애노드 전극에 연결되어 애노드 전극에 구동 전류를 인가하도록 구현되지만, 이에 한정되지 않고 화소 구동 회로는 발광 소자(EL)의 캐소드 전극에 연결되도록 구현될 수도 있다.
본 명세서의 일 실시예로서 화소 구동 회로는 구동 박막 트랜지스터(DT)의 액티브층 및 구동 박막 트랜지스터(DT)를 구성하는 게이트 전극, 소스 전극, 및 드레인 전극 중 어느 하나 이상에 연결된 제3 스위칭 박막 트랜지스터(T3)의 액티브층을 산화물 반도체 물질로 사용한 것을 포함한다. 그리고, 구동 박막 트랜지스터(DT)의 보상을 위한 나머지 스위칭 박막 트랜지스터들(T2, T4, T5, T6, T7) 중 적어도 하나는 다결정 반도체 물질을 액티브층으로 사용할 수 있다.
이하에서 언급되는 스위칭 박막 트랜지스터들은 간략하게 스위칭 트랜지스터 또는 트랜지스터라고 표기할 수 있고, 구동 박막 트랜지스터도 구동 트랜지스터라고 표기할 수 있다.
본 명세서의 일 실시예에 따른 표시 장치(100)에 포함된 n번째 화소 행에 배치된 게이트 라인(GL)은 제1 스캔 신호(Scan1[n]), 제2 스캔 신호(Scan2[n]), 제3 스캔 신호(Scan3[n]), 제4 스캔 신호(Scan4[n]), 및 에미션 신호(EM[n])를 포함할 수 있다. 이 경우, 제4 스캔 신호(Scan4[n])는 (n+1)번째 화소 행에 배치된 제3 스캔 신호와 연결될 수 있다.
제1 스캔 신호(Scan1[n])는 제3 트랜지스터(T3)의 턴-온 및 턴-오프를 제어하고, 제2 스캔 신호(Scan2[n])는 제2 트랜지스터(T2)의 턴-온 및 턴-오프를 제어하고, 제3 스캔 신호(Scan3[n])는 제4 트랜지스터(T4)의 턴-온 및 턴-오프를 제어하고, 제4 스캔 신호(Scan4[n])는 제7 트랜지스터(T7)의 턴-온 및 턴-오프를 제어하고, 에미션 신호(EM[n])는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 턴-온 및 턴-오프를 제어한다.
화소 구동 회로에는 게이트 라인(GL) 이외에도 데이터 라인(DL) 및 전원 라인들이 배치된다. 데이터 라인(DL)은 제2 트랜지스터(T2)와 연결되어 구동 박막 트랜지스터(DT)의 드레인 전극에 데이터 전압(Vdata)을 제공한다. 전원 라인들은 초기화 전압(VIN)을 제공하는 초기화 라인, 고전위 전압(VDD)을 제공하는 고전위 라인, 저전위 전압(VSS)을 제공하는 저전위 라인, 및 애노드 리셋 전압(VAR)을 제공하는 애노드 리셋 전압 라인을 포함한다.
초기화 전압(VIN)은 제4 트랜지스터(T4)를 통해 구동 박막 트랜지스터(DT)의 소스 전극에 제공되고, 고전위 전압(VDD)은 커패시터(Cst)의 일전극 또는 제5 트랜지스터(T5)를 통해 구동 박막 트랜지스터(DT)의 드레인 전극에 제공되고, 저전위 전압(VSS)은 발광 소자(EL)의 캐소드 전극에 제공되고, 애노드 리셋 전압(VAR)은 제7 트랜지스터(T7)를 통해 발광 소자(EL)의 애노드 전극에 제공된다.
본 명세서는 도 2의 화소 구동 회로로 한정되지 않으며 다양한 구성의 내부 보상 회로 또는 외부 보상 회로에도 적용 가능하다.
도 3은 본 명세서의 일 실시예에 따른 표시 장치(100)의 단면도이다.
도 3을 참조하면, 하나의 구동 박막 트랜지스터(DT), 두 개의 스위칭 박막 트랜지스터(T3, 330), 및 하나의 커패시터(Cst)를 포함하는 단면도이다. 두 개의 스위칭 박막 트랜지스터(T3, 330)는 산화물 반도체 물질을 포함하는 제3 스위칭 박막 트랜지스터(T3)와 다결정 반도체 물질을 포함하는 스위칭 박막 트랜지스터들(T2, T4, T5, T6, T7) 중 어느 하나의 스위칭 박막 트랜지스터(330)를 포함한다. 이 경우, 제3 스위칭 박막 트랜지스터(T3)는 산화물 스위칭 박막 트랜지스터(T3)로 지칭하고, 다결정 반도체 물질을 포함하는 스위칭 박막 트랜지스터들은 다결정 스위칭 박막 트랜지스터(330)라고 지칭할 수 있다.
앞서 언급한 바와 같이, 하나의 서브 화소(PX)는 발광 소자(EL) 및 발광 소자(EL)에 구동 전류를 인가하는 화소 구동 회로(370)를 포함한다. 화소 구동 회로(370)는 기판(101) 상에 배치되고, 발광 소자(EL)는 화소 구동 회로(370) 상에 배치된다. 그리고, 발광 소자(EL) 상에는 봉지층(328)이 배치되고, 봉지층(328)은 발광 소자(EL)를 보호한다.
화소 구동 회로(370)는 구동 박막 트랜지스터(DT), 스위칭 박막 트랜지스터(T3, 330), 및 커패시터(Cst)를 포함한 하나의 서브 화소(PX)의 어레이부를 지칭할 수 있다. 그리고, 발광 소자(EL)는 애노드 전극과 캐소드 전극 및 그 사이에 배치되는 발광층을 포함한 발광을 위한 어레이부를 지칭할 수 있다.
본 명세서의 일 실시예에서 구동 박막 트랜지스터(DT)와 적어도 하나의 스위칭 박막 트랜지스터는 산화물 반도체를 액티브층으로 사용한다. 산화물 반도체 물질을 액티브층으로 사용하는 박막 트랜지스터는 누설 전류 차단 효과가 우수하고, 다결정 반도체 물질을 액티브층으로 사용하는 박막 트랜지스터에 비해 상대적으로 제조 비용이 저렴하다. 따라서, 소비전력을 감소시키고 제조 비용을 낮추기 위해 본 명세서의 일 실시예에 따른 화소 구동 회로(370)는 산화물 반도체 물질을 사용한 구동 박막 트랜지스터(DT) 및 적어도 하나의 스위칭 박막 트랜지스터를 포함한다.
화소 구동 회로(370)를 구성하는 박막 트랜지스터 모두 산화물 반도체 물질을 이용하여 구현할 수도 있고, 일부의 스위칭 박막 트랜지스터만 산화물 반도체 물질을 이용하여 구현할 수도 있다.
다만, 산화물 반도체 물질을 이용한 박막 트랜지스터는 신뢰성을 확보하기가 어렵고, 다결정 반도체 물질을 이용한 박막 트랜지스터는 동작 속도가 빠르고 신뢰성이 우수하므로, 본 명세서의 일 실시예는 산화물 반도체 물질을 이용한 스위칭 박막 트랜지스터 및 다결정 반도체 물질을 이용한 스위칭 박막 트랜지스터를 모두 포함한다.
기판(101)은 유기막과 무기막이 교대로 적층된 멀티 레이어(Multi-layer)로 구현될 수 있다. 예를 들어, 기판(101)은 폴리이미드(polyimide)와 같은 유기막과 산화 실리콘(SiO2)과 같은 무기막이 서로 교번하면서 적층될 수 있다.
기판(101) 상에는 하부 버퍼층(301)이 형성된다. 하부 버퍼층(301)은 외부로부터 침투될 수 있는 수분 등을 차단하기 위한 것으로 산화 실리콘(SiO2)막 등을 다층으로 적층하여 사용할 수 있다.
하부 버퍼층(301) 상에는 투습으로부터 소자를 보호하기 위해 보조 버퍼층을 더 배치할 수도 있다.
기판(101) 상에는 다결정 스위칭 박막 트랜지스터(330)가 형성된다. 다결정 스위칭 박막 트랜지스터(330)는 다결정 반도체를 액티브층으로 사용할 수 있다. 다결정 스위칭 박막 트랜지스터(330)는 전자 또는 정공이 이동하는 채널을 포함하는 제1 액티브층(303), 제1 게이트 전극(306), 제1 소스 전극(317S), 및 제1 드레인 전극(317D)을 포함한다.
제1 액티브층(303)은 제1 채널 영역(303C), 제1 채널 영역(303C)을 사이에 두고 일 측에 배치된 제1 소스 영역(303S), 및 타 측에 배치된 제1 드레인 영역(303D)을 포함한다.
제1 소스 영역(303S) 및 제1 드레인 영역(303D)은 진성의 다결정 반도체 물질에 5족 또는 3족의 불순물 이온, 예를 들어 인(P)이나 붕소(B)를 소정의 농도로 도핑하여 도체화시킨 영역이다.
제1 채널 영역(303C)은 다결정 반도체 물질이 진성의 상태를 유지하는 것으로 전자나 정공이 이동하는 경로를 제공한다.
한편, 다결정 스위칭 박막 트랜지스터(330)는 제1 액티브층(303) 중 제1 채널 영역(303C)과 중첩하는 제1 게이트 전극(306)을 포함한다. 제1 게이트 전극(306)과 제1 액티브층(303) 사이에는 제1 게이트 절연층(302)이 배치된다.
제1 게이트 절연층(302)은 산화 실리콘(SiO2)막 등을 단일 또는 다층으로 적층하여 사용할 수 있다. 다결정 반도체를 사용한 박막 트랜지스터는 산화물 반도체를 사용한 박막 트랜지스터에 비해 상대적으로 수소에 대한 영향이 적긴하지만, 수소 입자가 과량 발생할 경우 문턱 전압의 이동과 같은 불량이 발생할 수 있으므로 비교적 미량의 수소를 포함한 산화 실리콘(SiO2)을 게이트 절연층으로 사용할 수 있다.
본 명세서의 일 실시예에서 다결정 스위칭 박막 트랜지스터(330)는 제1 게이트 전극(306)이 제1 액티브층(303)의 상부에 위치하는 탑 게이트 구조이다. 이에 따라, 커패시터(Cst)에 포함되는 제1 전극(305)과 산화물 스위칭 박막 트랜지스터(T3)에 포함되는 제2 차광층(304)을 제1 게이트 전극(306)과 동일한 물질로 형성할 수 있다. 제1 게이트 전극(306), 제1 전극(305), 및 제2 차광층(304)을 하나의 마스크 공정을 통해 형성함으로써 마스크 공정을 줄일 수 있다.
제1 게이트 전극(306)은 금속 물질로 구성된다. 예를 들어 제1 게이트 전극(306)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
제1 게이트 전극(306) 상에는 제1 층간 절연층(307)이 배치된다. 제1 층간 절연층(307)은 질화 실리콘(SiNx)으로 구현될 수 있다. 특히, 질화 실리콘(SiNx)으로 형성된 제1 층간 절연층(307)은 수소 입자를 포함할 수 있다. 제1 액티브층(303), 제1 게이트 절연층(302), 제1 게이트 전극(306)을 형성하고, 그 위에 제1 층간 절연층(307)을 증착한 후 열처리 공정을 진행할 때 제1 층간 절연층(307)에 포함된 수소 입자는 제1 소스 영역(303S) 및 제1 드레인 영역(303D)에 침투하여 다결정 반도체 물질의 전도도를 향상시키고 안정화 시키는데 기여한다. 이를 수소화 공정이라 부르기도 한다.
다결정 스위칭 박막 트랜지스터(330)는 제1 층간 절연층(307) 위에 차례로 배치된 상부 버퍼층(310), 제2 게이트 절연층(313) 및 제2 층간 절연층(316)을 더 포함할 수 있고, 제2 층간 절연층(316) 상에 형성되며 제1 소스 영역(303S) 및 제1 드레인 영역(303D)과 각각 연결되는 제1 소스 전극(317S) 및 제1 드레인 전극(317D)을 포함한다.
제1 소스 전극(317S) 및 제1 드레인 전극(317D)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
상부 버퍼층(310)은 다결정 반도체 물질로 구현된 제1 액티브층(303)으로부터 산화물 반도체 물질로 구현된 산화물 스위칭 박막 트랜지스터(T3)의 제2 액티브층(312) 및 구동 박막 트랜지스터(DT)의 제3 액티브층(311)을 이격시키고, 제2 액티브층(312) 및 제3 액티브층(311)을 형성할 수 있는 기반을 제공한다.
제2 층간 절연층(316)은 산화물 스위칭 박막 트랜지스터(T3)의 제2 게이트 전극(315) 및 구동 박막 트랜지스터(DT)의 제3 게이트 전극(314)을 덮는다. 제2 층간 절연층(316)은 산화물 반도체 물질로 구현된 제2 액티브층(312) 및 제3 액티브층(311) 위에 형성되기 때문에 무기막으로 구현된다. 예를 들어, 제2 층간 절연층(316)은 산화 실리콘(SiO2)일 수 있다.
제2 게이트 전극(315)은 금속 물질로 구성된다. 예를 들어, 제2 게이트 전극(315)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
한편, 산화물 스위칭 박막 트랜지스터(T3)는 상부 버퍼층(310) 상에 형성되며 산화물 반도체 물질로 구현된 제2 액티브층(312), 제2 액티브층(312)을 덮는 제2 게이트 절연층(313), 제2 게이트 절연층(313) 상에 배치된 제2 게이트 전극(315), 제2 게이트 전극(315)을 덮는 제2 층간 절연층(316), 제2 층간 절연층(316) 상에 배치된 제2 소스 전극(318S) 및 제2 드레인 전극(318D)을 포함한다.
제2 액티브층(312)은 산화물 반도체 물질로 구현되며 불순물이 도핑되지 않은 진성의 제2 채널 영역(312C)과 불순물이 도핑되어 도체화된 제2 소스 영역(312S) 및 제2 드레인 영역(312D)을 포함한다.
산화물 스위칭 박막 트랜지스터(T3)는 상부 버퍼층(310)의 하부에 위치하며 제2 액티브층(312)과 중첩하는 제2 차광층(304)을 더 포함한다. 제2 차광층(304)은 제1 게이트 전극(306)과 동일한 물질로 형성되며 제1 게이트 절연층(302)의 상부 표면에 형성될 수 있다.
제2 차광층(304)은 제2 게이트 전극(315)과 전기적으로 연결되어 듀얼 게이트를 구성할 수 있다. 제2 차광층(304)과 제2 게이트 전극(315)을 전기적으로 연결하기 위해 연결 전극(CE)을 별도로 포함할 수 있고, 연결 전극(CE)은 제2 액티브층(312)을 우회하여 제1 층간 절연층(307), 상부 버퍼층(310), 제2 게이트 절연층(313)에 컨택홀을 형성하여 배치시킬 수 있다. 이에 따라, 산화물 스위칭 박막 트랜지스터(T3)는 듀얼 게이트 구조로 구현되어 제2 채널층(312C)에 흐르는 전류의 흐름을 더 정밀하게 제어할 수 있고 더 작은 크기로 제작할 수 있어 고해상도의 표시 장치를 구현할 수 있다.
제2 소스 전극(318S) 및 제2 드레인 전극(318D)은 제1 소스 전극(317S), 및 제1 드레인 전극(317D)과 함께 제2 층간 절연층(316) 상에서 동일한 물질로 동시에 형성함으로써 마스크 공정 수를 줄일 수 있다.
한편, 구동 박막 트랜지스터(DT)는 상부 버퍼층(310) 위에 형성된다.
본 명세서의 일 실시예에 따른 구동 박막 트랜지스터(DT)는 산화물 반도체 물질로 구현되는 제3 액티브층(311)을 포함한다.
고속 동작에 유리한 다결정 반도체 물질을 액티브층으로 사용한 구동 박막 트랜지스터는 오프(Off) 상태에서 누설 전류가 발생하여 소비전력이 크다. 따라서, 본 명세서의 일 실시예에 따른 구동 박막 트랜지스터(DT)는 누설 전류 발생을 방지하는데 유리한 산화물 반도체 물질을 액티브층으로 사용한다.
산화물 반도체 물질을 액티브층으로 사용한 박막 트랜지스터의 경우, 산화물 반도체의 물질 특성상 단위 전압 변동 값에 대한 전류 변동 값이 크기 때문에 정밀한 전류 제어가 필요한 저계조 영역에서 불량이 발생할 수 있다. 따라서, 본 명세서의 일 실시예에서는 게이트 전극에 인가되는 전압 변동 값에 대해 액티브층에서의 전류 변동 값이 상대적으로 작은 구동 박막 트랜지스터를 제공한다.
도 3을 참조하면, 구동 박막 트랜지스터(DT)는 상부 버퍼층(310) 상에 산화물 반도체 물질로 구현된 제3 액티브층(311), 제3 액티브층(311)을 덮는 제2 게이트 절연층(313), 제2 게이트 절연층(313) 상에 형성되며 제3 액티브층(311)과 중첩하는 제3 게이트 전극(314), 제3 게이트 전극(314)을 덮는 제2 층간 절연층(316), 제2 층간 절연층(316) 상에 배치된 제3 소스 전극(319S) 및 제3 드레인 전극(319D)을 포함한다.
구동 박막 트랜지스터(DT)는 상부 버퍼층(310) 내부에 배치되면서 제3 액티브층(311)과 중첩하는 제1 차광층(308)을 더 포함한다. 제1 차광층(308)은 상부 버퍼층(310)의 내부에 삽입되는 형태이다. 제1 차광층(308)이 상부 버퍼층(310) 내부에 배치되는 형태를 좀 더 자세히 설명하면, 상부 버퍼층(310)은 제1 상부 버퍼층(310a) 및 제2 상부 버퍼층(310b)를 포함한다. 제1 차광층(308)은 제1 층간 절연층(307) 상에 배치되고, 제1 상부 버퍼층(310a)이 제1 차광층(308)을 덮는다. 그리고, 제2 상부 버퍼층(310b)이 제1 상부 버퍼층(310a) 상에 배치된다.
본 명세서의 일 실시예에 따른 표시 패널(102)에서 제1 상부 버퍼층(310a)과 제2 상부 버퍼층(310b)은 산화 실리콘(SiO2)으로 형성할 수 있다. 또는, 제1 상부 버퍼층(310a)은 질화 실리콘(SiNx), 제2 상부 버퍼층(310b)은 산화 실리콘(SiO2)으로 형성할 수 있다. 박막 형성 과정에서 산화 실리콘(SiO2)은 질화 실리콘(SiNx)에 비해 미량의 수소가 발생할 뿐이다.
따라서, 제2 액티브층(312) 및 제3 액티브층(311)과 가까운 제2 상부 버퍼층(310b)은 산화 실리콘(SiO2)으로 구현함으로써 수소 입자에 의해 신뢰성이 손상될 수 있는 산화물 반도체층을 액티브층으로 사용하는 산화물 스위칭 박막 트랜지스터(T3) 및 구동 박막 트랜지스터(DT)에 끼치는 영향을 줄일 수 있다.
한편, 제1 상부 버퍼층(310a)은 제2 액티브층(312) 및 제3 액티브층(311)과 직접 접촉하지 않기 때문에 수소 입자에 대한 포집 능력이 우수한 질화 실리콘(SiNx)으로 구현할 수 있다. 제1 상부 버퍼층(310a)은 제1 차광층(308)의 상면 및 측면을 모두 감싼다. 질화 실리콘(SiNx)은 산화 실리콘(SiO2)에 비해 수소 입자에 대한 포집 능력이 우수하기 때문에 제1 상부 버퍼층(310a)을 질화 실리콘(SiNx)으로 형성함으로써 제1 상부 버퍼층(310a) 하부에서 발생할 수 있는 수소 입자를 포집하여 산화물 반도체층을 액티브층으로 사용하는 산화물 스위칭 박막 트랜지스터(T3) 및 구동 박막 트랜지스터(DT)에 끼치는 영향을 줄일 수 있다.
상부 버퍼층(310)의 하부에 배치된 제1 층간 절연층(307)은 수소 입자를 포함할 수 있다. 다결정 반도체 물질을 액티브층으로 사용하는 다결정 스위칭 박막 트랜지스터(330)의 수소화 공정시 발생하는 수소 입자가 상부 버퍼층(310)을 통과하여 상부 버퍼층(310) 위에 위치하는 산화물 반도체층의 신뢰성을 손상시킬 수 있다. 즉, 수소 입자가 산화물 반도체층에 침투하면 산화물 반도체층을 액티브층으로 사용하는 박막 트랜지스터들은 그 형성되는 위치에 따라 서로 다른 문턱 전압을 가지게 되거나 채널의 전도도가 달라지는 문제를 야기한다. 구동 박막 트랜지스터(DT)의 경우 발광 소자(EL)의 동작에 직접 기여하기 때문에 신뢰성 확보가 중요하다.
한편, 본 명세서의 일 실시예에 따른 표시 장치에서 제2 게이트 절연층(313)은 수소-프리 질화 실리콘(SiN:F)으로 형성할 수 있다. 제2 게이트 절연층(313)은 제2 액티브층(312)과 제2 게이트 전극(315), 그리고 제3 액티브층(311)과 제3 게이트 전극(314) 사이에 배치되므로 제2 게이트 절연층(313)의 유전율은 구동 박막 트랜지스터(DT)의 특성에 영향을 미친다.
일반적으로, 질화 실리콘(SiNx)의 유전율은 7.5[ε]이고 산화 실리콘(SiO2)의 유전율은 3.9[ε]이므로, 질화 실리콘(SiNx)으로 제2 게이트 절연층(313)을 형성하였을 때 제2 게이트 절연층(313)의 두께 상향에 대한 마진을 키울 수 있다. 즉, 제2 게이트 절연층(313)의 두께를 증가시키지 않아도 된다.
하지만, 일반적으로 질화 실리콘(SiNx)을 형성할 때 수소가 발생한다. 제2 게이트 절연층(313)은 제2 액티브층(312) 및 제3 액티브층(311)과 접하도록 배치되기 때문에, 제2 게이트 절연층(313) 형성 시 발생하는 수소 입자가 액티브층에 영향을 미친다. 따라서, 다음과 같은 방법으로 수소-프리 질화 실리콘(SiN:F)으로 형성된 제2 게이트 절연층(313)을 증착시킬 수 있다.
[반응식1]
SiF4 + N2 → SiNx
반응식1에 따르면, 사플루오린화 실리콘(SiF4)에 이질소(N2)를 반응 가스로 사용하면 질화 실리콘(SiNx)을 형성할 수 있다. 이 경우, 질화 실리콘(SiNx)을 형성하는 과정에서 수소가 발생하지 않으므로 산화물 반도체로 만들어진 액티브층에 영향을 주지 않는다.
예를 들어, 제2 게이트 절연층(313)으로 산화 실리콘(SiO2)을 사용할 경우, 구동 박막 트랜지스터(DT)의 에스펙터(s-factor) 향상을 위해 제2 게이트 절연층(313)의 두께를 증가시켜야 한다. 제2 게이트 절연층(313)의 두께 증가는 산화물 스위칭 박막 트랜지스터(T3)에 포함된 제2 액티브층(312)과 제2 게이트 전극(315) 사이의 거리를 증가시키기 때문에, 산화물 스위칭 박막 트랜지스터(T3)의 제2 채널 영역(312C)의 다수 반송자(majority carrier) 감소를 야기시키고 산화물 스위칭 박막 트랜지스터(T3)의 소자 성능을 감소시킨다.
따라서, 본 명세서의 일 실시예에 따른 표시 장치에서 제2 게이트 절연층(313)으로 수소-프리 질화 실리콘(SiN:F)을 사용함으로써 제2 게이트 절연층(313)의 유전율을 향상시키고 채널 영역에 충분한 양의 다수 반송자를 확보 할 수 있다. 이에 따라 스위칭 박막 트랜지스터(T3)의 성능을 향상시킬 수 있다.
한편, 제1 차광층(308)은 제3 액티브층(311)과 중첩하도록 제3 액티브층(311)의 수직 하방에 배치할 수 있다. 또한, 제1 차광층(308)은 제3 액티브층(311)과 완전히 중첩될 수 있도록 제3 액티브층(311)보다 더 크게 형성할 수 있다.
제1 차광층(308)은 제1 층간 절연층(307) 상에서 제2 전극(309)과 함께 동일 물질로 형성될 수 있다. 제2 전극(309)은 제1 전극(305)과 중첩되도록 배치되어 커패시터(Cst)를 구성한다.
제1 차광층(308) 및 제2 전극(309)은, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
커패시터(Cst)는 데이터 라인(DL)을 통해 인가되는 데이터 전압(Vdata)을 일정기간 저장하였다가 발광 소자(EL)에 제공한다.
커패시터(Cst)는 서로 대응하는 두 개의 전극과 그 사이에 배치되는 유전체를 포함한다. 제1 전극(305)과 제2 전극(309) 사이에는 제1 층간 절연층(307)이 위치한다.
커패시터(Cst) 중 제1 전극(305)은 구동 박막 트랜지스터(DT)의 제3 게이트 전극(314)과 전기적으로 연결될 수 있다. 하지만, 이에 한정되지 않고 화소 구동 회로에 따라 커패시터(Cst)의 연결 관계는 바뀔 수 있다.
제3 액티브층(311)은 산화물 반도체 물질로 구현되며 불순물이 도핑되지 않은 진성의 제3 채널 영역(311C)과 불순물이 도핑되어 도체화된 제3 소스 영역(311S) 및 제3 드레인 영역(311D)을 포함한다. 제3 소스 영역(311S) 및 제3 드레인 영역(311D)은 각각 제3 소스 전극(319S) 및 제3 드레인 전극(319D)과 연결된다.
제3 소스 전극(319S) 및 제3 드레인 전극(319D)은 제1 소스 전극(317S) 및 제1 드레인 전극(317D)과 같이 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있다.
구동 박막 트랜지스터(DT)의 제3 소스 전극(319S)은 제1 차광층(308)과 전기적으로 연결될 수 있다. 제1 차광층(308)을 상부 버퍼층(310)의 내부에 위치하도록 배치하고 제3 소스 전극(319S)을 제1 차광층(308)과 전기적으로 연결하면 추가적인 효과를 얻을 수 있다. 이에 대해서는 도 4 및 도 5에서 설명하기로 한다.
한편, 화소 구동 회로(370) 위에는 화소 구동 회로(370)의 상단을 평탄화하기 위해 제1 평탄화층(320) 및 제2 평탄화층(322)이 차례로 배치된다. 제1 평탄화층(320) 및 제2 평탄화층(322)은 폴리이미드나 아크릴 수지와 같은 유기막일 수 있다.
그리고, 제2 평탄화층(322) 위에는 발광 소자(EL)가 형성된다.
발광 소자(EL)는 애노드 전극(323), 캐소드 전극(327), 및 애노드 전극(323)과 캐소드 전극(327) 사이에 배치된 발광층(325)을 포함한다. 도 2와 같이 저전위 전압(VSS)을 공통으로 사용하는 화소 구동 회로로 구현하는 경우 애노드 전극(323)은 각 서브 화소 마다 별도의 전극으로 배치된다. 만약, 고전위 전압(VDD)을 공통으로 사용하는 화소 구동 회로로 구현하는 경우에는 캐소드 전극(327)이 각 서브 화소 마다 별도의 전극으로 배치될 수도 있다.
발광 소자(EL)는 제1 평탄화층(320) 상에 배치된 중간 전극(321)을 통해 구동 소자(EL)와 전기적으로 연결된다. 구체적으로, 발광 소자(EL)의 애노드 전극(323)과 화소 구동 회로(370)를 구성하는 구동 박막 트랜지스터(DT)의 제3 드레인 전극(319D)은 중간 전극(321)에 의해 서로 연결된다.
애노드 전극(323)은 제2 평탄화층(322)을 관통하는 제1 컨택홀(CH1)을 통해 노출된 중간 전극(321)과 연결된다. 또한, 중간 전극(321)은 제1 평탄화층(320)을 관통하는 제2 컨택홀(CH2)을 통해 노출된 제3 드레인 전극(319D)과 연결된다.
중간 전극(321)은 제3 드레인 전극(319D)과 애노드 전극(323)을 연결하는 매개물로 역할을 한다. 중간 전극(321)도 구리(Cu), 은(Ag), 몰리브덴(Mo), 타이타늄(Ti)과 같은 도전 물질로 형성할 수 있다.
애노드 전극(323)은 투명 도전막 및 반사 효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성될 수 있다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 물질로 이루어지고, 불투명 도전막으로는 알루미늄(Al), 은(Ag), 구리(Cu), 납(Pb), 몰리브덴(Mo), 타이타늄(Ti) 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어질 수 있다. 예를 들어, 애노드 전극(323)은 투명 도전막, 불투명 도전막 및 투명 도전막이 순차적으로 적층된 구조로 형성되거나, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로 형성될 수 있다.
발광층(325)은 애노드 전극(323) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다.
뱅크층(324)은 각 서브 화소(PX)의 애노드 전극(323)을 노출시키는 화소 정의막일 수 있다. 뱅크층(324)는 인접한 서브 화소(PX) 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크층(324)은 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광 물질을 포함한다. 뱅크층(324) 상에는 스페이서(326)가 더 배치될 수 있다.
캐소드 전극(327)은 발광층(325)을 사이에 두고 애노드 전극(323)과 대향하며 발광층(325)의 상부면 및 측면 상에 형성된다. 캐소드 전극(327)은 표시 영역(AA) 전체에 일체로 형성될 수 있다. 캐소드 전극(327)은 전면 발광형 유기 발광 표시 장치에 적용되는 경우, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 투명 도전막으로 이루어질 수 있다.
캐소드 전극(327) 상에는 수분 침투를 억제하는 봉지층(328)이 더 배치될 수 있다. 봉지층(328)은 차례로 적층되는 제1 무기 봉지층(328a), 제2 유기 봉지층(328b), 및 제3 무기 봉지층(328c)을 포함할 수 있다.
봉지층(328)의 제1 무기 봉지층(328a) 및 제3 무기 봉지층(328c)은 산화 실리콘(SiOx) 등의 무기 물질로 형성될 수 있다. 봉지층(328)의 제2 유기 봉지층(328b)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 및 폴리이미드 수지(polyimide resin) 등의 유기 물질로 형성될 수 있다.
도 4는 본 명세서의 일 실시예에 따른 구동 박막 트랜지스터의 단면도이다. 도 5는 본 명세서의 일 실시예에 따른 구동 박막 트랜지스터에 발생하는 기생 커패시터 간의 관계를 나타낸 회로도이다. 그리고, 도 6은 커패시턴스 비에 따른 에스펙터에 관한 박막 트랜지스터의 특성에 대한 그래프이다.
도 4 및 도 5를 참조하면, 산화물 물질로 형성된 제3 액티브층(311)은 제3 소스 영역(311S) 및 제3 드레인 영역(311D)이 불순물로 도핑되어 도체화 됨에 따라 제3 액티브층(311) 내부에서 기생 커패시턴스가 발생하는데 이를 액티브층 기생 커패시턴스(Cact)라고 일컫고자 한다. 그리고, 제3 게이트 전극(314)과 제3 액티브층(311) 사이에도 기생 커패시턴스가 발생하는데 이는 절연층 기생 커패시턴스(Cgi)라고 일컫고자 하며, 제3 소스 전극(319S)과 전기적으로 연결되는 제1 차광층(308)과 보조 액티브층(311L) 사이 발생하는 기생 커패시턴스는 버퍼층 기생 커패시턴스(Cbuf)라고 일컫고자 한다.
제3 액티브층(311)과 제1 차광층(308)은 제3 소스 전극(319S)에 의해 전기적으로 연결되어 있어 액티브층 기생 커패시턴스(Cact)와 버퍼층 기생 커패시턴스(Cbuf)는 서로 병렬로 연결되고 액티브층 기생 커패시턴스(Cact)와 절연층 기생 커패시턴스(Cgi)는 직렬로 연결된다. 또한, 제3 게이트 전극(314)에 게이트 전압(Vgat)을 인가하면, 실질적으로 제3 액티브층(311)에 인가되는 실효 전압(Veff)은 아래와 같은 공식이 성립한다.
제3 액티브층(311)의 제3 채널 영역(311C)에 인가되는 실효 전압(Veff)은 버퍼층 기생 커패시턴스(Cbuf)와 반비례 관계에 있어서 버퍼층 기생 커패시턴스(Cbuf)를 조절하여 제3 액티브층(311)에 인가되는 실효 전압(Veff)을 조절할 수 있다.
따라서, 제1 차광층(308)을 제3 액티브층(311) 가까이 배치하여 버퍼층 기생 커패시턴스(Cbuf) 값을 키우면 제3 액티브층(311)에 흐르는 실제 전류 값을 줄일 수 있다.
제3 액티브층(311)에 흐르는 실효 전류 값이 줄어든다는 것은 실제 제3 게이트 전극(314)에 인가되는 게이트 전압(Vgat)을 통해 제어할 수 있는 구동 박막 트랜지스터(DT)의 제어 범위가 넓어진다는 것을 의미한다.
본 명세서의 일 실시예에서, 구동 박막 트랜지스터(DT)에 배치된 제1 차광층(308)과 제3 액티브층(311) 사이의 거리는 산화물 스위칭 박막 트랜지스터(T3)에 배치된 제2 차광층(304)과 제2 액티브층(312) 사이의 거리보다 작도록 구현함으로써, 구동 박막 트랜지스터(DT)가 계조를 제어하는 범위를 넓힐 수 있다. 그리고, 저계조에서도 정밀하게 발광 소자를 제어할 수 있기 때문에 저계조에서 자주 발생하는 화면 얼룩의 문제를 해결할 수 있다.
도 6을 참조하면, 산화물 박막 트랜지스터에서 커패시턴스 비에 따른 에스펙터의 값을 나타낸다. 그래프의 가로축에 있는 커패시턴스 비는 절연층 기생 커패시턴스(Cgi)에 대한 버퍼층 기생 커패시턴스(Cbuf)의 값으로, 절연층 기생 커패시턴스(Cgi)가 분자에 있고 버퍼층 기생 커패시턴스(Cbuf)가 분모에 위치한다. 그리고 그래프의 세로축은 에스펙터의 값을 나타낸다. 측정 조건은 산화물(IGZTO) 박막 트랜지스터이고, 구동 전류 값은 0.1nA~1.0nA, 드레인 소스 전압 값이 5V, 채널의 W/L 값이 3/6㎛이다.
게이트 절연층의 두께를 1500Å, 2500Å, 3500Å 으로 달리하여 측정한 값들을 점선으로 표시하였을 때, 우 상향의 결과를 보인다. 즉, 커패시턴스 비가 커질수록 에스펙터의 값도 증가한다. 다시 설명하면, 게이트 기생 커패시턴스의 값이 동일하고 버퍼층 기생 커패시턴스의 값이 증가할수록 에스펙터의 값이 증가한다. 또 다시 설명하면, 게이트 절연층의 두께가 동일할 때 상부 버퍼층의 두께가 얇을수록 에스펙터의 값이 증가한다.
산화물 박막 트랜지스터의 성능에 관해 메커니즘적으로 설명하면, 상부 버퍼층의 두께를 감소시키면 버퍼층 기생 커패시턴스의 값이 증가하고, 액티브층의 실효 전압이 낮아지므로 게이트 전압의 민감도가 감소하게되어, 에스펙터의 값이 증가하고 온-커런트(On-current)가 감소하여 산화물 박막 트랜지스터의 성능이 향상된다.
도 7은 본 명세서의 다른 실시예에 따른 표시 장치의 단면도이다. 도 7은 도 3의 실시예에서 상부 버퍼층(310)의 구조만 다를 뿐 다른 구성 요소에 대한 구조는 동일하다. 도 7에서 도 3과 중복되는 구성 요소에 대해서는 설명을 생략하거나 간략히 한다.
도 7을 참조하면, 제1 층간 절연층(307)과 제2 게이트 절연층(313) 사이에 있는 상부 버퍼층(310')은 단일층으로 형성되고, 제1 차광층(308)을 커버한다.
본 명세서의 다른 실시예에 따른 표시 장치에서 제2 게이트 절연층(313)은 산화 실리콘(SiO2), 상부 버퍼층(310')은 수소-프리 질화 실리콘(SiN:F)으로 형성할 수 있다. 상부 버퍼층(310')은 제2 액티브층(312) 및 제3 액티브층(311)의 하부 표면과 접하므로 상부 버퍼층(310')의 유전율이 구동 박막 트랜지스터(DT)의 특성에 영향을 미친다.
고유전율을 가진 수소-프리 질화 실리콘(SiNx:F)으로 상부 버퍼층(310')을 형성하는 경우 버퍼층 기생 커패시턴스(Cbuf)의 증가로 실효 전압이 감소되어 상부 버퍼층(310')의 두께를 감소시키지 않아도 된다. 예를 들어, 고유전율을 가진 수소-프리 질화 실리콘(SiNx:F)으로 상부 버퍼층(310')을 형성하는 경우 산화 실리콘(SiO2)으로 상부 버퍼층(310')을 형성하는 경우보다 2배의 두께로 상부 버퍼층(310')을 형성할 수 있다. 이는, 구동 박막 트랜지스터(DT)에서 상부 버퍼층(310') 감소에 따른 제3 액티브층(311)과 제1 차광층(308)의 단락(short)을 방지할 수 있고, 수소-프리 질화 실리콘(SiN:F)의 높은 내전압 특정과 투습 차단 특성으로 구동 박막 트랜지스터(DT)의 신뢰성을 확보할 수 있다. 또한, 수소-프리 질화 실리콘(SiNx:F)을 상부 버퍼층(310')에 적용함으로써 구동 박막 트랜지스터(DT)의 에스펙터를 높일 수 있으므로 구동 박막 트랜지스터(DT)의 성능을 향상시킬 수 있다.
수소-프리 질화 실리콘(SiNx:F)을 상부 버퍼층(310')에 적용함으로써 구동 박막 트랜지스터(DT)의 성능을 확보할 수 있으므로, 제2 게이트 절연층(313)의 두께를 증가시키지 않아도 된다. 이에 따라, 산화물 스위칭 박막 트랜지스터(T3)에서 제2 게이트 절연층(313)의 두께가 증가하지 않으므로 산화물 스위칭 박막 트랜지스터(T3)의 제2 채널 영역(312C)의 다수 반송자의 감소가 발생하지 않는다. 이에 따라, 산화물 스위칭 박막 트랜지스터(T3)의 성능 저하를 방지할 수 있다.
본 명세서의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 유기 발광 표시 장치는, 발광 소자; 발광 소자에 구동 전류를 제공하고 제1 산화물 반도체층 및 제1 산화물 반도체층 상에 있는 제1 게이트 전극을 포함하는 구동 트랜지스터; 제1 산화물 반도체 패턴의 하부에서 제1 산화물 반도체 패턴과 중첩하는 제1 차광층; 및 제1 차광층과 제1 게이트 전극 사이에서 수소-프리 질화 실리콘 물질인 적어도 하나의 절연층을 포함한다. 이에 따라, 산화물 반도체층을 적용한 구동 트랜지스터의 에스펙터를 증가시키고 성능을 확보할 수 있다.
본 명세서의 다른 특징에 따르면, 구동 트랜지스터와 전기적으로 연결되고, 제2 산화물 반도체층 및 제2 산화물 반도체층 상에 있는 제2 게이트 전극을 포함하는 제1 스위칭 트랜지스터를 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 제2 산화물 반도체층의 하부에서 제2 산화물 반도체층과 중첩하는 제2 차광층을 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 절연층은 제2 차광층과 제2 게이트 전극 사이에 있을 수 있다.
본 명세서의 다른 특징에 따르면, 제1 차광층과 제1 산화물 반도체층 사이의 거리는 제2 차광층과 제2 산화물 반도체층 사이의 거리보다 작을 수 있다.
본 명세서의 다른 특징에 따르면, 제1 스위칭 트랜지스터와 전기적으로 연결되고, 다결정 반도체층 및 다결정 반도체층 상에 있는 제3 게이트 전극을 포함하는 제2 스위칭 트랜지스터를 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 제3 게이트 전극은 제2 차광층과 동일 층에 동일 물질일 수 있다.
본 명세서의 다른 특징에 따르면, 제3 게이트 전극과 제1 산화물 반도체층 사이에 있는 적어도 하나의 질화 실리콘층을 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 질화 실리콘층은 제1 산화물 반도체층과 접하지 않을 수 있다.
본 명세서의 다른 특징에 따르면, 제1 게이트 전극과 제2 게이트 전극은 동일 층에 동일 물질일 수 있다.
본 명세서의 다른 특징에 따르면, 제1 차광층과 동일 층에 동일 물질인 제1 전극 및 제2 차광층과 동일 층에 동일 물질인 제2 전극을 포함하는 커패시터를 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 구동 트랜지스터는 제1 산화물 반도체층과 연결된 제1 소스 전극 및 제1 드레인 전극을 포함하고, 제1 소스 전극은 제1 차광층과 연결될 수 있다.
본 명세서의 다른 특징에 따르면, 절연층은 제1 산화물 반도체층과 제1 게이트 전극 사이에 있을 수 있다.
본 명세서의 다른 특징에 따르면, 제1 산화물 반도체층과 제1차광층 사이에 있는 제1 버퍼층 및 제2 버퍼층을 더 포함할 수 있다.
본 명세서의 다른 특징에 따르면, 제1 버퍼층은 질화 실리콘 물질이고, 제2 버퍼층은 산화 실리콘 물질일 수 있다.
본 명세서의 다른 특징에 따르면, 제2 버퍼층은 제1 버퍼층 상에 있을 수 있다.
본 명세서의 다른 특징에 따르면, 절연층은 제1 차광층과 제1 산화물 반도체층 사이에 있을 수 있다.
본 명세서의 다른 특징에 따르면, 제1 산화물 반도체층과 제1 게이트 전극 사이에 있는 산화 실리콘층을 더 포함할 수 있다.
100 : 표시 장치
101 : 기판
102 : 표시 패널
103 : 게이트 구동부
104 : 데이터 구동부
303 : 제1 액티브층
303S : 제1 소스 영역
303D : 제1 드레인 영역
303C : 제1 채널 영역
306 : 제1 게이트 전극
317S : 제1 소스 전극
317D : 제1 드레인 전극
330 : 다결정 스위칭 박막 트랜지스터
304 : 제2 차광층
312 : 제2 액티브층
312S : 제2 소스 영역
312D : 제2 드레인 영역
312C : 제2 채널 영역
315 : 제2 게이트 전극
318S : 제2 소스 전극
318D : 제2 드레인 전극
308 : 제1 차광층
311 : 제3 액티브층
311S : 제3 소스 영역
311D : 제3 드레인 영역
311C : 제3 채널 영역
314 : 제3 게이트 전극
319S : 제3 소스 전극
319D : 제3 드레인 전극
305 : 제1 전극
309 : 제2 전극
310, 310' : 상부 버퍼층
313 : 제2 게이트 절연층
328 : 봉지층
370 : 화소 구동 회로
T3 : 산화물 스위칭 박막 트랜지스터
DT : 구동 박막 트랜지스터
EL : 발광 소자
Cst : 커패시터

Claims (18)

  1. 발광 소자;
    상기 발광 소자에 구동 전류를 제공하고 제1 산화물 반도체층 및 상기 제1 산화물 반도체층 상에 있는 제1 게이트 전극을 포함하는 구동 트랜지스터;
    상기 제1 산화물 반도체층의 하부에서 상기 제1 산화물 반도체층과 중첩하는 제1 차광층; 및
    상기 제1 차광층과 상기 제1 게이트 전극 사이에서 수소-프리 질화 실리콘 물질인 적어도 하나의 절연층을 포함하는, 유기 발광 표시 장치.
  2. 제1항에 있어서,
    상기 구동 트랜지스터와 전기적으로 연결되고, 제2 산화물 반도체층 및 상기 제2 산화물 반도체층 상에 있는 제2 게이트 전극을 포함하는 제1 스위칭 트랜지스터를 더 포함하는, 유기 발광 표시 장치.
  3. 제2항에 있어서,
    상기 제2 산화물 반도체층의 하부에서 상기 제2 산화물 반도체층과 중첩하는 제2 차광층을 더 포함하는, 유기 발광 표시 장치.
  4. 제3항에 있어서,
    상기 절연층은 상기 제2 차광층과 상기 제2 게이트 전극 사이에 있는, 유기 발광 표시 장치.
  5. 제3항에 있어서,
    상기 제1 차광층과 상기 제1 산화물 반도체층 사이의 거리는 상기 제2 차광층과 상기 제2 산화물 반도체층 사이의 거리보다 작은, 유기 발광 표시 장치.
  6. 제3항에 있어서,
    상기 제1 스위칭 트랜지스터와 전기적으로 연결되고, 다결정 반도체층 및 상기 다결정 반도체층 상에 있는 제3 게이트 전극을 포함하는 제2 스위칭 트랜지스터를 더 포함하는, 유기 발광 표시 장치.
  7. 제6항에 있어서,
    상기 제3 게이트 전극은 상기 제2 차광층과 동일 층에 동일 물질인, 유기 발광 표시 장치.
  8. 제6항에 있어서,
    상기 제3 게이트 전극과 상기 제1 산화물 반도체층 사이에 있는 적어도 하나의 질화 실리콘층을 더 포함하는, 유기 발광 표시 장치.
  9. 제8항에 있어서,
    상기 질화 실리콘층은 상기 제1 산화물 반도체층과 접하지 않는, 유기 발광 표시 장치.
  10. 제2 항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 동일 층에 동일 물질인, 유기 발광 표시 장치.
  11. 제3 항에 있어서,
    상기 제1 차광층과 동일 층에 동일 물질인 제1 전극 및 상기 제2 차광층과 동일 층에 동일 물질인 제2 전극을 포함하는 커패시터를 더 포함하는, 유기 발광 표시 장치.
  12. 제1항에 있어서,
    상기 구동 트랜지스터는 상기 제1 산화물 반도체층과 연결된 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제1 소스 전극은 상기 제1 차광층과 연결된, 유기 발광 표시 장치.
  13. 제1항에 있어서,
    상기 절연층은 상기 제1 산화물 반도체층과 상기 제1 게이트 전극 사이에 있는, 유기 발광 표시 장치.
  14. 제13항에 있어서,
    상기 제1 산화물 반도체층과 상기 제1 차광층 사이에 있는 제1 버퍼층 및 제2 버퍼층을 더 포함하는, 유기 발광 표시 장치.
  15. 제14항에 있어서,
    상기 제1 버퍼층은 질화 실리콘 물질이고, 상기 제2 버퍼층은 산화 실리콘 물질인, 유기 발광 표시 장치.
  16. 제15항에 있어서,
    상기 제2 버퍼층은 상기 제1 버퍼층 상에 있는, 유기 발광 표시 장치.
  17. 제1항에 있어서,
    상기 절연층은 상기 제1 차광층과 상기 제1 산화물 반도체층 사이에 있는, 유기 발광 표시 장치.
  18. 제17항에 있어서,
    상기 제1 산화물 반도체층과 상기 제1 게이트 전극 사이에 있는 산화 실리콘층을 더 포함하는, 유기 발광 표시 장치.
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