KR20230173247A - 표시 장치 - Google Patents

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KR20230173247A
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최평호
나현석
박형선
신현철
조성수
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예에 따른 표시 장치는, 제1 플랙서블 기판, 제1 영역, 제2 영역, 및 제3 영역을 포함하는 제2 플랙서블 기판 및 제1 플랙서블 기판과 상기 제2 플랙서블 기판 사이에 있는 중간 층을 포함하며, 제1 영역에는 복수의 픽셀들이 배치되고, 복수의 픽셀들은 다결정 반도체 및 제1 게이트 전극을 포함하는 제1 트랜지스터와 산화물 반도체 및 제1 금속층, 제2 금속층, 및 제3 금속층으로 이루어진 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하며, 제2 영역에는 다결정 반도체를 포함하는 제3 트랜지스터가 배치되며, 제3 영역에는 복수의 댐, 제1 배선, 제2 배선 및 캐소드가 배치되며, 캐소드는 상기 제1 영역 및 상기 제2 영역으로 연장된다.

Description

표시 장치{DISPLAY APPARATUS}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 표시 장치의 소자 신뢰성을 향상시키는 복수의 박막 트랜지스터를 포함하는 표시 장치에 관한 것이다.
다양한 정보를 표시함과 동시에 해당 정보를 시청하는 사용자와 상호 작용할 수 있는 근래의 표시 장치는 다양한 크기, 다양한 형태 및 다양한 기능들이 요구되고 있다.
이러한 표시 장치는 액정 표시 장치(Liquid Crystal Display Device: LCD), 전기영동 표시 장치(Electrophoretic Display Device: FPD) 및 발광 표시 장치(Light Emitting Diode Display Device: LED)등이 있다.
발광 표시 장치는 자체 발광형 표시 장치로서, 액정 표시 장치(LCD)와는 달리 별도의 광원이 필요하지 않아 경량 박형으로 제조 가능하다. 또한, 발광 표시 장치는 저전압 구동에 의해 소비 전력 측면에서 유리할 뿐만 아니라, 색상 구현, 응답 속도, 시야각, 명암 대비비(contrast ratio; CR)도 우수하여, 차세대 디스플레이로서 연구되고 있다.
발광 표시 장치가 유기 발광 표시 장치인 경우, 발광 소자층은 애노드 전극(Anode), 발광층 및 캐소드(Cathode)를 포함하는 유기 발광 소자층 일 수 있다. 이외에도 발광 소자층으로 퀀텀닷(Quantum dot, QD)이 포함된 퀀텀닷 발광 소자(Quantum dot light-emitting diode, QLED) 등이 더 사용될 수도 있다. 이하에서는 발광 표시 장치가 유기 발광 표시 장치인 것으로 가정하여 설명하기로 하나, 발광 소자층의 종류는 이에 한정되는 것은 아니다.
유기 발광 표시 장치는 발광층이 있는 발광 소자층을 포함하는 복수의 화소를 발광하여 정보를 화면에 표시하는데, 화소를 구동하는 방식에 따라 액티브 매트릭스 타입의 유기 발광 표시 장치(Active Matrix type Organic Light Emitting Diode Display, AMOLED) 또는 패시브 매트릭스 타입의 유기 발광 표시 장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)로 나눌 수 있다.
액티브 매트릭스 타입의 유기 발광 표시 장치(AMOLED)는 박막 트랜지스터(Thin Film Transistor; 혹은 "TFT")를 이용하여 유기 발광 다이오드에 흐르는 전류를 제어하여 화상을 표시한다.
액티브 매트릭스 방식의 유기 발광 표시 장치는 다양한 박막 트랜지스터를 포함할 수 있는데, 스위칭 박막 트랜지스터(Switching Thin Film Transistor), 스위칭 TFT와 연결된 구동 TFT(Driving TFT), 구동 TFT에 접속된 유기 발광 다이오드(OLED)를 포함한다.
기판의 표시 영역 내에는 발광 소자층의 동작을 제어하기 위한 복수의 구동 회로가 배치될 수 있다. 발광 소자층은 구동 회소와 전기적으로 연결될 수 있다. 구동 회로는 스캔 신호에 따라 데이터 신호에 대응하는 구동 전류를 발광 소자층에 공급할 수 있다. 예를 들면, 복수의 구동 회로는 다수의 박막 트랜지스터 및 스토리지 커패시터를 포함할 수 있다.
다수의 박막 트랜지스터는 서로 다른 종류의 반도체 패턴 또는 하이브리드 형태의 박막 트랜지스터가 배치될 수 있다. 서로 다른 종류의 반도체 패턴, 예를 들면, 저온 폴리 실리콘(Low Temperature Poly-Silicon: LTPS) 물질로 이루어진 다결정 반도체 패턴과 산화물로 이루어진 산화물 반도체 패턴을 사용할 수 있다.
그러나 외부에서 침투하는 수소로 인해 산화물 반도체의 채널 영역이 도체화 될 수 있고 이에 따라, 소자 특성이 저하될 수 있다.
본 명세서가 해결하고자 하는 과제는 표시 장치에 포함된 다른 종류의 반도체 패턴을 포함하는 표시 장치에 있어서, 산화물 반도체를 포함하는 트랜지스터의 소자 특성을 안정적으로 확보하는 표시 장치를 제공하는 것이다.
본 명세서의 실시예에 따른 표시 장치는 제1 플랙서블 기판, 제1 영역, 제2 영역, 및 제3 영역을 포함하는 제2 플랙서블 기판 및 제1 플랙서블 기판과 제2 플랙서블 기판 사이에 있는 중간 층을 포함하며, 제1 영역에는 복수의 픽셀들이 배치되고, 복수의 픽셀들은 다결정 반도체 및 제1 게이트 전극을 포함하는 제1 트랜지스터와 산화물 반도체 및 제1 금속층, 제2 금속층, 및 제3 금속층으로 이루어진 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하며, 제2 영역에는 다결정 반도체를 포함하는 제3 트랜지스터가 배치되며, 제3 영역에는 복수의 댐, 제1 배선, 제2 배선 및 캐소드 전극이 배치되며, 캐소드 전극은 상기 제1 영역 및 상기 제2 영역으로 연장된다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서의 실시예에 따른 표시 장치는 서로 다른 종류의 박막 트랜지스터를 이용하는 표시 장치에 있어서 산화물 반도체를 포함하는 트랜지스터의 안정성을 확보할 수 있으므로, 표시 품질을 향상시킬 수 있다.
도 1은 본 명세서의 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 명세서의 실시예에 따른 표시 장치의 서브 픽셀의 개략적인 블록도이다.
도 3는 본 명세서의 실시예에 따른 표시 장치의 단면도이다.
도 4a 내지 4d는 본 명세서의 실시예에 따른 발광 표시 장치의 산화물 반도체를 포함한 트랜지스터를 제조하는 구성을 도시하는 단면도이다.
도 5는 본 명세서의 다른 실시예에 따른 산화물 반도체 트랜지스터를 도시한 단면도이다.
도 6은 본 명세서의 다른 실시예에 따른 산화물 반도체 트랜지스터를 도시한 단면도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 "포함한다," "갖는다," "이루어진다" 등이 사용되는 경우 "만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 오차 범위에 대한 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들면, "상에," "상부에," "하부에," "옆에" 등으로 두 부분의 위치 관계가 설명되는 경우, 예를 들면, "바로" 또는 "직접"이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, "후에," "에 이어서," "다음에," "전에" 등으로 시간적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 명세서의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결" "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 특별히 명시적인 기재 사항이 없는 간접적으로 연결되거나 또는 접속될 수 있는 각 구성 요소 사이에 다른 구성 요소가 "개재"될 수도 있다고 이해되어야 할 것이다.
“적어도 하나"는 연관된 구성요소의 하나 이상의 모든 조합을 포함하는 것으로 이해되어야 할 것이다. 예를 들면, "제1, 제2, 및 제3 구성요소의 적어도 하나"의 의미는 제1, 제2, 또는 제3 구성요소뿐만 아니라, 제1, 제2, 및 제3 구성요소의 두 개 이상의 모든 구성요소의 조합을 포함한다고 할 수 있다.
본 명세서에서 "장치"는 표시 패널과 표시 패널을 구동하기 위한 구동부를 포함하는 액정 모듈(Liquid Crystal Module; LCM), 유기발광 표시모듈(OLED Module)과 같은 표시 장치를 포함할 수 있다. 그리고, LCM, OLED 모듈 등을 포함하는 완제품(complete product 또는 final product)인 노트북 컴퓨터, 텔레비전, 컴퓨터 모니터, 차량용 또는 자동차용 장치(automotive apparatus) 또는 차량(vehicle)의 다른 형태 등을 포함하는 전장장치(equipment apparatus), 스마트폰 또는 전자패드 등의 모바일 전자장치(mobile electronic apparatus) 등과 같은 세트 전자 장치(set electronic apparatus) 또는 세트 장치(set device 또는 set apparatus)도 포함할 수 있다.
따라서, 본 명세서에서의 장치는 LCM, OLED 모듈 등과 같은 디스플레이 장치 자체, 및 LCM, OLED 모듈 등을 포함하는 응용제품 또는 최종소비자용 장치인 세트 장치까지 포함할 수 있다.
그리고, 몇몇 실시예에서는, 표시 패널과 구동부 등으로 구성되는 LCM, OLED 모듈을 "표시 장치"로 표현하고, LCM, OLED 모듈을 포함하는 완제품으로서의 전자장치를 "세트장치"로 구별하여 표현할 수도 있다. 예를 들면, 표시 장치는 액정(LCD) 또는 유기발광(OLED)의 표시 패널과, 표시 패널을 구동하기 위한 제어부인 소스PCB를 포함할 수 있다. 세트장치는 소스PCB에 전기적으로 연결되어 세트장치 전체를 구동하는 세트 제어부인 세트PCB를 더 포함할 수 있다.
본 명세서의 실시예에 사용되는 표시 패널은 액정표시 패널, 유기전계발광(OLED: Organic Light Emitting Diode) 표시 패널, 및 전계발광 표시 패널(electroluinescent display panel) 등의 모든 형태의 표시 패널이 사용될 수 있으며. 실시예가 이에 한정되는 것은 아니다. 예를 들면, 표시 패널은 본 명세서의 실시예에 따른 진동 장치에 의하여 진동됨으로써 음향을 발생할 수 있는 표시 패널일 수 있다. 본 명세서의 실시예에 따른 표시 장치에 적용되는 표시 패널은 표시 패널의 형태나 크기에 한정되지 않는다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면 및 실시예를 통해 본 명세서의 실시예를 살펴보면 다음과 같다. 도면에 도시된 구성요소들의 스케일은 설명의 편의를 위해 실제와 다른 스케일을 가지므로, 도면에 도시된 스케일에 한정되지 않는다.
이하에서는 도면을 참조하여 본 명세서의 다양한 실시예들을 상세히 설명한다.
도 1은 본 명세서의 실시예에 따른 표시 장치를 나타낸 블록도이다.
표시 장치(10)는 복수의 영역을 포함할 수 있다. 예를 들면, 표시 장치(10)는 적어도 하나의 화상 이미지가 표시되는 디스플레이 영역인 제1 영역(AA)을 포함하고, 제1 영역(AA)은 내부에 픽셀 어레이가 형성된다. 하나 이상의 비디스플레이 영역인 제2 영역(NA)들은 제1 영역(AA)의 외측부에 제공될 수도 있다. 예를 들면, 제2 영역(NA)은 제1 영역(AA)의 하나 이상의 측면들에 인접할 수도 있다.
제2 영역(NA)의 외측에는 표시 장치의 끝단부로 제3 영역(EA)이 배치될 수 있다.
도 1을 참조하면, 제2 영역(NA)은 직사각형의 제1 영역(AA)을 둘러싸고 제3 영역(EA)은 제2 영역(NA)의 외측에 위치할 수 있다. 그러나, 제1 영역(AA)의 형상들 및 제1 영역(AA)에 인접한 제2 영역(NA)의 배열은 도 1에 도시된 예시적인 표시 장치(10)로 구체적으로 제한되지 않는다는 것으로 이해되어야 한다. 제1 영역(AA) 및 제2 영역(NA)은 표시 장치(10)의 임의의 형상일 수도 있다. 이러한 형상들의 비제한적인 예들은 오각형, 육각형, 원형, 타원형 등을 포함할 수 있으며, 본 명세서의 실시예가 이에 한정되지 않는다.
제1 영역(AA)의 픽셀(PXL) 각각은, 표시 장치(10)의 기판 상에 제조된 하나 이상의 TFT들을 포함하는, 픽셀 회로와 연관될 수도 있다. 픽셀 회로 각각은 하나 이상의 구동 회로들, 예를 들면, 표시 장치(10)의 제2 영역(NA)에 위치한 게이트 드라이버(GIP) 및 데이터 드라이버(D-IC)와 통신하기 위해 게이트 라인(GL)및 데이터 라인(DL)에 전기적으로 연결될 수도 있다.
하나 이상의 구동 회로들은 도 1에 도시된 바와 같은 제2 영역(NA) 내에 구성된 TFT들로 구현될 수도 있다. 예를 들어, 게이트 드라이버(GIP)는 표시 장치(10)의 기판 상의 복수의 TFT들을 사용하여 구현될 수도 있다. 기판의 TFT들로 구현될 수 있는 회로들의 비 제한적인 예들은 인버터 회로, 멀티플렉서, 및 ESD (electro static discharge) 회로 등을 포함할 수 있으며, 본 명세서의 실시예가 이에 한정되지 않는다.
일부 구동 회로들은 IC (integrated circuit) 칩으로서 제공될 수 있고, COG (chip-on-glass) 또는 다른 유사한 방법을 사용하여 표시 장치(10)의 제2 영역(NA) 내에 장착될 수 있다. 또한, 일부 구동회로들은 또 다른 기판 상에 장착될 수 있고, 플렉서블 PCB (printed circuit board) 와 같은 인쇄 회로, COF(chip-on-film), TCP (tape-carrier-package) 또는 다른 적합한 기술들을 사용하여 제2 영역(NA)에 배치된 연결 인터페이스 (패드들/범프들, 핀들) 에 커플링될 수 있다.
본 명세서의 실시예들에서, 적어도 2개의 상이한 타입의 TFT들이 디스플레이를 위한 TFT 기판에 사용된다. 픽셀 회로의 일부 및 구동 회로의 일부에 채용된 TFT들의 타입은 디스플레이의 요건에 따라 가변할 수 있다.
예를 들어, 픽셀 회로는 옥사이드 액티브 층을 갖는 TFT과 폴리-Si 액티브 층 (LTPS TFT) 을 갖는 TFT들로 구현될 수도 있는 한편, 구동 회로는 폴리-Si 액티브 층 (LTPS TFT) 을 갖는 TFT들로 구현된다. LTPS TFT들과 달리, 옥사이드 TFT들은 대면적에 대한 형성으로부터 발생하는 픽셀-픽셀 (from the pixel-to-pixel) 문턱 전압 변동 문제를 겪지 않는다. 균일한 Vth는 대형 디스플레이를 위한 픽셀 회로들의 어레이에서도 획득될 수 있다. 구동 회로를 구현하는 TFT들 간의 Vth 균일도 문제는 픽셀들의 휘도 균일도에 직접적인 영향을 덜 가질 것이다.
구동 회로들 (예를 들어, GIP) 에 대해, 목표된 인자들은 보다 고속으로 스캔 신호들을 제공하기 위한 능력 및/또는 베젤의 사이즈를 감소시키기 위한 구동 회로의 사이즈를 포함할 수도 있다.
LTPS TFT들로 구현될 기판 상의 구동 회로들을 사용하여, TFT 패널 내 전체 TFT들이 옥사이드 TFT들로 형성되는 경우보다 높은 클록으로 신호들 및 데이터가 픽셀들로 제공될 수 있다. 따라서, 고속 동작 가능한 디스플레이가 무라 없이 제공될 수 있다. 예를 들면, 옥사이드 TFT 및 LTPS TFT의 장점들은 TFT 패널의 설계와 조합된다.
도 1을 참고하면 플렉서블 PCB (printed circuit board)(FPCB)에서 출력되는 저전위 전압(EVSS), 터치신호(ToE), 및 게이트 컨트롤 신호(GCS)가 패널로 인가되고 고전위 전압은 데이터 드라이버(D-IC)를 통해 패널로 인가된다.
게이트 드라이버(GIP)에서는 픽셀(PXL)의 스위칭 트랜지스터(ST1)와 연결되어 상기 스위칭 트랜지스터(ST1)를 온/오프하는 신호를 전달하는 SCAN 회로와 픽셀(PXL)의 발광 신호 라인(EM)에 연결되는 EM 회로가 제공될 수 있다.
도 2는 본 명세서의 실시예들에서 사용될 수 있는 픽셀 회로를 예시한다. 도 2는 3개의 박막 트랜지스터와 1개의 스토리지 커패시터를 포함하는 3T1C 구조의 표시 장치를 예시하여 설명하였으나, 본 명세서의 표시 장치가 이러한 구조에 한정되는 것이 아니라, 4T1C, 5T1C, 6T1C, 7T1C, 8T1C, 4T2C, 5T2C, 6T2C, 7T2C, 8T2C 와 같은 다양한 구조에 적용될 수 있다.
도 2를 참조하면, 본 명세서의 실시예에 따른 표시 장치는 게이트 라인(GL), 데이터 라인(DL) 전원 라인(PL), 센싱 라인(SL)을 포함하며, 각각의 서브 픽셀(SP)은 제1 스위칭 박막 트랜지스터(ST1), 제2 스위칭 박막 트랜지스터(ST2), 구동 박막 트랜지스터(DT), 발광 소자(D), 및 스토리지 커패시터(Cst)를 포함할 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
발광 소자(D)는 제2 노드(N2)에 접속된 애노드 전극과, 저전위 구동 전압(EVSS)의 입력단에 접속된 캐소드 전극과, 애노드 전극과 캐소드 전극 사이에 위치하는 발광 소자층을 포함한다. 발광 소자(D)는 유기 발광 소자일 수 있으며, 본 명세서의 실시예들은 이에 한정되지 않는다.
구동 박막 트랜지스터(DT)는 게이트-소스 사이의 전압(Vgs)에 따라 유기발광 소자(D)에 흐르는 전류(Id)를 제어할 수 있다. 구동 박막 트랜지스터(DT)는 제1 노드(N1)에 접속된 게이트 전극, 전원 라인(PL)에 접속되어 고전위 구동전압(EVDD)이 제공되는 드레인 전극 및 제2 노드(N2)에 접속된 소스 전극을 구비할 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 접속된다. 스토리지 커패시터(Cst)는 한 프레임 동안 일정 전압을 유지할 수 있게 한다.
제1 스위칭 박막 트랜지스터(ST1)는 표시 패널(PAN) 구동 시 게이트 신호(SCAN)에 응답하여 데이터 라인(DL)에 충전된 데이터 전압(Vdata)을 제1 노드(N1)에 인가하여 구동 박막 트랜지스터(DT)를 턴 온 시킨다. 이때, 제1 스위칭 박막 트랜지스터(ST1)는 게이트 라인(GL)에 접속되어 게이트 신호(SCAN)가 입력되는 게이트 전극, 데이터 라인(DL)에 접속되어 데이터 전압(Vdata)이 입력되는 드레인 전극 및 제1 노드(N1)에 접속된 소스 전극을 구비할 수 있다.
제2 스위칭 박막 트랜지스터(ST2)는 센싱 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(SRL) 사이의 전류를 스위칭함으로써, 제2 노드(N2)의 소스 전압을 센싱 전압 리드아웃라인(SRL)의 센싱커패시터(Cx)에 저장한다. 제2 스위칭 박막 트랜지스터(ST2)는 표시 패널(PAN)의 구동 시 센싱 신호(SEN)에 응답하여 제2 노드(N2)와 센싱 전압 리드아웃라인(SRL) 사이의 전류를 스위칭함으로써, 구동 박막 트랜지스터(DT)의 소스 전압을 초기화 전압(Vpre)으로 리셋한다. 이때, 제2 스위칭 박막 트랜지스터(ST2)의 게이트 전극은 센싱 라인(SL)에 접속되고 드레인 전극은 제2 노드(N2)에 접속되며, 소스 전극은 센싱 전압 리드아웃라인(SRL)에 접속된다.
도 3는 본 명세서의 실시예에 따른 표시 장치의 단면도이다.
본 명세서의 실시예에 따른 표시 장치(10)는 제1 기판(101) 및 제2 기판(102)과 제1 기판(101) 및 제2 기판(102) 사이에 있는 중간층(103)으로 이루어진 기판에 형성된다.
제1 기판(101) 및 제2 기판(102)은 폴리이미드(Polyimide), 폴리에테르술폰(Polyethersulfone), 폴리에틸렌 테레프탈레이트(Polyethylene terephthalate) 및 폴리카보네이트(Polycarbonate) 중 적어도 하나 이상으로 형성될 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다. 기판이 플라스틱 물질로 이루어지는 경우, 기판의 하부에 유리로 이루어지는 지지 기판이 배치된 상태에서 표시 장치의 제조 공정이 진행되고, 표시 장치의 제조 공정이 완료된 후 지지 기판이 릴리즈(release)될 수 있다. 또한, 지지 기판이 릴리즈된 후, 기판을 지지하기 위한 백 플레이트(back plate)(또는 플레이트)가 기판의 하부에 배치될 수 있다. 기판이 플라스틱 물질로 이루어지는 경우, 수분이 기판을 침투하여 박막 트랜지스터 또는 발광 소자층까지 투습이 진행되어 표시 장치의 성능을 저하시킬 수 있다. 본 명세서의 실시예에 따른 표시 장치는 투습에 의한 표시 장치의 성능이 저하되는 것을 방지하기 위해 플라스틱 물질로 구성된 제1 기판(101) 및 제2 기판(102)의 2개 기판으로 구성할 수 있다. 그리고, 제1 기판(101) 및 제2 기판(102) 사이에 무기막인 중간층(103)을 형성함으로써, 수분이 기판을 침투하는 것을 차단하여 제품의 성능 신뢰성을 향상시킬 수 있다. 중간층(103)은 무기막으로 이루어질 수 있다. 예를 들면, 중간층(103)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
기판(100) 상에 형성되는 표시 장치는 복수의 영역을 포함할 수 있다. 본 명세서에는 제1 영역(AA), 제2 영역(NA) 및 제3 영역(EA)로 구성하였으나, 이에 한정되는 것은 아니다.
기판(100) 상에 제1 영역(AA), 제2 영역(NA) 및 제3 영역(EA) 표면에 제1 버퍼층(110)이 배치될 수 있다. 버퍼층(110)은 버퍼층 상에 형성되는 층들과 기판 간의 접착력을 향상시키고, 제1 기판(101) 및 제2 기판(102)으로부터 유출되는 알칼리 성분 등을 다양한 종류의 결함을 차단하는 역할 등을 수행할 수 있다. 또한, 버퍼층(110)은 제1 기판(101) 및 제2 기판(102)에 침투한 수분 또는 산소가 확산되는 것을 지연시킬 수 있다.
버퍼층(110)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 버퍼층(110)이 다중층으로 이루어진 경우, 산화 실리콘(SiOx)과 질화 실리콘(SiNx)이 교번으로 형성될 수 있다.
버퍼층(110)은 기판의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 기초하여 생략될 수도 있다.
버퍼층(110)상에 제1 영역(AA) 및 제2 영역(NA)의 트랜지스터들이 형성된다. 제1 영역(AA)의 트랜지스터들은 픽셀(PXL)의 구동을 위한 스위칭 트랜지스터 또는 구동 트랜지스터인 제1 트랜지스터(20) 및 제2 트랜지스터(30)를 포함하고, 제2 영역(NA)의 트랜지스터는 게이트 드라이버(GIP)의 구동을 위한 제3 트랜지스터(70)를 포함할 수 있다.
버퍼층(110)상에 제1 영역(AA) 및 제2 영역(NA)에 제1 차단층(120) 이 배치될 수 있다. 제1 차단층(120) 이 후 형성될 반도체 패턴의 면적보다 큰 면적을 가질 수 있다.
제1 차단층(120)은 표시 장치의 외부에서 입사되는 광이 반도체 패턴에 조사되어 반도체 패턴이 오동작되는 것을 방지할 수 있다.
제1 차단층(120)은 기판으로부터 전하가 유입되는 문제를 방지할 수 있다. 예를 들면, 박막 트랜지스터의 게이트 전극에 전압이 장시간 인가될 경우, 트랜지스터에서 발생되는 전계(E)로 인하여 기판의 전하가 트랜지스터의 반도체 패턴의 채널 영역으로 유입되어 해당하는 채널 영역의 전하량을 변동시킬 수 있다. (백 채널(back channel) 현상) 전하는 전계의 극성에 따라 정공 또는 전하일 수 있다. 기판은 트랜지스터의 전류를 변화시켜 박막 트랜지스터의 문턱 전압 변화를 유발할 수 있다. 이는 화소의 휘도 변화와 잔상을 초래할 수 있다. 따라서, 기판과 반도체 패턴 사이에 차단층을 배치하여, 기판으로부터 트랜지스터로 유입되는 원치 않는 전하 유입을 차단하여, 트랜지스터의 문턱 전압(Vth) 변동을 방지함으로써 잔상을 방지할 수 있다. 구동 시 트랜지스터의 안정성을 확보하여 표시 품질을 향상시킬 수 있다.
제1 차단층(120)은 표시 장치의 외부에서 입사되는 광을 차단하기 위하여 불투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 제1 차단층(120)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd), 텅스텐(W), 및 금(Au) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제1 차단층(120)은 수소와 안정적으로 결합하는 티타늄(Ti)을 포함할 수 있다. 반도체 패턴의 형성 공정에 의해 기판과 절연막 사이에 잔존하는 수소가 제1 차단층(120)에 의해 반도체 패턴으로 침투하는 것을 차단할 수 있다. 따라서, 제1 차단층(120)에 의해 반도체 패턴이 도체화가 되는 것을 방지하므로, 본 명세서의 실시예에 따른 표시 장치의 박막 트랜지스터의 동작 특성에 대한 신뢰성이 향상될 수 있다.
제1 차단층(120) 상부와 제1 영역(AA), 제2 영역(NA) 및 제3 영역(EA)의 제1 버퍼층(110) 위에 제2 버퍼층(111) 및 제3 버퍼층(112)이 배치될 수 있다. 제2 버퍼층(111) 및 제3 버퍼층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 무기물 등으로 형성될 수도 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제1 영역(AA) 및 제2 영역(NA)의 제2 버퍼층(111) 및 제3 버퍼층(112) 위에 제1 차단층(120)과 오버랩 되는 위치에 제1 트랜지스터(20) 및 제3 트랜지스터(70)의 제1 반도체 패턴(121) 및 제3 반도체 패턴(171)이 배치될 수 있다.
제1 반도체 패턴(121) 및 제3 반도체 패턴(171)은 다결정 반도체로 이루어질 수 있다. 예를 들면, 다결정 반도체는 이동도가 높은 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)으로 이루어질 수 있다. 제1 반도체 패턴(121) 및 제3 반도체 패턴(171)이 다결정 반도체로 이루어지는 경우 에너지 소비 전력이 낮고 신뢰성이 우수하다.
또한, 제1 반도체 패턴(121) 및 제3 반도체 패턴(171)은 아몰포스 실리콘(a-Si)으로도 이루어질 수도 있고, 펜타센 등과 같은 다양한 유기 반도체 물질, 또는 산화물(oxide)로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
제1 반도체 패턴(121) 및 제3 반도체 패턴(171)은 도핑 공정이 이루어지지 않고, 채널 영역을 포함할 수 있다. 채널 영역은 제1 게이트 전극(122) 및 제3 게이트 전극(172)과 중첩하여 배치될 수 있다. 채널 영역 양 측에 이온 도핑 공정에 의해 도체화된 소스 및 드레인 영역을 포함할 수 있다. 소스 및 드레인 영역은 제1 소스/드레인 전극(123) 및 제3 소스/드레인 전극(173)과 연결된 제1 반도체 패턴(121) 및 제3 반도체 패턴(171)의 부분일 수 있다.
제1 반도체 패턴(121) 및 제3 반도체 패턴(171) 상에 제1 게이트 절연막(113)이 배치될 수 있다. 제1 게이트 절연막(113)은 제1 트랜지스터(20) 및 제3 트랜지스터(70)의 제1 반도체 패턴(121) 및 제3 반도체 패턴(171)과 제1 게이트 전극(122) 및 제2 게이트 전극(172) 사이에 배치되므로, 제1 반도체 패턴(121) 및 제3 반도체 패턴(171)과 제1 게이트 전극(122) 및 제2 게이트 전극(172)을 절연시킬 수 잇다.
제1 게이트 절연막(113)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 무기 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제1 게이트 절연막(113) 상에 제1 트랜지스터(20) 및 제3 트랜지스터(70)의 제1 게이트 전극(122) 및 제2 게이트 전극(172)과 제1 영역(AA)의 픽셀(PXL) 스토리지 커패시터(Cst)의 제1 스토리지 커패시터 전극(126)이 배치될 수 있다.
제1 게이트 전극(122)은 제1 반도체 패턴(121)과 중첩하고 제3 게이트 전극(172)은 제3 반도체 패턴(171)과 중첩하도록 배치될 수 있다.
제1 게이트 전극(122), 제3 게이트 전극(172) 및 제1 스토리지 커패시터 전극(126)은 은(Ag) 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd), 텅스텐(W), 및 금(Au) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중 층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제1 게이트 전극(122), 제3 게이트 전극(172) 및 제1 스토리지 커패시터 전극(126) 상에 제1 층간 절연막(114)이 배치될 수 있다.
제1 층간 절연막(114) 상에 제1 스토리지 커패시터 전극(126)과 중첩되도록 제2 커패시터 전극(127)을 배치함으로써 스토리지 커패시터(Cst)를 형성할 수 있다.
또한, 제1 층간 절연막(114) 상에 제1 영역(AA)의 픽셀(PXL)의 제2 트랜지스터(30)의 하부 게이트(130)가 배치될 수 있다. 하부 게이트(130)는 제2 게이트 전극(140)과 전기적으로 연결되어 제2 트랜지스터(30)를 구동한다.
제2 스토리지 커패시터 전극(127)과 하부 게이트(130)는 동일 공정을 통해 형성될 수 있으며, 은(Ag) 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd), 텅스텐(W), 및 금(Au) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중 층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제2 스토리지 커패시터 전극(127)과 하부 게이트(130) 상부에 제1 절연막(115)이 배치될 수 있으며, 제1 절연막(115)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 유기물 등으로 형성될 수도 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제1 절연막(115) 상부에 제2 트랜지스터의 제2 반도체 패턴(131)이 배치 될수 있다. 제2 반도체 패턴(131)은 금속 산화물로 이루어질 수 있다, 예를 들면, IGZO(Indium-gallium-zinc-oxide), IZO(Indium-zinc-oxide), IGTO(Indium-gallium-tin-oxide), 및 IGO(Indium-gallium-oxide) 중 어느 하나로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
금속 산화물 물질은 불순물을 주입하는 도핑 공정에 의해 도전 특성이 향상될 수 있다. 제2 반도체 패턴(131)은 전자나 정공이 이동하는 채널이 형성되는 채널 영역을 포함할 수 있다. 또한 채널 영역은 제2 게이트 전극(140)과 중첩하여 배치될 수 있다. 채널 영역 양 측에 도체화된 소스/드레인 영역을 포함할 수 있다. 소스/드레인 영역은 제2 소스/드레인 전극(132)과 연결된 제2 반도체 패턴(131)의 부분일 수 있다.
제2 반도체 패턴(131) 상부에 제2 게이트 절연막(116)이 배치될 수 있다. 제2 게이트 절연막(116)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 무기물 또는 유기물 등으로 형성될 수도 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제2 게이트 절연막에 제2 반도체 패턴(131)의 채널 영역과 중첩하는 영역에 제2 게이트 전극(140)이 배치될 수 있다
제2 게이트 전극(140) 상부에는 제2 층간 절연막(117)이 배치될 수 있다. 제2 층간 절연막(117)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등과 같은 절연성 물질로 형성될 수 있으며, 이외에도 절연성 무기물 또는 유기물 등으로 형성될 수도 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제2 층간 절연막(117) 상부에는 제1 트랜지스터(20), 제2 트랜지스터(30) 및 제3 트랜지스터(70)의 소스/드레인 전극인 제1 소스/드레인 전극(123), 제2 소스/드레인 전극(132) 및 제3 소스/드레인 전극(173)이 배치될 수 있다. 제1 소스/드레인 전극(123) 및 제3 소스/드레인 전극(173)은 제1 반도체 패턴(121) 및 제3 반도체 패턴(171)과 제2 층간 절연막(117), 제2 게이트 절연막(116), 제1 절연막(115) 제1 층간 절연막(114) 및 제1 게이트 절연막(113)에 형성되는 컨택홀을 통해 연결될 수 있다.
제2 소스/드레인 전극(132)과 제2 반도체 패턴(171)은 제2 층간 절연막(117) 및 제2 게이트 절연막(116)에 형성되는 컨택홀을 통해 연결될 수 있다.
제1 차단층(120)은 제1 소스/드레인 전극(123)과 연결될 수 있고, 제2 차단층(170)은 제2 소스/드레인 전극(173)과 연결될 수 있다. 제1 차단층(120) 및 제2 차단층(170)이 제1 소스/드레인 전극(123) 및 제2 소스/드레인 전극(173)과 연결되는 경우 제1 반도체 패턴(121) 및 제2 반도체 패턴(171)의 빛의 차단 뿐만 아니라 제1 반도체 패턴(121) 및 제2 반도체 패턴(171)에 기생 케리어가 축적되어 드레인 전류가 급격히 증가하는 현상이나 드레인 전압에 따른 문턱전압 변화를 방지할 수 있다.
제2 차단층(170)은 제2 소스/드레인 전극(173)과 연결될 수 있으나, 게이트 드라이버의 트랜지스터의 사이즈가 구동화소의 픽셀의 트랜지스터의 사이즈보다 크기 때문에 사이즈 비에 의한 반도체층 구동 변화가 작아 제2 차단층(170)과 제2 소스/드레인(73)은 연결되지 않을 수도 있다.
제1 소스/드레인 전극(123), 제2 소스/드레인 전극(132) 및 제3 소스/드레인 전극(173) 상부에 제1 평탄화층(118) 및 제2 평탄화층(119)이 배치될 수 있다. 제1 평탄화층(118) 및 제2 평탄화층(119) 사이에 제1 연결전극(125)이 배치될 수 있다.
제2 평탄화층(119) 상에는 애노드 전극(150)이 배치될 수 있다. 애노드 전극(150)은 제2 평탄화층(119)에 형성되는 홀을 통해 제1 연결전극(125)과 연결될 수 있다.
제1 평탄화층(118)에 홀을 형성하고, 홀 내에 제1 연결전극(125)을 배치하여, 제1 연결전극(125)을 통해 제1 트랜지스터(20)와 애노드 전극(150)을 전기적으로 연결할 수 있다.
애노드 전극(150)은 발광 소자층(153)에 정공을 공급하고, 일함수가 높은 도전성 물질로 이루어질 수 있다.
표시 장치(10)가 상부 발광 방식(Top emission)인 경우, 애노드 전극(150)은 빛을 반사하는 반사 전극으로 불투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 애노드 전극(510)은 은(Ag), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr), 또는 이들의 합금 중 적어도 하나 이상으로 형성될 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다. 예를 들면, 애노드 전극(510)은 은(Ag)/납(Pd)/구리(Cu)의 3층 구조로 이루어질 수 있으며, 이에 한정되지 않는다.
표시 장치(10)가 하부 발광 방식(Bottom emission)인 경우, 애노드 전극(150)은 빛을 투과하는 투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 애노드 전극(150)은 인듐 틴 옥사이드(Indium Tin Oxide; ITO), 인듐 징크 옥사이드(Induim Zinc Oxide; IZO) 중 적어도 하나 이상으로 형성될 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
애노드 전극(150) 및 평탄화층(119) 상에 뱅크(151)가 배치될 수 있다.
뱅크(151)는 복수의 서브 픽셀(SP)들을 구분할 수 있으며, 빛 번짐 현상을 최소화하고 다양한 시야각에서 생기는 혼색을 방지할 수 있다.
뱅크(151)는 발광 영역과 대응되는 애노드 전극(150)을 노출시키며 애노드 전극(150) 끝단부와 중첩될 수 있다.
또한, 뱅크(151)는 제1 평탄화층(118)에 형성되는 홀 및 제2 평탄화층(119)에 형성되는 홀과 중첩될 수 있다.
뱅크(151)는 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)과 같은 무기 절연 물질 또는 BCB(BenzoCycloButene), 아크릴계 수지(Acryl resin), 에폭시 수지(Epoxy resin), 페놀 수지(Phenolic resin), 폴리아미드계 수지(Polyamide resin), 또는 폴리이미드계 수지(Polyimide resin)와 같은 유기 절연 물질 중 적어도 하나 이상의 물질로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
뱅크(151) 상에 스페이서(152)가 더 배치될 수 있다. 스페이서(152)는 발광 소자층(153)이 형성된 기판(100)과 상부 기판 사이의 빈 공간을 완충시켜서 외부로부터의 충격으로부터 표시 장치(10)가 파손되는 것을 최소화할 수 있다. 스페이서(152)는 뱅크(151)와 동일한 물질로 형성될 수 있으며, 뱅크(151)와 동시에 형성될 수 있으며, 이에 한정되는 것은 아니다.
애노드 전극(150), 뱅크(151) 및 스페이서(152) 상에 발광 소자층(153)이 배치될 수 있다. 발광 소자층(153)은 특정 색의 광을 발광하기 위하여 적색 발광층, 녹색 발광층, 청색 발광층, 및 백색 발광층 중 하나 이상을 포함할 수 있다. 발광 소자층(153)이 백색 유기 발광층을 포함하는 경우, 발광 소자층(153) 상부에 백색 유기 발광층으로부터의 백색 광을 다른 색의 광으로 변환하기 위한 컬러 필터가 배치될 수 있다. 또한, 발광 소자층(153)은 유기 발광층 이외에 정공 주입층(Hole injection layer), 정공 수송층(Hole transport layer), 전자 수송층(Electron transport layer), 및 전자 주입층(Electron transport layer) 등을 더 포함할 수도 있으며, 이에 한정되는 것은 아니다.
발광 소자층(153) 상에 캐소드 전극(154)이 배치될 수 잇다. 캐소드 전극(154)은 발광 소자층(153)에 전자를 공급하고, 일함수가 낮은 도전성 물질로 이루어질 수 있다.
표시 장치(10)가 상부 발광 방식(Top emission)인 경우, 캐소드 전극(154)은 빛을 투과하는 투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 인듐 틴 옥사이드(Indium Tin Oxide; ITO), 및 인듐 징크 옥사이드(Induim Zinc Oxide; IZO) 중 적어도 하나 이상으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
또한, 빛을 투과하는 반투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, LiF/Al, CsF/Al, Mg:Ag, Ca/Ag, Ca:Ag, LiF/Mg:Ag, LiF/Ca/Ag, 및 LiF/Ca:Ag와 같은 합금 중 적어도 하나 이상으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
표시 장치(10)가 하부 발광 방식(Bottom emission)인 경우, 캐소드 전극(154)은 빛을 반사하는 반사 전극으로 불투명한 도전성 물질을 이용하여 배치될 수 있다. 예를 들면, 캐소드 전극(154)은 은(Ag), 알루미늄(Al), 금(Au), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 또는 이들의 합금 중 적어도 하나 이상으로 형성될 수 있다.
캐소드 전극(154) 상에 캡핑층(155)이 배치될 수 있다. 캡핑층(155)은 캐소드 전극(154)을 보호하고 외부 광효율을 향상시키는 유기 또는 무기막으로 형성한다. 캡핑층(155)은 무기막으로 LiF 등의 금속 물질을 이용하여 배치될 수 있고 유기막을 더 포함할 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다. 예를 들면, 캡핑층(155)은 유기막과 무기막의 적층 구조로 구성될 수 있으며, 유기막의 두깨와 무기막의 두께는 다를 수 있다, 예를 들면, 유기막의 두께는 무기막의 두께보다 클 수 있다. 다른 예로는, 캡핑층(155)은 굴절율이 서로 다른 물질을 적층하여 두 개 이상의 층으로 구성할 수 있다.
캡핑층(155) 상부에는 봉지층(160)이 배치될 수 있다. 봉지층(160)은 외부의 수분, 산소, 또는 이물로부터 표시 장치(10)를 보호할 수 있다. 예를 들면, 봉지층(160)은 발광 물질과 전극 물질의 산화를 방지하기 위해 외부로부터의 산소 및 수분의 침투를 방지할 수 있다.
봉지층(160)은 발광 소자층(153)에서 발광되는 빛이 투과되도록 투명한 물질로 이루어질 수 있다.
봉지층(160)은 수분이나 산소의 침투를 차단하는 제1 봉지층(161), 제2 봉지층(162) 및 제3 봉지층(163)을 포함할 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다. 제1 봉지층(161), 제2 봉지층(162) 및 제3 봉지층(163)은 교대로 적층된 구조를 가질 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제1 봉지층(161) 및 제3 봉지층(163)은 질화 실리콘(SiNx), 산화 실리콘(SiOx) 또는 산화알루미늄(AlyOz) 중 적어도 하나 이상의 무기물로 이루어질 수 있으며, 이에 한정되는 것은 아니다.
제2 봉지층(162)은 제조 공정 상 발생할 수 있는 이물 또는 파티클(Particle)을 커버할 수 있다. 또한 제2 봉지층(162)은 제1 봉지층(161)의 표면을 평탄화할 수 있다.
제2 봉지층(162)은 유기물, 예를 들면, 실리콘옥시카본(SiOCz) 에폭시(epoxy), 폴리이미드(polyimide), 폴리에틸렌(polyethylene), 아크릴레이트(acrylate) 계열 등의 고분자(polymer)일 수 있으며, 이에 한정되는 것은 아니다.
표시 장치(10)의 끝단부인 제3 영역(EA)은 캐소드와 EVSS라인과의 전기적 연결부와 봉지층 및 복수의 댐을 이용한 표시 장치의 밀봉이 이루어지는 영역일 수 있다.
제3 영역(EA)은 기판(100) 상에 제1 영역(AA) 및 제2 영역(NA)에 배치되는 제1 버퍼층(110), 제2 버퍼층(111), 제3 버퍼층(112), 제1 게이트 절연막(113), 제1 층간 절연막(114), 제1 절연막(115), 제2 게이트 절연막(116), 및 제2 층간 절연막(117)이 연장되어 배치될 수 있다.
표시 장치(10)의 FPCB에서 인가되는 전원전압 및 터치 신호들이 배선들을 통해 연결되도록 제3 영역에 배선들이 배치될 수 있다.
제3 영역(EA)의 제2 층간 절연막(117) 위에 제1 배선(191)이 배치될 수 있다.
제1 배선(191)은 제1 소스/드레인 전극(123)과 동일 공정을 통해 형성될 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제1 배선(191)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제3 영역(EA)는 복수의 댐들이 위치하는 댐부(180)를 포함할 수 있다.
댐부(180)는 적어도 하나 이상의 댐을 포함할 수 있다.
본 명세서에서는 댐부(180)에 제1 댐(181), 제2 댐(182) 및 제3 댐(183)을 포함하는 것을 개시하였지만, 이에 한정되는 것은 아니다.
제1 댐(181), 제2 댐(182), 및 제3 댐(183)은 유기막으로 형성되는 제2 봉지층(162)이 제3 영역(EA)의 외부로 누출되는 현상을 방지하기 위해 하나 이상의 절연층이 적층되어 형성될 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제1 댐(181), 제2 댐(182) 및 제3 댐(183)은 각각 제1 높이, 제2 높이와 제3 높이를 가질 수 있으며 제1 영역(AA) 및 제2 영역(NA)을 둘러쌀 수 있다.
제2 높이는 제1 높이 및 제2 높이보다 높게 형성되어 제2 봉지층(162)이 제1 댐(181)을 넘어와도 제2 댐(182)로 제2 봉지층(162)이 외부로 누출되는 현상을 방지할 수 있다.
제1 댐(181) 및 제3 댐(183)은 뱅크(151) 및 스페이서(152)로 이루어질 수 있으며, 제2 댐(182)은 제1 평탄화층(118), 제2 평탄화층(119) 뱅크(151) 및 스페이서(152)로 이루어질 수 있다.
제1 배선(191)은 제1 댐(181) 및 제2 댐(182)하부까지 연장되어 배치될 수 있다.
제3 영역(EA)의 제1 배선(191)의 상부에 제1 평탄화층(118) 및 제2 평탄화층(119)이 배치될 수 있다.
제1 평탄화층(118) 및 제2 평탄화층(119) 상부에 제2 배선(192)이 배치되고 제2 배선(192)은 제1 평탄화층(118) 및 제2 평탄화층(119)의 일측 끝단을 따라 연장되어 제1 댐(181)하부까지 배치될 수 있다.
제1 댐(181)과 제1 평탄화층(118) 및 제2 평탄화층(119)이 배치되지 않은 영역에서 제2 층간 절연막(117) 상부에 배치되어 있는 제1 배선(191)과 연결될 수 있다.
제2 배선(192)은 애노드 전극(150)과 동일 공정을 통해 형성될 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제2 배선(192)의 상부에는 뱅크(151)가 배치될 수 있다. 제3 영역(EA)에서 제2 배선(192) 상부의 뱅크(151)는 제2 배선(192)을 노출시키는 적어도 하나의 홀을 포함할 수 있다
뱅크(151) 위에 캐소드 전극(154)은 제1 영역(AA), 제2 영역(NA) 및 제3 영역(EA)에 배치될 수 있다.
뱅크(151)에 형성된 제2 배선(192)을 노출시키는 적어도 하나의 홀을 통해 캐소드 전극(154)과 제2 배선(192)이 연결될 수 있다.
FPCB를 통해 인가되는 EVSS 전원전압은 제1 배선(191) 및 제2 배선(192)을 통해 캐소드 전극(154)에 전달될 수 있다.
제3 영역(EA)의 캐소드 전극(154) 위에 캡핑층(155)이 배치되고 캡핑층(155) 위에 봉지층(160)이 배치될 수 있다.
봉지층(160)의 제1 봉지층(161) 및 제3 봉지층(163)은 댐부(180)를 지나 기판(100) 상부에 배치될 수 있다. 예를 들면, 봉지층(160)의 제1 봉지층(161) 및 제3 봉지층(163)은 댐부(180)를 지나 기판(100) 상부에 직접적으로 배치될 수 있다.
제2 봉지층(162)은 댐부(180)의 일부분까지 배치되어 제2 봉지층(162)이 배치되지 않은 제3 영역(EA)에서 제1 봉지층(161)과 제3 봉지층(163)은 서로 맞닿을 수 있다.
제1 영역(AA)에서 제2 트랜지스터(30)에. 제2 반도체 패턴(131)을 산화물 반도체로 형성하는 경우 상부 절연막들을 지나 제2 반도체 패턴(131)의 채널 영역으로 수소가 침투할 수 있다.
이러한 수소 침투로 인해 산화물 반도체의 채널 영역이 도체화되어 산화물 반도체의 소자 특성이 저하될 수 있다.
본 명세서의 수소 방지 층을 포함한 게이트 전극을 형성하여 산화물 반도체의 소자 특성을 향상시킬 수 있다. 게이트 전극은 수소 투입 방지를 위한 금속층과 저항이 낮은 금속층을 포함하는 적어도 2개 이상의 금속층으로 이루어질 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다
도 4a 내지 도 4d는 본 명세서의 실시예에 따른 트랜지스터를 형성하는 단면도이다.
도 4a 및 도 4b에서는 제2 트랜지스터(30)의 제2 반도체 패턴(131)을 형성하고, 제2 게이트 절연막(116)을 형성한다.
제2 게이트 절연막(116) 위에 제1 전극(141)을 및 제2 전극(142)을 형성하고 패터닝 하는 공정을 포함할 수 있다.
제1 전극(141)을 및 제2 전극(142)은 제2 반도체 패턴(131)의 채널 영역과 중첩할 수 있다.
도 4b에 도시된 바와 같이, 본 명세서의 실시예에 따른 표시 장치는 제1 전극(141)을 및 제2 전극(142)을 이용하여 제2 반도체 패턴(131)의 소스/드레인과 연결되는 영역을 도체화 하여 채널 영역보다 저항을 낮게 형성할 수 있다.
제2 반도체 패턴(131)의 소스/드레인과 연결되는 영역을 도체화하는 공정은 해당 영역에 수소(H)를 도핑하는 공정을 포함할 수 있다. 예를 들어, 제2 반도체 패턴(131)을 형성하는 공정을 제1 전극(141)을 및 제2 전극(142)을 형성한 후, 플라즈마에 노출하는 공정을 포함할 수 있다.
수소가 반도체층으로 침투하는 것을 방지하는 물질로 형성된 제1 전극(141)과 중첩하는 제2 반도체 패턴(131)의 채널영역에는 수소가 도핑되지 않을 수 있다.
수소를 방지하는 제1 전극(141)은 티타늄(Ti)을 포함하는 질화티타늄(TiN), 탄소티타늄(TiC), 질화알루미늄(AlN) 및 질화티타늄알루미늄(TiAlN)등으로 이루어질 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제2 전극(142)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제1 전극(141)을 및 제2 전극(142)을 형성한 후 제1 전극(141)을 및 제2 전극(142) 상부 및 측면에 보호막(144)을 형성한다. 보호막(144)은 산화실리콘(SiOx)로 이루어지며 제1 전극(141)을 및 제2 전극(142) 상부 및 측면에만 형성될 수 있고, 제2 게이트 절연막(116) 상부에도 형성될 수 있다.
보호막(144) 상에 제3 전극(143)을 형성한다. 제3 전극(143)은 보호막(144) 위에서 제1 전극(141)을 및 제2 전극(142) 상부 및 측면에 형성한다. 제3 전극(143)은 수소를 침투를 방지하는 물질인 티타늄(Ti)을 포함하는 질화티타늄(TiN), 탄소티타늄(TiC), 질화알루미늄(AlN) 및 질화티타늄알루미늄(TiAlN)등으로 이루어질 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
본 명세서의 실시예에 따르면, 제2 게이트 전극(140)은 제2 반도체 패턴(131)의 채널영역에 중접되는 위치에 형성되는 제1 전극(141), 제2 전극(142), 보호막(144) 및 제3 전극(143)으로 형성될 수 있다.
도5는 본 명세서의 실시예에 따른 제2 트랜지스터의 단면도이다.
본 명세서의 실시예를 설명함에 있어 이전 실시예와 동일 또는 대응되는 구성요소에 대한 설명은 생략하기거나 간략히 한다.
제2 게이트 절연막(116) 위에 제1 전극(241)과 제2 전극(424)을 형성하고 패터닝하는 공정을 포함할 수 있다.
제1 전극(241)은 수소를 침투를 방지하는 물질인 티타늄(Ti)을 포함하는 물질로 구성할 수 있다. 예를 들면, 제1 전극(241)은 질화티타늄(TiN), 탄소티타늄(TiC), 질화알루미늄(AlN) 및 질화티타늄알루미늄(TiAlN)등으로 이루어질 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제2 전극(242)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제1 전극(241)의 폭은 제2 전극(242)과 다르게 형성될 수 있다. 예를 들면, 제1 전극(241)의 폭은 제2 전극(242)보다 크게 형성될 수 있다.
제1 전극(241) 및 제2 전극(242)의 상부 및 측면 중 적어도 하나 이상에 제3 전극(243)을 형성한다.
제3 전극(243)은 수소를 침투를 방지하는 물질인 티타늄(Ti)을 포함하는 물질로 구성될 수 있다. 예를 들면, 제3 전극(243)은 질화티타늄(TiN), 탄소티타늄(TiC), 질화알루미늄(AlN) 및 질화티타늄알루미늄(TiAlN)등으로 이루어질 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제3 전극(243)은 제1 전극(241)의 측면과 제1 전극(241)보다 큰 폭으로 형성되어 제1 전극(241)과 중첩되지 않은 제2 전극(242)의 상면과 연결될 수 있으며, 또한 제2 전극(242)의 해당 상면 및 측면에 연결될 수 있다.
도 6은 본 명세서의 실시예에 따른 제2 트랜지스터의 단면도이다.
본 명세서의 실시예를 설명함에 있어 이전 실시예와 동일 또는 대응되는 구성요소에 대한 설명은 생략하기거나 간략히 한다.
제2 게이트 절연막(116) 위에 제1 전극(341)과 제2 전극(324)을 형성하고 패터닝하는 공정을 포함할 수 있다.
제1 전극(341)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제2 전극(342)은 수소를 침투를 방지하는 물질인 티타늄(Ti)을 포함하는 물질로 구성할 수 있다. 예를 들면, 제2 전극(342)은 질화티타늄(TiN), 탄소티타늄(TiC), 질화알루미늄(AlN) 및 질화티타늄알루미늄(TiAlN)등으로 이루어질 수 있으며, 본 명세서의 실시예들이 이에 한정되지 않는다.
제1 전극(341)의 폭은 제2 전극(342)과 다르게 형성될 수 있다. 예를 들면, 제1 전극(341)의 폭은 제2 전극(342)과 크게 형성될 수 있다.
제1 전극(341) 및 제2 전극(342) 상부 및 측면에 제3 전극(343)을 형성한다
제3 전극(343)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al) 크롬(Cr), 금(Au), 니켈(Ni), 및 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있으며, 이에 한정되는 것은 아니다.
제3 전극(343)은 제1 전극(341)의 측면과 제1 전극(341)보다 큰 폭으로 형성되어 제1 전극(341)과 중첩되지 않은 제2 전극(342)의 상면과 연결될 수 있으며, 또한 제2 전극(342)의 해당 상면 및 측면에 연결될 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 청구 범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시 장치
20: 제1 트랜지스터
30: 제2 트랜지스터
70: 제3 트랜지스터
100: 기판
110: 버퍼층
160: 봉지층
180: 댐부

Claims (22)

  1. 제1 플랙서블 기판;
    제1 영역, 제2 영역, 및 제3 영역을 포함하는 제2 플랙서블 기판; 및
    상기 제1 플랙서블 기판과 상기 제2 플랙서블 기판 사이에 있는 중간층을 포함하며,
    상기 제1 영역에는 복수의 픽셀들이 배치되며, 상기 복수의 픽셀들은 다결정 반도체 및 제1 게이트 전극을 포함하는 제1 트랜지스터와, 산화물 반도체 및 제1 금속층, 제2 금속층, 및 제3 금속층으로 이루어진 제2 게이트 전극을 포함하는 제2 트랜지스터를 포함하며,
    상기 제2 영역에는 다결정 반도체를 포함하는 제3 트랜지스터가 배치되며,
    상기 제3 영역에는 복수의 댐, 제1 배선, 제2 배선, 및 캐소드 전극이 배치되며, 상기 캐소드 전극은 상기 제1 영역 및 상기 제2 영역으로 연장되는, 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 플랙서블 기판 상에 있는 제1 버퍼층;
    상기 제1 트랜지스터 및 상기 제1 버퍼층 사이에 있는 제1 차단층; 및
    상기 제3 트랜지스터와 상기 제1 버퍼층 사이에 있는 제2 차단층을 더 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 차단층은 상기 제1 트랜지스터의 소스전극과 연결되고, 상기 제2 차단층은 상기 제3 트랜지스터의 소스전극과 연결되는, 표시 장치.
  4. 제1 항에 있어서,
    상기 복수의 픽셀들은 캐패시터를 포함하며,
    상기 캐패시터는 제1 캐패시터 전극과 제2 캐패시터 전극을 포함하는, 표시 장치
  5. 제4 항에 있어서,
    상기 제1 캐패시터 전극은 상기 제1 트랜지스터의 게이트 전극과 동일 층에 있는, 표시 장치.
  6. 제4 항에 있어서,
    상기 제2 트랜지스터는 하부 게이트를 더 포함하고,
    상기 제2 캐패시터 전극은 상기 하부 게이트와 동일 층에 있는, 표시 장치.
  7. 제1 항에 있어서,
    상기 제1 트랜지스터의 제1 소스 및 드레인 전극, 및 상기 제2 트랜지스터의 제2 소스 및 드레인 전극은, 상기 제3 트랜지스터의 제3 소스 및 드레인 전극과 동일 층에 있는, 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 내지 제3 트랜지스터 위에 있는 제1 평탄화층;
    상기 제1 평탄화층 위에 있는 제2 평탄화층;
    상기 제1 평탄화층과 상기 제2 평탄화층 사이에 있는 애노드 전극; 및
    상기 제1 트랜지스터와 상기 애노드 전극을 연결하는 연결 전극을 더 포함하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 애노드 전극 위에 있는 뱅크 및 스페이서를 더 포함하는, 표시 장치.
  10. 제9 항에 있어서.
    상기 뱅크 위에 있는 발광층을 더 포함하고,
    상기 발광층은 상기 스페이서와 이격되는, 표시 장치.
  11. 제9 항에 있어서,
    상기 제3 영역의 복수의 댐은 상기 제1 평탄화층, 상기 제2 평탄화층, 상기 뱅크, 및 상기 스페이서 중 두 개 이상으로 이루어지는, 표시 장치.
  12. 제11 항에 있어서
    상기 제1 배선 및 상기 제2 배선은 상기 복수의 댐 중 하나 이상의 하부에 있는, 표시 장치.
  13. 제11 항에 있어서,
    상기 제1 배선과 상기 제2 배선의 연결 위치는 상기 제2 배선과 상기 캐소드 전극의 연결 위치와 다른, 표시 장치.
  14. 제1 항에 있어서,
    상기 제2 게이트 전극의 상기 제1 금속층은 상기 제2 금속층 하부에 있으며,
    상기 제3 금속층은 상기 제2 금속층 상부에 있으며,
    상기 제2 금속층과 상기 제3 금속층 사이에 있는 보호막을 더 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 보호막은 상기 제2 금속층의 상면 및 측면 중 하나 이상과 접촉하는, 표시 장치.
  16. 제14 항에 있어서,
    상기 보호막은 실리콘 산화물로 이루어진, 표시 장치.
  17. 제1 항에 있어서,
    상기 제2 게이트 전극의 상기 제1 금속층은 상기 제2 금속층 하부에 있고,
    상기 제3 금속층은 상기 제2 금속층 상부 및 측면 중 하나 이상과 접촉하는, 표시 장치.
  18. 제1 항에 있어서,
    상기 제2 게이트 전극의 상기 제1 금속층의 폭은 상기 제2 금속층의 폭보다 넓으며,
    상기 제3 금속층은 상기 제1 금속층의 양측 끝단부와 접촉하는, 표시 장치.
  19. 제1 항에 있어서,
    상기 제2 게이트 전극의 상기 제1 금속층, 상기 제2 금속층, 및 상기 제3 금속층 중 하나 이상은 TiN, TiC, AlN, 및 TiAlN 중 하나 이상으로 구성되는, 표시 장치.
  20. 제1 항에 있어서,
    상기 캐소드 위에 있는 복수의 봉지층을 더 포함하는, 표시 장치.
  21. 제20 항에 있어서,
    상기 복수의 댐 위에는 상기 복수의 봉지층 중 두 개 이상의 봉지층이 배치되는, 표시 장치.
  22. 제1 항에 있어서,
    상기 중간층은 무기막으로 구성되는, 표시 장치.
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