JP7337882B2 - 表示装置 - Google Patents

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Description

本明細書は互いに異なる形態の薄膜トランジスタを含む表示装置に関するものである。
情報化社会が発展するのに伴い、画像を表示するための多様な種類の表示装置が開発されている。このような表示装置のうちには、表示パネルの外部にバックライトユニットを備えず、自ら光を出す発光素子が表示パネルに形成された表示装置がある。
そして、発光素子が表示パネルに形成された表示装置は、映像が表示される表示領域に複数の画素を定義し、複数の画素内のサブピクセルごとに少なくとも一つの薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）が設けられたアレイ基板を含む。
例えば、アレイ基板は、サブピクセルごとに発光素子に駆動電流を供給する駆動薄膜トランジスタ及び駆動薄膜トランジスタにゲート信号を供給するスイッチング薄膜トランジスタを含む（特許文献１）。
一方、このような表示装置のアレイ基板において、駆動薄膜トランジスタは階調の表現に有利であり、スイッチング薄膜トランジスタはオン／オフ率（Ｏｎ／Ｏｆｆ Ｒａｔｉｏ）が良好であるように設計されなければならない。駆動薄膜トランジスタは電圧変化量に対する電流変化量が少ないほど階調の表現に有利であり、スイッチング薄膜トランジスタはオン－オフ（Ｏｎ－Ｏｆｆ）が早くなければならないからである。
しかし、アレイ基板上に配置された同じ半導体物質を含む駆動薄膜トランジスタとスイッチング薄膜トランジスタは同じ特性を有するので、薄膜トランジスタの特性によって、駆動薄膜トランジスタの特性とスイッチング薄膜トランジスタの特性を違うように設計するのには困難がある。
また、互いに異なる半導体を有する複数のトランジスタを設計する場合、工程が複雑になり、生産コストが増加することがある。
特開２０２１－１３０２１号公報
本発明の一実施例は、アレイ基板上に互いに異なる特性を有する薄膜トランジスタを一緒に配置して表示装置の性能を向上させようとする。
本発明の一実施例は、酸化物半導体をアクティブ層に適用して、単一アクティブ層（Ｓｉｎｇｌｅ ａｃｔｉｖｅ ｌａｙｅｒ）及びトップゲート（Ｔｏｐ ｇａｔｅ）の薄膜トランジスタと二重アクティブ（Ｄｕａｌ ａｃｔｉｖｅ ｌａｙｅｒ）及び二重ゲート（Ｄｏｕｂｌｅ ｇａｔｅ）の薄膜トランジスタをスイッチングトランジスタ又は駆動トランジスタとして使うことができるようにすることを目的とする。
本発明の一実施例は、駆動電流カーブ（ｏｕｔｐｕｔ ｃｕｒｖｅ又はＩｄｓ－Ｖｄｃｕｒｖｅ）又はＩ－Ｖカーブ（ｔｒａｎｓｆｅｒ ｃｕｒｖｅ又はＩｄｓ－Ｖｇｓ ｃｕｒｖｅ）測定の際、飽和（Ｓａｔｕｒａｔｉｏｎ）領域で互いに異なる電流値を有するように薄膜トランジスタを具現することによって互いに異なる動作特性を有するようにすることを目的とする。ここで、Ｉｄｓは薄膜トランジスタのソース－ドレイン電流（すなわち、駆動電流）であり、Ｖｄは薄膜トランジスタのドレイン電圧であり、Ｖｇｓは薄膜トランジスタのゲート－ソース電圧を示す。
本発明の一実施例は、電圧変化量に対する電流変化量（Ｓ－Ｆａｃｔｏｒ）値が違って互いに異なる動作特性を有する複数の薄膜トランジスタを含む表示装置を提供しようとする。
前述した技術的課題を達成するための本明細書の一実施例による表示装置を提供する。
本発明の実施例は、表示装置は表示領域及び非表示領域を含む基板であり、非表示領域に存在する第１薄膜トランジスタと、表示領域に存在する第２薄膜トランジスタ及び第３薄膜トランジスタとを含むことができる。
第１薄膜トランジスタは、第１ポリシリコンを含む第１半導体パターン、第１半導体パターンと重畳する第１ゲート電極、及び第１半導体パターンに連結される第１ソース電極及び第１ドレイン電極を含むことができる。
第２薄膜トランジスタは、第１酸化物半導体を含む第２半導体パターン及び第３半導体パターン、第２半導体パターンと重畳する第２ゲート電極、第３半導体パターンと重畳する第３ゲート電極、及び第２半導体パターンと第３半導体パターンがコンタクトホールを介して連結される第２ソース電極及び第２ドレイン電極を含むことができる。
第３薄膜トランジスタは、第１酸化物半導体を含む第４半導体パターン、第４半導体パターンと重畳する第４ゲート電極、及び第４半導体パターンに連結される第３ソース電極及び第３ドレイン電極を含むことができる。
本発明の他の実施例による表示装置は、表示領域及び非表示領域を含む基板、非表示領域にある駆動回路部、及び表示領域にある画素部を含み、画素部は互いに異なる構造に具現されたスイッチングトランジスタ及び駆動トランジスタを含むことができる。
駆動トランジスタは、ソース／ドレイン領域及びチャネル領域を含む第１アクティブ、第１アクティブの上部にある第２アクティブ、第２アクティブの上部で第１アクティブのソース／ドレイン領域及び前記第２アクティブのソース／ドレイン領域に連結されたソース／ドレイン電極、第１アクティブの下部にある下部ゲート電極、及び第２アクティブの上部にある上部ゲート電極を含むことができ、第１アクティブのソース／ドレイン領域は第１コンタクトホールを介してソース／ドレイン電極に連結され、第２アクティブのソース／ドレイン領域は第２コンタクトホールを介してソース／ドレイン電極に連結され、第１コンタクトホールはチャネル方向に上部ゲート電極から前記第２コンタクトホールの位置より遠く位置することができる。
本明細書の実施例によれば、互いに異なる電気的特性を有する単一アクティブトップゲートタイプの薄膜トランジスタと二重アクティブ二重ゲートタイプの薄膜トランジスタをそれぞれその特性に相応しい用途に使うことにより、表示装置の性能を向上させることができる。
具体的に、単一アクティブトップゲートタイプの薄膜トランジスタ及び二重アクティブ二重ゲートタイプの薄膜トランジスタがそれぞれ互いに異なる特性を有し、それぞれの特性によって、単一アクティブトップゲートタイプの薄膜トランジスタ及び二重アクティブ二重ゲートタイプの薄膜トランジスタのいずれか一つはスイッチングトランジスタとして使い、他の一つは駆動トランジスタとして使うことができる。
前述した効果の他にも、本発明の他の特徴及び利点は以下の記述及び説明から本発明が属する技術分野で通常の知識を有する者に明らかに理解可能であろう。
本発明の一実施例による表示装置の概略図である。 図１に示したアクティブ領域ＡＡに配置されるサブピクセルを示す平面図である。 図１に示したアクティブ領域ＡＡに配置されるサブピクセルを示す平面図である。 本発明の一実施例による表示装置の一画素駆動回路を示す回路図である。 図３の画素発光駆動素子Ｔ２の詳細回路図である。 本明細書の一実施例による表示装置を示した断面図である。 本明細書の他の実施例による表示装置を示した断面図である。 本明細書の他の実施例による表示装置を示した断面図である。 図５の第２薄膜トランジスタの詳細断面図である。 図５の第２薄膜トランジスタの詳細平面図である。 本発明の画素発光駆動素子のシミュレーションを遂行した回路図である。 図１０の条件ＩでのＩ－Ｖカーブグラフである。 図１０の条件IIでのＩ－Ｖカーブグラフである。 図１０の条件IIIでのＩ－Ｖカーブグラフである。
本発明の利点及び特徴、そしてそれらを達成する方法は添付図面に基づいて詳細に後述する実施例を参照すれば明らかになるであろう。しかし、本発明は以下で開示する実施例に限定されるものではなく、互いに異なる多様な形態に具現されることができる。ただ、本実施例は本発明の開示を完全にし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を知らせるために提供するものである。本発明は請求項の範疇によって定義されるだけである。
本発明の実施例を説明するための図面に開示した形状、サイズ、縮尺、角度、個数などは例示的なものであるので、本発明が図面に示した事項に限定されるものではない。明細書全般にわたって同じ構成要素は同じ参照符号で指称することができる。また、本発明の説明において、関連した公知の技術についての具体的な説明が本発明の要旨を不必要にあいまいにする可能性があると判断される場合、その詳細な説明を省略する。
本明細書で言及する「含む」、「有する」、「なる」、「構成される」などを使う場合、「～のみ」という表現を使わない限り、他の部分をさらに含むことができる。構成要素を単数で表現する場合、特に明示的な記載事項がない限り、複数を含む。
構成要素の解釈において、別途の明示的記載がなくても誤差範囲を含むものとして解釈する。
例えば、「～の上に」、「～の上部に」、「～の下部に」、「～のそばに」などで二つの部分の位置関係を説明する場合、「すぐ」又は「直接」という表現を使わない限り、二つの部分の間に一つ以上の他の部分が位置することができる。
空間的に相対的な用語である「下（ｂｅｌｏｗ、ｂｅｎｅａｔｈ）」、「下部（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などは図面に示すように一つの素子又は構成要素と他の素子又は構成要素の相関関係を容易に記述するために使うことができる。空間的に相対的な用語は、図面に示した方向に加え、使用時又は動作時に素子の互いに異なる方向を含む用語として理解しなければならない。例えば、図面に示した素子を覆す場合、他の素子の「下（ｂｅｌｏｗ）」又は「下（ｂｅｎｅａｔｈ）」で記述した素子は他の素子の「上（ａｂｏｖｅ）」に置かれることができる。よって、例示的な用語である「下」は下と上の両方向を含むことができる。同様に、例示的な用語である「上」又は「上」は上と下の両方向を含むことができる。
時間関係についての説明の場合、例えば、「～の後に」、「～に引き続き」、「～の次に」、「～の前に」などで時間的先後関係を説明する場合、「すぐ」又は「直接」という表現を使わない限り、連続的ではない場合も含むことができる。
第１、第２などを多様な構成要素を敍述するために使うが、これらの構成要素はこれらの用語に制限されない。これらの用語はただ一構成要素を他の構成要素と区別するために使用するものである。よって、以下で言及する第１構成要素は本発明の技術的思想内で第２構成要素であることもできる。
「少なくとも一つ」という用語は一つ以上の関連項目から提示可能な全ての組合せを含むものとして理解しなければならない。例えば、「第１項目、第２項目及び第３項目の少なくとも一つ」の意味は、第１項目、第２項目又は第３項目のそれぞれだけでなく、第１項目、第２項目及び第３項目の中で２個以上から提示することができる全ての項目の組合せを意味することができる。
本発明のいくつかの実施例のそれぞれの特徴は部分的に又は全体的に互いに結合又は組合せ可能であり、技術的に多様な連動及び駆動が可能であり、各実施例を互いに独立的に実施することもでき、連関関係で一緒に実施することもできる。
本発明の実施例を説明する各図面の構成要素に参照符号を付け加えるにあたり、同じ構成要素に対しては、たとえ他の図面に表示されても、できるだけ同じ符号を付ける。
本発明の実施例において、ソース電極とドレイン電極は説明の便宜のために区別したものであるだけで、ソース電極とドレイン電極は互いに替わることができる。ソース電極がドレイン電極になり、ドレイン電極がソース電極になることができる。また、いずれか一実施例のソース電極は他の実施例のドレイン電極になることができ、いずれか一実施例のドレイン電極は他の実施例のソース電極になることができる。
本発明のいずれか実施例では、説明の便宜のために、ソース領域とソース電極を区別し、ドレイン領域とドレイン電極を区別することもあるが、本発明の実施例がこれに限定されるものではない。ソース領域がソース電極になることができ、ドレイン領域がドレイン電極になることができる。また、ソース領域がドレイン電極になることもでき、ドレイン領域がソース電極になることもできる。
本発明のいくつかの実施例のそれぞれの特徴は部分的に又は全体的に互いに結合又は組合せ可能であり、当業者によって技術的に多様な連動及び駆動が可能であり、実施例を互いに独立的に実施するか又は連関関係で一緒に実施することもできる。
以下、添付図面に基づいて本発明の多様な実施例を詳細に説明する。
図１は本発明による表示装置１００を示す平面図である。
表示パネル１０２は、基板１０１上に備えられるアクティブ領域ＡＡと、アクティブ領域ＡＡの周辺に配置される非アクティブ領域ＮＡとに区分される。基板１０１は、ベンディングができるように、可撓性（ｆｌｅｘｉｂｉｌｉｔｙ）を有するプラスチック素材から形成される。例えば、基板１０１は、ＰＩ（Ｐｏｌｙｉｍｉｄｅ）、ＰＥＴ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｔｅｒｅｐｈｔｈａｌａｔｅ）、ＰＥＮ（ｐｏｌｙｅｔｈｙｌｅｎｅ ｎａｐｈｔｈａｌａｔｅ）、ＰＣ（ｐｏｌｙｃａｒｂｏｎａｔｅ）、ＰＥＳ（ｐｏｌｙｅｔｈｅｒｓｕｌｆｏｎｅ）、ＰＡＲ（ｐｏｌｙａｒｙｌａｔｅ）、ＰＳＦ（ｐｏｌｙｓｕｌｆｏｎｅ）、ＣＯＣ（ｃｉｃｌｉｃ－ｏｌｅｆｉｎ ｃｏｐｏｌｙｍｅｒ）などの素材から形成される。
アクティブ領域ＡＡのサブピクセルは酸化物半導体層を有する薄膜トランジスタを含む。
非アクティブ領域ＮＡにはデータ駆動部１０４及びゲート駆動部１０３の少なくとも一つが配置されることができ、基板１０１が曲がるベンディング領域ＢＡをさらに含むことができる。このうち、ゲート駆動部１０３は多結晶半導体層を有する薄膜トランジスタを用いて基板１０１に直接形成されることができる。
このような酸化物半導体層を有する薄膜トランジスタ及び多結晶半導体層を有する薄膜トランジスタは電子移動度が高くて高解像度及び低電力の具現が可能である。
アクティブ領域ＡＡには複数のデータライン及び複数のゲートラインが配置されることができる。例えば、複数のデータラインは行（Ｒｏｗ）又は列（Ｃｏｌｕｍｎ）に配置されることができ、複数のゲートラインは列（Ｃｏｌｕｍｎ）又は行（Ｒｏｗ）に配置されることができる。そして、データラインとゲートラインによって定義される領域にはピクセルＰＸが配置されることができる。各ピクセルＰＸは一つ以上のサブピクセルＳＰＸを含むことができる。
非アクティブ領域ＮＡにはゲート駆動回路を含むゲート駆動部１０３が配置されることができる。ゲート駆動部１０３のゲート駆動回路は、複数のゲートラインＧＬにスキャン信号を順次供給することにより、画素行を順次駆動させる。ここで、ゲート駆動回路はスキャン駆動回路とも言う。そして、画素行は一つのゲートラインに連結された画素を言う。
ゲート駆動回路は多結晶半導体層を有する薄膜トランジスタから構成されることができ、酸化物半導体層を有する薄膜トランジスタから構成されることもでき、多結晶半導体層を有する薄膜トランジスタと酸化物半導体層を有する薄膜トランジスタの両者から構成されることもできる。ゲート駆動回路の薄膜トランジスタがアクティブ領域ＡＡのサブピクセルに配置された薄膜トランジスタと半導体層が同じ物質の場合には、同じ工程で同時に遂行することができる。
ゲート駆動回路は、シフトレジスタ（Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）、レベルシフター（Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ）などを含むことができる。
ゲート駆動回路は、本明細書の実施例による表示装置のように、ＧＩＰ（Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）タイプに具現されて基板１０１に直接配置されることができる。
ゲート駆動回路を含むゲート駆動部１０３は、オン（Ｏｎ）電圧又はオフ（Ｏｆｆ）電圧のスキャン信号を多数のゲートラインに順次供給する。
本明細書の一実施例による表示装置１００はデータ駆動回路をさらに含むことができる。そして、データ駆動回路は、ゲート駆動回路を含むゲート駆動部１０３によって特定のゲートラインが開けば、映像データをアナログ形態のデータ電圧に変換して複数のデータラインに供給する。
基板１０１に配置された多数のゲートラインＧＬは、多数のスキャンライン及び多数の発光制御ラインなどを含むことができる。多数のスキャンライン及び多数の発光制御ラインは異種のトランジスタ（スキャントランジスタ、発光トランジスタ）のゲートノードに異種のゲート信号（スキャン信号、発光制御信号）を伝達する配線である。
ゲート駆動回路を含むゲート駆動部１０３は、ゲートラインＧＬの一種である複数のスキャンラインにスキャン信号を出力するスキャン駆動回路と、ゲートラインの他種である複数の発光制御ラインに発光制御信号を出力する発光駆動回路とを含むことができる。
データラインＤＬはベンディング領域ＢＡを通過するように配置されることができ、多様なデータラインＤＬが配置されてデータパッドＰＡＤに連結されることができる。
ベンディング領域ＢＡは基板１０１がベンディングされる領域であることができる。基板１０１はベンディング領域ＢＡを除いた領域でベンディングされずに平坦な状態で維持されることができ、ベンディング領域ＢＡで基板１０１がベンディングされるように構成されることができる。これにより、基板１０１のベンディング領域ＢＡを基準に分離される二つのベンディングされていない領域の基板１０１は互いに向き合うことができる。
図２ａ及び図２ｂは図１に示したアクティブ領域ＡＡに配置されるサブピクセルを示す平面図である。
アクティブ領域ＡＡはマトリックス状に配列された単位画素を介して映像を表示する。単位画素は赤色Ｒ、緑色Ｇ及び青色Ｂサブピクセルから構成されるか、赤色Ｒ、緑色Ｇ、青色Ｂ及び白色Ｗサブピクセルから構成される。例えば、図２ａに示したように、赤色Ｒ、緑色Ｇ及び青色Ｂサブピクセルが仮想の同一水平ラインに一列に配列されるか、図２ｂに示したように、赤色Ｒ、緑色Ｇ及び青色Ｂサブピクセルが互いに離隔して配置されて仮想の三角形構造に配列されることができる。単位画素の形態は図２ａ及び図２ｂに限定されず、多様な形態に具現されることができる。
図３は本明細書の一実施例による表示装置において一画素駆動回路を示す回路図である。サブピクセルＳＰＸは発光素子ＥＬと画素駆動回路とを含み、画素駆動回路は６個のトランジスタと一つのキャパシタを備え、発光素子ＥＬに駆動電流を供給する。図３に示したサブピクセルＳＰＸの等価回路はこれに限定されず、多様に具現可能である。
具体的に、画素駆動回路は、駆動トランジスタＴ２、第１及び第３～第６スイッチングトランジスタＴ１、Ｔ３～Ｔ６、及び一つのストレージキャパシタＣｓｔを含む。
駆動トランジスタＴ２は、第１ノードＮ１に連結されたゲートノード、第２ノードＮ２に連結されたドレインノード、及び第３ノードＮ３に連結されたソースノードを含む。第１ノードＮ１はストレージキャパシタＣｓｔの一ノードに連結され、第２ノードＮ２は第３スイッチングトランジスタＴ３及び第４スイッチングトランジスタＴ４に連結され、第３ノードＮ３は第１スイッチングトランジスタＴ１及び第５スイッチングトランジスタＴ５に連結される。駆動トランジスタＴ２のソースノードは有機発光素子のような発光素子ＥＬと電気的に連結される。駆動トランジスタＴ２は画素発光駆動素子と言える。
具体的に、駆動トランジスタＴ２のソースノードは第５スイッチングトランジスタＴ５のドレインノードと第３ノードＮ３に連結される。また、駆動トランジスタＴ２は有機発光素子のような発光素子ＥＬのアノードと電気的に連結される。
駆動トランジスタＴ２のドレインノードは第４スイッチングトランジスタＴ４を介して高電位電圧ＶＤＤＥＬを提供する高電位電圧ラインに連結される。よって、発光期間の間に駆動トランジスタＴ２は第４スイッチングトランジスタＴ４を介して高電位電圧ＶＤＤＥＬを受けることによってターンオンされ、駆動電流を発光素子ＥＬに提供する。
第１スイッチングトランジスタＴ１は、第２スキャン信号Ｓｃａｎ２を提供する第２スキャン信号ラインに連結されたゲートノード、データ電圧Ｄａｔａを提供するデータラインに連結されたドレインノード、及び第３ノードＮ３に連結されたソースノードを含む。第１スイッチングトランジスタＴ１は第２スキャン信号Ｓｃａｎ２によってターンオンされるかターンオフされる。第２スキャン信号Ｓｃａｎ２がターンオンレベルを有すれば、第１スイッチングトランジスタＴ１はターンオンされ、データ電圧Ｄａｔａを第３ノードＮ３に供給する。
第３スイッチングトランジスタＴ３は、第１スキャン信号Ｓｃａｎ１が提供される第１スキャン信号ラインに連結されたゲートノード、第２ノードＮ２に連結されたドレインノード、及び第１ノードに連結されたソースノードを含む。第１スキャン信号Ｓｃａｎ１がターンオンレベルを有すれば、第３スイッチングトランジスタＴ３はターンオンされて駆動トランジスタＴ２のゲートノードとドレインノードをダイオードコネクションさせることにより駆動トランジスタＴ２の敷居電圧をセンシングすることができる。
第４スイッチングトランジスタＴ４は、第ｎ発光制御信号ＥＭ［ｎ］が提供される第ｎ発光制御信号ラインに連結されたゲートノード、高電位電圧ラインに連結されたドレインノード、及び第２ノードＮ２に連結されたソースノードを含む。第４スイッチングトランジスタＴ４は第ｎ発光制御信号ＥＭ［ｎ］によってターンオンされ、高電位電圧ＶＤＤＥＬを駆動トランジスタＴ２のドレインノードに供給する。
したがって、第４スイッチングトランジスタＴ４は高電位電圧ＶＤＤＥＬを駆動トランジスタＴ２のドレインノードに供給することにより、駆動トランジスタＴ２のドレイン－ソース間電流（以下、Ｉｄｓという）が発光素子ＥＬに流れる。よって、駆動トランジスタＴ２はデータ電圧Ｄａｔａによって発光素子ＥＬに提供される電流量を調節することにより階調を表現することができる。
第５スイッチングトランジスタＴ５は、第ｎ－１発光制御信号ＥＭ［ｎ－１］が提供される第ｎ－１発光制御信号ラインに連結されたゲートノード、第３ノードＮ３に連結されたドレインノード、及び第４ノードＮ４に連結されたソースノードを含む。ストレージキャパシタＣｓｔのカップリング効果によって駆動トランジスタＴ２の敷居電圧をサンプリングするために、第５スイッチングトランジスタＴ５はターンオンされて第３ノードＮ３のデータ電圧Ｄａｔａを第４ノードＮ４に提供する。また、発光素子ＥＬが発光するうちに第５スイッチングトランジスタＴ５はターンオンされ、駆動電流を発光素子ＥＬに提供する。
第６スイッチングトランジスタＴ６は、第１スキャン信号Ｓｃａｎ１が提供される第１スキャン信号ラインに連結されたゲートノード、初期化電圧Ｖｉｎｉが提供される初期化電圧ラインに連結されたソースノード、及び第４ノードＮ４に連結されたドレインノードを含む。
第６スイッチングトランジスタＴ６は第１スキャン信号Ｓｃａｎ１によってターンオンされ、初期化電圧Ｖｉｎｉを第４ノードＮ４に供給して発光素子ＥＬのアノードを放電させる。
ストレージキャパシタＣｓｔは第１ノードＮ１と第４ノードＮ４に連結され、駆動トランジスタＴ２のゲートノードに印加される電圧を貯蔵する。
ストレージキャパシタＣｓｔは第１ノードＮ１及び第４ノードＮ４に電気的に連結され、駆動トランジスタＴ２のゲートノードに供給される電圧と発光素子ＥＬのアノードに供給される電圧との差を貯蔵する。
以下では、駆動トランジスタＴ２の構造について詳細に説明する。
図４は図３の画素発光駆動素子Ｔ２の詳細回路図である。
本明細書の実施例によれば、駆動トランジスタＴ２の駆動電流供給性能と低階調の表現の可能なＳ－Ｆａｃｔｏｒ特徴が要求されるから、図４のように２個のトランジスタを並列で連結して駆動トランジスタＴ２を設計することができる。これにより、サブピクセルＳＰＸの駆動性能を非常に向上させることができる。図４で、ｇ、ｄ及びｓはそれぞれ駆動トランジスタＴ２のゲートノード、ドレインノード及びソースノードを示し、ＶＤＤは駆動トランジスタＴ２のドレインノードｄに印加される電圧を示し、ＶＳＳは駆動トランジスタＴ２のソースノードｓに印加される電圧（接地電圧であり得る）を示す。
本明細書では、図３のように、各サブピクセルＳＰＸは、有機発光素子のような発光素子ＥＬ、第１～第６トランジスタＴ１～Ｔ６、及びストレージキャパシタＣｓｔなどを含むものとして説明されたが、これに限定されない。例えば、本明細書の実施例による表示装置において、各サブピクセルＳＰＸは、発光素子、第１～第６トランジスタＴ１～Ｔ６、第７トランジスタ及びストレージキャパシタＣｓｔなどを含むことができる。
図５は図１のＩ－Ｉ’についての断面構造を示す図である。そして、図６及び図７は表示領域ＡＡの画素駆動回路内のストレージキャパシタＣｓｔの構造の他の実施例を示す図である。また、図８及び図９は表示領域ＡＡの画素駆動トランジスタの並列連結構造を示す断面図及び平面図である。本明細書の実施例による表示装置は、図５～図７、及び図８及び図９を参照して詳細に説明する。
図５を参照すると、非アクティブ領域ＮＡのゲート駆動部に配置される第１薄膜トランジスタ２００の多結晶半導体層２１０（例えば、第１半導体パターン）は下部バッファー層１１２上に形成される。このような多結晶半導体層２１０は、チャネル領域２１０Ｃ、ソース領域２１０Ｓ及びドレイン領域２１０Ｄを備える。チャネル領域２１０Ｃは第１ゲート絶縁膜１１３を挟んで第１ゲート電極２１１と重畳して第１ソース及び第１ドレイン電極２１２、２１３間のチャネル領域２１０Ｃを形成する。ソース領域２１０Ｓは第１ソース電極２１２と第１ソースコンタクトホール２１２ａを介して電気的に接続される。ドレイン領域は第１ドレイン電極２１３と第１ドレインコンタクトホール２１３ａを介して電気的に接続される。多結晶半導体層２１０は非晶質半導体層及び酸化物半導体層３１０、４１１、４１２より移動度が高く、エネルギー消費電力が低くて信頼性に優れるので、スキャンラインＳＬを駆動するゲート駆動部１０３に適用するのに相応しい。このような多結晶半導体層２１０と基板１１０との間にはマルチバッファー層１１１と下部バッファー層１１２が配置される。マルチバッファー層１１１は、基板１１０に浸透した水分及び／又は酸素が拡散することを遅延させる。このマルチバッファー層１１１は窒化シリコン（ＳｉＮｘ）及び酸化シリコン（ＳｉＯｘ）が少なくとも１回交互に積層されることによってなる。下部バッファー層１１２は多結晶半導体層２１０を保護し、基板１１０から流入する多様な種類の欠陷を遮断する機能を果たす。この下部バッファー層１１２は、ａ－Ｓｉ、窒化シリコン（ＳｉＮｘ）又は酸化シリコン（ＳｉＯｘ）などから形成されることができる。
第１ゲート電極２１１は第１ゲート絶縁膜１１３上に形成される。この第１ゲート電極２１１は第１ゲート絶縁膜１１３を挟んで多結晶半導体層２１０のチャネル領域２１０Ｃと重畳する。第１ゲート電極２１１は、ストレージ下部電極５１０及び第２ゲート電極４１０と同じ素材、例えばモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１種又はこれらの合金からなる単一層又は多重層であることができるが、これに限定されない。
多結晶半導体層２１０上に位置する第１層間絶縁膜１１４は第２ゲート絶縁膜１１５及び上部バッファー層１１６に比べて水素粒子含有量が高い無機膜から形成される。例えば、第１層間絶縁膜１１４はＮＨ３ガスを用いた蒸着工程によって形成される窒化シリコン（ＳｉＮｘ）からなり、第２ゲート絶縁膜１１５及び上部バッファー層１１６は酸化シリコン（ＳｉＯｘ）から形成される。第１層間絶縁膜１１４に含まれた水素粒子は水素化工程の際に多結晶半導体層２１０に拡散して多結晶半導体層２１０内の空隙を水素で満たす。これにより、多結晶半導体層２１０は安定化して第１薄膜トランジスタ２００の特性低下を防止することができる。
第１ソース電極２１２は、第１ゲート絶縁膜１１３、第１層間絶縁膜１１４、第２ゲート絶縁膜１１５、上部バッファー層１１６、第３ゲート絶縁膜１１７及び第２層間絶縁膜１１８を貫通する第１ソースコンタクトホール２１２ａを介して多結晶半導体層２１０のソース領域２１０Ｓと接続される。第１ドレイン電極２１３は第１ソース電極２１２と向き合い、第１ゲート絶縁膜１１３、第１層間絶縁膜１１４、第２ゲート絶縁膜１１５、上部バッファー層１１６、第３ゲート絶縁膜１１７及び第２層間絶縁膜１１８を貫通する第１ドレインコンタクトホール２１３ａを介して多結晶半導体層２１０のドレイン領域２１０Ｄと接続される。このような第１ソース及び第１ドレイン電極２１２、２１３はストレージ供給ライン５１２と同一平面上に同じ素材から形成されるので、第１ソース及び第１ドレイン電極２１２、２１３はストレージ供給ライン５１２と同じマスク工程によって同時に形成可能である。
このような第１薄膜トランジスタ２００の多結晶半導体層２１０の活性化及び水素化工程以後に第２薄膜トランジスタ４００の第１酸化物半導体層４１１（例えば、第２半導体パターン及び／又は第１アクティブ層）及び第２酸化物半導体層４１２（例えば、第３半導体パターン及び／又は第２アクティブ層）が形成される。すなわち、第１酸化物半導体層４１１及び第２酸化物半導体層４１２は多結晶半導体層２１０の上部に位置する。これにより、第１酸化物半導体層４１１及び第２酸化物半導体層４１２は多結晶半導体層２１０の活性化及び水素化工程の高温雰囲気に露出されないので、第１酸化物半導体層４１１及び第２酸化物半導体層４１２の損傷を防止することができ、信頼性が向上する。
第２薄膜トランジスタ４００は第１薄膜トランジスタ２００から離隔するように基板１１０上に配置される。このような第２薄膜トランジスタ４００は、第２ゲート電極４１０と、第１酸化物半導体層４１１と、第２酸化物半導体層４１２と、第３ゲート電極４１３と、第２ソース電極４１４と、第２ドレイン電極４１５とを備える。
第２ゲート電極４１０は第１層間絶縁膜１１４及び第２ゲート絶縁膜１１５を挟んで第１酸化物半導体層４１１と重畳する。第２酸化物半導体層４１２は上部バッファー層１１６上に第３ゲート電極４１３と重畳するように形成され、第１及び第２酸化物半導体層４１１、４１２は第２ソース電極及び第２ドレイン電極４１４、４１５の間にチャネルを形成する。この第１及び第２酸化物半導体層４１１、４１２は、Ｚｎ、Ｃｄ、Ｇａ、Ｉｎ、Ｓｎ、Ｈｆ及びＺｒの中で選択される少なくとも１種以上の金属を含む酸化物から形成される。第１及び第２酸化半導体層４１１、４１２は互いに同じ又は異なる酸化物から形成されることができる。
このような第２薄膜トランジスタ４００の第２層間絶縁膜１１８、第３ゲート絶縁膜１１７、上部バッファー層１１６及び第２ゲート絶縁膜１１５は第１層間絶縁膜１１４に比べて水素粒子含有量の低い無機膜から形成される。例えば、第２層間絶縁膜１１８、第３ゲート絶縁膜１１７、上部バッファー層１１６及び第２ゲート絶縁膜１１５は酸化シリコン（ＳｉＯｘ）から形成され、第１層間絶縁膜１１４は窒化シリコン（ＳｉＮｘ）から形成される。これにより、第１及び第２酸化物半導体層４１１、４１２の熱処理工程の際に第１層間絶縁膜１１４内の水素及び多結晶半導体層２１０の水素が第１及び第２酸化物半導体層４１１、４１２に拡散することを防止することができる。
第２ソース電極及び第２ドレイン電極４１４、４１５は第２層間絶縁膜１１８上のモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１種又はこれらの合金からなる単一層又は多重層であることができるが、これに限定されない。
第２ソース電極４１４は第２層間絶縁膜１１８及び第３ゲート絶縁膜１１７を貫通する第２ソースコンタクトホール４１４ｂを介して第２酸化物半導体層４１２のソース領域４１２Ｓと接続され、第２ドレイン電極４１５は第２層間絶縁膜１１８及び第３ゲート絶縁膜１１７を貫通する第２ドレインコンタクトホール４１５ｂを介して第２酸化物半導体層４１２Ｄのドレイン領域と接続される。また、第１酸化物半導体層４１１と第２酸化物半導体層４１２の連結のために、第２ソース電極４１４は第２層間絶縁膜１１８、第３ゲート絶縁膜１１７及び上部バッファー層１１６を貫通する第２ソースコンタクトホール４１４ａを介して第１酸化物半導体層４１１のソース領域４１１Ｓと接続され、第２ドレイン電極４１５は第２層間絶縁膜１１８、第３ゲート絶縁膜１１７及び上部バッファー層１１６を貫通する第２ドレインコンタクトホール４１５ａを介して第１酸化物半導体層４１１のドレイン領域４１１Ｄと接続される。そして、第２ソース電極及び第２ドレイン電極４１４、４１５は第１及び第２酸化物半導体層４１１、４１２のチャネル領域４１１Ｃ、４１２Ｃを挟んで互いに向き合うように形成される。
このように、第１及び第２酸化物半導体層４１１、４１２が連結され、第２ゲート電極４１０、第３ゲート電極４１３及び第２ソース電極及び第２ドレイン電極４１４、４１５を含む第２薄膜トランジスタ４００は第３薄膜トランジスタ３００より高い駆動電流量と電圧変化による電流の変化が大きくない利点を有するので、画素駆動トランジスタＴ２に適用することが好ましい。
第３薄膜トランジスタ３００は第１薄膜トランジスタ２００から離隔するように基板１１０上に配置される。このような第３薄膜トランジスタ３００は、第４ゲート電極３１１と、第３酸化物半導体層３１０（例えば、第４半導体パターン）と、第３ソース電極３１２と、第３ドレイン電極３１３とを備える。
第４ゲート電極３１１は第３ゲート絶縁膜１１７を挟んで第３酸化物半導体層３１０と重畳する。第３酸化物半導体層３１０は上部バッファー層１１６上に第４ゲート電極３１１と重畳するように形成され、第３酸化物半導体層３１０は第３ソース及び第３ドレイン電極３１２、３１３の間にチャネルを形成する。この第３酸化物半導体層３１０はＺｎ、Ｃｄ、Ｇａ、Ｉｎ、Ｓｎ、Ｈｆ及びＺｒの中で選択される少なくとも１種以上の金属を含む酸化物から形成され、第２酸化物半導体層４１２と同じ工程及び同じ物質で形成されることができる。
このような第３薄膜トランジスタ３００の第２層間絶縁膜１１８、第３ゲート絶縁膜１１７、上部バッファー層１１６及び第２ゲート絶縁膜１１５などは先に記載した第２薄膜トランジスタの構成と機能が同一であるので、これについての詳細な説明を省略する。
第３ソース及び第３ドレイン電極３１２、３１３は第２層間絶縁膜１１８上にモリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）及び銅（Ｃｕ）のいずれか１種又はこれらの合金からなる単一層又は多重層であることができるが、これに限定されない。
第３ソース電極３１２は第２層間絶縁膜１１８及び第３ゲート絶縁膜１１７を貫通する第３ソースコンタクトホール３１２ｂを介して第３酸化物半導体層３１０のソース領域３１０Ｓと接続され、第３ドレイン電極３１３は第２層間絶縁膜１１８及び第３ゲート絶縁膜１１７を貫通する第３ドレインコンタクトホール３１３ｂを介して第３酸化物半導体層３１０のドレイン領域３１０Ｄと接続される。第３ソース及び第３ドレイン電極３１２、３１３は第３酸化物半導体層３１０のチャネル領域３１０Ｃを挟んで互いに向き合うように形成される。
このような第１、第２及び第３酸化物半導体４１１、４１２、３１０は同じドーピング工程によって第１、第２及び第３酸化物半導体のソース領域４１１Ｓ、４１２Ｓ、３１０Ｓと第１、第２及び第３酸化物半導体のドレイン領域４１１Ｄ、４１２Ｄ、３１０Ｄとを含み、ドーピング工程のドーパントはホウ素（Ｂ）、リン（Ｐ）、フッ素（Ｆ）及び水素（Ｈ）の少なくとも１種を含むことができる。
また、多結晶半導体層２１０と第１ソース及び第１ドレイン電極２１２、２１３を連結する第１ソース及び第１ドレインコンタクトホール２１２ａ、２１３ａ、及び第１酸化物半導体４１１と第２ソース電極及び第２ドレイン電極４１４、４１５を連結する第２ソース及び第２ドレインコンタクトホール４１４ａ、４１５ａは同じ工程で形成される。また、第２酸化物半導体層４１２と第２ソース電極及び第２ドレイン電極４１４、４１５を連結する第２ソース及び第２ドレインコンタクトホール４１４ｂ、４１５ｂ、及び第３酸化物半導体層３１０と第３ソース及び第３ドレイン電極３１２、３１３を連結する第３ソース及び第３ドレインコンタクトホール３１２ｂ、３１３ｂは同じ工程で形成される。
このように、第３酸化物半導体層３１０、第４ゲート電極３１１、第３ソース電極及び第３ドレイン電極３１２、３１３を含む第３薄膜トランジスタ３００は第１薄膜トランジスタ２００より低い漏洩電流特性を有するので、オン（Ｏｎ）時間が短くてオフ（Ｏｆｆ）時間を長く維持する画素部スイッチングＴＦＴに適用することが好ましい。
ストレージ下部電極５１０は第２薄膜トランジスタ４００の第３ゲート電極４１３及び第２ソース電極４１４のいずれか一つに接続される。このストレージ下部電極５１０は第１ゲート絶縁膜１１３上に位置し、第１ゲート電極２１１と同じ層に同じ素材から形成される。
ストレージ上部電極５１１はストレージ供給ライン５１２を介して第２薄膜トランジスタの第３ゲート電極４１３及び第２ソース電極４１４の残りの一つに接続される。このストレージ上部電極５１１は第１層間絶縁膜１１４及び第２ゲート絶縁膜１１５上に位置する。ストレージ上部電極５１１は第１酸化物半導体層４１１と同じ層に同じ素材から形成され、第１酸化物半導体４１１のソース領域４１１Ｓ及びドレイン領域４１１Ｄの導体化工程によって一緒に導体化することができる。このようなストレージ上部電極５１１は、上部バッファー層１１６、第３ゲート絶縁膜１１７及び第２層間絶縁膜１１８を貫通するストレージコンタクトホール５１２ａを通して露出されてストレージ供給ライン５１２と接続される。
発光素子６００は、第２ソース電極４１４と接続されたアノード電極６１０と、アノード電極６１０上に形成される少なくとも一つの発光スタック６１１と、発光スタック６１１上に形成されるカソード電極６１２とを備える。
アノード電極６１０は第２平坦化層１２０を貫通する第２画素コンタクトホール６１０ｃを通して露出された画素連結電極４１６と接続される。ここで、画素連結電極４１６は第１平坦化層１１９を貫通する第１画素コンタクトホール４１６ｃを通して露出された第２ソース電極４１４と接続される。
アノード電極６１０は透明導電膜及び反射効率の高い不透明導電膜を含む多層構造を有するように形成される。透明導電膜としては、インジウム－スズ－オキシド（ＩＴＯ）又はインジウム－ジンク－オキシド（ＩＺＯ）のような仕事関数値が比較的大きい素材からなり、不透明導電膜としては、Ａｌ、Ａｇ、Ｃｕ、Ｐｂ、Ｍｏ及びＴｉ又はこれらの合金を含む単層又は多層構造を有するように形成される。例えば、アノード電極６１０は、透明導電膜、不透明導電膜及び透明導電膜が順次積層された構造に形成されるか、透明導電膜及び不透明導電膜が順次積層された構造に形成される。このような、アノード電極６１０はバンク１２２によって備えられた発光領域だけではなく、第２及び第３薄膜トランジスタ４００、３００とストレージキャパシタ５００が配置された回路領域と重畳するように第２平坦化層１２０上に配置されることにより発光面積が増加する。
発光素子６００の発光スタック６１１はアノード電極６１０上に正孔関連層、有機発光層、電子関連層の順に又は逆順に積層されて形成される。その他にも、発光スタック６１１は電荷生成層を挟んで対向する第１及び第２発光スタックを備えることもできる。この場合、第１及び第２発光スタックのいずれか一つの有機発光層は青色光を生成し、第１及び第２発光スタックの残りの一つの有機発光層は黄色－緑色光を生成することにより、第１及び第２発光スタックを介して白色光が生成される。この発光スタック６１１で生成された白色光は発光スタック６１１の上部に位置するカラーフィルター（図示せず）に入射するのでカラー映像を具現することができる。その他にも、別途のカラーフィルターなしに各発光スタック６１１で各サブピクセルに対応するカラー光を生成してカラー映像を具現することもできる。すなわち、赤色Ｒサブピクセルの発光スタック６１１は赤色光を、緑色Ｇサブピクセルの発光スタック６１１は緑色光を、青色Ｂサブピクセルの発光素子６００は青色光を生成することもできる。
バンク１２２は各サブピクセルのアノード電極６１０を露出させるように形成される。このようなバンク１２２は、隣接したサブピクセル間の光干渉を防止するように、不透明素材（例えば、ブラック）から形成されることもできる。この場合、バンク１２２は、カラー顔料、有機ブラック及びカーボンの少なくとも１種からなる遮光素材を含む。バンク１２２上にはスペーサー１２１がさらに配置されることができる。
カソード電極６１２は発光スタック６１１を挟んでアノード電極６１０と対向するように発光スタック６１１の上面及び側面上に形成される。このカソード電極６１２は前面発光型有機発光表示装置に適用される場合、インジウム－スズ－オキシド（ＩＴＯ）又はインジウム－ジンク－オキシド（ＩＺＯ）のような透明導電膜からなる。発光スタック６１１のカソード電極６１２上には水分浸透を抑制する封止部７００がさらに配置されることができる。
封止部７００は、第１無機封止層７１０、第２有機封止層７１１、及び第３無機封止層７１２を含むことができる。封止部７００の第１無機封止層７１０はカソード電極６１２上に配置されることができる。そして、第２有機封止層７１１は第１無機封止層７１０上に配置されることができる。また、第３無機封止層７１２は第２有機封止層７１１上に配置されることができる。封止部７００の第１無機封止層７１０及び第３無機封止層７１２は窒化シリコン（ＳｉＮｘ）又は酸化シリコン（ＳｉＯｘ）などの無機物質から形成されることができる。封止部７００の第２有機封止層７１１は、アクリル樹脂（ａｃｒｙｌ ｒｅｓｉｎ）、エポキシ樹脂（ｅｐｏｘｙ ｒｅｓｉｎ）、フェノール樹脂（ｐｈｅｎｏｌｉｃ ｒｅｓｉｎ）、ポリアミド樹脂（ｐｏｌｙａｍｉｄｅ ｒｅｓｉｎ）、及びポリイミド樹脂（ｐｏｌｙｉｍｉｄｅ ｒｅｓｉｎ）などの有機物質から形成されることができる。
図６及び図７は本明細書の他の実施例による表示装置を示す断面図である。図５と比較して相違点を主として説明し、重複説明は省略するか簡略に説明する。例えば、基板１１０、マルチバッファー層１１１、下部バッファー層１１２、第１ゲート絶縁膜１１３、第１層間絶縁膜１１４、第２ゲート絶縁膜１１５、上部バッファー層１１６、第３ゲート絶縁膜１１７、第２層間絶縁膜１１８、第１平坦化層１１９、第２平坦化層１２０、バンク１２２、スペーサー１２１、第１、第２及び第３薄膜トランジスタ２００、４００、３００、発光素子６００及び封止部７００は実質的に同一である。したがって、図５と実質的に同一である図６及び図７の構成は省略するか簡単に説明する。
図６は本明細書の実施例表示装置１００の他のストレージキャパシタの構造を有する他の実施例を示す図である。基板１１０、マルチバッファー層１１１、下部バッファー層１１２、第１ゲート絶縁膜１１３、第１層間絶縁膜１１４、第２ゲート絶縁膜１１５、上部バッファー層１１６、第３ゲート絶縁膜１１７、第２層間絶縁膜１１８、第１平坦化層１１９、第２平坦化層１２０、バンク１２２、スペーサー１２１、第１、第２及び第３薄膜トランジスタ２００、４００、３００、発光素子６００及び封止部７００は図５と実質的に同一である。
ストレージ下部電極５１０ｃは第２薄膜トランジスタ４００の第３ゲート電極４１３及び第２ソース電極４１４のいずれか一つに接続される。このストレージ下部電極５１０ｃは第２ゲート絶縁膜１１５上に位置し、第１酸化物半導体層４１１と同じ層に同じ素材から形成され、第１酸化物半導体４１１のソース領域４１１Ｓ及びドレイン領域４１１Ｄの導体化工程によって一緒に導体化する。
ストレージ上部電極５１１ｃはストレージ供給ライン５１２を介して第２薄膜トランジスタの第３ゲート電極４１３及び第２ソース電極４１４の残りの一つに接続される。このストレージ上部電極５１１ｃは上部バッファー層１１６上に位置する。ストレージ上部電極５１１ｃは第２酸化物半導体層４１２と同じ層に同じ素材から形成され、第２酸化物半導体４１２のソース領域４１２Ｓ及びドレイン領域４１２Ｄの導体化工程によって一緒に導体化する。このようなストレージ上部電極５１１ｃは第３ゲート絶縁膜１１７及び第２層間絶縁膜１１８を貫通するストレージコンタクトホール５１２ａを通して露出されてストレージ供給ライン５１２と接続される。
図７は本明細書の実施例による表示装置１００の他のストレージキャパシタの構造を有する他の実施例を示す図である。基板１１０、マルチバッファー層１１１、下部バッファー層１１２、第１ゲート絶縁膜１１３、第１層間絶縁膜１１４、第２ゲート絶縁膜１１５、上部バッファー層１１６、第３ゲート絶縁膜１１７、第２層間絶縁膜１１８、第１平坦化層１１９、第２平坦化層１２０、バンク１２２、スペーサー１２１、第１、第２及び第３薄膜トランジスタ２００、４００、３００、発光素子６００及び封止部７００は図５と実質的に同一である。
ストレージ下部電極５１０ｄは第２薄膜トランジスタ４００の第３ゲート電極４１３及び第２ソース電極４１４のいずれか一つに接続される。このストレージ下部電極５１０ｄは第１ゲート絶縁膜１１３上に位置し、第１ゲート電極２１１及び第２ゲート電極４１０と同じ層に同じ素材から形成される。
ストレージ中間電極５１１ｄは第２薄膜トランジスタ４００の第３ゲート電極４１３及び第２ソース電極４１４のいずれか一つに接続される。このストレージ中間電極５１１ｄは第２ゲート絶縁膜１１５上に位置し、第１酸化物半導体層４１１と同じ層に同じ素材から形成され、第１酸化物半導体４１１のソース領域４１１Ｓ及びドレイン領域４１１Ｄの導体化工程によって一緒に導体化する。
ストレージ上部電極５１２ｄはストレージ供給ライン５１３を介して第２薄膜トランジスタの第３ゲート電極４１３及び第２ソース電極４１４の残りの一つに接続される。このストレージ上部電極５１２ｄは上部バッファー層１１６上に位置する。ストレージ上部電極５１２ｄは第２酸化物半導体層４１２と同じ層に同じ素材から形成され、第２酸化物半導体４１２のソース領域４１２Ｓ及びドレイン領域４１２Ｄの導体化工程によって一緒に導体化する。このようなストレージ上部電極５１２ｄは第３ゲート絶縁膜１１７及び第２層間絶縁膜１１８を貫通するストレージコンタクトホール５１２ａを通して露出されてストレージ供給ライン５１３と接続される。
このように、図７の並列で連結されたストレージキャパシタＣｓｔの構造は図５及び図６のストレージキャパシタＣｓｔの構造より貯蔵容量を増やすことができる利点がある。
図８は図５の第２薄膜トランジスタ４００の詳細断面図である。第２薄膜トランジスタ４００は、第２ゲート電極４１０と、第１酸化物半導体層４１１と、第２酸化物半導体層４１２と、第３ゲート電極４１３と、第２ソース電極４１４と、第２ドレイン電極４１５とを備える。
第２ゲート電極４１０は第１層間絶縁膜１１４及び第２ゲート絶縁膜１１５を挟んで第１酸化物半導体層４１１と重畳する。第２酸化物半導体層４１２は上部バッファー層１１６上に第３ゲート電極４１３と重畳するように形成され、第１及び第２酸化物半導体層４１１、４１２は第２ソース電極及び第２ドレイン電極４１４、４１５の間にチャネルを形成する。
第１酸化物半導体層４１１は、第１ソース領域４１１Ｓ、第１ドレイン領域４１１Ｄ及び第１チャネル領域４１１Ｃを含む。また、第２酸化物半導体層４１２は、第２ソース領域４１２Ｓ、第２ドレイン領域４１２Ｄ及び第２チャネル領域４１２Ｃを含む。
第１ソース領域及び第１ドレイン領域４１１Ｓ、４１１Ｄ及び第２ソース領域及び第２ドレイン領域４１２Ｓ、４１２Ｄはドーピング工程によって導体化した領域を含む。導体化した第１ソース領域及び第１ドレイン領域４１１Ｓ、４１１ＤのＸ方向（例えば、チャネル方向）への長さをＬ２といい、導体化した２ソース領域及び第２ドレイン領域４１２Ｓ、４１２ＤのＸ方向への長さをＬ１というとき、Ｌ１よりＬ２の長さが長く形成されることができる。
図９は図８の第２薄膜トランジスタ４００の平面図である。第２薄膜トランジスタ４００は、第２ゲート電極４１０と、第１酸化物半導体層４１１と、第２酸化物半導体層４１２と、第３ゲート電極４１３と、第２ソース電極４１４と、第２ドレイン電極４１５とを備える。
第２ゲート電極４１０は第１酸化物半導体層４１１と重畳し、第２酸化物半導体層４１２は第３ゲート電極４１３と重畳するように形成される。第１及び第２酸化物半導体層４１１、４１２は第２ソース電極及び第２ドレイン電極４１４、４１５に連結される。
第２ソース電極４１４は第２ソースコンタクトホール４１４ｂを介して第２酸化物半導体層４１２と接続され、第２ドレイン電極４１５は第２ドレインコンタクトホール４１５ｂを介して第２酸化物半導体層と接続される。また、第１酸化物半導体層４１１と第２酸化物半導体層４１２の連結のために、第２ソース電極４１４は第２ソースコンタクトホール４１４ａを介して第１酸化物半導体層４１１と接続され、第２ドレイン電極４１５は第２ドレインコンタクトホール４１５ａを介して第１酸化物半導体層４１１と接続される。
第２ソース電極４１４及び第２ドレイン電極４１５は、第１酸化物半導体層４１１に連結されるコンタクトホール４１４ａ、４１５ａ、及び第２酸化物半導体層４１２に連結されるコンタクトホール４１４ｂ、４１５ｂを含む。
第１酸化物半導体層４１１に連結されるコンタクトホール４１４ａ、４１５ａから第３ゲート４１３までのＸ方向への離隔距離をＬ４といい、第２酸化物半導体層４１２に連結されるコンタクトホール４１４ｂ、４１５ｂから第３ゲートまでのＸ方向への離隔距離をＬ３というとき、Ｌ４の長さがＬ３より長く形成されることができる。
図５～図９を参照して第１薄膜トランジスタ２００、第２薄膜トランジスタ４００及び第３薄膜トランジスタ３００の具体的な構成を説明したが、第１薄膜トランジスタ２００、第２薄膜トランジスタ４００及び第３薄膜トランジスタ３００は同じ機能を果たす他の構成に代替可能である。例えば、第１薄膜トランジスタ２００は、多結晶半導体層２１０に代わり、適切な半導体層が使用可能である。
図１０及び図１１ａ～図１１ｃは本明細書の実施例を検証するためにシミュレーションを遂行した結果である。図１１ａ～図１１ｃで、Ｖｇは発光画素駆動トランジスタのゲートノードに印加される電圧を示す。
図１０は本明細書の実施例による発光画素駆動トランジスタの回路図である。図１０で、ｇ、ｄ及びｓはそれぞれ発光画素駆動トランジスタのゲートノード、ドレインノード及びソースノードを示し、ＶＤＤは発光画素駆動トランジスタのドレインノードｄに印加される電圧を示し、ＶＳＳは発光画素駆動トランジスタのソースノードｓに印加される電圧（例えば、接地電圧であり得る）を示す。発光画素駆動トランジスタは二重トランジスタが並列で連結されて動作する。並列二重トランジスタは条件I、条件II及び条件IIIのように遂行し、条件Ｉ、条件II及び条件IIIは上（１）、下（２）の重畳する並列連結トランジスタのチャネルの幅（Ｗｉｄｔｈ）／長さ（Ｌｅｎｇｔｈ）の差によってシミュレーションを遂行した。
図１１ａは図１０の発光画素駆動トランジスタに条件Ｉ（（１）Ｗ／Ｌ、（２）Ｗ／Ｌ）を適用してシミュレーションして抽出した二重並列構造発光画素駆動トランジスタの特性（Ｉ－Ｖｃｕｒｖｅ）を示す図である。
ここで、発光画素駆動トランジスタをそれぞれ単独で使用（（１）Ｗ／Ｌ又は（２）Ｗ／Ｌ）した場合には、グラフＩ（○）のように結果が導出され、発光画素駆動トランジスタを二重並列で使用（（１）Ｗ／Ｌ＋（２）Ｗ／Ｌ）した場合にはグラフII（△）のように導出される。グラフI（○）とグラフII（△）を比較して見れば、発光画素駆動トランジスタを二重並列で連結したグラフII（△）でグラフI（○）より駆動電流（Ｉｄ）値が高いことを確認することができる。
図１１ｂは図１０の発光画素駆動トランジスタに条件II（（１）Ｗ／Ｌ、（２）Ｗ／２Ｌ）を適用してシミュレーションして抽出した二重並列構造発光画素駆動トランジスタの特性（Ｉ－Ｖｃｕｒｖｅ）を示す図である。
ここで、発光画素駆動トランジスタをそれぞれ単独で使用（（１）Ｗ／Ｌ又は（２）Ｗ／２Ｌ）した場合には、（１）Ｗ／Ｌ単一駆動トランジスタ条件ではグラフＩ（○）のように結果が導出され、（２）Ｗ／２Ｌ単一駆動トランジスタ条件ではグラフII（△）のように結果が導出される。発光画素駆動トランジスタを二重並列で使用（（１）Ｗ／Ｌ＋（２）Ｗ／２Ｌ）した場合には、グラフIII（□）のように導出される。グラフI（○）、グラフII（△）及びグラフIII（□）を比較して見れば、発光画素駆動トランジスタを二重並列で連結したグラフIII（□）で駆動電流（Ｉｄ）値がグラフI（○）及びグラフII（△）より高いことを確認することができる。
図１１ｃは図１０の発光画素駆動トランジスタに条件III（（１）２Ｗ／Ｌ、（２）Ｗ／Ｌ）を適用してシミュレーションして抽出した二重並列構造発光画素駆動トランジスタの特性（Ｉ－Ｖｃｕｒｖｅ）を示す図である。
ここで、発光画素駆動トランジスタをそれぞれ単独で使用（（１）２Ｗ／Ｌ又は（２）Ｗ／Ｌ）した場合には、（１）２Ｗ／Ｌ単一駆動トランジスタ条件ではグラフＩ（○）のように結果が導出され、（２）Ｗ／Ｌ単一駆動トランジスタ条件ではグラフII（□）のように結果が導出される。発光画素駆動トランジスタを二重並列で使用（（１）１Ｗ／Ｌ＋（２）Ｗ／Ｌ）した場合にはグラフIII（△）のように導出される。グラフI（○）、グラフII（□）及びグラフIII（△）を比較して見れば、発光画素駆動トランジスタを二重並列で連結したグラフIII（△）で駆動電流（Ｉｄ）値がグラフＩ（○）及びグラフII（□）より高いことを確認することができる。
本明細書の実施例による表示装置は、液晶ディスプレイ装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ：ＬＣＤ）、電界放出ディスプレイ装置（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ：ＦＥＤ）、有機発光ディスプレイ装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＯＬＥＤ）、及び量子ドットディスプレイ装置（Ｑｕａｎｔｕｍ Ｄｏｔ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）を含む。
本明細書の実施例による表示装置は、ＬＣＭ、ＯＬＥＤモジュールなどを含む完製品（ｃｏｍｐｌｅｔｅ ｐｒｏｄｕｃｔ又はｆｉｎａｌ ｐｒｏｄｕｃｔ）であるノートブック型コンピュータ、テレビ、コンピュータモニター、自動車用装置（ａｕｔｏｍｏｔｉｖｅ ｄｉｓｐｌａｙ ａｐｐａｒａｔｕｓ）又は車両（ｖｅｈｉｃｌｅ）の他の形態などを含む電装装置（ｅｑｕｉｐｍｅｎｔ ｄｉｓｐｌａｙ ａｐｐａｒａｔｕｓ）、スマートフォン又は電子パッドなどのモバイル電子装置（ｍｏｂｉｌｅ ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ ａｐｐａｒａｔｕｓ）などのようなセット電子装置（ｓｅｔ ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ ａｐｐａｒａｔｕｓ）又はセット装置（ｓｅｔ ｄｅｖｉｃｅ又はｓｅｔ ａｐｐａｒａｔｕｓ）も含むことができる。
本明細書の実施例による表示装置は下記のように説明することができる。
本明細書の実施例による表示装置は、表示領域及び非表示領域を含む基板と、非表示領域に存在する第１薄膜トランジスタと、表示領域に存在する第２薄膜トランジスタ及び第３薄膜トランジスタとを含む。第１薄膜トランジスタは、第１ポリシリコンを含む第１半導体パターン、第１半導体パターンと重畳する第１ゲート電極、及び第１半導体パターンに連結される第１ソース電極及び第１ドレイン電極を含むことができる。
第３薄膜トランジスタは、第１酸化物半導体を含む第４半導体パターン、第４半導体パターンと重畳する第４ゲート電極、及び第４半導体パターンに連結される第３ソース電極及び第３ドレイン電極を含むことができる。
第２薄膜トランジスタは、第１酸化物半導体を含む第２半導体パターン及び第３半導体パターン、第３半導体パターンと重畳する第３ゲート電極、第２半導体パターンと重畳する第２ゲート電極、及び第２半導体パターンと第３半導体パターンがコンタクトホールを介して連結される第２ソース電極及び第２ドレイン電極を含むことができる。
前記第３半導体パターンと第２半導体パターンは第２ソース電極及び第２ドレイン電極を介して並列で連結されることができる。
前記第３半導体パターンと前記第２半導体パターンは重畳して構成されることができる。
前記第３半導体パターンは第２ソース電極及び第２ドレイン電極が接触する第３ソース及び第３ドレイン領域を含むことができ、前記第２半導体パターンは第２ソース電極及び第２ドレイン電極が接触する第４ソース及び第４ドレイン領域を含むことができる。
前記第３ソース領域と第３ドレイン領域、及び前記第２ソース領域と第２ドレイン領域はそれぞれドーパントによってドーピングされ、導体化領域を含むことができる。
チャネル方向への前記第３半導体パターンの導体化領域の長さをＬ１といい、チャネル方向への前記第２半導体パターンの導体化領域の長さをＬ２というとき、Ｌ２はＬ１より大きく設定されることができる。
前記ドーパントは、ホウ素（Ｂ）、リン（Ｐ）、フッ素（Ｆ）及び水素（Ｈ）の少なくとも１種を含むことができる。
第２薄膜トランジスタの駆動電流値（Ｉｄｓ－Ｖｇｓカーブの飽和領域）は第３薄膜トランジスタの駆動電流値より高いことができる。
第２薄膜トランジスタの電圧変化量に対する電流変化量（Ｓ－Ｆａｃｔｏｒ）の値は第３薄膜トランジスタの電圧変化量に対する電流変化量の値より高いことができる。
本発明の他の実施例は、表示領域及び非表示領域を含む基板、前記非表示領域にある駆動回路部、前記表示領域にある画素部を含むことができる。前記画素部は互いに異なる構造を有するスイッチングトランジスタ及び駆動トランジスタを含むことができる。
前記駆動トランジスタは、ソース／ドレイン領域及びチャネル領域を含む第１アクティブ、前記第１アクティブの上部にある第２アクティブ、前記第２アクティブの上部で前記第１アクティブのソース／ドレイン領域及び前記第２アクティブのソース／ドレイン領域に連結されたソース／ドレイン電極、前記第１アクティブの下部にある下部ゲート電極、及び前記第２アクティブの上部にある上部ゲート電極を含むことができ、前記第１アクティブのソース／ドレイン領域は第１コンタクトホールを介して前記ソース／ドレイン電極に連結され、前記第２アクティブのソース／ドレイン領域は第２コンタクトホールを介して前記ソース／ドレイン電極に連結され、前記第１コンタクトホールの位置はチャネル方向に前記上部ゲート電極から前記第２コンタクトホールの位置より遠く位置することができる。
以上の説明及び添付図面は本発明の技術思想を例示的に示すものに過ぎないものであり、本発明が属する技術分野で通常の知識を有する者であれば本発明の本質的な特性から逸脱しない範疇内で構成の結合、分離、置換及び変更などの多様な修正及び変形が可能であろう。よって、本発明で開示した実施例は本発明の技術思想を限定するためのものではなくて説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。本発明の保護範囲は下記の請求範囲によって解釈されなければならなく、それと同等な範囲内にある全ての技術思想は本発明の権利範囲に含まれるものに解釈しなければならない。
１００ 表示装置
１０１ 基板
１０２ 表示パネル
１０３ ゲート駆動部
１０４ データ駆動部
１１０ 基板
１１１ マルチバッファー層
１１２ 下部バッファー層
１１３ 第１ゲート絶縁膜
１１４ 第１層間絶縁膜
１１５ 第２ゲート絶縁膜
１１６ 上部バッファー層
１１７ 第３ゲート絶縁膜
１１８ 第２層間絶縁膜
１１９ 第１平坦化層
１２０ 第２平坦化層
１２２ バンク
２００ 第１薄膜トランジスタ
３００ 第３薄膜トランジスタ
４００ 第２薄膜トランジスタ
５００ ストレージキャパシタ
６００ 発光素子
７００ 封止部

Claims (21)

  1. 表示領域及び非表示領域を含む基板と、
    前記非表示領域に存在する第１薄膜トランジスタと、
    前記表示領域に存在する第２薄膜トランジスタ及び第３薄膜トランジスタとを含み、
    前記第１薄膜トランジスタは、
    第１ポリシリコンを含む第１半導体パターンと、
    前記第１半導体パターンと重畳する第１ゲート電極と、
    前記第１半導体パターンに連結される第１ソース電極及び第１ドレイン電極とを含み、
    前記第２薄膜トランジスタは、
    第１酸化物半導体を含む第２半導体パターン及び第３半導体パターンと、
    前記第２半導体パターンと重畳する第２ゲート電極と、
    前記第３半導体パターンと重畳する第３ゲート電極と、
    前記第２半導体パターンと前記第３半導体パターンがコンタクトホールを介して連結される第２ソース電極及び第２ドレイン電極と、
    前記第２半導体パターンおよび前記第２ゲート電極の間に設けられた第１絶縁層と、
    前記第２半導体パターンおよび前記第１絶縁層の間に設けられた第２絶縁層とを含み、
    前記第３薄膜トランジスタは、
    前記第１酸化物半導体を含む第４半導体パターンと、
    前記第４半導体パターンと重畳する第４ゲート電極と、
    前記第４半導体パターンに連結される第３ソース電極及び第３ドレイン電極とを含み、
    前記第１絶縁層は前記第２絶縁層よりも高い水素粒子含有量を有し、
    前記第１絶縁層および前記第２絶縁層が前記第１半導体パターン上に配されることによって、前記第１半導体パターン内の空隙が水素で満たされる、表示装置。
  2. 前記第２半導体パターンと前記第３半導体パターンは第２ソース電極及び第２ドレイン電極を介して並列で連結された、請求項１に記載の表示装置。
  3. 前記第２半導体パターンと前記第３半導体パターンは重畳して構成される、請求項１に記載の表示装置。
  4. 前記第２半導体パターンは第２ソース電極及び第２ドレイン電極が接触する第２ソース及び第２ドレイン領域を含み
    前記第３半導体パターンは第２ソース電極及び第２ドレイン電極が接触する第３ソース及び第３ドレイン領域を含む、請求項３に記載の表示装置。
  5. 前記第２ソース領域、第２ドレイン領域、前記第３ソース領域及び第３ドレイン領域のそれぞれはドーパントによってドーピングされ、導体化領域を含む、請求項４に記載の表示装置。
  6. チャネル方向への前記第２半導体パターンの導体化領域の長さをＬ１とし、チャネル方向への前記第３半導体パターンの導体化領域の長さをＬ２としたとき、Ｌ２はＬ１より大きく設定された、請求項５に記載の表示装置。
  7. 前記ドーパントは、ホウ素（Ｂ）、リン（Ｐ）、フッ素（Ｆ）及び水素（Ｈ）の少なくとも１種を含む、請求項５に記載の表示装置。
  8. Ｉｄｓがソース－ドレイン電流であり、Ｖｇｓがゲート－ソース電圧であるとき、Ｉｄｓ－Ｖｇｓカーブの飽和領域で、前記第２薄膜トランジスタの駆動電流値は前記第３薄膜トランジスタの駆動電流値より高い値を有する、請求項１に記載の表示装置。
  9. 電圧変化量に対する電流変化量（Ｓ－Ｆａｃｔｏｒ）が電圧変動に対する電流変動の比を示せば、前記第２薄膜トランジスタの電圧変化量に対する電流変化量の値は前記第３薄膜トランジスタの電圧変化量に対する電流変化量の値より高い、請求項１に記載の表示装置。
  10. 表示領域及び非表示領域を含む基板と、
    前記非表示領域にある駆動回路部であって回路トランジスタを含む駆動回路部と、
    前記表示領域にある画素部とを含み、
    前記画素部は互いに異なる構造に構成されたスイッチングトランジスタ及び駆動トランジスタを含み、
    前記回路トランジスタはポリシリコンアクティブを含み、
    前記駆動トランジスタは、
    ソース／ドレイン領域及びチャネル領域を含む第１アクティブと、
    前記第１アクティブの上部にある第２アクティブと、
    前記前記第２アクティブの上部で、前記第１アクティブのソース／ドレイン領域及び前記第２アクティブのソース／ドレイン領域に連結されたソース／ドレイン電極と、
    前記第１アクティブの下部にある下部ゲート電極と、
    前記第２アクティブの上部にある上部ゲート電極と
    前記第１アクティブおよび前記下部ゲート電極の間に設けられた第１絶縁層と、
    前記第１アクティブおよび前記第１絶縁層の間に設けられた第２絶縁層とを含み、
    前記第１アクティブのソース／ドレイン領域は第１コンタクトホールを介して前記ソース／ドレイン電極に連結され、
    前記第２アクティブのソース／ドレイン領域は第２コンタクトホールを介して前記ソース／ドレイン電極に連結され、
    前記第１コンタクトホールはチャネル方向に前記上部ゲート電極から前記第２コンタクトホールの位置より遠く位置し、
    前記第１絶縁層は前記第２絶縁層よりも高い水素粒子含有量を有し、
    前記第１絶縁層および前記第２絶縁層が前記回路トランジスタの前記ポリシリコンアクティブ上に配されることによって、前記ポリシリコンアクティブ内の空隙が水素で満たされる、表示装置。
  11. 前記駆動トランジスタは、前記第１アクティブと前記第２アクティブがソース／ドレイン電極を介して並列で連結される、請求項１０に記載の表示装置。
  12. 前記第１アクティブと前記第２アクティブは重畳して構成される、請求項１０に記載の表示装置。
  13. チャネル方向に前記第１コンタクトホールが前記下部ゲート電極から離隔した距離をＬ４とし、チャネル方向に前記第２コンタクトホールが前記下部ゲート電極から離隔した距離をＬ３としたとき、Ｌ４の長さがＬ３の長さより長い、請求項１０に記載の表示装置。
  14. 前記第１アクティブのソース／ドレイン領域と前記第２アクティブのソース／ドレイン領域はそれぞれドーパントでドーピングされて導体化した、請求項１０に記載の表示装置。
  15. チャネル方向への前記第１アクティブの導体化した領域の長さをＬ２とし、チャネル方向への前記第２アクティブの導体化した領域の長さをＬ１としたとき、Ｌ２はＬ１より大きく設定された、請求項１３に記載の表示装置。
  16. 前記ドーパントは、ホウ素（Ｂ）、リン（Ｐ）、フッ素（Ｆ）及び水素（Ｈ）の少なくとも１種を含む、請求項１４に記載の表示装置。
  17. 前記第１アクティブ及び前記第２アクティブは酸化物半導体を含む、請求項１０に記載の表示装置。
  18. Ｉｄｓがソース－ドレイン電流であり、Ｖｇｓがゲート－ソース電圧であるとき、Ｉｄｓ－Ｖｇｓカーブの飽和領域で、前記駆動トランジスタの駆動電流値は前記スイッチングトランジスタの駆動電流値より高い値を有する、請求項１０に記載の表示装置。
  19. 電圧変化量に対する電流変化量（Ｓ－Ｆａｃｔｏｒ）が電圧変動に対する電流変動の比を示せば、前記駆動トランジスタの電圧変化量に対する電流変化量の値は前記スイッチングトランジスタの電圧変化量に対する電流変化量の値より高い、請求項１０に記載の表示装置。
  20. 表示領域及び非表示領域を含む基板と、
    前記非表示領域に位置する駆動回路部であって回路トランジスタを含む駆動回路部と、
    前記表示領域に位置する画素部とを含み、
    前記回路トランジスタは第１ポリシリコンを含む第１半導体パターンを含み、
    前記画素部はスイッチングトランジスタ及び駆動トランジスタを含み、
    前記駆動トランジスタは、
    第１酸化物半導体を含む第２半導体パターン及び第３半導体パターンと、
    前記第２半導体パターンと重畳する第２ゲート電極と、
    前記第３半導体パターンと重畳する第３ゲート電極と、
    コンタクトホールを介して前記第２半導体パターン及び前記第３半導体パターンと連結される第２ソース電極及び第２ドレイン電極と、
    前記第２半導体パターンおよび前記第２ゲート電極の間に設けられた第１絶縁層と、
    前記第２半導体パターンおよび前記第１絶縁層の間に設けられた第２絶縁層とを含み、
    前記スイッチングトランジスタは、
    第２酸化物半導体を含む第４半導体パターンと、
    前記第４半導体パターンと重畳する第４ゲート電極と、
    前記第４半導体パターンと連結される第３ソース電極及び第３ドレイン電極とを含み、
    前記第１絶縁層は前記第２絶縁層よりも高い水素粒子含有量を有し、
    前記第１絶縁層および前記第２絶縁層が前記第１半導体パターン上に配されることによって、前記第１半導体パターン内の空隙が水素で満たされる、表示装置。
  21. 前記第１酸化物半導体は前記第２酸化物半導体と同一である、請求項２０に記載の表示装置。
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