KR102126552B1 - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR102126552B1
KR102126552B1 KR1020170175054A KR20170175054A KR102126552B1 KR 102126552 B1 KR102126552 B1 KR 102126552B1 KR 1020170175054 A KR1020170175054 A KR 1020170175054A KR 20170175054 A KR20170175054 A KR 20170175054A KR 102126552 B1 KR102126552 B1 KR 102126552B1
Authority
KR
South Korea
Prior art keywords
layer
electrode
disposed
source
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020170175054A
Other languages
English (en)
Other versions
KR20190073849A (ko
Inventor
김동영
임경남
정유호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR1020170175054A priority Critical patent/KR102126552B1/ko
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to DE102018130713.6A priority patent/DE102018130713B4/de
Priority to US16/210,926 priority patent/US10847593B2/en
Priority to CN201811517066.2A priority patent/CN110010649B/zh
Priority to CN202311219663.8A priority patent/CN117279433A/zh
Priority to CN202311216541.3A priority patent/CN117241618A/zh
Priority to JP2018233191A priority patent/JP6876671B2/ja
Priority to GB1820722.5A priority patent/GB2570795B/en
Publication of KR20190073849A publication Critical patent/KR20190073849A/ko
Application granted granted Critical
Publication of KR102126552B1 publication Critical patent/KR102126552B1/ko
Priority to US17/005,061 priority patent/US11430848B2/en
Priority to JP2021074091A priority patent/JP7139485B2/ja
Priority to US17/735,797 priority patent/US11574977B2/en
Priority to JP2022142556A priority patent/JP7478784B2/ja
Priority to US18/150,113 priority patent/US11871618B2/en
Priority to US18/508,947 priority patent/US12108629B2/en
Priority to JP2024068882A priority patent/JP2024105318A/ja
Priority to US18/813,945 priority patent/US20240414945A1/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H01L27/3262—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3291—Details of drivers for data electrodes in which the data driver supplies a variable data voltage for setting the current through, or the voltage across, the light-emitting elements
    • H01L27/3248—
    • H01L27/3258—
    • H01L27/3265—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6723—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having light shields
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/411—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs characterised by materials, geometry or structure of the substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H10D86/443—Interconnections, e.g. scanning lines adapted for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K77/00—Constructional details of devices covered by this subclass and not covered by groups H10K10/80, H10K30/80, H10K50/80 or H10K59/80
    • H10K77/10—Substrates, e.g. flexible substrates
    • H10K77/111—Flexible substrates
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0452—Details of colour pixel setup, e.g. pixel composed of a red, a blue and two green components
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K2102/00—Constructional details relating to the organic devices covered by this subclass
    • H10K2102/301—Details of OLEDs
    • H10K2102/341—Short-circuit prevention
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/352—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels the areas of the RGB subpixels being different
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/35—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels
    • H10K59/353—Devices specially adapted for multicolour light emission comprising red-green-blue [RGB] subpixels characterised by the geometrical arrangement of the RGB subpixels
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/549—Organic PV cells
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 저소비전력을 구현할 수 있는 표시 장치에 관한 것으로서, 본 발명은 액티브 영역에 다결정 반도체층을 가지는 제1 박막트랜지스터와; 산화물 반도체층을 가지는 제2 박막트랜지스터가 배치되므로 저소비전력을 구현할 수 있으며, 벤딩 영역에 배치되는 적어도 어느 하나의 개구부와 깊이가 액티브 영역에 배치되는 다수의 컨택홀 중 어느 하나는 동일하므로, 개구부와 컨택홀을 동일 공정으로 형성할 수 있어 공정을 단순화할 수 있으며, 제2 박막트랜지스터의 제2 소스 전극과 상기 제2 박막트랜지스터의 제2 게이트 전극이 상부 층간 절연막을 사이에 두고 중첩되어 제1 스토리지 커패시터를 이룬다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 특히 저소비전력을 구현할 수 있는 표시 장치에 관한 것이다.
다양한 정보를 화면으로 구현해 주는 영상 표시 장치는 정보 통신 시대의 핵심 기술로 더 얇고 더 가볍고 휴대가 가능하면서도 고성능의 방향으로 발전하고 있다. 이에 음극선관(CRT)의 단점인 무게와 부피를 줄일 수 있는 평판 표시 장치가 각광받고 있다.
이러한 평판표시장치로는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device:ED) 등이 있다.
이러한 평판 표시 장치는 개인용 전자기기의 개발이 활발해짐에 따라, 휴대성 및/또는 착용성이 우수한 제품으로 개발이 되고 있다. 이와 같이, 휴대용 혹은 웨어러블 장치에 적용하기 위해서는 저 소비 전력을 구현할 수 있는 표시장치가 필요하다. 그러나, 현재까지 개발된 표시 장치에 관련된 기술로는 저소비전력을 구현하는 데 어려움이 있다.
본 발명은 상기 문제점을 해결하기 위한 것으로서, 본 발명은 저소비전력을 구현할 수 있는 표시 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명은 액티브 영역에 다결정 반도체층을 가지는 제1 박막트랜지스터와; 산화물 반도체층을 가지는 제2 박막트랜지스터가 배치되므로 저소비전력을 구현할 수 있으며, 벤딩 영역에 배치되는 적어도 어느 하나의 개구부와 깊이가 액티브 영역에 배치되는 다수의 컨택홀 중 어느 하나는 동일하므로, 개구부와 컨택홀을 동일 공정으로 형성할 수 있어 공정을 단순화할 수 있으며, 제2 박막트랜지스터의 제2 소스 전극과 상기 제2 박막트랜지스터의 제2 게이트 전극이 상부 층간 절연막을 사이에 두고 중첩되어 제1 스토리지 커패시터를 이룬다.
본 발명에서는 산화물 반도체층을 가지는 제2 박막트랜지스터를 각 서브화소의 구동 트랜지스터에 적용하고, 다결정 반도체층을 가지는 제1 박막트랜지스터를 각 서브 화소의 스위칭 소자로 적용함으로써 소비전력을 감소시킬 수 있다. 또한, 본 발명에서는 벤딩 영역에 배치되는 개구부를 액티브 영역에 배치되는 다수의 컨택홀과 동일 마스크 공정으로 형성되므로 개구부와 컨택홀이 동일 깊이로 형성된다. 이에 따라, 본 발명은 구조 및 제조 공정을 단순화할 수 있으므로 생산성을 향상시킬 수 있다. 또한, 본 발명에서는 고전위 공급 라인과 저전위 공급 라인 사이에는 무기 절연 재질의 보호막과, 유기 절연 재질의 제1 평탄화층이 배치된다. 이에 따라, 본 발명은 제1 평탄화층에 핀홀이 발생되더라도 보호막에 의해 고전위 공급 라인과 저전위 공급 라인이 쇼트되는 것을 방지할 수 있다. 뿐만 아니라, 본 발명에서는 제2 박막트랜지스터의 제2 소스 전극과 상기 제2 박막트랜지스터의 제2 게이트 전극이 상부 층간 절연막을 사이에 두고 중첩됨으로써 제1 스토리지 커패시터를 이루거나, 2개 또는 3개의 스토리지 커패시터가 병렬로 연결되어 스토리지 커패시터의 용량값을 증가시킬 수 있다.
도 1은 본 발명에 따른 표시 장치를 나타내는 블럭도이다.
도 2는 도 1에서 선"I-I'"를 따라 절취한 표시 장치를 나타내는 단면도이다.
도 3a 및 도 3b는 도 1에 도시된 액티브 영역에 배치되는 서브 화소들을 나타내는 평면도이다.
도 4a 및 도 4b는 도 1에 도시된 벤딩 영역에 배치되는 신호 링크의 실시예들을 나타내는 평면도이다.
도 5a 및 도 5b는 도 1에 도시된 표시 장치의 각 서브 화소를 설명하기 위한 회로도들이다.
도 6은 도 5b에 도시된 서브 화소를 나타내는 평면도이다.
도 7은 도 6에서 선 Ⅱ-Ⅱ', Ⅲ-Ⅲ', Ⅳ-Ⅳ', Ⅴ-Ⅴ', Ⅵ-Ⅵ'를 따라 절취한 유기 발광 표시 장치를 나타내는 단면도이다.
도 8a 내지 도 8c는 도 7에 도시된 스토리지 커패시터의 다른 실시예들을 나타내는 단면도들이다.
도 9a 및 도 9b는 도 7에 도시된 벤딩 영역의 다른 실시예들을 나타내는 단면도들이다.
도 10a 내지 도 10m은 도 7에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명하기로 한다.
도 1은 본 발명에 따른 표시 장치를 나타내는 평면도이며, 도 2는 본 발명에 따른 표시 장치를 나타내는 단면도이다.
도 1 및 도 2에 도시된 표시 장치는 표시 패널(200)과, 게이트 구동부(202) 및 데이터 구동부(204)를 구비한다.
표시 패널(200)은 기판(101) 상에 마련되는 액티브 영역(AA)과, 액티브 영역(AA)의 주변에 배치되는 비액티브 영역(NA)으로 구분된다. 기판(101)은 벤딩이 가능하도록 가요성(flexibility)을 가지는 플라스틱 재질로 형성된다. 예를 들어, 기판은 PI(Polyimide), PET(polyethylene terephthalate), PEN(polyethylene naphthalate), PC(polycarbonate), PES(polyethersulfone), PAR(polyarylate), PSF(polysulfone), COC(ciclic-olefin copolymer) 등의 재질로 형성된다.
액티브 영역(AA)은 매트릭스 형태로 배열된 단위 화소를 통해 영상을 표시한다. 단위 화소는 적색(R), 녹색(G) 및 청색(B) 서브 화소로 구성되거나, 적색(R), 녹색(G), 청색(B) 및 백색(W) 서브 화소로 구성된다. 예를 들어, 도 3a에 도시된 바와 같이 적색(R), 녹색(G) 및 청색(B) 서브 화소가 가상의 동일 수평 라인에 일렬로 배열되거나, 도 3b에 도시된 바와 같이 적색(R), 녹색(G) 및 청색(B) 서브 화소가 서로 이격되게 배치되어 가상의 삼각형 구조로 배열된다.
각 서브 화소는 산화물 반도체층을 가지는 박막트랜지스터 및 다결정 반도체층을 가지는 박막트랜지스터 중 적어도 어느 하나를 포함한다. 이러한 산화물 반도체층을 가지는 박막트랜지스터 및 다결정 반도체층을 가지는 박막트랜지스터는 비정질 반도체층을 가지는 박막트랜지스터보다 전자 이동도가 높아 고해상도 및 저전력 구현이 가능해진다.
비표시 영역(NA)에는 데이터 구동부(204) 및 게이트 구동부(202) 중 적어도 어느 하나가 배치될 수도 있다.
스캔 구동부(202)는 표시 패널(200)의 스캔 라인을 구동한다. 이 스캔 구동부(202)는 산화물 반도체층을 가지는 박막트랜지스터 및 다결정 반도체층을 가지는 박막트랜지스터 중 적어도 어느 하나를 이용하여 구성된다. 이 때, 스캔 구동부(202)의 박막트랜지스터는 액티브 영역(AA)의 각 서브 화소에 배치된 적어도 하나의 박막트랜지스터와 동일 공정으로 동시에 형성된다.
데이터 구동부(204)는 표시 패널(200)의 데이터 라인을 구동한다. 이 데이터 구동부(204)는 칩 형태로 기판(101) 상에 실장되거나, 신호 전송 필름(206) 상에 칩 형태로 실장되어 표시 패널(200)의 비액티브 영역(NA)에 부착된다. 이 신호 전송 필름(206)과 전기적으로 접속되기 위해 비액티브 영역(NA)에는 도 4a 및 도 4b에 도시된 바와 같이 다수의 신호 패드(PAD)가 배치된다. 이 신호 패드(PAD)를 통해 데이터 구동부(204), 스캔 구동부(202), 전원부(도시하지 않음) 및 타이밍 제어부(도시하지 않음)에서 생성된 구동 신호가 액티브 영역(AA)에 배치되는 신호 라인에 공급된다.
이러한 비액티브 영역(NA)은 표시 패널(200)을 구부리거나 접을 수 있는 벤딩 영역(BA)을 포함한다. 벤딩 영역(BA)은 신호 패드(PAD), 스캔 구동부(202) 및 데이터 구동부(204)와 같이 표시 기능을 하지 않는 영역을 액티브 영역(AA)의 배면으로 위치시키기 위해 벤딩되는 영역에 해당한다. 이 벤딩 영역(BA)은 도 1에 도시된 바와 같이 액티브 영역(AA)과 데이터 구동부(204) 사이에 해당하는 비액티브 영역(NA)의 상측 내에 배치된다. 이외에도 벤딩 영역(BA)은 비액티브 영역(NA)의 상하좌우측 중 적어도 한측 내에 배치될 수도 있다. 이에 따라, 표시 장치의 전체 화면에서 액티브 영역(AA)이 차지하는 면적이 최대화되고 비액티브 영역(NA)에 해당하는 면적이 최소화된다.
이러한 벤딩 영역(BA)에 배치되는 신호 링크(LK)는 신호 패드(PAD)와 액티브 영역(AA)에 배치되는 신호 라인을 접속시킨다. 이러한 신호 링크(LK)는 벤딩 방향(BD)을 따라 직선 형태로 형성되는 경우, 가장 큰 벤딩 스트레스를 받아 신호 링크(LK)에는 크랙 또는 단선이 발생될 수 있다. 따라서, 본 발명의 신호 링크(LK)는 벤딩 방향(BD)에 교차하는 방향으로 면적을 넓혀 벤딩 스트레스를 최소화하도록 한다. 이를 위해, 신호 링크(LK)는 도 4a에 도시된 바와 같이 지그재그 형태 또는 정현파 형태로 형성되거나, 도 4b에 도시된 바와 같이 중앙 영역이 빈 다수개의 마름모 형상이 일렬로 서로 연결된 형태로 형성된다.
이러한 벤딩 영역(BA)에 배치되는 신호 링크(LK)는 신호 패드(PAD)와 액티브 영역(AA)에 배치되는 신호 라인을 접속시킨다. 이러한 신호 링크(LK)는 벤딩 방향(BD)을 따라 직선 형태로 형성되는 경우, 가장 큰 벤딩 스트레스를 받아 신호 링크(LK)에는 크랙 또는 단선이 발생될 수 있다. 따라서, 본 발명의 신호 링크(LK)는 벤딩 방향(BD)에 교차하는 방향으로 면적을 넓혀 벤딩 스트레스를 최소화하도록 한다. 이를 위해, 신호 링크(LK)는 도 4a에 도시된 바와 같이 지그재그 형태 또는 정현파 형태로 형성되거나, 도 4b에 도시된 바와 같이 중앙 영역이 빈 다수개의 마름모 형상이 일렬로 서로 연결된 형태로 형성된다.
또한, 벤딩 영역(BA)에는 도 2에 도시된 바와 같이 벤딩 영역(BA)이 쉽게 벤딩되도록 적어도 하나의 개구부(212)가 배치된다. 이 개구부(212)는 벤딩 영역(BA)에 배치되는 크랙을 유발하는 다수의 무기 절연층(210)을 제거함으로써 형성된다. 구체적으로, 기판(101)이 벤딩되면, 벤딩 영역(BA)에 배치되는 무기 절연층(210)에는 지속적인 벤딩 스트레스가 가해지게 된다. 이 무기 절연층(210)은 유기 절연 재질에 비해 탄성력이 낮으므로, 무기 절연층(210)에는 크랙이 발생되기 쉽다. 무기 절연층(210)에 발생된 크랙은 무기 절연층(210)을 따라 액티브 영역(AA)으로 전파되어 라인 결함 및 소자 구동 불량이 발생된다. 따라서, 벤딩 영역(BA)에는 무기 절연층(210)보다 탄성력이 높은 유기 절연 재질로 이루어진 적어도 한 층의 평탄화층(208)이 배치된다. 이 평탄화층(208)은 기판(101)이 벤딩되면서 발생되는 벤딩 스트레스를 완화시키므로 크랙이 발생되는 것을 방지할 수 있다. 이러한 벤딩 영역(BA)의 개구부(212)는 액티브 영역(AA)에 배치되는 다수의 컨택홀 중 적어도 어느 하나의 컨택홀과 동일한 마스크 공정을 통해 형성되므로 구조 및 공정을 단순화할 수 있다.
이와 같이 구조 및 공정을 단순화할 수 있는 표시 장치는 액정 표시 장치 또는 유기 발광 표시 장치 등 박막트랜지스터가 필요한 표시 장치에 적용될 수 있다. 이하에서는, 구조 및 공정을 단순화할 수 있는 표시 장치를 유기 발광 표시 장치에 적용한 본 발명의 실시 예를 설명하기로 한다.
유기 발광 표시 장치의 각 서브 화소들(SP) 각각은 도 5a 및 도 5b에 도시된 바와 같이 화소 구동 회로와, 화소 구동 회로와 접속되는 발광 소자(130)를 구비한다.
화소 구동 회로는 도 5a에 도시된 바와 같이 2개의 박막트랜지스터(ST,DT)와, 1개의 스토리지 커패시터(Cst)를 가지는 2T1C구조로 이루어지나, 도 5b및 도 6에 도시된 바와 같이 4개의 박막트랜지스터(ST1,ST2,ST3,DT)와, 1개의 스토리지 커패시터(Cst)를 가지는 4T1C 구조로 이루어진다. 여기서, 화소 구동 회로는 도 5a 및 도 5b의 구조에 한정되지 않고 다양한 구성의 화소 구동 회로가 이용될 수 있다.
도 5a에 도시된 화소 구동 회로의 스토리지 커패시터(Cst)는 게이트 노드(Ng)와 소스 노드(Ns) 사이에 접속되어 발광 기간 동안 게이트 노드(Ng)와 소스 노드(Ns) 간 전압을 일정하게 유지시킨다. 구동 트랜지스터(DT)는 게이트 노드(Ng)에 접속된 게이트 전극과, 드레인 노드(Nd)에 접속된 드레인 전극과, 발광 소자(130)에 접속된 소스 전극을 구비한다. 이 구동 트랜지스터(DT)는 게이트 노드(Ng)와 소스 노드(Ns) 간 전압에 따라 구동 전류의 크기를 제어한다. 스위칭 트랜지스터(ST)는 스캔 라인(SL)에 접속된 게이트 전극과, 데이터 라인(DL)에 접속된 드레인 전극과, 게이트 노드(Ng)에 접속된 소스 전극을 구비한다. 이 스위칭 트랜지스터(ST1)는 스캔 라인(SL1)으로부터의 스캔 제어 신호(SC)에 응답하여 턴온되어 데이터 라인(DL)으로부터의 데이터 전압(Vdata)을 게이트 노드(Ng)에 공급한다. 발광 소자(130)는 구동 트랜지스터(DT)의 소스 전극에 연결된 소스 노드(Ns)와 저전위 공급 라인(162) 사이에 접속되어 구동 전류에 따라 발광한다.
도 5b에 도시된 화소 구동 회로는 도 5a에 도시된 화소 구동 회로와 대비하여, 데이터 라인(DL)과 접속된 제1 스위칭 트랜지스터(ST1)의 소스 전극이 소스 노드(Ns)에 연결되고, 제2 및 제3 스위칭 트랜지스터(ST2,ST3)를 더 구비하는 것을 제외하고는 실질적으로 동일한 구성을 구비한다. 따라서, 동일한 구성에 대한 상세한 설명은 생략하기로 한다.
도 5b 및 도 6에 도시된 제1 스위칭 트랜지스터(ST1)은 제1 스캔 라인(SL1)에 접속된 게이트 전극(152)과, 데이터 라인(DL)에 접속된 드레인 전극(158)과, 소스 노드(Ns)에 접속된 소스 전극(156)과, 소스 및 드레인 전극(156,158) 사이에 채널을 형성하는 반도체층(154)을 구비한다. 이 제1 스위칭 트랜지스터(ST1)는 제1 스캔 라인(SL1)으로부터의 스캔 제어 신호(SC1)에 응답하여 턴온되어 데이터 라인(DL)으로부터의 데이터 전압(Vdata)을 소스 노드(Ns)에 공급한다.
제2 스위칭 트랜지스터(ST2)는 제2 스캔 라인(SL2)에 접속된 게이트 전극(GE)과, 레퍼런스 라인(RL)에 접속된 드레인 전극(DE)과, 게이트 노드(Ng)에 접속된 소스 전극(SE)과, 소스 및 드레인 전극(SE,DE) 사이에 채널을 형성하는 반도체층(ACT)을 구비한다. 이 제2 스위칭 트랜지스터(ST2)는 제2 스캔 라인(SL2)으로부터의 스캔 제어 신호(SC2)에 응답하여 턴온되어 레퍼런스 라인(RL)으로부터의 레퍼런스 전압(Vref)을 게이트 노드(Ng)에 공급한다.
제3 스위칭 트랜지스터(ST3)은 발광 제어 라인(EL)에 접속된 게이트 전극(GE)과, 고전위 공급 라인(172)에 접속된 드레인 전극(DE)과, 드레인 노드(Nd)에 접속된 소스 전극(SE), 소스 및 드레인 전극(SE,DE) 사이에 채널을 형성하는 반도체층(ACT)을 구비한다. 이 제3 스위칭 트랜지스터(ST3)는 발광 제어 라인(EL)으로부터의 발광 제어 신호(EN)에 응답하여 턴온되어, 고전위 공급 라인(172)으로부터의 고전위 전압(VDD)을 드레인 노드(Nd)에 공급한다.
이와 같은 화소 구동 회로에 포함되는 고전위 공급 라인(172) 및 저전위 공급 라인(162) 각각은 적어도 2개의 서브 화소들이 공유하도록 메쉬 형태로 형성된다. 이를 위해, 고전위 공급 라인(172)은 서로 교차하는 제1 및 제2 고전위 공급 라인(172a,172b)을 구비하며, 저전위 공급 라인(162)은 서로 교차하는 제1 및 제2 저전위 공급 라인(162a,162b)을 구비한다.
제2 고전위 공급 라인(172b) 및 제2 저전위 공급 라인(162b) 각각은 데이터 라인(DL)과 나란하게 배치되며 적어도 2개의 서브 화소 당 하나씩 형성된다. 이 제2 고전위 공급 라인(172b) 및 제2 저전위 공급 라인(162b)은 도 5a 및 도 5b에 도시된 바와 같이 좌우로 나란하게 배치되거나, 도 6에 도시된 바와 같이 서로 중첩되도록 상하로 나란하게 배치된다.
제1 고전위 공급 라인(172a)은 제2 고전위 공급 라인(172b)과 전기적으로 접속되며 스캔 라인(SL)과 나란하게 배치된다. 이 제1 고전위 공급 라인(172a)은 제2 고전위 공급 라인들(172b) 사이에서 제2 고전위 공급 라인(172b) 과 교차하도록 제2 고전위 공급 라인(172b) 에서 분기되어 형성된다. 이에 따라, 제1 고전위 공급 라인(172a)은 제2 고전위 공급 라인(172b)의 저항을 보상함으로써 고전위 공급 라인(172)의 전압 강하(IR drop)를 최소화할 수 있다.
제1 저전위 공급 라인(162a)은 제2 저전위 공급 라인(162b) 과 전기적으로 접속되며 스캔 라인(SL)과 나란하게 배치된다. 이 제1 저전위 공급 라인(162a)은 제2 저전위 공급 라인들(162b) 사이에서 제2 저전위 공급 라인(162b) 과 교차하도록 제2 저전위 공급 라인(162b) 에서 분기되어 형성된다. 이에 따라, 제1 저전위 공급 라인(162a)은 제2 저전위 공급 라인(162b)의 저항을 보상함으로써 저전위 공급 라인(162)의 전압 강하(IR drop)를 최소화할 수 있다.
이와 같이 고전위 공급 라인(172) 및 저전위 공급 라인(162)은 메쉬 형태로 형성되므로 수직 방향으로 배치되는 제2 고전위 공급 라인(172b) 및 제2 저전위 공급 라인(162b)의 개수를 저감할 수 있으며, 개수가 저감 된 만큼 더 많은 서브 화소를 배치할 수 있으므로 개구율 및 해상도가 높아진다.
이와 같은 화소 구동 회로에 포함된 다수의 트랜지스터 중 어느 하나의 트랜지스터는 다결정 반도체층을 포함하고, 나머지 트랜지스터는 산화물 반도체층을 포함한다. 도 5a에 도시된 화소 구동 회로의 스위칭 트랜지스터(ST)는 도 7에 도시된 바와 같이 다결정 반도체층(154)을 가지는 제1 박막트랜지스터(150)로 형성되고, 구동트랜지스터(DT)는 산화물 반도체층(104)을 가지는 제2 박막트랜지스터(100)로 형성된다. 그리고, 도 5b 및 도 6에 도시된 화소 구동 회로의 제 1 및 제3 스위칭 트랜지스터(ST1,ST3)는 다결정 반도체층(154)을 가지는 1 박막트랜지스터(150)로 형성되고, 제2 스위칭 트랜지스터(ST2) 및 구동트랜지스터(DT)는 산화물 반도체층(104)을 가지는 제2 박막트랜지스터(100)로 형성된다. 이와 같이, 본 발명에서는 산화물 반도체층(104)을 가지는 제2 박막트랜지스터(100)를 각 서브화소의 구동 트랜지스터(DT)에 적용하고, 다결정 반도체층(154)을 가지는 제1 박막트랜지스터(150)를 각 서브 화소의 스위칭 소자(ST)로 적용함으로써 소비전력을 감소시킬 수 있다.
도 6 및 도 7에 도시된 제1 박막트랜지스터(150)는 다결정 반도체층(154)과, 제1 게이트 전극(152)과, 제1 소스 전극(156)과, 제1 드레인 전극(158)을 구비한다.
다결정 반도체층(154)은 하부 버퍼층(112) 상에 형성된다. 이러한 다결정 반도체층(154)은 채널 영역, 소스 영역 및 드레인 영역를 구비한다. 채널 영역은 하부 게이트 절연막(114)을 사이에 두고 제1 게이트 전극(152)과 중첩되어 제1 소스 및 제1 드레인 전극(156,158) 사이의 채널영역을 형성한다. 소스 영역은 제1 소스 전극(156)과 제1 소스 컨택홀(160S)을 통해 전기적으로 접속된다. 드레인 영역은 제1 드레인 전극(158)과 제1 드레인 컨택홀(160D)을 통해 전기적으로 접속된다. 다결정 반도체층(154)은 비정질 반도체층 및 산화물 반도체층(104)보다 이동도가 높아, 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 각 서브 화소의 스위칭 트랜지스터(ST), 스캔 라인(SL)을 구동하는 게이트 구동부(202)에 적용하기에 적합하다. 이러한 다결정 반도체층(154)과 기판(101) 사이에는 멀티 버퍼층(140)과, 하부 버퍼층(112)이 배치된다. 멀티 버퍼층(140)은 기판(101)에 침투한 수분 및/또는 산소가 확산되는 것을 지연시킨다. 이 멀티 버퍼층(140)은 질화실리콘(SiNx) 및 산화실리콘(SiOx)이 적어도 1회 교대로 적층되어 이루어진다. 하부 버퍼층(112)은 다결정 반도체층(154)을 보호하며, 기판(101)으로부터 유입되는 다양한 종류의 결함을 차단하는 기능을 수행한다. 이 하부 버퍼층(112)는 a-Si, 질화실리콘(SiNx) 또는 산화실리콘(SiOx) 등으로 형성될 수 있다.
제1 게이트 전극(152)은 하부 게이트 절연막(114) 상에 형성된다. 이 제1 게이트 전극(152)은 하부 게이트 절연막(114)을 사이에 두고 다결정 반도체층(154)의 채널 영역과 중첩된다. 제1 게이트 전극(152)은 스토리지 하부 전극(182)과 동일 재질, 예를 들어, 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
다결정 반도체층(154) 상에 위치하는 제1 및 제2 하부 층간 절연막(116,118)은 상부 층간 절연막(124)에 비해 수소 입자 함유량이 높은 무기막으로 형성된다. 예를 들어, 제1 및 제2 하부 층간 절연막(116,118)은 NH3가스를 이용한 증착 공정으로 형성되는 질화 실리콘(SiNx)으로 이루어지고, 상부 층간 절연막(124)은 산화 실리콘(SiOx)로 형성된다. 제1 및 제2 하부 층간 절연막(116,118)에 포함된 수소 입자는 수소화 공정시 다결정 반도체층(154)으로 확산되어 다결정 반도체층(154) 내의 공극을 수소로 채워준다. 이에 따라, 다결정 반도체층(154)은 안정화를 이룰 수 있어 제1 박막트랜지스터(150)의 특성 저하를 방지할 수 있다.
제1 소스 전극(156)은 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122) 및 상부 층간 절연막(124)을 관통하는 제1 소스 컨택홀(160S)을 통해 다결정 반도체층(154)의 소스 영역과 접속된다. 제1 드레인 전극(158)은 제1 소스 전극(156)과 마주하며, 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122) 및 상부 층간 절연막(124)을 관통하는 제1 드레인 컨택홀(160D)을 통해 다결정 반도체층(154)의 드레인 영역과 접속된다. 이러한 제1 소스 및 제1 드레인 전극(156,158)은 스토리지 공급 라인(186)과 동일 평면 상에 동일 재질로 형성되므로, 제1 소스 및 제1 드레인 전극(156,158)은 스토리지 공급 라인(186)과 동일 마스크 공정으로 동시에 형성 가능하다.
이러한 제1 박막트랜지스터(150)의 다결정 반도체층(154)의 활성화 및 수소화 공정 이후에 제2 박막트랜지스터(100)의 산화물 반도체층(104)이 형성된다. 즉, 산화물 반도체층(104)은 다결정 반도체층(154) 상부에 위치한다. 이에 따라, 산화물 반도체층(104)은 다결정 반도체층(154)의 활성화 및 수소화 공정의 고온 분위기에 노출되지 않으므로 산화물 반도체층(104)의 손상을 방지할 수 있어 신뢰성이 향상된다.
제2 박막트랜지스터(150)는 제1 박막트랜지스터(100)와 이격되도록 기판(101) 상에 배치된다. 이러한 제2 박막트랜지스터(100)는 제2 게이트 전극(102)과, 산화물 반도체층(104)과, 제2 소스 전극(106)과, 제2 드레인 전극(108)을 구비한다.
제2 게이트 전극(102)은 상부 게이트 절연 패턴(146)을 사이에 두고 산화물 반도체층(104)과 중첩된다. 이러한 제2 게이트 전극(102)은 제1 고전압 공급 라인(172a)과 동일 평면인 상부 게이트 절연 패턴(146) 상에서 제1 고전압 공급 라인(172a) 동일 재질로 형성된다. 이에 따라, 제2 게이트 전극(102) 및 제1 고전압 공급 라인(172a)은 동일 마스크 공정으로 형성 가능하므로 마스크 공정을 저감할 수 있다.
산화물 반도체층(104)은 상부 버퍼층(122) 상에 제2 게이트 전극(102)과 중첩되게 형성되어 제2 소스 및 제2 드레인 전극(106,108) 사이에 채널을 형성한다. 이 산화물 반도체층(104)은 Zn, Cd, Ga, In, Sn, Hf, Zr 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성된다. 이러한 산화물 반도체층(104)을 포함하는 제2 박막 트랜지스터(100)는 다결정 반도체층(154)을 포함하는 제1 박막 트랜지스터(150)보다 높은 전하 이동도 및 낮은 누설 전류 특성의 장점을 가지므로 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 및 구동 박막트랜지스터(ST,DT)에 적용하는 것이 바람직하다.
이러한 산화물 반도체층(104)의 상부 및 하부와 인접한 상부 층간 절연막(124) 및 상부 버퍼층(122)은 하부 층간 절연막(116,118)에 비해 수소 입자 함유량이 낮은 무기막으로 형성된다. 예를 들어, 상부 층간 절연막(124) 및 상부 버퍼층(122)은 산화 실리콘(SiOx)로 형성되고 하부 층간 절연막(116,118)은 질화실리콘(SiNx)로 형성된다. 이에 따라, 산화물 반도체층(104)의 열처리 공정시 하부 층간 절연막(116,118) 내의 수소 및 다결정 반도체층(154)의 수소들이 산화물 반도체층(104)으로 확산되는 것을 방지할 수 있다.
제2 소스 및 제2 드레인 전극(106,108)은 상부 층간 절연막(124) 상에 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층일 수 있으나, 이에 한정되지 않는다.
제2 소스 전극(106)은 상부 층간 절연막(124)을 관통하는 제2 소스 컨택홀(110S)을 통해 산화물 반도체층(104)의 소스 영역과 접속되며, 제2 드레인 전극(108)은 상부 층간 절연막(124)을 관통하는 제2 드레인 컨택홀(110D)을 통해 산화물 반도체층(104)의 드레인 영역과 접속된다. 그리고, 제2 소스 및 제2 드레인 전극(106,108)은 산화물 반도체층(104)의 채널영역을 사이에 두고 서로 마주보도록 형성된다.
스토리지 커패시터(Cst)는 도 7에 도시된 바와 같이 상부 층간 절연막(124)을 사이에 두고 구동 트랜지스터의 게이트 전극(102)과, 구동 트랜지스터의 소스 전극(106)이 중첩됨으로써 형성된다.
이외에도 스토리지 커패시터(Cst)는 도 8a 내지 도 8c에 도시된 바와 같이 병렬로 연결된 2개 이상의 스토리지 커패시터를 구비할 수도 있다.
도 8a에 도시된 스토리지 커패시터(Cst)는 병렬로 연결된 제1 및 제2 스토리지 커패시터(Cst1,Cst2)를 구비한다.
제1 스토리지 커패시터(Cst1)는 상부 층간 절연막(124)을 사이에 두고 구동 트랜지스터의 게이트 전극(102)과, 구동 트랜지스터의 소스 전극(106)이 중첩됨으로써 형성된다.
제2 스토리지 커패시터(Cst2)는 제1 및 제2 하부 층간 절연막(116,118) 및 상부 버퍼층(122)을 사이에 두고 차광층(178) 및 구동 트랜지스터의 게이트 전극(102)이 중첩됨으로써 형성된다. 이 때, 차광층(178)은 구동 트랜지스터의 소스 전극(106)과 전기적으로 연결된다.
이에 따라, 제1 및 제2 스토리지 커패시터(Cst1,Cst2)의 일단은 구동 트랜지스터의 게이트 전극(102)에 접속되고, 타단은 구동 트랜지스터의 소스 전극(106)에 접속됨으로써 제1 및 제2 스토리지 커패시터(Cst1,Cst2)는 병렬로 접속된다. 이에 따라, 도 8a에 도시된 스토리지 커패시터의 총 용량값은 도 7에 도시된 스토리지 커패시터의 총용량값에 비해 증가시킬수 있다.
도 8b에 도시된 스토리지 커패시터는 병렬로 연결된 제1 및 제2 스토리지 커패시터(Cst1,Cst2)를 구비한다.
제1 스토리지 커패시터(Cst1)는 상부 층간 절연막(124)을 사이에 두고 제2 게이트 전극(102)과, 제2 소스 전극(106)이 중첩됨으로써 형성된다.
제2 스토리지 커패시터(Cst2)는 보호막(166)을 사이에 두고 스토리지 전극(170) 및 제2 소스 전극(102)이 중첩됨으로써 형성된다. 이 때, 스토리지 전극(170)은 제2 게이트 전극(102)과 전기적으로 연결된다.
스토리지 전극(170)은 스토리지 홀(168)에 의해 노출된 보호막(166) 상에 배치됨으로써 스토리지 전극(170)은 보호막(166)만을 사이에 두고 제2 소스 전극(106)과 중첩된다. 이 스토리지 전극(170)은 화소 연결 전극(142)과 동일 재질로 이루어진다. 이러한 스토리지 전극(170)과 제2 소스 전극(106)이 한 층의 보호막(166)을 사이에 두고 중첩되는 도 8b에 도시된 제2 스토리지 커패시터(Cst2)는 도 8a에 도시된 제2 게이트 전극(102) 및 차광층(178)이 2층 이상의 절연막(116,118,122)을 사이에 두고 중첩되는 제2 스토리지 커패시터(Cst2)에 비해 용량값이 증가된다.
이에 따라, 도 8b에 도시된 스토리지 커패시터의 총용량값은 도 8a에 도시된 스토리지 커패시터의 총용량값에 비해 증가된다.
도 8c에 도시된 스토리지 커패시터는 병렬로 연결된 제1 내지 제3 스토리지 커패시터(Cst1,Cst2,Cst3)를 구비한다.
제1 스토리지 커패시터(Cst1)는 상부 층간 절연막(124)을 사이에 두고 제2 게이트 전극(102)과, 제2 소스 전극(106)이 중첩됨으로써 형성된다.
제2 스토리지 커패시터(Cst2)는 보호막(166)을 사이에 두고 스토리지 전극(170) 및 제2 소스 전극(102)이 중첩됨으로써 형성된다. 이 때, 스토리지 전극(170)은 제2 게이트 전극(102)과 전기적으로 연결된다. 스토리지 전극(170)은 스토리지 홀(168)에 의해 노출된 보호막(166) 상에 배치됨으로써 스토리지 전극(170)은 보호막(166)만을 사이에 두고 제2 소스 전극(106)과 중첩된다.
제3 스토리지 커패시터(Cst3)는 제1 및 제2 하부 층간 절연막(116,118)과 상부 버퍼층(122)을 사이에 두고 차광층(178) 및 제2 게이트 전극(102)이 중첩됨으로써 형성된다. 이 때, 차광층(178)은 제2 소스 전극(106)과 전기적으로 연결된다.
이에 따라, 제1 내지 제3 스토리지 커패시터(Cst1,Cst2,Cst3)의 일단은 제2 게이트 전극(102)에 접속되고, 타단은 제2 소스 전극(106)에 접속됨으로써 제1 내지 제3 스토리지 커패시터(Cst1,Cst2,Cst3)는 병렬로 접속된다. 이에 따라, 도 8c에 도시된 스토리지 커패시터의 총 용량값은 도 7에 도시된 스토리지 커패시터의 총용량값에 비해 증가시킬 수 있다.
발광 소자(130)는 제2 박막 트랜지스터(150)의 제2 소스 전극(106)과 접속된 애노드 전극(132)과, 애노드 전극(132) 상에 형성되는 적어도 하나의 발광 스택(134)과, 발광 스택(134) 위에 형성된 캐소드 전극(136)을 구비한다.
애노드 전극(132)은 평탄화층(128)을 관통하는 제2 화소 컨택홀(144)을 통해 노출된 화소 연결 전극(142)과 접속된다. 여기서, 화소 연결 전극(142)은 보호막(166) 및 제1 평탄화층(126)을 관통하는 제1 화소 컨택홀(120)을 통해 노출된 제2 소스 전극(106)과 접속된다.
애노드 전극(132)은 투명 도전막 및 반사효율이 높은 불투명 도전막을 포함하는 다층 구조로 형성된다. 투명 도전막으로는 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 일함수 값이 비교적 큰 재질로 이루어지고, 불투명 도전막으로는 Al, Ag, Cu, Pb, Mo, Ti 또는 이들의 합금을 포함하는 단층 또는 다층 구조로 이루어진다. 예를 들어, 애노드 전극(132)은 투명 도전막, 불투명 도전막 및 투명 도전막이 순차적으로 적층된 구조로 형성되거나, 투명 도전막 및 불투명 도전막이 순차적으로 적층된 구조로 형성된다. 이러한 애노드 전극(132)은 뱅크(138)에 의해 마련된 발광 영역뿐만 아니라 제1 및 제2 트랜지스터(150,100)와 스토리지 커패시터(180,Cst)가 배치된 회로 영역과 중첩되도록 제2 평탄화층(128) 상에 배치됨으로써 발광 면적이 증가된다.
발광 스택(134)은 애노드 전극(132) 상에 정공 관련층, 유기 발광층, 전자 관련층 순으로 또는 역순으로 적층되어 형성된다. 이외에도 발광 스택(134)은 전하 생성층을 사이에 두고 대향하는 제1 및 제2 발광 스택들을 구비할 수도 있다. 이 경우, 제1 및 제2 발광 스택 중 어느 하나의 유기 발광층은 청색광을 생성하고, 제1 및 제2 발광 스택 중 나머지 하나의 유기 발광층은 노란색-녹색광을 생성함으로써 제1 및 제2 발광 스택을 통해 백색광이 생성된다. 이 발광스택(134)에서 생성된 백색광은 발광 스택(134) 상부에 위치하는 컬러 필터(도시하지 않음)에 입사되므로 컬러 영상을 구현할 수 있다. 이외에도 별도의 컬러 필터 없이 각 발광 스택(134)에서 각 서브 화소에 해당하는 컬러광을 생성하여 컬러 영상을 구현할 수도 있다. 즉, 적색(R) 서브 화소의 발광 스택(134)은 적색광을, 녹색(G) 서브 화소의 발광 스택(134)은 녹색광을, 청색(B) 서브 화소의 발광 스택(134)은 청색광을 생성할 수도 있다.
뱅크(138)는 애노드 전극(132)을 노출시키도록 형성된다. 이러한 뱅크(138)는 인접한 서브 화소 간 광 간섭을 방지하도록 불투명 재질(예를 들어, 블랙)로 형성될 수도 있다. 이 경우, 뱅크(138)는 칼라 안료, 유기 블랙 및 카본 중 적어도 어느 하나로 이루어진 차광재질을 포함한다.
캐소드 전극(136)은 발광 스택(134)을 사이에 두고 애노드 전극(132)과 대향하도록 발광 스택(134)의 상부면 및 측면 상에 형성된다. 이 캐소드 전극(136)은 전면 발광형 유기 발광 표시 장치에 적용되는 경우, 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)과 같은 투명 도전막으로 이루어진다.
이러한 캐소드 전극(136)은 저전압 공급 라인(162)과 전기적으로 접속된다. 저전압 공급 라인(162)은 도 5b 및 도 6에 도시된 바와 같이 서로 교차하는 제1 및 제2 저전위 공급 라인(162a,162b)을 구비한다. 제1 저전위 공급 라인(162a)은 도 7에 도시된 바와 같이 제2 게이트 전극(102)과 동일층인 상부 게이트 절연 패턴(146) 상에, 제2 게이트 전극(102)과 동일 재질로 형성된다. 제2 저전위 공급 라인(162b)은 화소 연결 전극(142)과 동일층인 제1 평탄화층(126) 상에, 화소 연결 전극(142)과 동일 재질로 형성된다. 이 제2 저전위 공급 라인(162b)은 상부 층간 절연막(124), 보호막(166) 및 제1 평탄화층(126)을 관통하도록 형성된 제1 라인 컨택홀(164)을 통해 노출된 제1 저전위 공급 라인(162a)과 전기적으로 접속된다.
이러한 저전압 공급 라인(162)을 통해 공급되는 저전위 전압(VSS)보다 높은 고전위 전압(VDD)을 공급하는 고전압 공급 라인(172)은 도 5b 및 도 6에 도시된 바와 같이 서로 교차하는 제1 및 제2 고전위 공급 라인(172a,172b)을 구비한다. 제1 고전위 공급 라인(172a)은 도 7에 도시된 바와 같이 제2 게이트 전극(102)과 동일층인 상부 게이트 절연 패턴(146) 상에, 제2 게이트 전극(102)과 동일 재질로 형성된다. 제2 고전위 공급 라인(172b)은 제2 소스 및 드레인 전극(106,108)과 동일층인 상부 층간 절연막(124) 상에, 제2 소스 및 드레인 전극(106,108)과 동일 재질로 형성된다. 이 제2 고전위 공급 라인(172b)은 상부 층간 절연막(124)을 관통하도록 형성된 제2 라인 컨택홀(174)을 통해 노출된 제1 고전위 공급 라인(172a)과 전기적으로 접속된다. 이러한 제2 고전위 공급 라인(172b)은 보호막(166) 및 제1 평탄화층(126)을 사이에 두고 제1 저전위 공급 라인(162b)와 중첩된다. 이 때, 유기 절연 재질의 제1 평탄화층(126) 내에 핀홀이 형성되더라도 무기 절연 재질의 보호막(166)에 의해 제2 고전위 공급 라인(172b)과 제1 저전위 공급 라인(162b)이 쇼트되는 것을 방지할 수 있다.
이와 같은 저전위 공급 라인(162), 고전위 공급 라인(172), 데이터 라인(DL), 스캔 라인(SL) 및 발광 제어 라인(EL) 중 적어도 어느 하나와 접속된 신호 링크(176)는 도 7에 도시된 바와 같이 상부 및 하부 개구부(192,194)가 형성된 벤딩 영역(BA)을 가로지르도록 배치된다. 상부 개구부(192)는 상부 층간 절연막(124)의 측면과 상부 버퍼층(122)의 상부면을 노출시킨다. 이 상부 개구부(192)는 상부 층간 절연막(124)을 관통하는 제1 소스 컨택홀(160S)의 상부 영역, 제2 드레인 컨택홀(160D)의 상부 영역, 제2 소스 컨택홀(110S) 및 제2 드레인 컨택홀(110D) 중 적어도 어느 하나와 동일한 깊이(d1)를 가지도록 형성된다. 하부 개구부(194)는 멀티 버퍼층(140), 하부 버퍼층(112), 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122) 각각의 측면을 노출시키도록 형성된다. 이 하부 개구부(194)는 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122)을 관통하는 제1 소스 컨택홀(160S)의 하부 영역 및 제1 드레인 컨택홀(160D)의 하부 영역 중 적어도 어느 하나보다 더 깊은 깊이(d2)를 가지도록 형성되거나, 동일한 깊이(d2)를 가지도록 형성된다. 이에 따라, 벤딩 영역(BA)에서는 상하로 중첩되게 배치되는 상부 및 하부 개구부(192,194)에 의해 멀티 버퍼층(140), 하부 버퍼층(112), 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122) 및 상부 층간 절연막(124)이 제거된다. 즉, 벤딩 영역(BA)에는 크랙을 유발하는 다수의 무기 절연층(140,112,114,116,118,122,124)이 제거됨으로써 크랙 발생없이 기판(101)을 쉽게 벤딩할 수 있다.
벤딩 영역(BA)에 배치되는 신호 링크(176)는 도 7에 도시된 바와 같이 화소 연결 전극(142)와 동일 마스크 공정으로 화소 연결 전극(142)과 함께 형성될 수 있다. 이 경우, 신호 링크(176)는 화소 연결 전극(142)과 동일 재질로 동일 평면, 즉 제1 평탄화층(126) 및 기판(101) 상에 형성된다. 이러한 제1 평탄화층(126) 및 기판(101) 상에 형성된 신호 링크(176)를 덮도록 신호 링크(176) 상에 제2 평탄화층(128)이 배치되거나, 제2 평탄화층(128)없이 봉지 필름, 또는 무기 및 유기 봉지층의 조합으로 이루어진 봉지 스택의 무기 봉지층이 배치된다.
이외에도, 신호 링크(176)는 도 9a 및 도 9b에 도시된 바와 같이 소스 및 드레인 전극(106,156,108,158)과 동일 마스크 공정으로 소스 및 드레인 전극(106,156,108,158)과 함께 형성될 수 있다. 이 경우, 신호 링크(176)는 소스 및 드레인 전극(106,156,108,158)과 동일 재질로 동일 평면, 즉 상부 층간 절연막(124) 상에 형성됨과 아울러 기판(101)과 접촉하도록 기판(101) 상에 형성된다. 이 때, 신호 링크(176)는 상부 개구부(192)에 의해 노출된 상부 층간 절연막(124)의 측면과 상부 버퍼층(122)의 상부면에 형성됨과 아울러 하부 개구부(194)에 의해 노출된 멀티 버퍼층(140), 하부 버퍼층(112), 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122)의 측면 상에 형성되므로 계단 형상으로 형성된다. 계단 형상으로 형성된 신호 링크(176)를 덮도록, 신호 링크(176) 상에 제1 및 제2 평탄화층(126,128) 중 적어도 하나가 배치되거나, 제1 및 제2 평탄화층(126,128)없이 봉지 필름 또는 무기 및 유기 봉지층의 조합으로 이루어진 봉지 스택의 무기 봉지층이 배치된다.
이외에도 신호 링크(176)는 도 9a 및 도 9b에 도시된 바와 같이 멀티 버퍼층(140) 상에 배치될 수도 있다. 이 때, 신호 링크들(176) 사이에 배치되는 멀티 버퍼층(140)은 크랙 발생없이 벤딩이 용이해지도록 제거됨으로써 신호 링크들(176) 사이에는 기판(101)을 노출시키는 트렌치(196)가 형성된다.
도 9a에 도시된 트렌치(196)는 신호 링크들(176) 사이의 멀티 버퍼층(140) 및 기판(101)의 일부를 관통하도록 형성된다. 이러한 신호 링크들(176) 상에는 제1 및 제2 평탄화층(126,128)이 배치된다. 도 9b에 도시된 트렌치(196)는 신호 링크들(176) 사이의 보호막(166), 멀티 버퍼층(140) 및 기판(101)의 일부를 관통하도록 형성된다. 이러한 신호 링크들(176) 상에는 보호막(166), 제1 및 제2 평탄화층(126,128)이 배치된다. 한편, 벤딩 영역(BA)에는 제1 및 제2 평탄화층(126,128)을 관통하는 적어도 하나의 수분 차단홀(도시하지 않음)이 배치될 수도 있다. 이 수분 차단홀은 신호 링크들(176) 사이, 및 신호 링크들(176) 상부 중 적어도 어느 하나에 형성된다. 이 수분 차단홀은 외부로부터의 수분이 신호 링크(176) 상에 배치되는 제1 및 제2 평탄화층(126,128) 중 적어도 어느 하나를 통해 액티브 영역(AA) 내부로 침투하는 것을 방지한다. 또한, 검사 공정시 이용되는 검사 라인(도시하지 않음)은 벤딩 영역(BA)에서 도 7, 도 9a 및 도 9b에 도시된 신호 링크(176) 중 어느 하나와 동일 구조로 형성된다.
이와 같이, 벤딩 영역(BA)에는 상부 및 하부 개구부(192,194)에 의해 멀티 버퍼층(140), 하부 버퍼층(112), 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122) 및 상부 층간 절연막(124)이 제거된다. 즉, 벤딩 영역(BA)에는 크랙을 유발하는 다수의 무기 절연층(140,112,114,116,118,122,124)이 제거됨으로써 벤딩 영역(BA)은 크랙 발생없이 기판(101)을 쉽게 벤딩할 수 있다.
도 10a 내지 도 10m은 도 7에 도시된 유기 발광 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10a를 참조하면, 기판(101) 상에 멀티 버퍼층(140), 하부 버퍼층(112) 및 다결정 반도체층(154)이 순차적으로 형성된다.
구체적으로, 기판(101) 상에 SiOx 및 SiNx이 적어도 1회 교번적으로 적층됨으로써 멀티 버퍼층(140)이 형성된다. 그런 다음, 멀티 버퍼층(140) 상에 SiOx 또는 SiNx이 전면 증착됨으로써 하부 버퍼층(112)이 형성된다. 그런 다음, 하부 버퍼층(112)이 형성된 기판(101) 상에 LPCVD(Low Pressure Chemical Vapor Deposition), PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 방법을 통해 비정질 실리콘 박막이 형성된다. 그런 다음, 비정질 실리콘 박막을 결정화함으로써 다결정 실리콘 박막으로 형성된다. 그리고, 다결정 실리콘 박막을 제1 마스크를 이용한 포토리소그래피 공정 및 식각 공정으로 패터닝함으로써 다결정 반도체층(154)이 형성된다.
도 10b를 참조하면, 다결정 반도체층(154)이 형성된 기판(101) 상에 게이트 절연막(114)이 형성되고, 그 게이트 절연막(114) 상에 제1 게이트 전극(152) 및 차광층(178)이 형성된다.
구체적으로, 다결정 반도체층(154)이 형성된 기판(101) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 게이트 절연막(114)이 형성된다. 그런 다음, 게이트 절연막(114) 상에 제1 도전층이 전면 증착된 후 제2 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 제1 도전층이 패터닝됨으로써 제1 게이트 전극(152) 및 차광층(178)이 형성된다. 그런 다음, 제1 게이트 전극(152)을 마스크로 이용한 도핑 공정을 통해 다결정 반도체층(154)에 불순물이 도핑됨으로써 제1 게이트 전극(152)과 비중첩되는 소스 및 드레인 영역과, 제1 게이트 전극(152)과 중첩되는 채널 영역이 형성된다.
도 10c를 참조하면, 제1 게이트 전극(152) 및 차광층(178)이 형성된 기판(101) 상에 적어도 1층의 제1 하부 층간 절연막(116), 적어도 1층의 제2 하부 층간 절연막(118), 상부 버퍼층(122)이 순차적으로 형성되고, 그 상부 버퍼층(122) 상에 산화물 반도체층(104)이 형성된다.
구체적으로, 제1 게이트 전극(152) 및 차광층(178)이 형성된 기판(101) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 제1 하부 층간 절연막(116)이 형성된다. 그 제1 하부 층간 절연막(116) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 제2 하부 층간 절연막(118)이 형성된다. 그런 다음, 제2 하부 층간 절연막(118) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 상부 버퍼층(122)이 형성된다. 그런 다음, 상부 버퍼층(122) 상에 산화물 반도체층(104)이 전면 증착된 후 제3 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 패터닝됨으로써 차광층(178)과 중첩되는 산화물 반도체층(104)이 형성된다.
도 10d를 참조하면, 산화물 반도체층(104)이 형성된 기판(101) 상에 상부 게이트 절연 패턴(146), 제2 게이트 전극(102), 제1 저전위 공급 라인(162a) 및 제1 고전위 공급 라인(172a)이 형성된다.
구체적으로, 산화물 반도체층(104)이 형성된 기판(101) 상에 상부 게이트 절연막이 형성되고, 그 위에 스퍼터링 등의 증착 방법으로 제3 도전층이 형성된다. 상부 게이트 절연막으로는 SiOx 또는 SiNx 등과 같은 무기 절연 물질이 이용된다. 제3 도전층으로는 Mo, Ti, Cu, AlNd, Al 또는 Cr 또는 이들의 합금과 같이 금속 물질이 단일층으로 이용되거나, 또는 이들을 이용하여 다층 구조로 이용된다. 그런 다음, 제4 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 제3 도전층 및 상부 게이트 절연막을 동시에 패터닝함으로써 제2 게이트 전극(102), 제1 저전위 공급 라인(162a) 및 제1 고전위 공급 라인(172a) 각각과, 그들 각각의 하부에 상부 게이트 절연 패턴(146)이 동일 패턴으로 형성된다. 이 때, 상부 게이트 절연막의 건식 식각시 제2 게이트 전극(102)과 비중첩되는 산화물 반도체층(104)은 플라즈마에 의해 노출되며, 플라즈마에 의해 노출된 산화물 반도체층(104) 내의 산소는 플라즈마 가스와 반응하여 제거된다. 이에 따라, 제2 게이트 전극(102)과 비중첩되는 산화물 반도체층(104)은 도체화되어 소스 및 드레인 영역으로 형성된다.
도 10e를 참조하면, 상부 게이트 절연 패턴(146), 제2 게이트 전극(102), 제1 저전위 공급 라인(162a) 및 제1 고전위 공급 라인(172a)이 형성된 기판(101) 상에 상부 개구부(192), 제1 소스 컨택홀(160S)의 상부 영역, 제2 소스 컨택홀(110S), 제1 드레인 컨택홀(160D)의 상부 영역, 제2 드레인 컨택홀(160D,110D), 제1 및 제2 라인 컨택홀(164,174)을 가지는 상부 층간 절연막(124)이 형성된다.
구체적으로, 상부 게이트 절연 패턴(146), 제2 게이트 전극(102) 및 제1 고전위 공급 라인(172)이 형성된 기판(101) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 상부 층간 절연막(124)이 형성된다. 그런 다음, 상부 층간 절연막(124)이 제5 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 패터닝됨으로써 제1 소스 컨택홀(160S)의 상부 영역, 제2 소스 컨택홀(110S), 제1 드레인 컨택홀(160D)의 상부 영역, 제2 드레인 컨택홀(160D,110D), 제1 및 제2 라인 컨택홀(164,174)이 형성됨과 아울러 벤딩 영역(BA)의 상부 층간 절연막(124)이 제거됨으로써 상부 개구부(192)가 형성된다. 이 때, 제1 소스 컨택홀(160S)의 상부 영역, 제2 소스 컨택홀(110S), 제1 드레인 컨택홀(160D)의 상부 영역, 제2 드레인 컨택홀(160D,110D), 제1 및 제2 라인 컨택홀(164,174) 및 상부 개구부(192)는 상부 층간 절연막(124)을 관통하도록 형성된다. 이에 따라, 상부 개구부(192)는 제1 소스 컨택홀(160S)의 상부 영역, 제2 소스 컨택홀(110S), 제1 드레인 컨택홀(160D)의 상부 영역, 제2 드레인 컨택홀(160D,110D), 제1 및 제2 라인 컨택홀(164,174) 중 적어도 어느 하나와 동일한 깊이를 가진다.
도 10f를 참조하면, 상부 층간 절연막(124)이 형성된 기판(101) 상에서 벤딩 영역(BA)에 하부 개구부(194)가 형성됨과 아울러 제1 소스 컨택홀(160S), 제1 드레인 컨택홀(160D) 내의 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122)이 제거된다.
구체적으로, 상부 층간 절연막(124)이 형성된 기판(101) 상에 제6 마스크를 이용한 포토리소그래피 공정으로 형성된 포토레지스트 패턴을 마스크로 이용한 식각 공정을 통해 액티브 영역(AA)의 하부 게이트 절연막(114),제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122)이 제거됨으로써 제1 소스 컨택홀(160S)의 하부 영역 및 제1 드레인 컨택홀(160D)의 하부 영역이 형성된다. 이와 동시에, 벤딩 영역(BA)의 멀티 버퍼층(140), 하부 버퍼층(112), 하부 게이트 절연막(114), 제1 및 제2 하부 층간 절연막(116,118), 상부 버퍼층(122)이 제거됨으로써 하부 개구부(194)가 형성된다. 한편, 하부 개구부(194) 형성시 기판(101)의 일부도 제거될 수 있다.
도 10g를 참조하면, 하부 개구부(194)가 형성된 기판(101) 상에 제1 및 제2 소스 전극(156,106), 제1 및 제2 드레인 전극(158,108) 및 제2 고전위 공급 라인(172b)이 형성된다.
구체적으로, 하부 개구부(194)가 형성된 기판(101) 상에 Mo, Ti, Cu, AlNd, Al 또는 Cr 또는 이들의 합금과 같은 제4 도전층이 전면 증착된다. 그런 다음, 제7 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 제4 도전층이 패터닝됨으로써 제1 및 제2 소스 전극(156,106), 제1 및 제2 드레인 전극(158,108), 및 제2 고전위 공급 라인(172b)이 형성된다.
도 10h를 참조하면, 제1 및 제2 소스 전극(156,106), 제1 및 제2 드레인 전극(158,108) 및 제2 고전위 공급 라인(172b)이 형성된 기판(101) 상에 제1 화소 컨택홀(120)을 가지는 보호막(166)이 형성된다.
구체적으로, 제1 및 제2 소스 전극(156,106), 제1 및 제2 드레인 전극(158,108) 및 제2 고전위 공급 라인(172b)이 형성된 기판(101) 상에 SiNx 또는 SiOx와 같은 무기 절연 물질이 전면 증착됨으로써 보호막(166)이 형성된다. 그런 다음, 보호막(166)이 제8 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 패터닝됨으로써 화소 컨택홀(120)이 형성됨과 아울러 제1 라인 컨택홀(164) 내의 보호막(166)이 제거된다.
도 10i를 참조하면, 보호막(166)이 형성된 기판(101) 상에 제1 평탄화층(126)이 형성된다.
구체적으로, 보호막(166)이 형성된 기판(101) 상에 아크릴계 수지와 같은 유기 절연 물질이 전면 증착됨으로써 제1 평탄화층(126)이 형성된다. 그런 다음, 제9 마스크를 이용한 포토리소그래피 공정을 통해 제1 화소 컨택홀(120) 및 제1 라인 컨택홀(164) 내의 제1 평탄화층(126)이 제거됨으로써 제1 화소 컨택홀(120) 및 제1 라인 컨택홀(164)은 제1 평탄화층(126)을 관통하도록 형성된다.
도 10j를 참조하면, 제1 평탄화층(126)이 형성된 기판(101) 상에 화소 연결 전극(142), 제2 저전위 공급 라인(162b), 및 신호 링크(176)가 형성된다.
구체적으로, 제1 평탄화층(126)이 형성된 기판(101) 상에 Mo, Ti, Cu, AlNd, Al 또는 Cr 또는 이들의 합금과 같은 제5 도전층이 전면 증착된다. 그런 다음, 제10 마스크를 이용한 포토리소그래피 공정 및 식각 공정을 통해 제5 도전층이 패터닝됨으로써 화소 연결 전극(142), 제2 저전위 공급 라인(162b), 및 신호 링크(176)가 형성된다.
도 10k를 참조하면, 화소 연결 전극(142), 제2 저전위 공급 라인(162b), 및 신호 링크(176)가 형성된 기판(101) 상에 제2 화소 컨택홀(144)을 가지는 제2 평탄화층(128)이 형성된다.
구체적으로, 화소 연결 전극(142), 제2 저전위 공급 라인(162b), 및 신호 링크(176)가 형성된 기판(101) 상에 아크릴계 수지와 같은 유기 절연 물질이 전면 증착됨으로써 제2 평탄화층(128)이 형성된다. 그런 다음, 제11 마스크를 이용한 포토리소그래피 공정을 통해 제2 평탄화층(128)이 패터닝됨으로써 제2 화소 컨택홀(144)이 형성된다.
도 10l을 참조하면, 제2 화소 컨택홀(144)을 가지는 제2 평탄화층(128)이 형성된 기판(101) 상에 애노드 전극(132)이 형성된다.
구체적으로, 제2 화소 컨택홀(144)을 가지는 제2 평탄화층(128)이 형성된 기판(101) 상에 제5 도전층이 전면 증착된다. 제5 도전층으로는 투명 도전막 및 불투명 도전막이 이용된다. 그런 다음, 제12 마스크를 이용한 포토리소그래피 공정과 식각 공정을 통해 제6 도전층이 패터닝됨으로써 애노드 전극(132)이 형성된다.
도 10m을 참조하면, 애노드 전극(132)이 형성된 기판(101) 상에 뱅크(138), 유기 발광 스택(134) 및 캐소드 전극(136)이 순차적으로 형성된다.
구체적으로, 애노드 전극(132)이 형성된 기판(101) 상에 뱅크용 감광막을 전면 도포한 다음, 그 뱅크용 감광막을 제13 마스크를 이용한 포토리소그래피 공정을 통해 패터닝함으로써 뱅크(138)가 형성된다. 그런 다음, 새도우마스크를 이용한 증착 공정을 통해 비표시 영역(NA)을 제외한 표시 영역(AA)에 발광 스택(134) 및 캐소드 전극(136)이 순차적으로 형성된다.
이와 같이, 본 발명에서는 벤딩 영역의 상부 개구부(192)와, 제2 소스 및 드레인 컨택홀(110S,110D)과, 제1 소스 및 드레인 컨택홀(160S,160D)의 상부 영역이 동일한 하나의 마스크 공정을 통해 형성되고, 벤딩 영역의 하부 개구부(194)와, 제1 소스 및 드레인 컨택홀(160S,160D)의 하부 영역이 동일한 하나의 마스크 공정을 통해 형성되고, 제1 소스 및 제1 드레인 전극(156,158)과, 제2 소스 및 제2 드레인 전극(106,108)이 동일한 하나의 마스크 공정을 통해 형성되므로 종래에 비해 최소 3마스크 공정을 줄일 수 있다. 이에 따라, 본 발명에 따른 유기 발광 표시 장치는 종래보다 적어도 3회의 마스크 공정 수를 저감할 수 있어 구조 및 제조 공정을 단순화할 수 있으므로 생산성을 향상시킬 수 있다.
이상의 설명은 본 발명을 예시적으로 설명한 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술적 사상에서 벗어나지 않는 범위에서 다양한 변형이 가능할 것이다. 따라서 본 발명의 명세서에 개시된 실시 예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
102, 152 : 게이트 전극 104 : 산화물 반도체층
106,156 : 소스 전극 108,110 : 드레인 전극
130 : 발광 소자 154 : 다결정 반도체층
162 : 저전위 공급 라인 172 : 고전위 공급 라인
176, LK : 신호 링크 180 : 스토리지 커패시터
192,194 : 개구부

Claims (17)

  1. 액티브 영역과 벤딩 영역을 가지는 기판과;
    상기 액티브 영역에 배치되며, 다결정 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 가지는 제1 박막트랜지스터와;
    상기 액티브 영역에 배치되며, 산화물 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 가지는 제2 박막트랜지스터와;
    상기 제2 박막트랜지스터와 접속된 발광 소자와;
    상기 제1 게이트 전극과 상기 산화물 반도체층 사이에 배치되며, SiNx로 이루어진 적어도 한 층의 하부 층간 절연막과;
    상기 하부 층간 절연막과 상기 산화물 반도체층 사이에 배치되며, SiOx로 이루어진 상부 버퍼층과;
    상기 액티브 영역에 배치되는 다수의 컨택홀과;
    상기 벤딩 영역에 배치되는 상기 하부 층간 절연막 및 상기 상부 버퍼층을 제거하여 상기 하부 층간 절연막 및 상기 상부 버퍼층의 측면을 노출시키는 하부 개구부와;
    상기 산화물 반도체층과 상기 제2 소스 및 제2 드레인 전극 사이에 배치되는 상부 층간 절연막을 관통하며, 상기 벤딩 영역에서 상기 하부 개구부와 상하로 중첩되게 배치되는 상부 개구부를 구비하며,
    상기 제2 소스 전극은 상기 제2 드레인 전극 방향으로 연장되어 상기 제2 게이트 전극과 중첩되고, 상기 제2 소스 전극은 상기 발광 소자의 애노드 전극과 접속되며,
    상기 다수의 컨택홀은
    상기 제1 소스 및 제1 드레인 전극 각각과 상기 다결정 반도체층 사이에 배치되는 상기 하부 층간 절연막 및 상기 상부 버퍼층과 상기 상부 층간 절연막을 포함하는 다수의 절연막을 관통하여, 상기 다결정 반도체층을 노출시키는 제1 소스 및 제1 드레인 컨택홀과;
    상기 상부 층간 절연막을 관통하여 상기 산화물 반도체층을 노출시키는 제2 소스 및 제2 드레인 컨택홀을 구비하며,
    상기 상부 개구부는 상기 제2 소스 및 제2 드레인 컨택홀과 동일 깊이를 가지며,
    상기 하부 개구부는 상기 제1 소스 및 제1 드레인 컨택홀보다 깊은 깊이를 가지는 표시 장치.
  2. 제 1 항에 있어서,
    상기 제1 소스 및 제1 드레인 전극과, 제2 소스 및 제2 드레인 전극 상에 배치되는 보호막을 더 구비하며,
    상기 다수의 절연막은
    상기 다결정 반도체층과 상기 하부 층간 절연막 사이에 배치되는 하부 게이트 절연막을 더 포함하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 산화물 반도체층과 중첩되며, 상기 하부 층간 절연막 및 상부 버퍼층을 사이에 두고 상기 제2 게이트 전극과 중첩되는 차광층을 더 구비하며,
    상기 제2 게이트 전극은 상기 제2 소스 전극과 상기 상부 층간 절연막을 사이에 두고 중첩되어 제1 스토리지 커패시터를 이루며, 상기 제2 게이트 전극은 상기 차광층과 제2 스토리지 커패시터를 이루며,
    상기 제1 및 제2 스토리지 커패시터는 병렬로 접속되는 표시 장치.
  4. 제 2 항에 있어서,
    상기 제2 소스 전극과 상기 보호막을 사이에 두고 중첩되는 스토리지 전극을 더 구비하며,
    상기 제2 소스 전극은 상기 제2 게이트 전극과 상기 상부 층간 절연막을 사이에 두고 중첩되어 제1 스토리지 커패시터를 이루며, 상기 제2 소스 전극은 상기 스토리지 전극과 제2 스토리지 커패시터를 이루며,
    상기 제1 및 제2 스토리지 커패시터는 병렬로 접속되는 표시 장치.
  5. 제 2 항에 있어서,
    상기 제2 소스 전극과, 보호막을 사이에 두고 중첩되는 스토리지 전극과;
    상기 제2 게이트 전극과, 하부 층간 절연막 및 상부 버퍼층을 사이에 두고 중첩되는 차광층을 더 구비하며,
    상기 제2 소스 전극은 상기 제2 게이트 전극과 상기 상부 층간 절연막을 사이에 두고 중첩되어 제1 스토리지 커패시터를 이루며, 상기 제2 소스 전극은 상기 스토리지 전극과 제2 스토리지 커패시터를 이루며, 상기 차광층은 상기 제2 게이트 전극과 제3 스토리지 커패시터를 이루며,
    상기 제1 내지 제3 스토리지 커패시터는 병렬로 접속되는 표시 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 보호막 상에 배치되는 제1 평탄화층과;
    상기 상부 층간 절연막 상에 배치되는 제2 소스 전극과 접촉하며 상기 제1 평탄화층 상에 배치되는 화소 연결 전극과;
    상기 화소 연결 전극을 덮도록 배치되는 제2 평탄화층을 더 구비하는 표시 장치.
  7. 제 6 항에 있어서,
    상기 스토리지 전극은 상기 제1 평탄화층을 관통하는 스토리지 홀에 의해 노출된 상기 보호막 상에 배치되며,
    상기 스토리지 전극은 상기 화소 연결 전극과 동일 재질로 이루어진 표시 장치.
  8. 제 2 항에 있어서,
    상기 제1 소스 및 제1 드레인 컨택홀은
    상기 하부 게이트 절연막, 상기 하부 층간 절연막, 상기 상부 버퍼층을 관통하는 하부 영역과, 상기 상부 층간 절연막을 관통하는 상부 영역을 가지며,
    상기 상부 개구부는 상기 제1 소스 컨택홀의 상부 영역 및 상기 제1 드레인 컨택홀의 상부 영역과 동일 깊이를 가지며,
    상기 하부 개구부는 상기 제1 소스 컨택홀의 하부 영역 및 제1 드레인 컨택홀의 하부 영역보다 깊은 깊이를 가지는 표시 장치.
  9. 제 8 항에 있어서,
    상기 기판 상에 배치되는 멀티 버퍼층과;
    상기 멀티 버퍼층 상에 배치되는 하부 버퍼층을 더 구비하며,
    상기 상부 개구부는 상기 벤딩 영역에 배치되는 상기 상부 층간 절연막을 관통하며,
    상기 하부 개구부는 상기 벤딩 영역에 배치되는 상기 멀티 버퍼층, 상기 하부 버퍼층, 상기 하부 게이트 절연막, 상기 하부 층간 절연막 및 상기 상부 버퍼층을 관통하며,
    상기 벤딩 영역의 기판은 상하로 중첩되게 배치된 상기 상부 및 하부 개구부에 의해 노출되는 표시 장치.
  10. 제 2 항에 있어서,
    상기 제1 및 제2 소스 전극은 상기 제1 및 제2 드레인 전극과 동일 평면인 상기 상부 층간 절연막 상에, 상기 제1 및 제2 드레인 전극과 동일 재질로 이루어진 표시 장치.
  11. 제 6 항에 있어서,
    상기 발광 소자의 캐소드 전극과 접속되는 저전위 공급 라인과;
    상기 저전위 공급 라인과 중첩되게 배치되는 고전위 공급 라인을 더 구비하며,
    상기 저전위 공급 라인 및 상기 고전위 공급 라인 중 적어도 어느 하나는 메쉬 형태로 배치되는 표시 장치.
  12. 제 11 항에 있어서,
    상기 저전위 공급 라인은
    서로 교차하는 제1 및 제2 저전위 공급 라인을 구비하며,
    상기 고전위 공급 라인은
    상기 제1 저전위 공급 라인과 나란한 제1 고전위 공급 라인과,
    상기 제1 평탄화층 및 상기 보호막을 사이에 두고 상기 제2 저전위 공급 라인과 중첩되는 제2 고전위 공급 라인을 구비하는 표시 장치.
  13. 제 12 항에 있어서,
    상기 제2 저전위 공급 라인은 상기 화소 연결 전극과 동일 평면 상에 동일 재질로 이루어지며,
    상기 제2 고전위 공급 라인은 상기 제2 소스 및 제2 드레인 전극과 동일 평면 상에 동일 재질로 이루어지는 표시 장치.
  14. 제 6 항에 있어서,
    상기 하부 개구부에 의해 노출된 상기 벤딩 영역의 상기 기판 상에, 상기 기판과 접촉하도록 배치되며 상기 제1 및 제2 소스 전극과 동일 재질로 이루어진 신호 링크를 더 구비하며,
    상기 제1 및 제2 평탄화층은 상기 신호 링크를 덮도록 배치되는 표시 장치.
  15. 제 6 항에 있어서,
    상기 하부 개구부에 의해 노출된 상기 벤딩 영역의 상기 제1 평탄화층 상에 배치되며 상기 화소 연결 전극과 동일 재질로 이루어진 신호 링크를 더 구비하며,
    상기 제2 평탄화층은 상기 신호 링크를 덮도록 배치되는 표시 장치.
  16. 제 11 항에 있어서,
    상기 발광 소자를 구동하는 화소 구동회로를 더 구비하며,
    상기 화소 구동 회로는
    상기 제2 박막트랜지스터로 이루어진 구동 트랜지스터와;
    상기 구동 트랜지스터와 접속되며 상기 제1 박막트랜지스터로 이루어진 스위칭 트랜지스터를 구비하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 화소 구동 회로는
    상기 제2 박막트랜지스터로 이루어지며 상기 스위칭 트랜지스터와 접속된 제2 스위칭 트랜지스터와;
    상기 제1 박막트랜지스터로 이루어지며 상기 구동 트랜지스터와 접속된 제3 스위칭 트랜지스터를 더 구비하는 표시 장치.
KR1020170175054A 2017-12-19 2017-12-19 표시 장치 Active KR102126552B1 (ko)

Priority Applications (16)

Application Number Priority Date Filing Date Title
KR1020170175054A KR102126552B1 (ko) 2017-12-19 2017-12-19 표시 장치
DE102018130713.6A DE102018130713B4 (de) 2017-12-19 2018-12-03 Anzeigevorrichtung
US16/210,926 US10847593B2 (en) 2017-12-19 2018-12-05 Display device with a bending area
CN201811517066.2A CN110010649B (zh) 2017-12-19 2018-12-12 显示装置
CN202311219663.8A CN117279433A (zh) 2017-12-19 2018-12-12 显示装置
CN202311216541.3A CN117241618A (zh) 2017-12-19 2018-12-12 显示装置
JP2018233191A JP6876671B2 (ja) 2017-12-19 2018-12-13 表示装置
GB1820722.5A GB2570795B (en) 2017-12-19 2018-12-19 Display device
US17/005,061 US11430848B2 (en) 2017-12-19 2020-08-27 Display device
JP2021074091A JP7139485B2 (ja) 2017-12-19 2021-04-26 表示装置
US17/735,797 US11574977B2 (en) 2017-12-19 2022-05-03 Display device
JP2022142556A JP7478784B2 (ja) 2017-12-19 2022-09-07 表示装置
US18/150,113 US11871618B2 (en) 2017-12-19 2023-01-04 Display device having multiple transistors
US18/508,947 US12108629B2 (en) 2017-12-19 2023-11-14 Display device
JP2024068882A JP2024105318A (ja) 2017-12-19 2024-04-22 表示装置
US18/813,945 US20240414945A1 (en) 2017-12-19 2024-08-23 Display Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170175054A KR102126552B1 (ko) 2017-12-19 2017-12-19 표시 장치

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020200074109A Division KR20200077477A (ko) 2020-06-18 2020-06-18 표시 장치

Publications (2)

Publication Number Publication Date
KR20190073849A KR20190073849A (ko) 2019-06-27
KR102126552B1 true KR102126552B1 (ko) 2020-06-24

Family

ID=65147048

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170175054A Active KR102126552B1 (ko) 2017-12-19 2017-12-19 표시 장치

Country Status (6)

Country Link
US (6) US10847593B2 (ko)
JP (4) JP6876671B2 (ko)
KR (1) KR102126552B1 (ko)
CN (3) CN110010649B (ko)
DE (1) DE102018130713B4 (ko)
GB (1) GB2570795B (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12356812B2 (en) 2020-12-15 2025-07-08 Samsung Display Co., Ltd. Display device
US12396329B2 (en) 2021-03-26 2025-08-19 Samsung Display Co., Ltd. Display apparatus

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102173434B1 (ko) * 2017-12-19 2020-11-03 엘지디스플레이 주식회사 표시 장치
KR102630641B1 (ko) * 2018-01-25 2024-01-30 삼성디스플레이 주식회사 표시장치 및 그의 제조방법
CN110137211A (zh) * 2018-02-09 2019-08-16 京东方科技集团股份有限公司 一种像素排布结构、高精度金属掩模板及显示装置
US10546881B2 (en) * 2018-04-19 2020-01-28 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Thin film transistor array substrate and display panel
KR102658427B1 (ko) 2018-09-11 2024-04-17 엘지디스플레이 주식회사 표시 장치
CN111490068B (zh) * 2019-01-29 2022-07-26 京东方科技集团股份有限公司 显示面板及其制造方法、显示装置
KR102778028B1 (ko) * 2019-03-21 2025-03-07 삼성디스플레이 주식회사 표시 장치
KR102814989B1 (ko) * 2019-07-19 2025-05-30 삼성디스플레이 주식회사 표시 장치
CN111293126B (zh) * 2020-02-17 2023-10-24 京东方科技集团股份有限公司 一种阵列基板、有机发光显示面板及显示装置
US12317706B2 (en) * 2020-03-11 2025-05-27 Sharp Kabushiki Kaisha Display device
EP4340579A3 (en) * 2020-03-23 2024-06-12 BOE Technology Group Co., Ltd. Display substrate, preparation method thereof, display mother plate and display device
JP7548942B2 (ja) * 2020-03-27 2024-09-10 京東方科技集團股▲ふん▼有限公司 表示パネル及び表示装置
WO2021214829A1 (ja) * 2020-04-20 2021-10-28 シャープ株式会社 表示装置および表示装置の製造方法
JP7474786B2 (ja) * 2020-05-11 2024-04-25 京東方科技集團股▲ふん▼有限公司 ディスプレイパネルおよびディスプレイデバイス
KR102675926B1 (ko) * 2020-06-30 2024-06-17 엘지디스플레이 주식회사 표시장치
CN114597247B (zh) * 2020-06-30 2025-03-07 京东方科技集团股份有限公司 显示基板和显示装置
KR20220072105A (ko) 2020-11-24 2022-06-02 삼성디스플레이 주식회사 표시 장치
KR20220089795A (ko) 2020-12-21 2022-06-29 삼성디스플레이 주식회사 표시 장치
CN112750845B (zh) * 2020-12-29 2024-05-17 武汉天马微电子有限公司 一种显示面板及显示装置
KR20220120804A (ko) 2021-02-23 2022-08-31 삼성디스플레이 주식회사 표시 패널 및 이를 구비하는 표시 장치
KR20220131436A (ko) * 2021-03-18 2022-09-28 삼성디스플레이 주식회사 표시 장치
JP7621859B2 (ja) 2021-03-29 2025-01-27 株式会社ジャパンディスプレイ 表示装置
KR20230073405A (ko) * 2021-11-18 2023-05-26 삼성디스플레이 주식회사 표시 장치
KR20230089803A (ko) * 2021-12-14 2023-06-21 엘지디스플레이 주식회사 유기 발광 표시 장치
US20230230964A1 (en) * 2022-01-17 2023-07-20 Samsung Display Co., Ltd. Display device
CN119277908B (zh) * 2022-01-25 2025-11-28 武汉华星光电半导体显示技术有限公司 显示面板、制作方法及显示装置
KR20240017547A (ko) 2022-08-01 2024-02-08 엘지디스플레이 주식회사 산화물 반도체 패턴을 포함하는 박막 트랜지스터 어레이 기판 및 이를 포함하는 표시 장치
TWI850043B (zh) * 2023-07-31 2024-07-21 友達光電股份有限公司 元件面板
CN120419312A (zh) * 2023-11-30 2025-08-01 京东方科技集团股份有限公司 显示面板和显示装置
WO2025175421A1 (en) * 2024-02-19 2025-08-28 Huawei Technologies Co., Ltd. Circuit, display panel, and electronic device

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5127117B2 (ja) * 2004-03-19 2013-01-23 株式会社半導体エネルギー研究所 表示装置、電子機器
JP2006338946A (ja) * 2005-05-31 2006-12-14 Sanyo Electric Co Ltd 表示パネル
JP4799204B2 (ja) * 2006-02-09 2011-10-26 株式会社半導体エネルギー研究所 温度センサ素子、表示装置および半導体装置
KR100830981B1 (ko) * 2007-04-13 2008-05-20 삼성에스디아이 주식회사 유기 발광 표시 장치
KR101048965B1 (ko) 2009-01-22 2011-07-12 삼성모바일디스플레이주식회사 유기 전계발광 표시장치
KR101924605B1 (ko) * 2011-12-16 2018-12-04 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조방법
CN103664748B (zh) * 2012-09-03 2016-05-11 乐金显示有限公司 芘化合物以及包含该化合物的有机发光二极管设备
KR102000643B1 (ko) * 2012-12-27 2019-07-16 엘지디스플레이 주식회사 유기발광 표시장치
KR102222680B1 (ko) * 2013-02-01 2021-03-03 엘지디스플레이 주식회사 플렉서블 디스플레이 기판, 플렉서블 유기 발광 표시 장치 및 플렉서블 유기 발광 표시 장치 제조 방법
KR102097150B1 (ko) * 2013-02-01 2020-04-03 엘지디스플레이 주식회사 플렉서블 디스플레이 기판, 플렉서블 유기 발광 표시 장치 및 플렉서블 유기 발광 표시 장치 제조 방법
KR102397873B1 (ko) * 2014-02-24 2022-05-16 엘지디스플레이 주식회사 표시장치
KR102302362B1 (ko) * 2014-02-24 2021-09-15 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US9276050B2 (en) 2014-02-25 2016-03-01 Lg Display Co., Ltd. Organic light emitting display device
KR102180067B1 (ko) 2014-08-07 2020-11-17 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판
CN105390504B (zh) 2014-08-29 2019-02-01 乐金显示有限公司 薄膜晶体管基板及使用它的显示装置
KR102467574B1 (ko) * 2014-08-29 2022-11-18 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US9543370B2 (en) 2014-09-24 2017-01-10 Apple Inc. Silicon and semiconducting oxide thin-film transistor displays
US9349758B2 (en) 2014-09-30 2016-05-24 Lg Display Co., Ltd. Flexible display device with divided power lines and manufacturing method for the same
KR102226236B1 (ko) 2014-10-13 2021-03-11 엘지디스플레이 주식회사 유기 발광 표시 장치
US9356087B1 (en) 2014-12-10 2016-05-31 Lg Display Co., Ltd. Flexible display device with bridged wire traces
CN104538401B (zh) * 2014-12-23 2017-05-03 深圳市华星光电技术有限公司 Tft基板结构
KR102405257B1 (ko) * 2015-01-28 2022-06-03 삼성디스플레이 주식회사 표시 장치
GB2540334B (en) 2015-04-22 2019-12-11 Flexenable Ltd A control component for a current-driven optical media
KR102408898B1 (ko) 2015-06-19 2022-06-16 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR102381285B1 (ko) 2015-08-06 2022-03-31 삼성디스플레이 주식회사 가요성 표시 장치 및 이의 제조 방법
KR20170021431A (ko) * 2015-08-17 2017-02-28 삼성디스플레이 주식회사 플렉서블 표시 장치
KR102455318B1 (ko) 2015-10-30 2022-10-18 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102611499B1 (ko) * 2015-12-15 2023-12-06 엘지디스플레이 주식회사 플렉서블 표시장치
US9793334B2 (en) 2015-12-31 2017-10-17 Lg Display Co., Ltd. Electronic device with flexible display panel including polarization layer with undercut portion and micro-coating layer
KR102387791B1 (ko) * 2015-12-31 2022-04-15 엘지디스플레이 주식회사 유기전계 발광표시장치 및 그 제조방법
JP6692645B2 (ja) 2016-01-15 2020-05-13 株式会社ジャパンディスプレイ 半導体装置
TWI740908B (zh) 2016-03-11 2021-10-01 南韓商三星顯示器有限公司 顯示設備
KR102447435B1 (ko) * 2016-03-11 2022-09-23 삼성전자주식회사 Emi 감소를 위한 전력 전송 네트워크를 포함하는 기판과 이를 포함하는 장치들
KR102639568B1 (ko) * 2016-03-11 2024-02-26 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조 방법
KR102514411B1 (ko) * 2016-03-31 2023-03-28 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법
JP6756508B2 (ja) 2016-04-04 2020-09-16 株式会社ジャパンディスプレイ 表示装置
KR102559837B1 (ko) * 2016-06-02 2023-07-27 삼성디스플레이 주식회사 디스플레이 장치
TWI602306B (zh) 2016-07-05 2017-10-11 群創光電股份有限公司 陣列基板結構與顯示裝置
KR102694860B1 (ko) * 2016-09-23 2024-08-13 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
KR102465376B1 (ko) * 2017-06-16 2022-11-10 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR101865007B1 (ko) * 2017-12-01 2018-06-05 엘지디스플레이 주식회사 플렉서블표시장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12356812B2 (en) 2020-12-15 2025-07-08 Samsung Display Co., Ltd. Display device
US12396329B2 (en) 2021-03-26 2025-08-19 Samsung Display Co., Ltd. Display apparatus

Also Published As

Publication number Publication date
US20240414945A1 (en) 2024-12-12
JP7478784B2 (ja) 2024-05-07
US11574977B2 (en) 2023-02-07
US20220262884A1 (en) 2022-08-18
US20240090266A1 (en) 2024-03-14
JP2019109511A (ja) 2019-07-04
CN110010649B (zh) 2023-10-13
US20230144054A1 (en) 2023-05-11
US20200395427A1 (en) 2020-12-17
US11871618B2 (en) 2024-01-09
US12108629B2 (en) 2024-10-01
JP2022191220A (ja) 2022-12-27
US11430848B2 (en) 2022-08-30
DE102018130713B4 (de) 2024-02-22
JP2024105318A (ja) 2024-08-06
DE102018130713A1 (de) 2019-06-19
GB2570795B (en) 2020-09-16
GB201820722D0 (en) 2019-01-30
JP2021131548A (ja) 2021-09-09
CN117241618A (zh) 2023-12-15
JP6876671B2 (ja) 2021-05-26
CN110010649A (zh) 2019-07-12
CN117279433A (zh) 2023-12-22
US10847593B2 (en) 2020-11-24
KR20190073849A (ko) 2019-06-27
JP7139485B2 (ja) 2022-09-20
GB2570795A (en) 2019-08-07
US20190189723A1 (en) 2019-06-20

Similar Documents

Publication Publication Date Title
JP7478784B2 (ja) 表示装置
JP7511723B2 (ja) 表示装置
KR102104981B1 (ko) 표시 장치
US12453181B2 (en) Display device
JP7105847B2 (ja) 表示装置
KR102769214B1 (ko) 표시 장치
KR102501143B1 (ko) 표시 장치의 제조방법
KR102367823B1 (ko) 표시 장치
KR102414597B1 (ko) 표시 장치

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20171219

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190520

Patent event code: PE09021S01D

PG1501 Laying open of application
AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20200127

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20190520

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

X091 Application refused [patent]
AMND Amendment
PX0901 Re-examination

Patent event code: PX09011S01I

Patent event date: 20200127

Comment text: Decision to Refuse Application

Patent event code: PX09012R01I

Patent event date: 20190722

Comment text: Amendment to Specification, etc.

PX0701 Decision of registration after re-examination

Patent event date: 20200320

Comment text: Decision to Grant Registration

Patent event code: PX07013S01D

Patent event date: 20200226

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

Patent event date: 20200127

Comment text: Decision to Refuse Application

Patent event code: PX07011S01I

Patent event date: 20190722

Comment text: Amendment to Specification, etc.

Patent event code: PX07012R01I

X701 Decision to grant (after re-examination)
GRNT Written decision to grant
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20200618

Patent event code: PA01071R01D

PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20200618

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20200619

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20230515

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20240516

Start annual number: 5

End annual number: 5