KR102408898B1 - 박막 트랜지스터 기판 및 이를 이용한 표시장치 - Google Patents

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Abstract

본 발명은 제1 박막 트랜지스터, 제2 박막 트랜지스터 그리고 다수의 스토리지 커패시터를 포함하는 표시장치를 제공한다. 제1 박막 트랜지스터는 기판 위에 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극 순으로 증착된 박막을 갖는다. 제2 박막 트랜지스터는 제1 박막 트랜지스터와 이격되어 배치되고, 제1 게이트 전극을 덮는 층 위로 제2 게이트 전극, 산화물 반도체 층, 제2 소스 전극 및 제2 드레인 전극 순으로 증착된 박막을 갖는다. 다수의 스토리지 커패시터는 제1 및 제2 박막 트랜지스터와 이격되어 배치되고, 제1 더미 반도체 층, 제1 더미 반도체 층 위에 위치하는 제1 게이트 절연막, 제1 절연막 위에 위치하는 제1 더미 게이트 전극, 제1 더미 게이트 전극 위에 위치하는 중간 절연막, 중간 절연막 위에 위치하는 제2 더미 게이트 전극, 제2 더미 게이트 전극 위에 위치하는 제2 게이트 절연막, 제2 게이트 절연막 위에 위치하는 제1 더미 소스-드레인 전극, 제1 더미 소스-드레인 전극 위에 위치하는 보호막, 보호막 위에 위치하는 더미 화소 전극으로 이루어진다.

Description

박막 트랜지스터 기판 및 이를 이용한 표시장치{Thin Film Transistor Substrate And Display Using The Same}
본 발명은 서로 다른 유형의 박막 트랜지스터들이 동일 기판 위에 배치된 박막 트랜지스터 기판 및 이를 이용한 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있다. 표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 표시장치에는 액정 표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 유기발광 표시장치(Organic Light Emitting Display Device: OLED), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
능동형으로 구동하는 액정 표시장치, 유기발광 표시장치 및 전기영동 표시장치의 경우, 매트릭스 방식으로 배열된 화소 영역 내에 할당된 박막 트랜지스터가 배치된 박막 트랜지스터 기판을 포함한다. 액정 표시장치(Liquid Crystal Display Device: LCD)는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다. 유기발광 표시장치는 매트릭스 방식으로 배열된 화소 자체에 유기발광 소자를 형성함으로써, 화상을 표시한다.
유기발광 표시장치는 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.
개인용 전자기기의 개발이 활발해짐에 따라, 표시장치도 휴대성 및/또는 착용성이 우수한 제품으로 개발이 되고 있다. 이와 같이, 휴대용 혹은 웨어러블 장치에 적용하기 위해서는 저 소비 전력을 구현한 표시장치가 필요하다. 그러나 현재까지 개발된 표시장치에 관련된 기술로는 저 소비 전력을 구현하면서 스토리지 커패시터의 용량을 증가하는 데 한계가 있어 이의 개선이 요구된다.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 동일한 기판 위에 서로 다른 물질을 포함하는 두 종류 이상의 박막 트랜지스터들을 구비한 표시장치를 제공하는 데 있다. 본 발명의 다른 목적은, 다결정 반도체 물질을 포함하는 구동 소자용 박막 트랜지스터와 산화물 반도체 물질을 포함하는 표시 소자용 박막 트랜지스터가 동일 기판 위에 함께 배치된 표시장치를 제공하는 데 있다. 본 발명의 또 다른 목적은, 최소한의 마스크 공정과 최소한의 제조 공정으로, 서로 다른 물질을 포함하고, 서로 다른 구조를 갖는 두 종류 이상의 박막 트랜지스터들과 더불어 다수의 스토리지 커패시터를 구비한 표시장치를 제공하는 데 있다. 본 발명의 또 다른 목적은 소자의 특성을 향상할 수 있는 표시장치를 제공하는 데 있다.
상술한 과제 해결 수단으로 본 발명은 서로 다른 구조를 갖는 두 종류 이상의 박막 트랜지스터들과 더불어 다수의 스토리지 커패시터를 구비한 박막 트랜지스터 기판 및 이를 이용한 표시장치를 제공하는 것이다.
일례로 본 발명은 제1 박막 트랜지스터, 제2 박막 트랜지스터 그리고 다수의 스토리지 커패시터를 포함하는 표시장치를 제공한다. 제1 박막 트랜지스터는 기판 위에 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극 순으로 증착된 박막을 갖는다. 제2 박막 트랜지스터는 제1 박막 트랜지스터와 이격되어 배치되고, 제1 게이트 전극을 덮는 층 위로 제2 게이트 전극, 산화물 반도체 층, 제2 소스 전극 및 제2 드레인 전극 순으로 증착된 박막을 갖는다. 다수의 스토리지 커패시터는 제1 및 제2 박막 트랜지스터와 이격되어 배치되고, 제1 더미 반도체 층, 제1 더미 반도체 층 위에 위치하는 제1 게이트 절연막, 제1 게이트 절연막 위에 위치하는 제1 더미 게이트 전극, 제1 더미 게이트 전극 위에 위치하는 중간 절연막, 중간 절연막 위에 위치하는 제2 더미 게이트 전극, 제2 더미 게이트 전극 위에 위치하는 제2 게이트 절연막, 제2 게이트 절연막 위에 위치하는 제1 더미 소스-드레인 전극, 제1 더미 소스-드레인 전극 위에 위치하는 보호막, 보호막 위에 위치하는 더미 화소 전극으로 이루어진다.
다른 예로 본 발명은 제1 박막 트랜지스터, 제2 박막 트랜지스터 그리고 다수의 스토리지 커패시터를 포함하는 표시장치를 제공한다. 제1 박막 트랜지스터는 기판 위에 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극 순으로 증착된 박막을 갖는다. 제2 박막 트랜지스터는 제1 박막 트랜지스터와 이격되어 배치되고, 다결정 반도체 층 위로 제2 게이트 전극, 산화물 반도체 층, 제2 소스 전극 및 제2 드레인 전극 순으로 증착된 박막을 갖는다. 다수의 스토리지 커패시터는 제1 및 제2 박막 트랜지스터와 이격되어 배치되고, 제1 더미 반도체 층, 제1 더미 반도체 층 위에 위치하는 제1 게이트 절연막, 제1 게이트 절연막 위에 위치하는 제1 더미 게이트 전극, 제1 더미 게이트 전극 위에 위치하는 중간 절연막, 중간 절연막 위에 제2 게이트 절연막, 제2 게이트 절연막 위에 위치하는 제1 더미 소스-드레인 전극, 제1 더미 소스-드레인 전극 위에 위치하는 보호막, 보호막 위에 위치하는 더미 화소 전극으로 이루어진다.
더미 화소 전극은 보호막을 덮는 평탄화 막 위에 위치할 수 있다.
중간 절연막은 질화막으로 이루어진 제1 중간 절연막과, 제1 중간 절연막 위에 위치하고 산화막으로 이루어진 제2 중간 절연막을 포함할 수 있다.
제1 더미 소스-드레인전극은 콘택홀을 통해 제1 더미 게이트 전극에 연결되고, 제2 더미 게이트 전극은 콘택홀을 통해 제1 더미 소스-드레인 전극과 이격하는 제2 더미 소스-드레인 전극에 연결되고, 제2 더미 소스-드레인 전극은 콘택홀을 통해 제1 더미 반도체 층에 연결되고, 더미 화소 전극은 콘택홀을 통해 제2 더미 소스-드레인 전극에 연결될 수 있다.
제1 더미 소스-드레인전극은 콘택홀을 통해 제1 더미 반도체 층에 연결되고, 제1 더미 소스-드레인전극과 동일한 층에 위치하는 제2 더미 소스-드레인전극은 콘택홀을 통해 제1 더미 게이트 전극에 연결되고, 더미 화소 전극은 콘택홀을 통해 제2 더미 소스-드레인 전극에 연결될 수 있다.
제1 더미 소스-드레인전극은 콘택홀을 통해 제2 더미 게이트 전극과 동일한 층에 위치하는 제3 더미 게이트 전극에 연결되고, 제2 더미 게이트 전극은 콘택홀을 통해 제1 더미 반도체 층에 연결되고, 제3 더미 게이트 전극은 콘택홀을 통해 제1 더미 게이트 전극에 연결되고, 더미 화소 전극은 콘택홀을 통해 제2 더미 게이트 전극에 연결될 수 있다.
제1 소스 전극은 중간 절연막 위에 위치하는 제1 하부 소스 전극과, 제1 하부 소스 전극을 덮는 제2 게이트 절연막 위에 위치하는 제1 상부 소스 전극을 포함하고, 제1 드레인 전극은 중간 절연막 위에 위치하는 제1 하부 드레인 전극과, 제1 하부 드레인 전극을 덮는 제2 게이트 절연막 위에 위치하는 제1 상부 드레인 전극을 포함할 수 있다.
또 다른 측면에서 본 발명은 제1항 또는 제2항으로 제작된 유기전계발광표시장치를 제공한다.
그리고 또 다른 측면에서 본 발명은 제1항 또는 제2항으로 제작된 액정표시장치를 제공한다.
본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 형성하여, 어느 한 박막 트랜지스터의 단점을 다른 박막 트랜지스터가 보완하는 특징을 가질 수 있다. 특히, 저속 구동 특성을 갖는 박막 트랜지스터를 구비함으로써, 소비 전력을 저감함으로써, 휴대용 및/또는 웨어러블 기기에 적합한 표시장치를 제공할 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 질화막에서 방출되는 수소가 산화물 반도체 층으로 확산되는 것을 방지할 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 제조 공정을 단순화하면서, 다층 병렬 구조의 스토리지 커패시터를 이용하여 용량을 증가시키면서도 면적을 감소하고 개구율을 증가시킬 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 박막 트랜지스터의 턴온 전류(Ion)를 균일하고 일정하게 확보할 수 있다.
도 1은 본 발명의 제1 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판을 나타내는 단면도.
도 2는 도 1의 변형 예를 나타낸 단면도.
도 3은 본 발명의 제2 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판을 나타내는 단면도.
도 4는 도 3의 변형 예를 나타낸 단면도.
도 5는 본 발명의 제3 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판을 나타내는 단면도.
도 6은 도 5의 변형 예를 나타낸 단면도.
도 7은 본 발명의 제1 응용 예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도.
도 8은 본 발명의 제2 응용 예에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도.
도 9는 도 8에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도.
도 10은 본 발명의 제3 응용 예에 의한 액티브 매트릭스 유기발광 표시장치에서 한 화소의 구조를 나타내는 평면도.
도 11은 도 10에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 표시장치의 구조를 나타내는 단면도.
도 12는 본 발명의 제4 응용 예에 의한 유기발광 표시장치의 개략적인 구조를 나타내는 평면 확대도.
도 13은 도 12에서 절취선 III-III'으로 자른 도면으로 본 발명의 제4 응용 예에 의한 유기발광 표시장치의 구조를 나타내는 단면도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
본 발명의 실시 예는 기판 위의 제1 영역에 배치된 제1 박막 트랜지스터와 제2 영역에 배치된 제2 박막 트랜지스터를 포함한다. 기판은 표시 영역과 비 표시 영역을 포함할 수 있다. 표시 영역에는 다수 개의 화소 영역들이 매트릭스 방식 등으로 배열된다. 화소 영역에는 표시 기능을 위한 표시 소자들이 배치된다. 비 표시 영역은 표시 영역의 주변에 배치되며, 화소 영역에 형성된 표시 소자들을 구동하기 위한 구동 소자들이 배치될 수 있다.
다결정 반도체 물질은 이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로, 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 드라이버 및/또는 멀티플렉서(MUX)에 적용할 수 있다. 또는 유기발광 표시장치에서 화소 내 구동 박막 트랜지스터로 적용하는 것이 좋다. 산화물 반도체 물질은 오프-전류가 낮으므로, 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 박막 트랜지스터에 적합하다. 또한, 오프 전류가 작으므로 보조 용량의 크기를 줄일 수 있어, 고해상도 표시 소자에 적합하다. 이와 같이, 서로 성질이 다른 구동 소자용 박막 트랜지스터와 표시 소자용 박막 트랜지스터를 동일 기판 위에 동시에 배치함으로써, 최적의 효능을 구비한 박막 트랜지스터 기판을 얻을 수 있다.
다결정 반도체 물질로 반도체 층을 형성하는 경우, 불순물 주입공정 및 고온 열처리 공정을 필요로 한다. 반면에, 산화물 반도체 물질로 반도체 층을 형성하는 경우에는 상대적으로 낮은 온도에서 공정을 수행한다. 따라서, 가혹한 조건에서 공정을 수행하는 다결정 반도체 층을 먼저 형성한 후, 산화물 반도체 층을 나중에 형성하는 것이 바람직하다. 이를 위해, 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터는 탑-게이트의 코플러나(Coplanar) 구조를 갖고, 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터는 바텀-게이트의 백채널에치드(BCE) 구조를 갖는 것이 바람직하다.
또한, 제조 공정상, 다결정 반도체 물질은 공극(vacancy)이 존재할 경우 특성이 저하되므로, 수소화 공정을 통해 공극을 수소로 채워주는 공정이 필요하다. 반면에, 산화물 반도체 물질은 공유 결합이 안된 공극이 캐리어(carrier)로써 역할을 할 수 있으므로, 공극을 보유한 상태로 안정화해주는 공정이 필요하다. 이 두 공정은, 350 ~ 380 ℃ 하에서 수행하는 후속 열처리 공정으로 통해 형성할 수 있다.
수소화 공정을 수행하기 위해, 다결정 반도체 물질 위에 수소 입자를 다량 포함하는 질화막을 개재한다. 열처리 공정으로, 수소들이 다결정 반도체 물질로 확산된다. 그 결과, 다결정 반도체 층은 안정화를 이룰 수 있다. 열처리 공정 중에, 수소들이 산화물 반도체 물질로 확산되어서는 안된다. 따라서, 질화막과 산화물 반도체 물질 사이에는 산화막을 개재하는 것이 바람직하다. 열처리 공정을 수행 한 후, 산화물 반도체 물질은 수소에 의해 너무 많은 영향을 받지 않은 상태를 유지하게 되므로 소자 안정화를 이룰 수 있다.
여기서, 제1 영역은 비 표시 영역의 일 부분일 수 있고, 제2 영역은 표시 영역의 일 부분일 수 있다. 이 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 멀리 떨어져 배치될 수 있다. 또는, 제1 영역과 제2 영역 모두가 표시 영역에 포함될 수 있다. 특히, 단일 화소 영역 내에 다수 개의 박막 트랜지스터를 포함하는 경우, 제1 박막 트랜지스터와 제2 박막 트랜지스터는 서로 인접하여 배치될 수 있다.
이하의 설명에서는, 편의상, 제1 박막 트랜지스터가 제1 영역에 형성된 구동 소자용 박막 트랜지스터이고, 제2 박막 트랜지스터가 제2 영역에 형성된 스위칭 소자용 박막 트랜지스터인 경우로 설명한다. 하지만, 이에 국한하는 것은 아니다. 아울러, 이하에서는 편의상, 제1 영역과 제2 영역에는 각각 1개의 박막 트랜지스터가 형성된 것을 일례로 설명하지만, 이의 개수는 이에 한정되지 않는다. 아울러, 이하에서 설명되는 마스크 공정은 포토 마스크 정렬, 노광, 현상 및 식각 공정을 포함하는 포토리소그래피(Photorithograph) 공정을 의미한다.
<제1 실시 예>
도 1은 본 발명의 제1 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판을 나타내는 단면도이고, 도 2는 도 1의 변형 예를 나타낸 단면도이다. 여기서, 발명의 특징을 확실하게 나타낼 수 있는 단면도를 중심으로 설명하며, 편의상 평면도 구조에 대해서는 도면으로 나타내지 않았다.
도 1을 참조하면, 본 발명의 제1 실시 예에 의한 표시장치용 박막 트랜지스터 기판은, 기판(SUB) 위에 서로 이격하여 배치된 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제1 내지 제4 스토리지 커패시터(C1 ~ C4)를 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2)은 이격된 거리가 상당히 멀리 떨어져 있을 수도 있고, 비교적 인접하여 이격되어 배치될 수도 있다.
기판(SUB)의 전체 표면 위에 버퍼 층(BUF)을 형성한다. 버퍼 층(BUF)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 버퍼 층(BUF)은 이후에 형성되는 층과 기판(SUB) 간의 접착력을 향상하고 기판(SUB)으로부터 유출되는 알칼리성분 등을 차단하는 역할 등을 수행한다.
한편, 기판(SUB)과 버퍼 층(BUF) 사이에는 외부로부터 입사되는 빛을 차단하는 차광층이 형성될 수 있다. 차광층은 빛을 차단하는 기능을 갖는 금속재료로 선택될 수 있다. 특히 차광층은 제1 및 제2 박막 트랜지스터들(T1, T2)의 채널 영역에 대응하여 섬 형태로 형성될 수 있다.
버퍼 층(BUF) 위에 제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)을 형성한다. 제1 반도체 층(A1, SA1, DA1)은 제1 영역(TA1)에 형성되고, 제1 더미 반도체 층(AD)은 제1 반도체 층(A1, SA1, DA1)과 이격하는 스토리지 커패시터 영역(STGA)에 형성된다. 제1 반도체 층(A1, SA1, DA1)은 제1 박막 트랜지스터(T1)의 채널 영역(A1), 소스 영역(SA1) 및 드레인 영역(DA1)을 포함한다. 채널 영역(A1), 소스 영역(SA1) 및 드레인 영역(DA1)은 이온 도핑에 의해 정의된다.
제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)은 버퍼 층(BUF) 위에 제1 반도체 층 물질을 형성하고 패턴하게 됨에 따라 제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)으로 분리된다. 제1 더미 반도체 층(AD)은 제1 스토리지 커패시터(C1)의 제1전극(또는 하부전극)이 된다.
제1 박막 트랜지스터(T1)는 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질을 포함하는 것이 바람직하다. 또한, 제1 박막 트랜지스터(T1)의 경우 탑-게이트 (Top-Gate) 구조를 갖는 것이 바람직하다. 제1 반도체 층(A1, SA1, DA1)은 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 및 결정화를 수행하게 됨에 따라 다결정 실리콘(poly-silicon)이 된다.
제1 반도체 층(A1, SA1, DA1), 제1 더미 반도체 층(AD) 및 버퍼 층(BUF) 위에 제1 게이트 절연막(GI1)을 형성한다. 제1 게이트 절연막(GI1)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN) 또는 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다. 제1 게이트 절연막(GI1)은 제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)을 절연하게 된다.
제1 게이트 절연막(GI1) 위에 제1 게이트 전극(G1)과 제1 더미 게이트 전극(GC1)을 형성한다. 제1 게이트 전극(G1)은 제1 영역(TA1)에 형성되고, 제1 더미 게이트 전극(GC1)은 스토리지 커패시터 영역(STGA)에 형성된다. 제1 게이트 절연막(GI1) 위에 금속재료를 형성하고 패턴하여 제1 게이트 전극(G1)과 제1 더미 게이트 전극(GC1)을 형성한다. 제1 게이트 전극(G1)은 제1 반도체 층(A1, SA1, DA1)의 채널 영역(A1)과 중첩하도록 배치된다. 제1 더미 게이트 전극(GC1)은 제1 게이트 전극(G1)과 이격하여 배치된다.
제1 더미 게이트 전극(GC1)은 제1 스토리지 커패시터(C1)의 제2전극(또는 상부전극)이 됨과 더불어 제2 스토리지 커패시터(C2)의 제1전극(또는 하부전극)이 된다. 제1 더미 반도체 층(AD) 및 제1 더미 게이트 전극(GC1)은 제1 스토리지 커패시터(C1)를 구성하게 된다.
제1 게이트 전극(G1)과 제1 더미 게이트 전극(GC1)이 형성된 제1 게이트 절연막(GI1) 위에 제1 및 제2 중간 절연막(ILD1, ILD2)을 증착한다. 제1 및 제2 중간 절연막(ILD1, ILD2)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)과 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다. 질화막(SIN)은 후속 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체 층(A1, SA1, DA1)을 수소화(활성화를 통해 결합이 덜된 공간들을 수소로 채워 주는 공정으로서, 활성화와 달리 낮은 온도로 진행되며, 온도보다 시간에 영향을 받으므로, 오랜 시간 해줄수록 효과적임) 처리하기 위해 증착한다. 산화막(SIO)은 질화막(SiNx)의 수소(“H”)에 의한 산화물 반도체 소자의 변동(열화) 문제를 해결하기 위해 증착한다.
제1 및 제2 중간 절연막(ILD1, ILD2) 위에 제2 게이트 전극(G2) 및 제2 더미 게이트 전극(GC2)을 형성한다. 제2 게이트 전극(G2)은 제2 영역(TA2)에 형성되고, 제2 더미 게이트 전극(GC2)은 스토리지 커패시터 영역(STGA)에 형성된다.
제1 및 제2 중간 절연막(ILD1, ILD2) 위에 금속재료를 형성하고 패턴하여 제2 게이트 전극(G2) 과 제2 더미 게이트 전극(GC2)을 형성한다. 제2 게이트 전극(G2)은 이후에 형성되는 제2 반도체 층(A2)의 채널 영역(A2)과 중첩하도록 배치된다. 제2 더미 게이트 전극(GC2)은 제2 게이트 전극(G2)과 이격하여 배치된다.
제2 더미 게이트 전극(GC2)은 제2 스토리지 커패시터(C1)의 제2전극(또는 상부전극)이 됨과 더불어 제3 스토리지 커패시터(C3)의 제1전극(또는 하부전극)이 된다. 제1 더미 게이트 전극(GC1)과 제2 더미 게이트 전극(GC2)은 제2 스토리지 커패시터(C2)를 구성하게 된다.
제2 게이트 전극(G2) 및 제2 더미 게이트 전극(GC2)이 형성된 제2 중간 절연막(ILD2) 위에 제2 게이트 절연막(GI2)을 형성한다. 제2 게이트 절연막(GI2)은 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다. 제2 게이트 절연막(GI2)은 제2 게이트 전극(G2)과 제2 더미 게이트 전극(GC2)을 절연하게 된다.
제2 게이트 절연막(GI2) 위에 제2 반도체 층(A2)을 형성한다. 제2 반도체 층(A2)은 제2 영역(TA2)에 형성된다. 제2 게이트 절연막(GI2) 위에 산화물 반도체 물질(예: IGZO)을 형성하고 패턴하여 제2 반도체 층(A2)을 형성하고 열처리를 한다. 제2 반도체 층(A2)은 제2 게이트 전극(G2)과 중첩하도록 배치된다.
제2 게이트 절연막(GI2) 위에 제1 소스-드레인 전극(S1, D1), 제2 소스-드레인 전극(S2, D2), 제1 더미 소스-드레인 전극(GS1) 및 제2 더미 소스-드레인 전극(GS2)을 형성한다. 제2 게이트 절연막(GI2) 위에 소스-드레인재료를 형성하고 제1 영역(TA1)에 대응하여 제1 소스-드레인 전극(S1, D1), 제2 영역(TA2)에 대응하여 제2 소스-드레인 전극(S2, D2), 스토리지 커패시터 영역(STGA)에 대응하여 제1 더미 소스-드레인 전극(GS1) 및 제2 더미 소스-드레인 전극(GS2)이 구분되어 형성되도록 패턴한다.
제1 소스 전극(S1)은 콘택홀을 통해 제1 반도체 층(SA1, A1, DA1)의 소스 영역(SA1)에 연결되며, 제1 드레인 전극(D1)은 콘택홀을 통해 제1 반도체 층(SA1, A1, DA1)의 드레인 영역(DA1)에 연결된다. 제1 소스-드레인 전극(S1, D1)은 제1 박막 트랜지스터(T1)의 소스-드레인 전극이 된다.
제2 소스-드레인 전극(S2, D2)은 제1 소스-드레인 전극(S1, D1)과 이격하여 배치된다. 제2 소스 전극(S2)은 제2 반도체 층(A2)의 소스 영역에 연결되며, 제2 드레인 전극(D2)은 제2 반도체 층(A2)의 드레인 영역에 연결된다. 제2 소스-드레인 전극(S2, D2)은 제2 박막 트랜지스터(T2)의 소스-드레인 전극이 된다. 제2 소스-드레인 전극(S2, D2)은 제1 박막 트랜지스터(T1)의 소스-드레인 전극과 동일한 층에 위치함은 물론 동일한 재료에 의해 형성된다.
제1 더미 소스-드레인 전극(GS1)은 콘택홀을 통해 제1 더미 게이트 전극(GC1)에 연결된다. 제1 더미 소스-드레인 전극(GS1)은 제1 더미 게이트 전극(GC1)과 중첩하도록 배치된다. 제1 더미 소스-드레인 전극(GS1)은 제3 스토리지 커패시터(C3)의 제2전극(또는 상부전극)이 됨과 더불어 제4 스토리지 커패시터(C4)의 제1전극(또는 하부전극)이 된다. 제2 더미 게이트 전극(GC2) 및 제1 더미 소스-드레인 전극(GS1)은 제3 스토리지 커패시터(C3)를 구성하게 된다.
제2 더미 소스-드레인 전극(GS2)은 콘택홀을 통해 제1 더미 반도체 층(AD) 및 제2 더미 게이트 전극(GC2)에 공통으로 연결된다. 제2 더미 소스-드레인 전극(GS2)은 제1 더미 소스-드레인 전극(GS1)과 이격하고 제1 더미 반도체 층(AD) 및 제2 더미 게이트 전극(GC2)과 중첩하도록 배치된다.
제1 소스-드레인 전극(S1, D1), 제2 소스-드레인 전극(S2, D2), 제1 더미 소스-드레인 전극(GS1) 및 제2 더미 소스-드레인 전극(GS2)이 형성된 제2 게이트 절연막(GI2) 위에 보호막(PAS)을 형성한다.
보호막(PAS) 위에 평탄화 막(PAC)을 형성한다. 평탄화 막(PAC)은 표면의 평탄도 및 균일도를 향상하기 위해 유전율이 낮은 유기물질을 두껍게 형성하는 방식이 사용될 수 있으나 이에 한정되지 않는다.
평탄화 막(PAC) 위에 화소 전극(PXL)과 더미 화소 전극(GP)을 형성한다. 보호막(PAS) 위에 투명 전극재료(예: ITO)를 형성하고 제1 및 제2 영역(TA1, TA2)에 대응하여 화소 전극(PXL), 스토리지 커패시터 영역(STGA)에 대응하여 더미 화소 전극(GP)이 구분되어 형성되도록 패턴한다.
화소 전극(PXL)은 콘택홀을 통해 제1 소스 전극(S1)에 연결된다. 화소 전극(PXL)은 이후 형성할 패널의 구조에 따라 액정 표시장치의 화소 전극이 되거나 유기발광 표시장치의 애노드 전극(또는 캐소드 전극)이 된다.
더미 화소 전극(GP)은 콘택홀을 통해 제2 더미 소스-드레인 전극(GS2)에 연결된다. 더미 화소 전극(GP)은 제1 및 제2 더미 소스-드레인 전극(GS1, GS2)과 중첩하도록 배치된다. 더미 화소 전극(GP)은 제4 스토리지 커패시터(C4)의 제2전극(또는 상부전극)이 된다. 제1 더미 소스-드레인 전극(GS1) 및 더미 화소 전극(GP)은 제4 스토리지 커패시터(C4)를 구성하게 된다.
도 2를 참조하면, 본 발명의 제1 실시 예의 변형 예에 의한 표시장치용 박막 트랜지스터 기판은, 기판(SUB) 위에 서로 이격하여 배치된 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제1 내지 제4 스토리지 커패시터(C1 ~ C4)를 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2)은 이격된 거리가 상당히 멀리 떨어져 있을 수도 있고, 비교적 인접하여 이격되어 배치될 수도 있다.
본 발명의 제1 실시 예의 변형 예에 따르면, 스토리지 커패시터 영역(STGA)에 위치하는 평탄화 막(PAC)이 패터닝 되어 제거된다. 이에 따라, 더미 화소 전극(GP)은 화소 전극(PXL)과 동일한 공정에 의해 형성되지만 보호막(PAS) 위에 위치하게 된다. 이와 같이, 더미 화소 전극(GP)이 보호막(PAS) 위에 위치하게 되면 제4 스토리지 커패시터(C4)의 충전 특성을 더욱 향상할 수 있게 된다. 그 이유는 C=ε*A/d (C: 커패시터의 용량, ε: 유전율, A:면적, d:거리)로 정의되기 때문이다.
또한, 본 발명의 제1 실시 예의 변형 예에 따르면, 제1 게이트 절연막(GI1) 위에는 제1 중간 절연막(ILD1)만 형성된다. 제1 게이트 절연막(GI1) 위에 제1 중간 절연막(ILD1)만 형성되는 경우 제1 중간 절연막(ILD1)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)으로 선택되고, 그 상부에 형성되는 제2 게이트 절연막(GI2)은 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다.
제1 실시 예의 변형 예의 구조에 따르면, 중간 절연막을 다층막이 아닌 단층막으로 형성할 수 있게 되므로, 절연층의 두께 증가로 인한 박막 트랜지스터의 턴온 전류(Ion)가 감소하는 문제를 해소할 수 있게 된다. 또한, 박막 트랜지스터의 턴온 전류(Ion)를 균일하고 일정하게 확보할 수 있게 됨은 물론 박막 트랜지스터의 크기를 줄일 수 있게 된다.
이후, 표시장치용 박막 트랜지스터 기판은 화소 전극 이후에 형성되는 전극이나 구조물의 형태에 따라 액정 표시장치나 유기발광 표시장치 등의 표시장치로 구현된다. 그러나 여기서는 설명의 편의상 본 발명의 주요 특징을 나타내는 박막 트랜지스터들의 구조를 나타내는 부분들만 도시하고 설명하였다.
이와 같이, 본 발명의 제1 실시 예에 의한 표시장치용 박막 트랜지스터 기판은 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터(T1)와 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. 특히, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)는 소스-드레인 전극이 동일한 층 및 동일한 재료로 형성된다. 또한, 제1 및 제2 박막 트랜지스터(T1, T2)를 구성하는 반도체 층 및 전극들을 기반으로 형성된 다수의 스토리지 커패시터들(C1 ~ C4)을 갖는다.
<제2 실시예>
도 3은 본 발명의 제2 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판을 나타내는 단면도이고, 도 4는 도 3의 변형 예를 나타낸 단면도이다. 여기서, 발명의 특징을 확실하게 나타낼 수 있는 단면도를 중심으로 설명하며, 편의상 평면도 구조에 대해서는 도면으로 나타내지 않았다.
도 3을 참조하면, 본 발명의 제2 실시 예에 의한 표시장치용 박막 트랜지스터 기판은, 기판(SUB) 위에 서로 이격하여 배치된 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제1 내지 제3 스토리지 커패시터(C1 ~ C3)를 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2)은 이격된 거리가 상당히 멀리 떨어져 있을 수도 있고, 비교적 인접하여 이격되어 배치될 수도 있다.
기판(SUB)의 전체 표면 위에 버퍼 층(BUF)을 형성한다. 버퍼 층(BUF)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 버퍼 층(BUF)은 이후에 형성되는 층과 기판(SUB) 간의 접착력을 향상하고 기판(SUB)으로부터 유출되는 알칼리성분 등을 차단하는 역할 등을 수행한다.
한편, 기판(SUB)과 버퍼 층(BUF) 사이에는 외부로부터 입사되는 빛을 차단하는 차광층이 형성될 수 있다. 차광층은 빛을 차단하는 기능을 갖는 금속재료로 선택될 수 있다. 특히 차광층은 제1 및 제2 박막 트랜지스터들(T1, T2)의 채널 영역에 대응하여 섬 형태로 형성될 수 있다.
버퍼 층(BUF) 위에 제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)을 형성한다. 제1 반도체 층(A1, SA1, DA1)은 제1 영역(TA1)에 형성되고, 제1 더미 반도체 층(AD)은 제1 반도체 층(A1, SA1, DA1)과 이격하는 스토리지 커패시터 영역(STGA)에 형성된다. 제1 반도체 층(A1, SA1, DA1)은 제1 박막 트랜지스터(T1)의 채널 영역(A1), 소스 영역(SA1) 및 드레인 영역(DA1)을 포함한다. 채널 영역(A1), 소스 영역(SA1) 및 드레인 영역(DA1)은 이온 도핑에 의해 정의된다.
제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)은 버퍼 층(BUF) 위에 제1 반도체 층 물질을 형성하고 패턴하게 됨에 따라 제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)으로 분리된다. 제1 더미 반도체 층(AD)은 제1 스토리지 커패시터(C1)의 제1전극(또는 하부전극)이 된다.
제1 박막 트랜지스터(T1)는 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질을 포함하는 것이 바람직하다. 또한, 제1 박막 트랜지스터(T1)의 경우 탑-게이트 (Top-Gate) 구조를 갖는 것이 바람직하다. 제1 반도체 층(A1, SA1, DA1)은 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 및 결정화를 수행하게 됨에 따라 다결정 실리콘(poly-silicon)이 된다.
제1 반도체 층(A1, SA1, DA1), 제1 더미 반도체 층(AD) 및 버퍼 층(BUF) 위에 제1 게이트 절연막(GI1)을 형성한다. 제1 게이트 절연막(GI1)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN) 또는 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다. 제1 게이트 절연막(GI1)은 제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)을 절연하게 된다.
제1 게이트 절연막(GI1) 위에 제1 게이트 전극(G1), 제2 게이트 전극(G2) 및 제1 더미 게이트 전극(GC1)을 형성한다. 제1 게이트 전극(G1)은 제1 영역(TA1)에 형성되고, 제2 게이트 전극(G2)은 제2 영역(TA2)에 형성되고, 제1 더미 게이트 전극(GC1)은 스토리지 커패시터 영역(STGA)에 형성된다. 제1 게이트 절연막(GI1) 위에 금속재료를 형성하고 패턴하여 제1 게이트 전극(G1), 제2 게이트 전극(G2) 및 제1 더미 게이트 전극(GC1)을 형성한다. 제1 게이트 전극(G1), 제2 게이트 전극(G2) 및 제1 더미 게이트 전극(GC1)은 동일한 층에 위치함은 물론 동일한 재료에 의해 형성된다.
제1 더미 게이트 전극(GC1)은 제1 스토리지 커패시터(C1)의 제2전극(또는 상부전극)이 됨과 더불어 제2 스토리지 커패시터(C2)의 제1전극(또는 하부전극)이 된다. 제1 더미 반도체 층(AD) 및 제1 더미 게이트 전극(GC1)은 제1 스토리지 커패시터(C1)를 구성하게 된다.
제1 게이트 전극(G1), 제2 게이트 전극(G2) 및 제1 더미 게이트 전극(GC1)이 형성된 제1 게이트 절연막(GI1) 위에 제1 중간 절연막(ILD1)을 증착한다. 제1 중간 절연막(ILD1)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)으로 선택된다. 질화막(SIN)은 후속 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체 층(A1, SA1, DA1)을 수소화(활성화를 통해 결합이 덜된 공간들을 수소로 채워 주는 공정으로서, 활성화와 달리 낮은 온도로 진행되며, 온도보다 시간에 영향을 받으므로, 오랜 시간 해줄수록 효과적임) 처리하기 위해 증착한다.
제1 중간 절연막(ILD1) 위에 제2 게이트 절연막(GI2)을 형성한다. 제2 게이트 절연막(GI2)은 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다. 산화막(SIO)은 질화막(SiNx)의 수소(“H”)에 의한 산화물 반도체 소자의 변동(열화) 문제를 해결하기 위해 증착한다. 제2 게이트 절연막(GI2)은 이후 형성되는 제2 반도체 층의 수소(“H”)에 의한 문제를 억제 또는 제거하는 역할을 하게 된다.
제2 게이트 절연막(GI2) 위에 제2 반도체 층(A2)을 형성한다. 제2 반도체 층(A2)은 제2 영역(TA2)에 형성된다. 제2 게이트 절연막(GI2) 위에 산화물 반도체 물질(예: IGZO)을 형성하고 패턴하여 제2 반도체 층(A2)을 형성하고 열처리를 한다. 제2 반도체 층(A2)은 제2 게이트 전극(G2)과 중첩하도록 배치된다.
제2 게이트 절연막(GI2) 위에 제1 소스-드레인 전극(S1, D1), 제2 소스-드레인 전극(S2, D2), 제1 더미 소스-드레인 전극(GS1) 및 제2 더미 소스-드레인 전극(GS2)을 형성한다. 제2 게이트 절연막(GI2) 위에 소스-드레인재료를 형성하고 제1 영역(TA1)에 대응하여 제1 소스-드레인 전극(S1, D1), 제2 영역(TA2)에 대응하여 제2 소스-드레인 전극(S2, D2), 스토리지 커패시터 영역(STGA)에 대응하여 제1 더미 소스-드레인 전극(GS1) 및 제2 더미 소스-드레인 전극(GS2)이 구분되어 형성되도록 패턴한다.
제1 소스 전극(S1)은 콘택홀을 통해 제1 반도체 층(SA1, A1, DA1)의 소스 영역(SA1)에 연결되며, 제1 드레인 전극(D1)은 콘택홀을 통해 제1 반도체 층(SA1, A1, DA1)의 드레인 영역(DA1)에 연결된다. 제1 소스-드레인 전극(S1, D1)은 제1 박막 트랜지스터(T1)의 소스-드레인 전극이 된다.
제2 소스-드레인 전극(S2, D2)은 제1 소스-드레인 전극(S1, D1)과 이격하여 배치된다. 제2 소스 전극(S2)은 제2 반도체 층(A2)의 소스 영역에 연결되며, 제2 드레인 전극(D2)은 제2 반도체 층(A2)의 드레인 영역에 연결된다. 제2 소스-드레인 전극(S2, D2)은 제2 박막 트랜지스터(T2)의 소스-드레인 전극이 된다. 제2 소스-드레인 전극(S2, D2)은 제1 박막 트랜지스터(T1)의 소스-드레인 전극과 동일한 층에 위치함은 물론 동일한 재료에 의해 형성된다.
제1 더미 소스-드레인 전극(GS1)은 콘택홀을 통해 제1 더미 반도체 층(AD)에 연결된다. 제1 더미 소스-드레인 전극(GS1)은 제1 더미 반도체 층(AD)과 중첩하도록 배치된다. 제1 더미 소스-드레인 전극(GS1)은 제2 스토리지 커패시터(C2)의 제2전극(또는 상부전극)이 됨과 더불어 제3 스토리지 커패시터(C2)의 제1전극(또는 하부전극)이 된다. 제1 더미 게이트 전극(GC1) 및 제1 더미 소스-드레인 전극(GS1)은 제2 스토리지 커패시터(C2)를 구성하게 된다.
제2 더미 소스-드레인 전극(GS2)은 제1 더미 게이트 전극(GC1)에 연결된다. 제2 더미 소스-드레인 전극(GS2)은 제1 더미 소스-드레인 전극(GS1)과 이격하고 제1 더미 게이트 전극(GC1)과 중첩하도록 배치된다. 제2 더미 소스-드레인 전극(GS2)은 제1 더미 게이트 전극(GC1)와 이후에 형성되는 더미 화소 전극 간의 전기적인 연결을 돕는 연결 전극 역할을 한다.
제1 소스-드레인 전극(S1, D1), 제2 소스-드레인 전극(S2, D2), 제1 더미 소스-드레인 전극(GS1) 및 제2 더미 소스-드레인 전극(GS2)이 형성된 제2 게이트 절연막(GI2) 위에 보호막(PAS)을 형성한다.
보호막(PAS) 위에 평탄화 막(PAC)을 형성한다. 평탄화 막(PAC)은 표면의 평탄도 및 균일도를 향상하기 위해 유전율이 낮은 유기물질을 두껍게 형성하는 방식이 사용될 수 있으나 이에 한정되지 않는다.
평탄화 막(PAC) 위에 화소 전극(PXL)과 더미 화소 전극(GP)을 형성한다. 보호막(PAS) 위에 투명 전극재료(예: ITO)를 형성하고 제1 및 제2 영역(TA1, TA2)에 대응하여 화소 전극(PXL), 스토리지 커패시터 영역(STGA)에 대응하여 더미 화소 전극(GP)이 구분되어 형성되도록 패턴한다.
화소 전극(PXL)은 콘택홀을 통해 제1 소스 전극(S1)에 연결된다. 화소 전극(PXL)은 이후 형성할 패널의 구조에 따라 액정 표시장치의 화소 전극이 되거나 유기발광 표시장치의 애노드 전극(또는 캐소드 전극)이 된다.
더미 화소 전극(GP)은 콘택홀을 통해 제2 더미 소스-드레인 전극(GS2)에 연결된다. 더미 화소 전극(GP)은 제1 및 제2 더미 소스-드레인 전극(GS1, GS2)과 중첩하도록 배치된다. 더미 화소 전극(GP)은 제3 스토리지 커패시터(C3)의 제2전극(또는 상부전극)이 된다. 제1 더미 소스-드레인 전극(GS1) 및 더미 화소 전극(GP)은 제3 스토리지 커패시터(C3)를 구성하게 된다.
도 4를 참조하면, 본 발명의 제2 실시 예의 변형 예에 의한 표시장치용 박막 트랜지스터 기판은, 기판(SUB) 위에 서로 이격하여 배치된 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제1 내지 제3 스토리지 커패시터(C1 ~ C3)를 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2)은 이격된 거리가 상당히 멀리 떨어져 있을 수도 있고, 비교적 인접하여 이격되어 배치될 수도 있다.
본 발명의 제2 실시 예의 변형 예에 따르면, 스토리지 커패시터 영역(STGA)에 위치하는 평탄화 막(PAC)이 패터닝 되어 제거된다. 이에 따라, 더미 화소 전극(GP)은 화소 전극(PXL)과 동일한 공정에 의해 형성되지만 보호막(PAS) 위에 위치하게 된다. 이와 같이, 더미 화소 전극(GP)이 보호막(PAS) 위에 위치하게 되면 제3 스토리지 커패시터(C3)의 충전 특성을 더욱 향상할 수 있게 된다. 그 이유는 C=ε*A/d (C: 커패시터의 용량, ε: 유전율, A:면적, d:거리)로 정의되기 때문이다.
제2 실시 예의 변형 예의 구조에 따르면, 중간 절연막을 다층막이 아닌 단층막으로 형성할 수 있게 되므로, 절연층의 두께 증가로 인한 박막 트랜지스터의 턴온 전류(Ion)가 감소하는 문제를 해소할 수 있게 된다. 또한, 박막 트랜지스터의 턴온 전류(Ion)를 균일하고 일정하게 확보할 수 있게 됨은 물론 박막 트랜지스터의 크기를 줄일 수 있게 된다.
이후, 표시장치용 박막 트랜지스터 기판은 화소 전극 이후에 형성되는 전극이나 구조물의 형태에 따라 액정 표시장치나 유기발광 표시장치 등의 표시장치로 구현된다. 그러나 여기서는 설명의 편의상 본 발명의 주요 특징을 나타내는 박막 트랜지스터들의 구조를 나타내는 부분들만 도시하고 설명하였다.
이와 같이, 본 발명의 제2 실시 예에 의한 표시장치용 박막 트랜지스터 기판은 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터(T1)와 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. 특히, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)는 게이트 전극과 더불어 소스-드레인 전극이 동일한 층 및 동일한 재료로 형성된다. 또한, 제1 및 제2 박막 트랜지스터(T1, T2)를 구성하는 반도체 층 및 전극들을 기반으로 형성된 다수의 스토리지 커패시터들(C1 ~ C3)을 갖는다.
<제3 실시 예>
도 5는 본 발명의 제3 실시 예에 의한 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판을 나타내는 단면도이고, 도 6은 도 5의 변형 예를 나타낸 단면도이다. 여기서, 발명의 특징을 확실하게 나타낼 수 있는 단면도를 중심으로 설명하며, 편의상 평면도 구조에 대해서는 도면으로 나타내지 않았다.
도 5를 참조하면, 본 발명의 제3 실시 예에 의한 표시장치용 박막 트랜지스터 기판은, 기판(SUB) 위에 서로 이격하여 배치된 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제1 내지 제4 스토리지 커패시터(C1 ~ C4)를 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2)은 이격된 거리가 상당히 멀리 떨어져 있을 수도 있고, 비교적 인접하여 이격되어 배치될 수도 있다.
기판(SUB)의 전체 표면 위에 버퍼 층(BUF)을 형성한다. 버퍼 층(BUF)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx)의 단일층 또는 질화 실리콘(SiNx) 및 산화 실리콘(SiOx)의 다중층으로 이루어질 수 있다. 버퍼 층(BUF)은 이후에 형성되는 층과 기판(SUB) 간의 접착력을 향상하고 기판(SUB)으로부터 유출되는 알칼리성분 등을 차단하는 역할 등을 수행한다.
한편, 기판(SUB)과 버퍼 층(BUF) 사이에는 외부로부터 입사되는 빛을 차단하는 차광층이 형성될 수 있다. 차광층은 빛을 차단하는 기능을 갖는 금속재료로 선택될 수 있다. 특히 차광층은 제1 및 제2 박막 트랜지스터들(T1, T2)의 채널 영역에 대응하여 섬 형태로 형성될 수 있다.
버퍼 층(BUF) 위에 제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)을 형성한다. 제1 반도체 층(A1, SA1, DA1)은 제1 영역(TA1)에 형성되고, 제1 더미 반도체 층(AD)은 제1 반도체 층(A1, SA1, DA1)과 이격하는 스토리지 커패시터 영역(STGA)에 형성된다. 제1 반도체 층(A1, SA1, DA1)은 제1 박막 트랜지스터(T1)의 채널 영역(A1), 소스 영역(SA1) 및 드레인 영역(DA1)을 포함한다. 채널 영역(A1), 소스 영역(SA1) 및 드레인 영역(DA1)은 이온 도핑에 의해 정의된다.
제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)은 버퍼 층(BUF) 위에 제1 반도체 층 물질을 형성하고 패턴하게 됨에 따라 제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)으로 분리된다. 제1 더미 반도체 층(AD)은 제1 스토리지 커패시터(C1)의 제1전극(또는 하부전극)이 된다.
제1 박막 트랜지스터(T1)는 다결정 실리콘 (Poly-Silicon)과 같은 다결정 반도체 물질을 포함하는 것이 바람직하다. 또한, 제1 박막 트랜지스터(T1)의 경우 탑-게이트 (Top-Gate) 구조를 갖는 것이 바람직하다. 제1 반도체 층(A1, SA1, DA1)은 아몰퍼스 실리콘(a-Si) 물질을 증착하고, 탈수소화 및 결정화를 수행하게 됨에 따라 다결정 실리콘(poly-silicon)이 된다.
제1 반도체 층(A1, SA1, DA1), 제1 더미 반도체 층(AD) 및 버퍼 층(BUF) 위에 제1 게이트 절연막(GI1)을 형성한다. 제1 게이트 절연막(GI1)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN) 또는 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다. 제1 게이트 절연막(GI1)은 제1 반도체 층(A1, SA1, DA1)과 제1 더미 반도체 층(AD)을 절연하게 된다.
제1 게이트 절연막(GI1) 위에 제1 게이트 전극(G1)과 제1 더미 게이트 전극(GC1)을 형성한다. 제1 게이트 전극(G1)은 제1 영역(TA1)에 형성되고, 제1 더미 게이트 전극(GC1)은 스토리지 커패시터 영역(STGA)에 형성된다. 제1 게이트 절연막(GI1) 위에 금속재료를 형성하고 패턴하여 제1 게이트 전극(G1)과 제1 더미 게이트 전극(GC1)을 형성한다. 제1 게이트 전극(G1)은 제1 반도체 층(A1, SA1, DA1)의 채널 영역(A1)과 중첩하도록 배치된다. 제1 더미 게이트 전극(GC1)은 제1 게이트 전극(G1)과 이격하여 배치된다.
제1 더미 게이트 전극(GC1)은 제1 스토리지 커패시터(C1)의 제2전극(또는 상부전극)이 됨과 더불어 제2 스토리지 커패시터(C2)의 제1전극(또는 하부전극)이 된다. 제1 더미 반도체 층(AD) 및 제1 더미 게이트 전극(GC1)은 제1 스토리지 커패시터(C1)를 구성하게 된다.
제1 게이트 전극(G1)과 제1 더미 게이트 전극(GC1)이 형성된 제1 게이트 절연막(GI1) 위에 제1 및 제2 중간 절연막(ILD1, ILD2)을 증착한다. 제1 및 제2 중간 절연막(ILD1, ILD2)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)과 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다. 질화막(SIN)은 후속 공정을 통해 내부에 포함된 수소를 확산하여 다결정 실리콘을 포함하는 제1 반도체 층(A1, SA1, DA1)을 수소화(활성화를 통해 결합이 덜된 공간들을 수소로 채워 주는 공정으로서, 활성화와 달리 낮은 온도로 진행되며, 온도보다 시간에 영향을 받으므로, 오랜 시간 해줄수록 효과적임) 처리하기 위해 증착한다. 산화막(SIO)은 질화막(SiNx)의 수소(“H”)에 의한 산화물 반도체 소자의 변동(열화) 문제를 해결하기 위해 증착한다.
제1 및 제2 중간 절연막(ILD1, ILD2) 위에 제1 하부 소스-드레인 전극(S1a, D1a), 제2 게이트 전극(G2), 제2 더미 게이트 전극(GC2) 및 제3 더미 게이트 전극(GC3)을 형성한다. 제1 하부 소스-드레인 전극(S1a, D1a)은 제1 영역(TA1)에 형성되고, 제2 게이트 전극(G2)은 제2 영역(TA2)에 형성되고, 제2 및 제3 더미 게이트 전극(GC2, GC3)은 스토리지 커패시터 영역(STGA)에 형성된다.
제1 및 제2 중간 절연막(ILD1, ILD2) 위에 금속재료를 형성하고 패턴하여 제1 하부 소스-드레인 전극(S1a, D1a), 제2 게이트 전극(G2), 제2 더미 게이트 전극(GC2) 및 제3 더미 게이트 전극(GC3)을 형성한다. 제2 게이트 전극(G2)은 이후에 형성되는 제2 반도체 층(A2)의 채널 영역(A2)과 중첩하도록 배치된다. 제2 더미 게이트 전극(GC2)은 제2 게이트 전극(G2)과 이격하여 배치된다.
제2 더미 게이트 전극(GC2)은 제2 스토리지 커패시터(C1)의 제2전극(또는 상부전극)이 됨과 더불어 제3 스토리지 커패시터(C3)의 제1전극(또는 하부전극)이 된다. 제1 더미 게이트 전극(GC1)과 제2 더미 게이트 전극(GC2)은 제2 스토리지 커패시터(C2)를 구성하게 된다.
제3 더미 게이트 전극(GC3)은 콘택홀을 통해 제1 더미 게이트 전극(GC1)에 연결된다. 제3 더미 게이트 전극(GC3)은 제1 더미 게이트 전극(GC1)과 이후에 형성되는 제1 더미 소스-드레인 전극(GS1) 간의 전기적인 연결을 돕는 연결 전극 역할을 한다.
제1 하부 소스-드레인 전극(S1a, D1a), 제2 게이트 전극(G2), 제2 더미 게이트 전극(GC2) 및 제3 더미 게이트 전극(GC3)이 형성된 제2 중간 절연막(ILD2) 위에 제2 게이트 절연막(GI2)을 형성한다. 제2 게이트 절연막(GI2)은 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다. 제2 게이트 절연막(GI2)은 제1 하부 소스-드레인 전극(S1a, D1a), 제2 게이트 전극(G2), 제2 더미 게이트 전극(GC2) 및 제3 더미 게이트 전극(GC3)을 절연하게 된다.
제2 게이트 절연막(GI2) 위에 제2 반도체 층(A2)을 형성한다. 제2 반도체 층(A2)은 제2 영역(TA2)에 형성된다. 제2 게이트 절연막(GI2) 위에 산화물 반도체 물질(예: IGZO)을 형성하고 패턴하여 제2 반도체 층(A2)을 형성하고 열처리를 한다. 제2 반도체 층(A2)은 제2 게이트 전극(G2)과 중첩하도록 배치된다.
제2 게이트 절연막(GI2) 위에 제1 상부 소스-드레인 전극(S1b, D1b), 제2 상부 소스-드레인 전극(S2, D2) 및 제1 더미 소스-드레인 전극(GS1)을 형성한다. 제2 게이트 절연막(GI2) 위에 소스-드레인재료를 형성하고 제1 영역(TA1)에 대응하여 제1 상부 소스-드레인 전극(S1b, D1b), 제2 영역(TA2)에 대응하여 제2 상부 소스-드레인 전극(S2, D2), 스토리지 커패시터 영역(STGA)에 대응하여 제1 더미 소스-드레인 전극(GS1)이 구분되어 형성되도록 패턴한다.
제1 상부 소스 전극(S1b)은 콘택홀을 통해 제1 반도체 층(SA1, A1, DA1)의 소스 영역(SA1)에 연결된 제1 하부 소스 전극(S1a)에 연결된다. 제1 상부 드레인 전극(D1b)은 콘택홀을 통해 제1 반도체 층(SA1, A1, DA1)의 드레인 영역(DA1)에 연결된 제1 하부 드레인 전극(D1a)에 연결된다. 제1 상부 소스-드레인 전극(S1b, D1b)은 제1 박막 트랜지스터(T1)의 소스-드레인 전극이 된다.
제2 상부 소스-드레인 전극(S2, D2)은 제1 상부 소스-드레인 전극(S1b, D1b)과 이격하여 배치된다. 제2 상부 소스 전극(S2)은 제2 반도체 층(A2)의 소스 영역에 연결되며, 제2 상부 드레인 전극(D2)은 제2 반도체 층(A2)의 드레인 영역에 연결된다. 제2 상부 소스-드레인 전극(S2, D2)은 제2 박막 트랜지스터(T2)의 소스-드레인 전극이 된다. 제2 상부 소스-드레인 전극(S2, D2)은 제1 박막 트랜지스터(T1)의 소스-드레인 전극과 동일한 층에 위치함은 물론 동일한 재료에 의해 형성된다.
제1 더미 소스-드레인 전극(GS1)은 콘택홀을 통해 제3 더미 게이트 전극(GC3)에 연결된다. 제1 더미 소스-드레인 전극(GS1)은 제2 및 제3 더미 게이트 전극(GC2, GC3)과 중첩하도록 배치된다. 제1 더미 소스-드레인 전극(GS1)은 제3 스토리지 커패시터(C3)의 제2전극(또는 상부전극)이 됨과 더불어 제4 스토리지 커패시터(C4)의 제1전극(또는 하부전극)이 된다. 제2 더미 게이트 전극(GC2) 및 제1 더미 소스-드레인 전극(GS1)은 제3 스토리지 커패시터(C3)를 구성하게 된다.
제1 상부 소스-드레인 전극(S1b, D1b), 제2 상부 소스-드레인 전극(S2, D2) 및 제1 더미 소스-드레인 전극(GS1)이 형성된 제2 게이트 절연막(GI2) 위에 보호막(PAS)을 형성한다.
보호막(PAS) 위에 평탄화 막(PAC)을 형성한다. 평탄화 막(PAC)은 표면의 평탄도 및 균일도를 향상하기 위해 유전율이 낮은 유기물질을 두껍게 형성하는 방식이 사용될 수 있으나 이에 한정되지 않는다.
평탄화 막(PAC) 위에 화소 전극(PXL)과 더미 화소 전극(GP)을 형성한다. 보호막(PAS) 위에 투명 전극재료(예: ITO)를 형성하고 제1 및 제2 영역(TA1, TA2)에 대응하여 화소 전극(PXL), 스토리지 커패시터 영역(STGA)에 대응하여 더미 화소 전극(GP)이 구분되어 형성되도록 패턴한다.
화소 전극(PXL)은 콘택홀을 통해 제1 상부 소스 전극(S1b)에 연결된다. 화소 전극(PXL)은 이후 형성할 패널의 구조에 따라 액정 표시장치의 화소 전극이 되거나 유기발광 표시장치의 애노드 전극(또는 캐소드 전극)이 된다.
더미 화소 전극(GP)은 콘택홀을 통해 제2 더미 게이트 전극(GC2)에 연결된다. 더미 화소 전극(GP)은 제2 더미 게이트 전극(GC2) 및 제1 더미 소스-드레인 전극(GS1)과 중첩하도록 배치된다. 더미 화소 전극(GP)은 제4 스토리지 커패시터(C4)의 제2전극(또는 상부전극)이 된다. 제1 더미 소스-드레인 전극(GS1) 및 더미 화소 전극(GP)은 제4 스토리지 커패시터(C4)를 구성하게 된다.
도 6을 참조하면, 본 발명의 제3 실시 예의 변형 예에 의한 표시장치용 박막 트랜지스터 기판은, 기판(SUB) 위에 서로 이격하여 배치된 제1 박막 트랜지스터(T1), 제2 박막 트랜지스터(T2) 및 제1 내지 제4 스토리지 커패시터(C1 ~ C4)를 포함한다. 제1 및 제2 박막 트랜지스터들(T1, T2)은 이격된 거리가 상당히 멀리 떨어져 있을 수도 있고, 비교적 인접하여 이격되어 배치될 수도 있다.
본 발명의 제3 실시 예의 변형 예에 따르면, 스토리지 커패시터 영역(STGA)에 위치하는 평탄화 막(PAC)이 패터닝 되어 제거된다. 이에 따라, 더미 화소 전극(GP)은 화소 전극(PXL)과 동일한 공정에 의해 형성되지만 보호막(PAS) 위에 위치하게 된다. 이와 같이, 더미 화소 전극(GP)이 보호막(PAS) 위에 위치하게 되면 제4 스토리지 커패시터(C4)의 충전 특성을 더욱 향상할 수 있게 된다. 그 이유는 C=ε*A/d (C: 커패시터의 용량, ε: 유전율, A:면적, d:거리)로 정의되기 때문이다.
또한, 본 발명의 제3 실시 예의 변형 예에 따르면, 제1 게이트 절연막(GI1) 위에는 제1 중간 절연막(ILD1)만 형성된다. 제1 게이트 절연막(GI1) 위에 제1 중간 절연막(ILD1)만 형성되는 경우 제1 중간 절연막(ILD1)은 질화 실리콘(SiNx)을 포함하는 질화막(SIN)으로 선택되고, 그 상부에 형성되는 제2 게이트 절연막(GI2)은 산화 실리콘(SiOx)을 포함하는 산화막(SIO)으로 선택된다.
제3 실시 예의 변형 예의 구조에 따르면, 중간 절연막을 다층막이 아닌 단층막으로 형성할 수 있게 되므로, 절연층의 두께 증가로 인한 박막 트랜지스터의 턴온 전류(Ion)가 감소하는 문제를 해소할 수 있게 된다. 또한, 박막 트랜지스터의 턴온 전류(Ion)를 균일하고 일정하게 확보할 수 있게 됨은 물론 박막 트랜지스터의 크기를 줄일 수 있게 된다.
이후, 표시장치용 박막 트랜지스터 기판은 화소 전극 이후에 형성되는 전극이나 구조물의 형태에 따라 액정 표시장치나 유기발광 표시장치 등의 표시장치로 구현된다. 그러나 여기서는 설명의 편의상 본 발명의 주요 특징을 나타내는 박막 트랜지스터들의 구조를 나타내는 부분들만 도시하고 설명하였다.
이와 같이, 본 발명의 제3 실시 예에 의한 표시장치용 박막 트랜지스터 기판은 다결정 반도체 물질을 포함하는 제1 박막 트랜지스터(T1)와 산화물 반도체 물질을 포함하는 제2 박막 트랜지스터(T2)가 동일 기판(SUB) 위에 형성된 구조를 갖는다. 특히, 제1 박막 트랜지스터(T1)와 제2 박막 트랜지스터(T2)는 소스-드레인 전극이 동일한 층 및 동일한 재료로 형성된다. 또한, 제1 및 제2 박막 트랜지스터(T1, T2)를 구성하는 반도체 층 및 전극들을 기반으로 형성된 다수의 스토리지 커패시터들(C1 ~ C4)을 갖는다.
앞서 설명한 실시 예들은 산화물 박막 트랜지스터(Oxide TFT)를 적용하여 저소비전력(Low Frequency), 저전압화(Oxide Saturation특성) 효과를 갖고, 다결정 실리콘 박막 트랜지스터(Poly-Silicon or LTPS TFT)을 적용하여 고이동도를 요구하는 기능을 만족할 수 있는 효과를 갖게 된다. 또한, 앞서 설명한 제1 실시 예는 질화막에서 방출되는 수소가 산화물 반도체 층으로 과도하게 확산되는 것을 방지할 수 있다. 따라서, 앞서 설명한 실시 예들은 서로 다른 유형의 박막 트랜지스터들을 포함하는 표시장치용 박막 트랜지스터 기판 제조시, 질화막(SiNx)의 수소(“H”)에 의한 산화물 반도체 소자의 변동(열화) 문제를 해결할 수 있는 효과를 갖게 된다. 또한, 앞서 설명한 실시 예들은 다층 병렬 구조의 스토리지 커패시터를 이용하여 용량을 증가시키면서도 면적을 감소하고 개구율을 증가시킬 수 있는 효과를 갖게 된다.
이상 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 서로 다른 두 종류의 박막 트랜지스터를 동일 기판 위에 형성하여, 어느 한 박막 트랜지스터의 단점을 다른 박막 트랜지스터가 보완하는 특징을 가질 수 있다. 특히, 저속 구동 특성을 갖는 박막 트랜지스터를 구비함으로써, 소비 전력을 저감함으로써, 휴대용 및/또는 웨어러블 기기에 적합한 표시장치를 제공할 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 질화막에서 방출되는 수소가 산화물 반도체 층으로 확산되는 것을 방지할 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 제조 공정을 단순화하면서, 다층 병렬 구조의 스토리지 커패시터를 이용하여 용량을 증가시키면서도 면적을 감소하고 개구율을 증가시킬 수 있다. 또한, 본 발명에 의한 박막 트랜지스터 기판 및 이를 이용한 표시장치는, 박막 트랜지스터의 턴온 전류(Ion)를 균일하고 일정하게 확보할 수 있다.
이하, 앞서 설명한 제1 내지 제3 실시 예의 박막 트랜지스터들의 적용예에 대해 설명한다.
도 7은 본 발명의 제1 응용 예에 따른 표시장치의 구성을 개략적으로 보여 주는 블록도이고, 도 8은 본 발명의 제2 응용 예에 의한 수평 전계형의 일종인 프린지 필드 방식의 액정 표시장치에 포함된 산화물 반도체 층을 갖는 박막 트랜지스터 기판을 나타내는 평면도이고, 도 9는 도 8에 도시한 박막 트랜지스터 기판을 절취선 I-I' 선을 따라 자른 단면도이고, 도 10은 본 발명의 제3 응용 예에 의한 액티브 매트릭스 유기발광 표시장치에서 한 화소의 구조를 나타내는 평면도이고, 도 11은 도 10에서 절취선 II-II'로 자른 액티브 매트릭스 유기발광 표시장치의 구조를 나타내는 단면도이고, 도 12는 본 발명의 제4 응용 예에 의한 유기발광 표시장치의 개략적인 구조를 나타내는 평면 확대도이고, 도 13은 도 12에서 절취선 III-III'으로 자른 도면으로 본 발명의 제4 응용 예에 의한 유기발광 표시장치의 구조를 나타내는 단면도이다.
<제1 응용 예>
도 7에 도시된 바와 같이, 앞서 설명한 박막 트랜지스터들 중 하나 이상은 패널(100)의 화소들 각각에 형성되어 화소들에 기입되는 데이터 전압을 스위칭하거나 화소들을 구동하는 박막 트랜지스터일 수 있다. 유기발광 표시장치의 경우에, 비 표시 영역에 위치하는 제1 박막 트랜지스터는 구동 소자로 적용될 수 있고, 표시 영역에 위치하는 제2 박막 트랜지스터는 화소의 스위치 소자로 적용될 수 있으나 이에 한정되지 않는다. 예컨대, 실시 예들에서는 표시 영역과 비 표시 영역으로 구분되어 박막 트랜지스터가 나뉘는 형태로 위치하는 것을 일례로 하였지만, 이들은 하나의 스위치 소자나 하나의 구동 소자로 조합되어 적용(예: CMOS TFT)될 수도 있기 때문이다.
표시장치 중 소형에 해당하는 모바일 기기나 웨어러블 기기에서는 소비 전력을 줄이기 위하여 프레임 레이트(Frame rate)를 낮추는 저속 구동 방법이 시도되고 있다. 이 경우, 정지 영상이나 데이터의 업데이트 주기가 느린 영상에서 프레임 주파수를 낮출 수 있다. 그런데 프레임 레이트를 낮추면, 데이터 전압이 바뀔 때마다 휘도가 번쩍이는 현상이 보이거나 화소 전압의 방전 시간이 길어져 휘도가 데이터 업데이트 주기에 대응하여 깜빡이는 플리커 현상이 보일 수 있다. 그러나, 본 발명의 실시 예들에서 설명된 박막 트랜지스터들을 화소에 적용하면 저속 구동 시의 플리커 문제를 해결할 수 있다.
저속 구동시에 데이터 업데이트 주기가 길어지면 스위치 박막 트랜지스터의 누설 전류양이 커진다. 스위치 박막 트랜지스터의 누설 전류는 스토리지 커패시터의 전압과 구동 박막 트랜지스터의 게이트-소스 간 저압의 저하를 초래한다. 본 발명은 산화물 트랜지스터인 제2 박막 트랜지스터를 화소의 스위치 박막 트랜지스터로 적용할 수 있다. 산화물 트랜지스터는 오프 커런트가 낮기 때문에 스토리지 커패시터와 구동 박막 트랜지스터의 게이트-소스 전위의 감소를 방지할 수 있다. 따라서, 본 발명은 저속 구동시 플리커를 방지할 수 있다.
다결정 실리콘 트랜지스터인 제1 박막 트랜지스터는 전자의 이동도가 높기 때문에 이를 화소의 구동 박막 트랜지스터로 적용하면 유기 발광 다이오드로 공급되는 전류양을 크게 할 수 있다. 따라서, 본 발명은 화소의 스위치 소자에 제2 박막 트랜지스터를 적용하고, 화소의 구동 소자에 제1 박막 트랜지스터를 적용하여 소비 전력을 대폭 낮추면서 화질 저하를 방지할 수 있다.
본 발명은 소비전력을 줄이기 위해서 저속 구동 방법을 적용할 때 화질 저하를 방지할 수 있기 때문에 모바일 기기나 웨어러블 기기에 적용하는데에 효과적이다. 일례로, 휴대용 전자시계는 소비전력을 낮추기 위하여 1초 단위로 표시화면의 데이터를 업데이트할 수 있다. 이때 프레임 주파수는 1Hz이다. 본 발명은 1Hz 또는 정지영상에 가까운 구동 주파수를 이용하여도 플리커 없는 우수한 화질을 구현할 수 있다. 본 발명은 모바일 기기나 웨어러블 기기의 대기 화면에서 정지 영상의 프레임 레이트를 크게 낮추어 화질 저하 없이 소비 전력을 대폭 감소시킬 수 있다. 그 결과, 본 발명은 모바일 기기나 웨어러블 기기의 화질을 개선하고 배터리 수명을 길게 하여 휴대성을 높일 수 있다. 본 발명은 데이터 업데이트 주기가 매우 긴 전자책(E-Book)에서도 화질 저하 없이 소비전력을 크게 줄일 수 있다.
제1 및 제2 박막 트랜지스터들 중 하나 이상은 구동회로 예를 들면, 데이터 구동부(200), 멀티플렉서(MUX, 210), 게이트 구동부(300) 중 하나 이상에 내장되어 구동 회로를 구성할 수 있다. 또한, 제1 및 제2 박막 트랜지스터들 중에서 어느 하나는 화소 내에 형성되고 다른 하나는 구동회로에 형성될 수 있다. 데이터 구동부(200)는 입력 영상의 데이터를 데이터 전압으로 변환하여 출력한다. 멀티플렉서(210)는 데이터 구동부(200)로부터의 데이터 전압을 다수의 데이터 배선들(DL)로 시분할 분배함으로써 데이터 구동부(200)의 출력 채널 수를 줄인다. 게이트 구동부(300)는 데이터 전압에 동기되는 스캔 신호(또는 게이트 신호)를 출력하여 입력 영상의 데이터가 기입되는 화소를 라인 단위로 순차적으로 선택한다. 게이트 구동부(300)의 출력 채널 수를 줄이기 위하여, 게이트 구동부(300)와 게이트 배선들(DL) 사이에 도시하지 않은 멀티플렉서가 추가될 수 있다. 한편, 멀티플렉서(210)와 게이트 구동부(300)는 비 표시 영역(NA)에 배치되고, 화소 어레이는 표시 영역(AA)에 배치된다.
<제2 응용 예>
도 8 및 도 9에 도시된 바와 같이, 금속 산화물 반도체 층을 갖는 박막 트랜지스터 기판은 하부 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL)과, 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 그리고 게이트 배선(GL)과 데이터 배선(DL)의 교차 구조에 의해 화소 영역이 정의된다.
박막 트랜지스터(T)는 게이트 배선(GL)에서 분기한 게이트 전극(G), 데이터 배선(DL)에서 분기 된 소스 전극(S), 소스 전극(S)과 대향하는 드레인 전극(D), 그리고 게이트 절연막(GI) 위에서 게이트 전극(G)과 중첩하면 소스 전극(S)과 드레인 전극(D) 사이에 채널 영역을 구비하는 반도체 층(A)을 포함한다.
게이트 배선(GL)의 일측 단부에는 외부로부터 게이트 신호를 인가받기 위한 게이트 패드(GP)가 배치되어 있다. 게이트 패드(GP)는 게이트 절연막(GI)을 관통하는 제1 게이트 패드 콘택홀(GH1)을 통해 게이트 패드 중간 단자(IGT)와 접촉한다. 게이트 패드 중간 단자(IGT)는 제1 보호막(PA1)과 제2 보호막(PA2)을 관통하는 제2 게이트 패드 콘택홀(GH2)을 통해 게이트 패드 단자(GPT)와 접촉한다. 한편, 데이터 배선(DL)의 일측 단부에는 외부로부터 화소 신호를 인가받기 위한 데이터 패드(DP)가 배치되어 있다. 데이터 패드(DP)는 제1 보호막(PA1) 및 제2 보호막(PA2)을 관통하는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드 단자(DPT)와 접촉한다.
화소 영역에는 프린지 필드를 형성하도록 제2 보호막(PA2)을 사이에 두고 배치된 화소 전극(PXL)과 공통 전극(COM)을 구비한다. 공통 전극(COM)은 게이트 배선(GL)과 나란하게 배열된 공통 배선(CL)과 접속될 수 있다. 공통 전극(COM)은 공통 배선(CL)을 통해 액정 구동을 위한 기준 전압(혹은 공통 전압)을 공급받는다. 또 다른 방법으로, 공통 전극(COM)은, 드레인 콘택홀(DH)이 배치되는 부분을 제외한, 기판(SUB) 전체 표면에 배치된 모양을 가질 수 있다. 즉, 데이터 배선(DL)의 상층부를 덮는 형태를 가져, 공통 전극(COM)이 데이터 배선(DL)을 차폐하는 기능을 할 수도 있다.
공통 전극(COM)과 화소 전극(PXL)의 위치 및 모양은 설계 환경과 목적에 맞추어 다양한 형상을 가질 수 있다. 공통 전극(COM)은 일정한 기준 전압이 인가되는 반면, 화소 전극(PXL)은 구현하고자 하는 비디오 데이터에 따라 수시로 변화하는 전압 값이 인가된다. 따라서, 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량이 발생할 수 있다. 이러한 기생 용량으로 인해 화질에 문제를 야기할 수 있기 때문에, 공통 전극(COM)을 먼저 배치하고, 화소 전극(PXL)을 최상위층에 배치하는 것이 바람직하다.
즉, 데이터 배선(DL) 및 박막 트랜지스터(T)를 덮는 제1 보호막(PA1) 위에 유전율이 낮은 유기물질을 두껍게 적층하여 평탄화 막(PAC)을 형성한 후에, 공통 전극(COM) 형성한다. 그리고 공통 전극(COM)을 덮는 제2 보호막(PA2)을 형성 한 후, 공통 전극(COM)과 중첩하는 화소 전극(PXL)을 제2 보호막(PA2) 위에 형성한다. 이러한 구조에서는 화소 전극(PXL)이 데이터 배선(DL)과 제1 보호막(PA1), 평탄화막(PAC), 그리고 제2 보호막(PA2)에 의해 이격되므로 데이터 배선(DL)과 화소 전극(PXL) 사이에 기생 용량을 줄일 수 있다. 하지만 이에 국한하는 것은 아니며, 경우에 따라 화소 전극(PXL)을 먼저 배치하고, 공통 전극(COM)을 최 상위층에 배치할 수도 있다.
공통 전극(COM)은 화소 영역의 형태에 대응하는 장방형을 가지며, 화소 전극(PXL)은 다수 개의 선분 형상을 갖는다. 특히, 화소 전극(PXL)은 제2 보호막(PA2)을 사이에 두고 공통 전극(COM)과 수직 상으로 중첩하는 구조를 갖는다. 이로써, 화소 전극(PXL)과 공통 전극(COM) 사이에서 프린지 필드가 형성된다. 프린지 필드형 전계에 의해, 박막 트랜지스터 기판과 컬러 필터 기판 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전한다. 그리고 액정 분자들의 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라져 계조를 구현한다.
본 발명의 제2 응용 예를 설명하는 도면에서는 편의상, 액정 표시장치에서 박막 트랜지스터의 구조를 개략적으로만 도시하였다. 하지만, 본 발명의 제1 내지 제3 실시 예에서 설명한 박막 트랜지스터들의 구조를 적용할 수 있다. 예를 들어, 저속 구동이 필요한 경우, 산화물 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 저 소비 전력이 필요한 경우, 다결정 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 또는 박막 트랜지스터들이 서로 연결되도록 구성하여, 상호 보완할 수 있도록 구성할 수도 있다.
<제3 응용 예>
도 10 및 도 11에 도시된 바와 같이, 액티브 매트릭스 유기발광 표시장치는 스위칭 박막 트랜지스터(ST), 스위칭 박막 트랜지스터와 연결된 구동 박막 트랜지스터(DT), 구동 박막 트랜지스터(DT)에 접속된 유기발광 다이오드(OLE)를 포함한다.
스위칭 박막 트랜지스터(ST)는 기판(SUB) 위에서, 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에 배치되어 있다. 스위칭 박막 트랜지스터(ST)는, 스캔 신호에 응답하여 데이터 배선(DL)으로부터의 데이터 전압을 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 보조 용량(STG)에 공급함으로써, 화소를 선택하는 기능을 한다. 스위칭 박막 트랜지스터(ST)는 게이트 배선(GL)에서 분기하는 게이트 전극(SG)과, 반도체 층(SA)과, 소스 전극(SS)과, 드레인 전극(SD)을 포함한다. 그리고 구동 박막 트랜지스터(DT)는, 게이트 전압에 따라 화소의 유기발광 다이오드(OLE)에 흐르는 전류를 조절함으로써, 스위칭 박막 트랜지스터(ST)에 의해 선택된 화소의 유기발광 다이오드(OLE)를 구동한다.
구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG)과, 반도체 층(DA), 구동 전류 배선(VDD)에 연결된 소스 전극(DS)과, 드레인 전극(DD)을 포함한다. 구동 박막 트랜지스터(DT)의 드레인 전극(DD)은 유기발광 다이오드(OLE)의 애노드 전극(ANO)과 연결되어 있다. 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에는 유기발광 층(OL)이 개재되어 있다. 캐소드 전극(CAT)은 기저 배선(VSS)에 연결된다.
액티브 매트릭스 유기발광 표시장치의 기판(SUB) 상에 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 게이트 전극(SG, DG)이 배치되어 있다. 그리고 게이트 전극(SG, DG) 위에는 게이트 절연막(GI)이 덮고 있다. 게이트 전극(SG, DG)과 중첩되는 게이트 절연막(GI)의 일부에 반도체 층(SA, DA)이 배치되어 있다. 반도체 층(SA, DA) 위에는 일정 간격을 두고 소스 전극(SS, DS)과 드레인 전극(SD, DD)이 마주보도록 배치되어 있다. 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)은 게이트 절연막(GI)을 관통하는 드레인 콘택 홀(DH)을 통해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 접촉한다. 이와 같은 구조를 갖는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 덮는 보호막(PAS)이 전체 표면에 적층되어 있다.
애노드 전극(ANO)의 영역에 해당하는 부분에 칼라 필터(CF)가 배치되어 있다. 칼라 필터(CF)는 가급적 넓은 면적을 갖는 것이 바람직하다. 예를 들어, 데이터 배선(DL), 구동 전류 배선(VDD) 및 전단의 게이트 배선(GL)의 많은 영역과 중첩하는 형상을 갖는 것이 바람직하다. 이와 같이 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 칼라 필터(CF)들이 배치된 기판의 표면은 평탄하지 못하고, 단차가 심하다. 유기발광 층(OL)은 평탄한 표면에 적층되어야 발광이 일정하고 고르게 발산될 수 있다. 따라서, 기판의 표면을 평탄하게 할 목적으로 평탄화 막(PAC) 혹은 오버코트 층(OC)을 기판 전면에 적층한다.
그리고 오버코트 층(OC) 위에 유기발광 다이오드(OLE)의 애노드 전극(ANO)이 배치되어 있다. 여기서, 애노드 전극(ANO)은 오버코트 층(OC) 및 보호막(PAS)에 형성된 화소 콘택 홀(PH)을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 연결된다.
애노드 전극(ANO)이 배치된 기판 위에서, 화소 영역을 정의하기 위해 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 그리고 각종 배선들(DL, GL, VDD)이 배치된 영역 위에 뱅크(BA)(혹은, 뱅크 패턴)가 배치되어 있다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO)이 발광 영역이 된다. 뱅크(BA)에 의해 노출된 애노드 전극(ANO) 위에 유기발광 층(OL)이 적층되어 있다. 그리고 유기발광 층(OL) 위에 캐소드 전극(CAT)이 순차적으로 적층되어 있다. 유기발광 층(OL)이 백색광을 발하는 유기물질로 이루어진 경우, 아래에 위치한 칼라 필터(CF)에 의해 각 화소에 배정된 색상을 나타낸다. 이와 같은 구조를 갖는 유기발광 표시장치는 아래 방향으로 발광하는 하부 발광(Bottom Emission) 표시 장치가 된다.
구동 박막 트랜지스터(DT)의 게이트 전극(DG)과 애노드 전극(ANO) 전극 사이에는 보조 용량 (or ‘Storage Capacitance’) (STG)가 배치되어 있다. 스토리지 커패시터(STG)는 구동 박막 트랜지스터(DT)에 연결되어 스위칭 박막 트랜지스터(ST)에 의해 구동 박막 트랜지스터(DT)의 게이트 전극(DG)에 인가되는 전압이 안정하게 유지되도록 한다.
상기와 같이 박막 트랜지스터 기판을 응용함으로써, 고품질의 능동형 표시장치를 구현할 수 있다. 특히, 더욱 우수한 구동 특성을 갖도록 하기 위해서, 박막 트랜지스터의 반도체 층을 금속 산화물 반도체 물질로 형성하는 것이 바람직하다.
금속 산화물 반도체 물질은 빛에 노출된 상태로 전압 구동될 경우 그 특성이 급격히 열화 되는 특성이 있다. 따라서, 반도체 층의 상부 및 하부에서 외부로부터 유입되는 빛을 차단할 수 있는 구조를 갖는 것이 바람직하다. 앞에서 설명한, 박막 트랜지스터 기판의 경우, 박막 트랜지스터는 바텀 게이트(Bottom Gate) 구조를 갖는 것이 바람직하다. 즉, 하부에서 유입되는 빛은 금속 물질인 게이트 전극(G)에 의해 어느 정도 차단할 수 있다.
이와 같이, 지금까지 표시장치용 박막 트랜지스터 기판에는, 매트릭스 방식으로 배열된 다수 개의 화소 영역들이 배치된다. 또한, 각 단위 화소 영역들에는 적어도 하나 이상의 박막 트랜지스터가 배치된다. 즉, 기판 전체 영역에는 다수 개의 박막 트랜지스터들이 분포된 구조를 갖는다. 다수 개의 화소들 각각의 구조가 모두 동일한 목적으로 사용하고 동일한 품질과 성질을 가져야 하므로, 동일한 구조로 형성된다.
하지만, 경우에 따라서는 박막 트랜지스터들의 특성을 다르게 할 필요가 있을 수도 있다. 예를 들어, 유기발광 표시장치의 경우, 하나의 화소 영역 내에 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)를 포함한다. 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)는 그 목적이 서로 다르므로, 요구하는 특성도 다르다. 이를 위해, 동일한 구조와 동일한 반도체 채널층을 갖되 크기를 달리하여 각각의 기능에 맞도록 설계할 수 있다. 또는 필요하다면, 보상 박막 트랜지스터를 더 구비하여, 기능이나 성능을 보완할 수 있다.
본 발명의 제3 응용 예를 설명하는 도면에서는 편의상, 유기발광 표시장치의 박막 트랜지스터들(ST, DT)의 구조를 개략적으로만 도시하였다. 하지만, 본 발명의 제1 내지 제3 실시 예에서 설명한 박막 트랜지스터들의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 이와 같이, 박막 트랜지스터들은 서로의 장점으로 상대 박막 트랜지스터의 단점을 상호 보완할 수 있다.
<제4 응용 예>
도 12 및 도 13에 도시된 바와 같이, 평면상에서의 구조에 대하여 설명한 이후 단면상에서의 구조에 대해 설명한다. 본 발명의 제4 응용 예에 의한 구동 소자(GIP)를 내장한 유기발광 표시장치는 영상 정보를 표시하는 표시 영역(AA)과, 표시 영역(AA)을 구동하기 위한 여러 소자들이 배치되는 비 표시 영역(NA)으로 구분된 기판(SUB)을 포함한다. 표시 영역(AA)에는 매트릭스 방식으로 배열된 복수 개의 화소 영역(PA)들이 정의된다.
예를 들어, NxM 방식의 장방형으로 화소 영역(PA)들이 정의될 수 있다. 하지만, 반드시 이러한 방식에만 국한되는 것이 아니고, 다양한 방식으로 배열될 수도 있다. 각 화소 영역들이 동일한 크기를 가질 수도 있고, 서로 다른 크기를 가질 수도 있다. 또한, RGB(적녹청) 색상을 나타내는 세 개의 서브 화소를 하나의 단위로 하여, 규칙적으로 배열될 수도 있다. 가장 단순한 구조로 설명하면, 화소 영역(PA)들은 가로 방향으로 진행하는 복수 개의 게이트 배선(GL)들과 세로 방향으로 진행하는 복수 개의 데이터 배선(DL)들 및 구동 전류 배선(VDD)들의 교차 구조로 정의할 수 있다.
화소 영역(PA)의 외주부에 정의된, 비 표시 영역(NA)에는 데이터 배선(DL)들에 화상 정보에 해당하는 신호를 공급하기 위한 데이터 구동부(혹은, Data Driving Integrated Circuit)(DIC)과, 게이트 배선(GL)들에 스캔 신호를 공급하기 위한 게이트 구동부(혹은, Gate Driving Integrated Circuit)(GIP)가 배치될 수 있다. 데이터 배선(DL)들 및 구동 전류 배선(VDD)들의 개수가 많아지는, VGA급보다 더 높은 고 해상도의 경우에는, 데이터 구동부(DIC)는 기판(SUB)의 외부에 실장하고, 데이터 구동부(DIC) 대신에 데이터 접속 패드들이 배치될 수도 있다.
표시장치의 구조를 단순하게 하기 위해, 게이트 구동부(GIP)는, 기판(SUB)의 일측 부에 직접 형성하는 것이 바람직하다. 그리고, 기판(SUB)의 최 외곽부에는 기저 전압을 공급하는 기저 배선(Vss)이 배치된다. 기저 배선(Vss)은 기판(SUB)의 외부에서 공급되는 기저 전압(Ground Voltage)을 인가받아, 데이터 구동부(DIC) 및 게이트 구동부(GIP)에 모두 기저 전압을 공급하도록 배치하는 것이 바람직하다. 예를 들어, 기전 배선(Vss)은 기판(SUB)의 상부 측변에 별도로 실장하게 될 데이터 구동부(DIC)에 연결되고, 기판(SUB)의 좌측 및/또는 우측 변에 배치된 게이트 구동부(GIP)의 외측에서 기판을 감싸듯이 배치될 수 있다.
각 화소 영역(PA)에는 유기발광 표시장치의 핵심 구성 요소들인 유기발광 다이오드와 이를 구동하기 위한 박막 트랜지스터들이 배치된다. 박막 트랜지스터들은 화소 영역(PA)의 일측 부에 정의된 박막 트랜지스터 영역(TA)에 배치될 수 있다. 유기발광 다이오드는 애노드 전극(ANO)과 캐소드 전극(CAT) 그리고, 두 전극들 사이에 개재된 유기발광 층(OL)을 포함한다. 실제로 발광하는 영역은 애노드 전극(ANO)과 중첩하는 유기발광 층의 면적에 의해 결정된다.
애노드 전극(ANO)은 화소 영역(PA) 중에서 일부 영역을 차지하는 형상을 가지며, 박막 트랜지스터 영역(TA)에 배치된 박막 트랜지스터와 연결되어 있다. 애노드 전극(ANO) 위에 유기발광 층(OL)을 적층하는데, 애노드 전극(ANO)과 유기발광 층(OL)이 중첩된 영역이 실제 발광 영역으로 결정된다. 캐소드 전극(CAT)은 유기발광 층(OL) 위에서 적어도 화소 영역(PA)들이 배치된 표시 영역(AA)의 면적을 모두 덮도록 하나의 몸체로 형성한다.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 배선(Vss)와 접촉한다. 즉, 기저 배선(Vss)을 통해 캐소드 전극(CAT)에 기저 전압을 인가한다. 캐소드 전극(CAT)은 기저 전압을 인가받고, 애노드 전극(ANO)은 화상 전압을 인가받아, 그 사이의 전압차이에 의해 유기발광 층(OL)에서 빛이 발광하여 화상 정보를 표시한다.
기판(SUB) 위에 게이트 구동부(GIP)와 기저 배선(Vss)이 배치되는 비 표시 영역(NA), 그리고 스위칭 박막 트랜지스터(ST), 구동 박막 트랜지스터(DT) 및 유기발광 다이오드(OLE)가 배치되는 표시 영역(AA)이 정의된다.
게이트 구동부(GIP)는 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)를 형성하는 과정에서 함께 형성한 박막 트랜지스터를 구비할 수 있다. 화소 영역(PA)에 배치된 스위칭 박막 트랜지스터(ST)는 게이트 전극(SG), 게이트 절연막(GI), 채널층(SA), 소스 전극(SS) 및 드레인 전극(SD)을 포함한다. 또한, 구동 박막 트랜지스터(DT)는 스위칭 박막 트랜지스터(ST)의 드레인 전극(SD)과 연결된 게이트 전극(DG), 게이트 절연막(GI), 채널 층(DA), 소스 전극(DS) 및 드레인 전극(DD)을 포함한다.
박막 트랜지스터들(ST, DT) 위에는 보호막(PAS)과 평탄화 막(PL)이 연속으로 적층되어 있다. 평탄화 막(PL) 위에는 화소 영역(PA) 내의 일정 부분만을 차지하는 고립된 장방형의 애노드 전극(ANO)이 배치되어 있다. 애노드 전극(ANO)은 보호막(PAS) 및 평탄화막(PL)을 관통하는 콘택홀을 통해 구동 박막 트랜지스터(DT)의 드레인 전극(DD)과 접촉한다.
애노드 전극(ANO)이 형성된 기판 위에는 발광 영역을 정의하는 뱅크(BA)가 배치되어 있다. 뱅크(BA)는, 애노드 전극(ANO)의 대부분을 노출하는 형상을 갖는다. 뱅크(BA) 패턴에 의해 노출된 애노드 전극(ANO) 위에는 유기발광 층(OL)이 적층되어 있다. 뱅크(BA)와 유기발광 층(OL) 위에는 투명 도전 물질로 이루어진 캐소드 전극(CAT)이 적층되어 있다. 이로써, 애노드 전극(ANO), 유기발광 층(OL) 및 캐소드 전극(CAT)을 포함하는 유기발광 다이오드(OLE)가 배치된다.
유기발광 층(OL)이 백색광을 발현하고, 별도로 형성한 칼라 필터(CF)로 색상을 표현하도록 할 수 있다. 이 경우, 유기발광 층(OL)은 적어도 표시 영역(AA)을 모두 덮도록 적층하는 것이 바람직하다.
캐소드 전극(CAT)은 게이트 구동부(GIP)를 넘어 기판(SUB)의 외측부에 배치된 기저 배선(Vss)와 접촉하도록 표시 영역(AA) 및 비 표시 영역(NA)에 걸쳐 덮고 있는 것이 바람직하다. 이로써, 기저 배선(Vss)을 통해 캐소드 전극(CAT)에 기저 전압을 인가할 수 있다.
한편, 기저 배선(Vss)은 게이트 전극(G)과 동일한 물질로 동일한 층에 형성할 수 있다. 이 경우, 기저 배선(Vss)을 덮는 보호막(PAS) 및 게이트 절연막(GI)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다. 다른 방법으로, 기저 배선(Vss)은 소스-드레인(SS-SD, DS-DD) 전극과 동일한 물질로 동일한 층에 형성할 수도 있다. 이 경우, 기저 배선(Vss)은 보호막(PAS)을 관통하는 콘택홀을 통해 캐소드 전극(CAT)과 접촉할 수 있다.
본 발명의 제4 응용 예를 설명하는 도면에서는 편의상, 유기발광 표시장치의 박막 트랜지스터들(ST, DT) 및 게이트 구동 소자(GIP)의 박막 트랜지스터 구조를 개략적으로만 도시하였다. 하지만, 본 발명의 제1 내지 제3 실시 예에서 설명한 박막 트랜지스터들의 구조를 적용할 수 있다. 예를 들어, 스위칭 박막 트랜지스터(ST)에는 산화물 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 구동 박막 트랜지스터(DT)에는, 다결정 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 그리고 게이트 구동부(GIP)에는 다결정 반도체 층을 구비한 박막 트랜지스터를 적용할 수 있다. 필요하다면, 게이트 구동부(GIP)에는 P-MOS 형과 N-MOS 형을 모두 구비한 C-MOS 형 박막 트랜지스터를 구비할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
GL: 게이트 배선
DL: 데이터 배선 VDD: 구동 전류 배선
PA: 화소 영역 T1, T2: 박막 트랜지스터
AA: 표시 영역 NA: 비 표시 영역
G1, G2: 게이트 전극 A1, A2: 반도체 층
S1, S2: 소스 전극 D1, D2: 드레인 전극
GI1, GI2: 게이트 절연막 ILD1, ILD2: 중간 절연막
PAS: 보호막 C1 ~ C4: 스토리지 커패시터

Claims (10)

  1. 기판 위에 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극 순으로 증착된 박막을 갖는 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터와 이격되어 배치되고, 상기 제1 게이트 전극을 덮는 층 위로 제2 게이트 전극, 산화물 반도체 층, 제2 소스 전극 및 제2 드레인 전극 순으로 증착된 박막을 갖는 제2 박막 트랜지스터; 그리고
    상기 제1 및 제2 박막 트랜지스터와 이격되어 배치되고, 제1 더미 반도체 층, 상기 제1 더미 반도체 층 위에 위치하는 제1 게이트 절연막, 상기 제1 게이트 절연막 위에 위치하는 제1 더미 게이트 전극, 상기 제1 더미 게이트 전극 위에 위치하는 중간 절연막, 상기 중간 절연막 위에 위치하는 제2 더미 게이트 전극, 상기 제2 더미 게이트 전극 위에 위치하는 제2 게이트 절연막, 상기 제2 게이트 절연막 위에 위치하는 제1 더미 소스-드레인 전극, 상기 제1 더미 소스-드레인 전극 위에 위치하는 보호막, 상기 보호막 위에 위치하는 더미 화소 전극으로 이루어진 다수의 스토리지 커패시터를 포함하는 박막 트랜지스터 기판.
  2. 기판 위에 다결정 반도체 층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극 순으로 증착된 박막을 갖는 제1 박막 트랜지스터;
    상기 제1 박막 트랜지스터와 이격되어 배치되고, 상기 다결정 반도체 층 위로 제2 게이트 전극, 산화물 반도체 층, 제2 소스 전극 및 제2 드레인 전극 순으로 증착된 박막을 갖는 제2 박막 트랜지스터; 그리고
    상기 제1 및 제2 박막 트랜지스터와 이격되어 배치되고, 제1 더미 반도체 층, 상기 제1 더미 반도체 층 위에 위치하는 제1 게이트 절연막, 상기 제1 게이트 절연막 위에 위치하는 제1 더미 게이트 전극, 상기 제1 더미 게이트 전극 위에 위치하는 중간 절연막, 상기 중간 절연막 위에 제2 게이트 절연막, 상기 제2 게이트 절연막 위에 위치하는 제1 더미 소스-드레인 전극, 상기 제1 더미 소스-드레인 전극 위에 위치하는 보호막, 상기 보호막 위에 위치하는 더미 화소 전극으로 이루어진 다수의 스토리지 커패시터를 포함하는 박막 트랜지스터 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 더미 화소 전극은
    상기 보호막을 덮는 평탄화 막 위에 위치하는 박막 트랜지스터 기판.
  4. 제1항 또는 제2항에 있어서,
    상기 중간 절연막은
    질화막으로 이루어진 제1 중간 절연막과, 상기 제1 중간 절연막 위에 위치하고 산화막으로 이루어진 제2 중간 절연막을 포함하는 박막 트랜지스터 기판.
  5. 제1항에 있어서,
    상기 제1 더미 소스-드레인전극은 콘택홀을 통해 상기 제1 더미 게이트 전극에 연결되고,
    상기 제2 더미 게이트 전극은 콘택홀을 통해 상기 제1 더미 소스-드레인 전극과 이격하는 제2 더미 소스-드레인 전극에 연결되고,
    상기 제2 더미 소스-드레인 전극은 콘택홀을 통해 상기 제1 더미 반도체 층에 연결되고,
    상기 더미 화소 전극은 콘택홀을 통해 상기 제2 더미 소스-드레인 전극에 연결된 박막 트랜지스터 기판.
  6. 제1항에 있어서,
    상기 제1 더미 소스-드레인전극은 콘택홀을 통해 상기 제1 더미 반도체 층에 연결되고,
    상기 제1 더미 소스-드레인전극과 동일한 층에 위치하는 제2 더미 소스-드레인전극은 콘택홀을 통해 상기 제1 더미 게이트 전극에 연결되고,
    상기 더미 화소 전극은 콘택홀을 통해 상기 제2 더미 소스-드레인 전극에 연결된 박막 트랜지스터 기판.
  7. 제1항에 있어서,
    상기 제1 더미 소스-드레인전극은 콘택홀을 통해 상기 제2 더미 게이트 전극과 동일한 층에 위치하는 제3 더미 게이트 전극에 연결되고,
    상기 제2 더미 게이트 전극은 콘택홀을 통해 상기 제1 더미 반도체 층에 연결되고,
    상기 제3 더미 게이트 전극은 콘택홀을 통해 상기 제1 더미 게이트 전극에 연결되고,
    상기 더미 화소 전극은 콘택홀을 통해 상기 제2 더미 게이트 전극에 연결된 박막 트랜지스터 기판.
  8. 제1항에 있어서,
    상기 제1 소스 전극은 상기 중간 절연막 위에 위치하는 제1 하부 소스 전극과, 상기 제1 하부 소스 전극을 덮는 상기 제2 게이트 절연막 위에 위치하는 제1 상부 소스 전극을 포함하고,
    상기 제1 드레인 전극은 상기 중간 절연막 위에 위치하는 제1 하부 드레인 전극과, 상기 제1 하부 드레인 전극을 덮는 상기 제2 게이트 절연막 위에 위치하는 제1 상부 드레인 전극을 포함하는 박막 트랜지스터 기판.
  9. 제1항 또는 제2항으로 제작된 유기전계발광표시장치.
  10. 제1항 또는 제2항으로 제작된 액정표시장치.
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