KR20220034280A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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구소영
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남윤용
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Abstract

표시 장치는 제1 트랜지스터, 제2 트랜지스터, 및 스토리지 커패시터를 포함한다. 상기 스토리지 커패시터는 광 차단 패턴과 동일한 층에 배치되는 제1 도전 패턴, 제1 도전 패턴 상에 배치되고 제1 도전 패턴과 중첩하는 제2 도전 패턴, 게이트 전극과 동일한 층에 배치되고 제2 도전 패턴과 중첩하며 제1 도전 패턴과 전기적으로 연결되는 제3 도전 패턴, 및 제3 도전 패턴 상에 배치되고, 상기 제3 도전 패턴과 중첩하며, 상기 제2 도전 패턴과 전기적으로 연결되는 제4 도전 패턴을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 표시 품질이 개선된 표시 장치 및 이의 제조 방법에 관한 것이다.
표시 장치는 복수의 화소들을 포함하고, 상기 화소들 각각은 복수의 트랜지스터들, 적어도 하나의 스토리지 커패시터 및 적어도 하나의 발광 다이오드를 포함한다. 상기 스토리지 커패시터에는 커패시턴스가 저장될 수 있고, 상기 발광 다이오드는 상기 커패시턴스에 기초하여 일정한 휘도의 광을 생성할 수 있다. 따라서, 상기 발광 다이오드가 원하는 휘도의 광을 생성하기 위하여, 상기 커패시턴스가 충분히 저장되어야 한다.
본 발명의 일 목적은 표시 품질이 개선된 표시 장치를 제공하기 위한 것이다.
본 발명의 다른 목적은 상기 표시 장치를 제조하는 방법을 제공하기 위한 것이다.
다만, 본 발명의 목적은 상술한 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 기판 상에 배치되는 광 차단 패턴, 상기 광 차단 패턴 상에 배치되는 액티브 패턴, 및 상기 액티브 패턴 상에 배치되는 게이트 전극을 포함하는 제1 트랜지스터, 게이트 신호에 응답하여 상기 제1 트랜지스터로 데이터 전압을 제공하는 제2 트랜지스터, 및 상기 게이트 전극 및 상기 광 차단 패턴과 전기적으로 연결되는 스토리지 커패시터를 포함할 수 있다. 상기 스토리지 커패시터는 상기 광 차단 패턴과 동일한 층에 배치되는 제1 도전 패턴, 상기 제1 도전 패턴 상에 배치되고, 상기 제1 도전 패턴과 중첩하는 제2 도전 패턴, 상기 게이트 전극과 동일한 층에 배치되고, 상기 제2 도전 패턴과 중첩하며, 상기 제1 도전 패턴과 전기적으로 연결되는 제3 도전 패턴, 및 상기 제3 도전 패턴 상에 배치되고, 상기 제3 도전 패턴과 중첩하며, 상기 제2 도전 패턴과 전기적으로 연결되는 제4 도전 패턴을 포함할 수 있다.
일 실시예에 의하면, 상기 제1 도전 패턴 및 상기 제2 도전 패턴은 제1 커패시턴스를 형성할 수 있다.
일 실시예에 의하면, 상기 제2 도전 패턴 및 상기 제3 도전 패턴은 제2 커패시턴스를 형성할 수 있다.
일 실시예에 의하면, 상기 제3 도전 패턴 및 상기 제4 도전 패턴은 제3 커패시턴스를 형성할 수 있다.
일 실시예에 의하면, 상기 제1 도전 패턴, 상기 제2 도전 패턴 및 상기 제3 도전 패턴은 서로 중첩할 수 있다.
일 실시예에 의하면, 상기 제1 도전 패턴, 상기 제2 도전 패턴 및 상기 제4 도전 패턴은 서로 중첩할 수 있다.
일 실시예에 의하면, 상기 제1 도전 패턴, 상기 제3 도전 패턴 및 상기 제4 도전 패턴은 서로 중첩할 수 있다.
일 실시예에 의하면, 상기 제2 도전 패턴, 상기 제3 도전 패턴 및 상기 제4 도전 패턴은 서로 중첩할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 액티브 패턴과 동일한 층에 배치되고, 상기 제2 도전 패턴과 접촉하는 반도체 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 표시 장치는 상기 게이트 전극 상에 배치되는 제1 전극, 상기 제1 전극 상에 배치되는 발광층, 및 상기 발광층 상에 배치되는 제2 전극을 더 포함하고, 상기 제4 도전 패턴은 상기 제1 전극과 동일한 층에 배치될 수 있다.
일 실시예에 의하면, 상기 제1 전극과 동일한 층에 배치되고, 상기 제1 도전 패턴 및 상기 제3 도전 패턴을 전기적으로 연결시키는 브릿지 패턴을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 도전 패턴, 상기 제3 도전 패턴 및 상기 게이트 전극으로 제1 신호가 제공되고, 상기 제2 도전 패턴 및 상기 제4 도전 패턴으로 제2 신호가 제공될 수 있다.
일 실시예에 의하면, 상기 제1 도전 패턴 및 상기 제3 도전 패턴은 동일한 물질을 포함할 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 광 차단 패턴 및 제1 도전 패턴을 함께 형성하는 단계, 상기 제1 도전 패턴 상에 예비 액티브 패턴을 형성하는 단계, 상기 예비 액티브 패턴 상에 예비 제2 도전 패턴을 형성하는 단계, 제1 식각 공정을 통해 액티브 패턴 및 상기 제1 도전 패턴과 중첩하는 제2 도전 패턴을 함께 형성하는 단계, 상기 액티브 패턴 상에 게이트 전극 및 상기 제2 도전 패턴 상에서 상기 제2 도전 패턴과 중첩하는 제3 도전 패턴을 함께 형성하는 단계 및 상기 제3 도전 패턴 상에서 상기 제3 도전 패턴과 중첩하는 제4 도전 패턴을 형성하는 단계를 포함하고, 상기 제1 도전 패턴 및 상기 제3 도전 패턴은 전기적으로 연결되며, 상기 제2 도전 패턴 및 상기 제4 도전 패턴은 전기적으로 연결될 수 있다.
일 실시예에 의하면, 상기 제조 방법은 상기 제3 도전 패턴 상에 비아 절연층을 형성하는 단계, 상기 비아 절연층에 상기 제1 도전 패턴의 제1 부분 및 상기 제2 도전 패턴의 제2 부분 및 상기 제3 도전 패턴의 제3 부분을 노출시키는 콘택홀들을 형성하는 단계 및 상기 비아 절연층 상에 상기 제1 부분 및 상기 제3 부분과 접촉하는 브릿지 패턴을 형성하는 단계를 더 포함하고, 상기 제4 도전 패턴은 상기 제2 부분과 접촉할 수 있다.
일 실시예에 의하면, 상기 제1 식각 공정을 통해 상기 액티브 패턴 및 상기 제1 도전 패턴과 중첩하는 상기 제2 도전 패턴을 형성하는 단계는, 상기 예비 제2 도전 패턴 상에 제1 포토레지스트 및 제2 포토레지스트 패턴을 형성하는 단계, 상기 제1 식각 공정을 통해 제2 포토레지스트 패턴과 중첩하는 상기 제2 도전 패턴을 형성하는 단계, 상기 제1 식각 공정을 통해 상기 제1 포토레지스트 패턴과 중첩하는 상기 액티브 패턴을 형성하는 단계, 상기 제1 포토레지스트 패턴을 제거하는 단계 및 제2 식각 공정을 통해 상기 제2 포토레지스트 패턴과 중첩하지 않는 상기 예비 제2 도전 패턴을 제거하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 예비 제2 도전 패턴 상에 상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트 패턴을 형성하는 단계는, 예비 포토레지스트 패턴을 형성하는 단계 및 하프톤 마스크를 이용하여 제1 두께를 갖는 상기 제1 포토레지스트 패턴 및 상기 제1 두께보다 큰 제2 두께를 갖는 제2 포토레지스트 패턴을 형성하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 식각 공정은 상기 예비 액티브 패턴 및 상기 예비 제2 도전 패턴을 식각하는 제1 에천트(etchant)를 사용하여 수행되고, 상기 제2 식각 공정은 상기 예비 제2 도전 패턴을 식각하는 제2 에천트를 사용하여 수행될 수 있다.
일 실시예에 의하면, 상기 예비 액티브 패턴은 산화물 반도체를 포함하고, 상기 예비 제2 도전 패턴은 인듐 주석 산화물을 포함하며, 상기 제1 에천트는 과황산나트륨(sodium persulfate)을 포함하고, 상기 제2 에천트는 황산계 화합물 또는 질산계 화합물을 포함할 수 있다.
일 실시예에 의하면, 상기 제조 방법은 상기 제2 도전 패턴 상에 상기 제2 도전 패턴과 중첩하는 상기 제3 도전 패턴을 형성하는 단계 이후에, 상기 액티브 패턴을 플라즈마 처리하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 순차적으로 적층되는 제1 내지 제4 도전 패턴들을 포함할 수 있다. 상기 제1 도전 패턴 및 상기 제3 도전 패턴은 서로 전기적으로 연결되고, 상기 제2 도전 패턴 및 상기 제4 도전 패턴은 서로 전기적으로 연결될 수 있다. 그에 따라, 상기 제1 및 제2 도전 패턴들은 제1 스토리지 커패시터를 구성하고, 상기 제2 및 제3 도전 패턴들은 제2 스토리지 커패시터를 구성하며, 상기 제3 및 제4 도전 패턴들은 제3 스토리지 커패시터를 구성할 수 있다. 상기 제1 내지 제3 스토리지 커패시터들은 서로 병렬적으로 연결될 수 있다. 그에 따라, 상기 표시 장치에는 커패시턴스가 충분히 저장될 수 있고, 상기 표시 장치의 표시 품질이 개선될 수 있다.
또한, 본 발명의 실시예들에 따른 표시 장치의 제조 방법에서, 상기 제2 도전 패턴은 트랜지스터의 액티브 패턴과 함께 형성될 수 있고, 상기 제3 도전 패턴은 트랜지스터의 게이트 전극과 함께 형성될 수 있으며, 사익 제4 도전 패턴은 발광 다이오드의 전극과 함께 형성될 수 있다. 따라서, 상기 제조 방법은 상기 제2, 제3, 제4 도전 패턴들을 형성하기 위한 마스크들을 추가하지 않고도 수행될 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3은 도 2의 화소에 포함된 제1 트랜지스터, 제1 스토리지 커패시터, 제2 스토리지 커패시터 및 제3 스토리지 커패시터와 대응하는 단면도이다.
도 4 내지 도 16은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(10)는 표시 패널(PNL), 데이터 구동부(DDV), 게이트 구동부(GDV) 및 제어부(CON)를 포함할 수 있다.
상기 표시 패널(PNL)은 복수의 화소(PX)들을 포함할 수 있다. 상기 화소(PX)들 각각은 데이터 전압(DATA), 제1 게이트 신호(GC), 제2 게이트 신호(GS), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS) 및 초기화 전압(INT)을 제공받을 수 있다.
상기 데이터 구동부(DDV)는 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)에 기초하여 상기 데이터 전압(DATA)을 생성할 수 있다. 예를 들어, 상기 데이터 구동부(DDV)는 상기 출력 영상 데이터(ODAT)에 상응하는 상기 데이터 전압(DATA)을 생성하고, 상기 데이터 제어 신호(DCTRL)에 응답하여 상기 데이터 전압(DATA)을 출력할 수 있다. 상기 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있다. 일 실시예에서, 상기 데이터 구동부(DDV)는 하나 이상의 집적 회로(integrated circuit; IC)로 구현되어, 상기 표시 패널(PNL)과 전기적으로 연결될 수 있다. 다른 실시예에서, 상기 데이터 구동부(DDV)는 상기 표시 패널(PNL)에 실장되거나, 상기 표시 패널(PNL)의 주변부에 집적(integrated)될 수도 있다.
상기 게이트 구동부(GDV)는 게이트 제어 신호(GCTRL)에 기초하여 상기 제1 게이트 신호(GC) 및 상기 제2 게이트 신호(GS)를 생성할 수 있다. 예를 들어, 상기 제1 및 제2 게이트 신호들(GC, GS) 각각은 트랜지스터를 턴온시키는 게이트 온 전압 및 상기 트랜지스터를 턴오프시키는 게이트 오프 전압을 포함할 수 있다. 상기 게이트 제어 신호(GCTRL)는 수직 개시 신호, 클록 신호 등을 포함할 수 있다. 일 실시예에서, 상기 게이트 구동부(GDV)는 상기 표시 패널(PNL)에 실장될 수 있다. 다른 실시예에서, 상기 게이트 구동부(GDV)는 하나 이상의 직접 회로로 구현되어, 상기 표시 패널(PNL)과 전기적으로 연결될 수 있다.
상기 제어부(CON)(예를 들어, 타이밍 컨트롤러(T-CON))는 외부의 호스트 프로세서(예를 들어, GPU)로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 예를 들어, 상기 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 테이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다. 상기 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있다. 상기 제어부(CON)는 상기 입력 영상 데이터(IDAT) 및 상기 제어 신호(CTRL)에 기초하여, 상기 게이트 제어 신호(GCTRL), 상기 데이터 제어 신호(DCTRL) 및 상기 출력 영상 데이터(ODAT)를 생성할 수 있다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 1 및 2를 참조하면, 상기 화소(PX)는 화소 회로(PC) 및 적어도 하나의 발광 다이오드(LED)를 포함할 수 있다. 상기 화소 회로(PC)는 구동 전류를 생성할 수 있고, 상기 발광 다이오드(LED)는 상기 구동 전류에 기초하여 광을 방출할 수 있다. 예를 들어, 상기 발광 다이오드(LED)는 유기 발광 다이오드(organic light emitting diode), 퀀텀-나노 발광 다이오드(quantum-nano light emitting diode) 등으로 구현될 수 있다.
상기 화소 회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터를 포함할 수 있다. 상기 스토리지 커패시터는 제1 스토리지 커패시터(CST1), 제2 스토리지 커패시터(CST2) 및 제3 스토리지 커패시터(CST3)를 포함할 수 있다. 상기 화소 회로(PC)는 상기 발광 다이오드(LED)와 전기적으로 연결되어, 상기 발광 다이오드(LED)로 상기 구동 전류를 제공할 수 있다.
상기 제1 트랜지스터(T1)는 게이트 단자(G1), 제1 단자(S1), 제2 단자(D1) 및 제3 단자(BD1)를 포함할 수 있다. 상기 제1 트랜지스터(T1)의 상기 게이트 단자(G1)는 상기 제1 내지 제3 스토리지 커패시터들(CST1, CST2, CST3)의 제1 커패시터 단자들(C11, C21, C31)과 연결될 수 있다. 상기 제1 트랜지스터(T1)의 상기 제1 단자(S1)는 상기 제1 전원 전압(EVLDD)을 제공받을 수 있다. 상기 제1 트랜지스터(T1)의 상기 제2 단자(D1)는 제1 노드(N1)와 연결될 수 있다. 상기 제1 트랜지스터(T1)의 상기 제3 단자(BD1)는 상기 제2 단자(D1)와 연결될 수 있다. 상기 제1 트랜지스터(T1)는 상기 제1 전원 전압(ELVDD) 및 상기 데이터 전압(DATA)에 기초하여 상기 구동 전류를 생성할 수 있다. 상기 구동 전류는 상기 제1 노드(N1)를 통해 상기 발광 다이오드(LED)로 제공될 수 있다. 예를 들어, 상기 제1 트랜지스터(T1)는 구동 트랜지스터로 지칭될 수 있다.
상기 제2 트랜지스터(T2)는 게이트 단자(G2), 제1 단자(S2) 및 제2 단자(D2)를 포함할 수 있다. 상기 제2 트랜지스터(T2)의 상기 게이트 단자(G2)는 상기 제1 게이트 신호(GC)를 제공받을 수 있다. 상기 제2 트랜지스터(T2)의 상기 제1 단자(S1)는 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(GC)에 응답하여 상기 제1 트랜지스터(T1)로 상기 데이터 전압(DATA)을 제공할 수 있다. 예를 들어, 상기 제2 트랜지스터(T2)가 턴온되는 구간 동안, 상기 제2 트랜지스터(T2)의 상기 제2 단자(D2)는 상기 제1 트랜지스터(T1)의 상기 게이트 단자(G1)로 상기 데이터 전압(DATA)을 제공할 수 있다.
상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(GC)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제2 트랜지스터(T2)가 엔모스(NMOS) 트랜지스터인 경우, 상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(GC)가 음의 전압 레벨을 가질 때 턴오프되고, 상기 제1 게이트 신호(GC)가 양의 전압 레벨을 가질 때 턴온될 수 있다. 예를 들어, 상기 제2 트랜지스터(T2)는 스위칭 트랜지스터로 지칭될 수 있다.
상기 제3 트랜지스터(T3)는 게이트 단자(G3), 제1 단자(S3) 및 제2 단자(D3)를 포함할 수 있다. 상기 제3 트랜지스터(T3)의 상기 게이트 단자(G3)는 상기 제2 게이트 신호(GS)를 제공받을 수 있다. 상기 제3 트랜지스터(T3)의 상기 제1 단자(S3)는 상기 제1 내지 제3 스토리지 커패시터들(CST1, CST2, CST3)의 제2 커패시터 단자들(C12, C22, C32)과 연결될 수 있다. 상기 제3 트랜지스터(T3)의 상기 제2 단자(D3)는 상기 초기화 전압(INT)을 제공받을 수 있다.
상기 제3 트랜지스터(T3)는 상기 제2 게이트 신호(GS)에 응답하여 턴온 또는 턴오프될 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)가 엔모스(NMOS) 트랜지스터인 경우, 상기 제3 트랜지스터(T3)는 상기 제2 게이트 신호(GS)가 양의 전압 레벨을 가질 때 턴온되고, 상기 제2 게이트 신호(GS)가 음의 전압 레벨을 가질 때 턴오프될 수 있다.
상기 제2 게이트 신호(GS)에 응답하여 상기 제3 트랜지스터(T3)가 턴온되는 구간 동안, 상기 초기화 전압(INT)은 상기 제2 커패시터 단자들(C12, C22, C32) 및 상기 제1 노드(N1)로 제공될 수 있다. 예를 들어, 상기 제3 트랜지스터(T3)는 초기화 트랜지스터로 지칭될 수 있다.
상기 제1 내지 제3 스토리지 커패시터들(CST1, CST2, CST3)은 상기 제1 트랜지스터(T1)의 상기 게이트 단자(G1) 및 상기 제1 노드(N1)와 전기적으로 연결될 수 있다. 상기 제1 내지 제3 스토리지 커패시터들(CST1, CST2, CST3)은 서로 병렬로 연결될 수 있다. 예를 들어, 상기 제1 커패시터 단자들(C11, C21, C31)은 상기 게이트 단자(G1)와 전기적으로 연결될 수 있고, 상기 제2 커패시터 단자들(C12, C22, C32)은 상기 제1 노드(N1)와 연결될 수 있다. 그에 따라, 상기 제1 커패시터 단자들(C11, C21, C31)에는 제1 신호가 제공될 수 있고, 상기 제2 커패시터 단자들(C12, C22, C32)에는 상기 제1 신호와 상이한 제2 신호가 제공될 수 있다.
구체적으로, 상기 제1 스토리지 커패시터(CST1)는 상기 제1 커패시터 단자(C11) 및 상기 제2 커패시터 단자(C12)를 포함할 수 있다. 상기 제1 스토리지 커패시터(CST1)의 상기 제1 커패시터 단자(C11)는 상기 제1 트랜지스터(T1)의 상기 게이트 전극(G1)과 연결되고, 상기 제1 스토리지 커패시터(CST1)의 상기 제2 커패시터 단자(C12)는 상기 제1 노드(N1)와 연결될 수 있다.
상기 제2 스토리지 커패시터(CST2)는 상기 제1 커패시터 단자(C21) 및 상기 제2 커패시터 단자(C22)를 포함할 수 있다. 상기 제2 스토리지 커패시터(CST2)의 상기 제1 커패시터 단자(C21)는 상기 제1 트랜지스터(T1)의 상기 게이트 전극(G1)과 연결되고, 상기 제2 스토리지 커패시터(CST2)의 상기 제2 커패시터 단자(C22)는 상기 제1 노드(N1)와 연결될 수 있다.
상기 제3 스토리지 커패시터(CST3)는 상기 제1 커패시터 단자(C31) 및 상기 제2 커패시터 단자(C32)를 포함할 수 있다. 상기 제2 스토리지 커패시터(CST3)의 상기 제1 커패시터 단자(C31)는 상기 제1 트랜지스터(T1)의 상기 게이트 전극(G1)과 연결되고, 상기 제2 스토리지 커패시터(CST3)의 상기 제2 커패시터 단자(C32)는 상기 제1 노드(N1)와 연결될 수 있다.
상기 발광 다이오드(LED)는 제1 단자(예를 들어, 애노드 단자) 및 제2 단자(예를 들어, 캐소드 단자)를 포함할 수 있으며, 상기 발광 다이오드(LED)의 상기 제1 단자는 상기 제1 노드(N1)와 연결되고, 상기 제2 단자는 상기 제2 전원 전압(ELVSS)을 제공받을 수 있다. 상기 발광 다이오드(LED)는 상기 구동 전류에 상응하는 휘도의 광을 생성할 수 있다.
한편, 도 2에 도시된 상기 화소 회로(PC) 및 상기 발광 다이오드(LED)의 연결 구조는 예시적인 것이며, 다양하게 변경될 수 있다.
도 3은 도 2의 화소에 포함된 제1 트랜지스터, 제1 스토리지 커패시터, 제2 스토리지 커패시터 및 제3 스토리지 커패시터와 대응하는 단면도이다. 예를 들어, 도 3은 도 2의 I-I' 선을 따라 절단한 단면도일 수 있다.
도 1, 2 및 3을 참조하면, 상기 표시 장치(10)는 기판(SUB), 배리어층(BRR), 광 차단 패턴(1110), 제1 도전 패턴(1120), 버퍼층(BFR), 액티브 패턴(1210), 반도체 패턴(1220), 제1 게이트 절연 패턴(GI1), 제2 게이트 절연 패턴(GI2), 제2 도전 패턴(1300), 게이트 전극(1410), 제3 도전 패턴(1420), 중간막(PVX), 비아 절연층(VIA), 제1 전극(1510), 제1 전원 전압 배선(1520), 브릿지 패턴(1530), 제4 도전 패턴(1540), 화소 정의막(PDL), 발광층(EL) 및 제2 전극(1600)을 포함할 수 있다. 예를 들어, 상기 광 차단 패턴(1110), 상기 액티브 패턴(1210) 및 상기 게이트 전극(1410)은 상기 제1 트랜지스터(T1)를 구성할 수 있다. 또한, 상기 제1 도전 패턴(1120) 및 상기 제2 도전 패턴(1300)은 상기 제1 스토리지 커패시터(CST1)를 구성할 수 있다. 상기 제2 도전 패턴(1300) 및 상기 제3 도전 패턴(1420)은 상기 제2 스토리지 커패시터(CST2)를 구성할 수 있다. 상기 제3 도전 패턴(1420) 및 상기 제4 도전 패턴(1540)은 상기 제3 스토리지 커패시터(CST3)를 구성할 수 있다.
일 실시예에서, 상기 표시 장치(10)를 제조하기 위해, 상기 중간막(PVX) 및 상기 비아 절연층(VIA) 사이에 추가적인 도전 패턴이 형성되지 않을 수 있다. 다시 말하면, 종래의 표시 장치는 상기 중간막(PVX) 및 상기 비아 절연층(VIA) 사이에 상기 추가적인 도전 패턴을 포함한다. 반면, 상기 표시 장치(10)는 상기 추가적인 도전 패턴을 포함하지 않을 수 있다. 그에 따라, 상기 표시 장치(10)의 제조 공정에서, 상기 추가적인 도전 패턴을 형성하기 위한 마스크가 생략될 수 있다.
상기 기판(SUB)은 유리, 석영, 플라스틱 등을 포함할 수 있다. 일 실시예에서, 상기 기판(SUB)은 유리를 포함할 수 있다. 그에 따라, 상기 표시 장치(10)는 리지드(rigid) 표시 장치일 수 있다. 다른 실시예에서, 상기 기판(SUB)은 플라스틱을 포함할 수 있다. 그에 따라, 상기 표시 장치(10)는 플렉서블(flexible) 표시 장치일 수 있다.
상기 배리어층(BRR)은 상기 기판(SUB) 상에 배치될 수 있다. 상기 배리어층(BRR)은 무기 물질을 포함할 수 있다. 예를 들어, 상기 배리어층(BRR)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다. 상기 배리어층(BRR)은 상기 기판(SUB)으로부터 금속 원자들이나 불순물들이 상기 기판(SUB)의 상부로 확산되지 않도록 할 수 있다.
상기 광 차단 패턴(1110)은 상기 배리어층(BRR) 상에 배치될 수 있다. 예를 들어, 상기 광 차단 패턴(1110)은 도 2를 참조하여 설명한 상기 제1 트랜지스터(T1)의 상기 제3 단자(BD1)와 대응할 수 있다.
일 실시예에서, 상기 광 차단 패턴(1110)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 광 차단 패턴(1110)은 금속, 도핑된 산화물 반도체, 도핑된 실리콘 반도체 등을 포함할 수 있다. 바람직하게는, 상기 광 차단 패턴(1110)은 구리(Cu)를 포함할 수 있다. 상기 광 차단 패턴(1110)은 외광이 상기 액티브 패턴(1210)으로 도달하지 않도록 할 수 있다. 그에 따라, 상기 제1 트랜지스터(T1)의 누설 전류가 감소될 수 있고, 상기 제1 트랜지스터(T1)의 전기적 특성이 개선될 수 있다.
상기 제1 도전 패턴(1120)은 상기 배리어층(BRR) 상에 배치될 수 있다. 예를 들어, 상기 제1 도전 패턴(1120)은 도 2를 참조하여 설명한 상기 제1 스토리지 커패시터(CST1)의 상기 제1 커패시터 단자(C11)와 대응할 수 있다.
일 실시예에서, 상기 제1 도전 패턴(1120)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전 패턴(1120)은 금속, 도핑된 산화물 반도체, 도핑된 실리콘 반도체 등을 포함할 수 있다. 바람직하게는, 상기 제1 도전 패턴(1120)은 구리(Cu)를 포함할 수 있다.
일 실시예에서, 상기 제1 도전 패턴(1120)은 상기 광 차단 패턴(1110)과 동일한 물질을 포함할 수 있다. 또한, 상기 제1 도전 패턴(1120)은 상기 광 차단 패턴(1110)과 전기적으로 절연될 수 있다. 예를 들어, 상기 광 차단 패턴(1110)에는 상기 제2 신호가 제공되고, 상기 제1 도전 패턴(1120)에는 상기 제1 신호가 제공될 수 있다.
상기 버퍼층(BFR)은 상기 배리어층(BRR) 상에 배치될 수 있다. 상기 버퍼층(BFR)은 상기 광 차단 패턴(1110) 및 상기 제1 도전 패턴(1120)을 커버할 수 있다. 상기 버퍼층(BFR)은 무기 물질을 포함할 수 있다. 예를 들어, 상기 버퍼층(BFR)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
상기 액티브 패턴(1210)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 일 실시예에서, 상기 액티브 패턴(1210)은 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 액티브 패턴(1210)은 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 알루미늄(Al), 아연 산화물(ZnO), 인듐 산화물(InO), 인듐 갈륨 아연 산화물(In-Ga-Zn-O), 아연 주석 산화물(Zn-Sn-O) 등을 포함할 수 있다. 바람직하게는, 상기 액티브 패턴(1210)은 인듐 갈륨 아연 산화물 및 주석을 포함할 수 있다. 또한, 상기 액티브 패턴(1210)은 소스 영역, 드레인 영역 및 상기 소스 영역과 상기 드레인 영역 사이에 배치되는 채널 영역을 포함할 수 있다. 상기 소스 영역 및 상기 드레인 영역은 도핑 영역일 수 있다. 다른 실시예에서, 상기 액티브 패턴(1210)은 실리콘 반도체를 포함할 수 있다. 예를 들어, 상기 액티브 패턴(1210)은 비정질 실리콘, 다결정 실리콘 등을 포함할 수 있다.
상기 반도체 패턴(1220)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 일 실시예에서, 상기 반도체 패턴(1220)은 상기 액티브 패턴(1210)과 동일한 물질을 포함할 수 있다. 또한, 상기 반도체 패턴(1220)은 도핑되지 않을 수 있다. 그에 따라, 상기 반도체 패턴(1220)은 절연 패턴으로 기능할 수 있다.
상기 제2 도전 패턴(1300)은 상기 반도체 패턴(1220) 상에 배치될 수 있다. 예를 들어, 상기 제2 도전 패턴(1300)은 도 2를 참조하여 설명한 상기 제1 스토리지 커패시터(CST1)의 상기 제2 커패시터 단자(C12) 및 상기 제2 스토리지 커패시터(CST2)의 상기 제2 커패시터 단자(C22)와 대응할 수 있다.
일 실시예에서, 상기 제2 도전 패턴(1300)은 상기 반도체 패턴(1220)과 중첩할 수 있다. 예를 들어, 상기 제2 도전 패턴(1300)은 상기 반도체 패턴(1220)과 접촉할 수 있다.
일 실시예에서, 상기 제2 도전 패턴(1300)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제2 도전 패턴(1300)은 금속, 도핑된 산화물 반도체, 도핑된 실리콘 반도체 등을 포함할 수 있다. 바람직하게는, 상기 제2 도전 패턴(1300)은 인듐 주석 산화물(indium tin oxide)을 포함할 수 있다.
일 실시예에서, 상기 제1 도전 패턴(1120) 및 상기 제2 도전 패턴(1300)은 상기 제1 스토리지 커패시터(CST1)를 구성할 수 있다. 예를 들어, 상기 제1 도전 패턴(1120)에는 상기 제1 신호가 제공되고, 상기 제2 도전 패턴(1300)에는 상기 제2 신호가 제공될 수 있다. 상기 제2 도전 패턴(1300)은 상기 광 차단 패턴(1110)과 전기적으로 연결될 수 있다. 다시 말하면, 상기 제1 도전 패턴(1120)은 상기 제1 스토리지 커패시터(CST1)의 상기 제1 커패시터 단자(C11)와 대응하고, 상기 제2 도전 패턴(1300)은 상기 제1 스토리지 커패시터(CST1)의 상기 제2 커패시터 단자(C12)와 대응할 수 있다. 그에 따라, 상기 버퍼층(BFR) 및 상기 반도체 패턴(1220)에는 제1 커패시턴스가 형성될 수 있다. 상기 제1 커패시턴스는 상기 제1 스토리지 커패시터(CST1)에 저장될 수 있다.
상기 제1 게이트 절연 패턴(GI1)은 상기 액티브 패턴(1210) 상에 배치될 수 있다. 상기 제1 게이트 절연 패턴(GI1)은 무기 물질을 포함할 수 있다. 예를 들어, 상기 제1 게이트 절연 패턴(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다. 상기 제1 게이트 절연 패턴(GI1)은 상기 액티브 패턴(1210) 및 상기 게이트 전극(1410)을 전기적으로 절연시킬 수 있다.
상기 제2 게이트 절연 패턴(GI2)은 상기 제2 도전 패턴(1300) 상에 배치될 수 있다. 상기 제2 게이트 절연 패턴(GI2)은 상기 반도체 패턴(1220) 및 상기 제2 도전 패턴(1300)을 부분적으로 커버할 수 있다. 일 실시예에서, 상기 제2 게이트 절연 패턴(GI2)은 상기 제1 게이트 절연 패턴(GI1)과 동일한 물질을 포함할 수 있다. 상기 제2 게이트 절연 패턴(GI2)은 상기 제2 도전 패턴(1300) 및 상기 제3 도전 패턴(1420)을 전기적으로 절연시킬 수 있다.
상기 게이트 전극(1410)은 상기 제1 게이트 절연 패턴(GI1) 상에 배치될 수 있다. 일 실시예에서, 상기 게이트 전극(1410)은 상기 액티브 패턴(1210)의 상기 채널 영역 및 상기 제1 게이트 절연 패턴(GI1)과 중첩할 수 있다. 상기 게이트 전극(1410)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 게이트 전극(1410)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 바람직하게는, 상기 게이트 전극(1410)은 구리(Cu)를 포함할 수 있다.
일 실시예에서, 상기 게이트 전극(1410)은 상기 제1 트랜지스터(T1)의 상기 게이트 단자(G1)와 대응할 수 있다. 예를 들어, 상기 게이트 전극(1410)에는 상기 제1 신호가 제공될 수 있다. 다시 말하면, 상기 게이트 전극(1410)은 상기 제1 도전 패턴(1120)과 전기적으로 연결될 수 있다.
상기 제3 도전 패턴(1420)은 상기 제2 게이트 절연 패턴(GI2) 상에 배치될 수 있다. 예를 들어, 상기 제3 도전 패턴(1420)은 도 2를 참조하여 설명한 상기 제2 스토리지 커패시터(CST2)의 상기 제1 커패시터 단자(C21) 및 상기 제3 스토리지 커패시터(CST3)의 상기 제1 커패시터 단자(C31)와 대응할 수 있다.
일 실시예에서, 상기 제3 도전 패턴(1420)은 상기 제2 게이트 절연 패턴(GI2)과 중첩할 수 있다. 예를 들어, 상기 제3 도전 패턴(1420)은 상기 제2 게이트 절연 패턴(GI2)과 접촉할 수 있다. 또한, 상기 제3 도전 패턴(1420)은 상기 게이트 전극(1410)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 제3 도전 패턴(1420)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제3 도전 패턴(1420)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 바람직하게는, 상기 제3 도전 패턴(1420)은 구리(Cu)를 포함할 수 있다.
일 실시예에서, 상기 제2 도전 패턴(1300) 및 상기 제3 도전 패턴(1420)은 상기 제2 스토리지 커패시터(CST2)를 구성할 수 있다. 예를 들어, 상기 제2 도전 패턴(1300)에는 상기 제2 신호가 제공되고, 상기 제3 도전 패턴(1420)에는 상기 제1 신호가 제공될 수 있다. 상기 제3 도전 패턴(1420)은 상기 게이트 전극(1410)과 전기적으로 연결될 수 있다. 다시 말하면, 상기 제2 도전 패턴(1300)은 상기 제2 스토리지 커패시터(CST2)의 상기 제2 커패시터 단자(C22)와 대응하고, 상기 제3 도전 패턴(1420)은 상기 제2 스토리지 커패시터(CST2)의 상기 제1 커패시터 단자(C21)와 대응할 수 있다. 그에 따라, 상기 제2 게이트 절연 패턴(GI2)에는 제2 커패시턴스가 형성될 수 있다. 상기 제2 커패시턴스는 상기 제2 스토리지 커패시터(CST2)에 저장될 수 있다.
상기 중간막(PVX)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 상기 중간막(PVX)은 상기 액티브 패턴(1210), 상기 게이트 전극(1410), 상기 제2 도전 패턴(1300) 및 상기 제3 도전 패턴(1420)을 커버할 수 있다. 상기 중간막(PVX)은 무기 물질을 포함할 수 있다. 예를 들어, 상기 중간막(PVX)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물 등을 포함할 수 있다.
상기 비아 절연층(VIA)은 상기 중간막(PVX) 상에 배치될 수 있다. 상기 비아 절연층(VIA)은 유기 물질을 포함할 수 있다. 예를 들어, 상기 비아 절연층(VIA)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다. 상기 비아 절연층(VIA)은 실질적으로 평탄한 상면을 가질 수 있다.
일 실시예에서, 상기 제1 전극(1510), 상기 발광층(EL) 및 상기 제2 전극(1600)은 발광 구조물(LES)을 구성할 수 있다.
상기 제1 전극(1510)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 상기 제1 전극(1510)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제1 전극(1510)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다. 바람직하게는, 상기 제1 전극(1510)은 Ag/ITO/Ag의 적층 구조를 가질 수 있다. 일 실시예에서, 상기 제1 전극(1510)은 상기 액티브 패턴(1210)의 상기 드레인 영역 및 상기 광 차단 패턴(1110)을 연결시킬 수 있다.
상기 화소 정의막(PDL)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 상기 화소 정의막(PDL)은 상기 제1 전극(1510)의 상면을 노출시킬 수 있다. 상기 화소 정의막(PDL)은 유기 물질을 포함할 수 있다. 예를 들어, 상기 화소 정의막(PDL)은 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등을 포함할 수 있다.
상기 발광층(EL)은 상기 제1 전극(1510) 상에 배치될 수 있다. 예를 들어, 상기 발광층(EL)은 유기 발광 물질, 나노 발광 물질 등을 포함할 수 있다. 상기 발광층(EL)은 상기 구동 전류를 제공받아 광을 방출할 수 있다.
상기 제2 전극(1600)은 상기 발광층(EL) 상에 배치될 수 있다. 일 실시예에서, 상기 제2 전극(1600)은 판 형상으로 배치될 수 있다. 상기 제2 전극(1600)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예를 들어, 상기 제2 전극(1600)은 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등을 포함할 수 있다.
상기 제1 전원 전압 배선(1520)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 상기 제1 전원 전압 배선(1520)은 상기 제1 전극(1510)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다. 일 실시예에서, 상기 제1 전원 전압 배선(1520)은 상기 액티브 패턴(1210)의 상기 소스 영역과 접촉할 수 있다. 예를 들어, 상기 제1 전원 전압 배선(1520)은 상기 소스 영역으로 상기 제1 전원 전압(ELVDD)을 제공할 수 있다.
상기 브릿지 패턴(1530)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 상기 브릿지 패턴(1530)은 상기 제1 전극(1510)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다. 상기 브릿지 패턴(1530)은 상기 제1 도전 패턴(1120) 및 상기 제3 도전 패턴(1300)을 연결시킬 수 있다.
상기 제4 도전 패턴(1540)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 예를 들어, 상기 제4 도전 패턴(1540)은 도 2를 참조하여 설명한 상기 제3 스토리지 커패시터(CST3)의 제2 커패시터 단자(C32)와 대응할 수 있다.
일 실시예에서, 상기 제4 도전 패턴(1540)은 상기 제1 전극(1510)과 동일한 층에 배치되고, 동일한 물질을 포함할 수 있다. 상기 제4 도전 패턴(1540)은 상기 제2 도전 패턴(1300)과 연결될 수 있다.
일 실시예에서, 상기 제3 도전 패턴(1420) 및 상기 제4 도전 패턴(1540)은 상기 제3 스토리지 커패시터(CST3)를 구성할 수 있다. 예를 들어, 상기 제3 도전 패턴(1420)에는 상기 제1 신호가 제공되고, 상기 제4 도전 패턴(1540)에는 상기 제2 신호가 제공될 수 있다. 상기 제4 도전 패턴(1540)은 상기 광 차단 패턴(1110)과 전기적으로 연결될 수 있다. 다시 말하면, 상기 제3 도전 패턴(1420)은 상기 제3 스토리지 커패시터(CST3)의 상기 제1 커패시터 단자(C31)와 대응하고, 상기 제4 도전 패턴(1540)은 상기 제3 스토리지 커패시터(CST3)의 상기 제2 커패시터 단자(C32)와 대응할 수 있다. 그에 따라, 상기 중간막(PVX) 및 상기 비아 절연층(VIA)에는 제3 커패시턴스가 형성될 수 있다. 상기 제3 커패시턴스는 상기 제3 스토리지 커패시터(CST3)에 저장될 수 있다.
일 실시예에서, 상기 제1 도전 패턴(1120), 상기 제2 도전 패턴(1300), 상기 제3 도전 패턴(1420) 및 상기 제4 도전 패턴(1540)은 서로 중첩할 수 있다.
상기 표시 장치(10)는 제1 내지 제4 도전 패턴들(1120, 1300, 1420, 1540)을 포함할 수 있다. 상기 제1 및 제3 도전 패턴들(1120, 1420)은 서로 전기적으로 연결되고, 상기 제2 및 제4 도전 패턴들(1300, 1540)은 서로 전기적으로 연결될 수 있다. 예를 들어, 상기 제1 및 제3 도전 패턴들(1120, 1420)에는 상기 제1 신호가 제공될 수 있고, 상기 제2 및 제4 도전 패턴들(1300, 1540)에는 상기 제2 신호가 제공될 수 있다. 다시 말하면, 상기 제1 및 제3 도전 패턴들(1120, 1420)은 상기 제1 단자들(C11, C21, C31)과 대응할 수 있고, 상기 제2 및 제4 도전 패턴들(1300, 1540)은 상기 제2 단자들(C21, C22, C32)과 대응할 수 있다. 상기 표시 장치(10)는 상기 제1 내지 제4 도전 패턴들(1120, 1300, 1420, 1540)을 포함함으로써, 상기 표시 장치(10)에는 제1 내지 제3 커패시턴스들이 저장될 수 있다. 또한, 상기 제1 내지 제4 도전 패턴들(1120, 1300, 1420, 1540)의 면적들을 조절함에 따라, 상기 제1 내지 제3 커패시턴스들을 조절할 수 있다. 그에 따라, 상기 표시 장치(10)의 표시 품질이 개선될 수 있다.
도 4 내지 도 18은 본 발명의 일 실시예에 따른 표시 장치의 제조 방법을 나타내는 단면도들이다.
도 3 및 4를 참조하면, 본 발명의 일 실시예에 따른 상기 표시 장치(10)의 제조 방법에서, 상기 기판(SUB) 상에 상기 배리어층(BRR)이 형성되고, 상기 배리어층(BRR) 상에 상기 광 차단 패턴(1110) 및 상기 제1 도전 패턴(1120)이 형성되며, 상기 배리어층(BRR) 상에 상기 버퍼층(BFR)이 형성될 수 있다. 상기 버퍼층(BFR) 상에 예비 액티브 패턴(1200')이 형성되고, 상기 예비 액티브 패턴(1200') 상에 예비 제2 도전 패턴(1300')이 형성될 수 있다. 일 실시예에서, 상기 예비 액티브 패턴(1200')은 산화물 반도체를 포함할 수 있으며, 상기 버퍼층(BFR) 상에 전체적으로 형성될 수 있다. 일 실시예에서, 상기 예비 제2 도전 패턴(1300')은 인듐 주석 산화물을 포함할 수 있으며, 상기 예비 액티브 패턴(1200') 상에 전체적으로 형성될 수 있다.
도 3 및 5를 참조하면, 상기 예비 제2 도전 패턴(1300') 상에 예비 포토레지스트 패턴(PR')이 형성될 수 있다. 또한, 상기 예비 포토레지스트 패턴(PR') 상에 하프톤 마스크(100)를 배치시킬 수 있다. 상기 하프톤 마스크(100) 상에서 상기 예비 포토레지스트 패턴(PR')을 향해 광(140)이 조사될 수 있다. 상기 하프톤 마스크(100)는 제1 투광부(110), 제2 투광부(120) 및 제3 투광부(130)를 포함할 수 있다. 상기 제1 투광부(110)는 상기 광(140)을 투과시킬 수 있다. 예를 들어, 상기 제1 투광부(110)는 유리 또는 석영 기판일 수 있다. 상기 제3 투광부(130)는 상기 광(140)을 차단시킬 수 있다. 예를 들어, 상기 제3 투광부(130)는 크롬(Cr), 텅스텐(W) 등을 포함하는 기판일 수 있다. 상기 제2 투광부(120)의 광 투과율은 상기 제1 투광부(110)의 광 투과율보다 작고 상기 제3 투광부(130)의 광 투과율보다 클 수 있다.
도 3 및 6을 참조하면, 상기 하프톤 마스크(100)를 이용하여 제1 포토레지스트 패턴(PR1) 및 제2 포토레지스트 패턴(PR2)이 형성될 수 있다. 상기 제1 포토레지스트 패턴(PR1)은 제1 두께(TH1)를 가질 수 있고, 상기 제2 포토레지스트 패턴(PR2)은 상기 제1 두께(TH1)보다 큰 제2 두께(TH2)를 가질 수 있다.
도 3 및 7을 참조하면, 제1 식각 공정을 통해 상기 예비 제2 도전 패턴(1300') 및 상기 예비 액티브 패턴(1200')이 패터닝될 수 있다. 일 실시예에서, 상기 제1 식각 공정은 상기 예비 제2 도전 패턴(1300') 및 상기 예비 액티브 패턴(1200')을 제거할 수 있는 제1 에천트(ECT1)를 사용하여 수행될 수 있다. 다시 말하면, 상기 예비 제2 도전 패턴(1300') 및 상기 예비 액티브 패턴(1200')의 상기 제1 에천트(ECT1)에 대한 식각 선택비가 낮을 수 있다. 예를 들어, 상기 제1 에천트(ECT1)는 과황산나트륨(sodium persulfate)를 포함할 수 있다. 상기 예비 제2 도전 패턴(1300') 및 상기 예비 액티브 패턴(1200')이 패터닝됨에 따라, 상기 제1 포토레지스트 패턴(PR1)과 중첩하는 제1 패턴(1310) 및 상기 액티브 패턴(1210)이 형성될 수 있고, 상기 제2 포토레지스트 패턴(PR2)과 중첩하는 상기 제2 도전 패턴(1300) 및 상기 반도체 패턴(1220)이 형성될 수 있다.
도 3 및 8을 참조하면, 애싱(ashing) 공정을 통해 상기 제1 포토레지스트 패턴(PR1)이 제거되고, 상기 제2 포토레지스트 패턴(PR2)의 상기 제2 두께(TH2)가 상기 제1 두께(TH1)만큼 감소될 수 있다.
도 3 및 9를 참조하면, 제2 식각 공정을 통해 상기 제2 포토레지스트 패턴(PR2)과 중첩하지 않는 상기 제1 패턴(1310)이 제거될 수 있다. 일 실시예에서, 상기 제2 식각 공정은 상기 제1 패턴(1310)을 제거할 수 있는 제2 에천트(ECT2)를 사용하여 수행될 수 있다. 다시 말하면, 상기 제1 패턴(1310) 및 상기 액티브 패턴(1210)의 상기 제2 에천트(ECT2)에 대한 식각 선택비가 높을 수 있다. 예를 들어, 상기 제2 에천트(ECT2)는 황산계 화합물 또는 질산계 화합물을 포함할 수 있다.
도 3 및 10을 참조하면, 상기 버퍼층(BFR) 상에 예비 게이트 절연 패턴(GI')을 형성할 수 있다. 상기 예비 게이트 절연 패턴(GI')은 상기 액티브 패턴(1210) 및 상기 제2 도전 패턴(1300)을 커버할 수 있다. 또한, 열 처리 공정(예를 들어, 어닐링(annealing) 공정)이 수행될 수 있다. 예를 들어, 상기 제2 도전 패턴(1300)에 열이 가해지면, 상기 제2 도전 패턴(1300)이 비정질 구조에서 결정질 구조로 결정화할 수 있다. 구체적으로, 상기 제2 도전 패턴(1300)이 인듐 주석 산화물을 포함하는 경우, 상기 제2 도전 패턴(1300)에 열이 가해지면, 상기 제2 도전 패턴(1300)이 a-ITO에서 c-ITO로 결정화할 수 있다.
도 3 및 11을 참조하면, 상기 예비 게이트 절연 패턴(GI') 상에 예비 제3 도전 패턴(1400')이 형성될 수 있다. 또한, 상기 예비 제3 도전 패턴(1400') 상에 제3 포토레지스트 패턴(PR3) 및 제4 포토레지스트 패턴(PR4)이 형성될 수 있다.
도 3 및 12를 참조하면, 상기 예비 제3 도전 패턴(1400')이 패터닝될 수 있다. 예를 들어, 상기 제3 포토레지스트 패턴(PR3)과 중첩하는 상기 게이트 전극(1410) 및 상기 제4 포토레지스트 패턴(PR4)과 중첩하는 상기 제3 도전 패턴(1420)이 형성될 수 있다.
도 3 및 13을 참조하면, 상기 예비 게이트 절연 패턴(GI')이 패터닝될 수 있다. 예를 들어, 상기 게이트 전극(1410)과 중첩하는 상기 제1 게이트 절연 패턴(GI1) 및 상기 제3 도전 패턴(1420)과 중첩하는 상기 제2 게이트 절연 패턴(GI2)이 형성될 수 있다. 이에 따라, 상기 게이트 전극(1410)과 중첩하지 않는 상기 액티브 패턴(1210)이 노출될 수 있다.
도 3 및 14를 참조하면, 노출된 상기 액티브 패턴(1210)을 플라즈마 처리할 수 있다. 플라즈마 처리를 통해, 노출된 상기 액티브 패턴(1210)의 내부에 공공(vacancy)이 형성될 수 있다. 그에 따라, 상기 액티브 패턴(1210)의 소스 영역(1211), 드레인 영역(1212) 및 채널 영역(1213)이 형성될 수 있다.
도 3 및 15를 참조하면, 상기 버퍼층(BFR) 상에 중간막(PVX)을 형성하고, 상기 중간막(PVX) 상에 상기 비아 절연층(VIA)을 형성할 수 있다. 또한, 상기 중간막(PVX) 및 상기 비아 절연층(VIA)에 콘택홀들(CNT)을 형성할 수 있다. 상기 콘택홀들(CNT) 각각은 상기 광 차단 패턴(1110)의 상면, 상기 드레인 영역(1212)의 상면, 상기 소스 영역(1211)의 상면, 상기 제1 도전 패턴(1120)의 상면, 상기 제3 도전 패턴(1420)의 상면 및 상기 제2 도전 패턴(1300)의 상면을 노출시킬 수 있다.
도 3 및 16을 참조하면, 상기 비아 절연층(VIA) 상에 상기 제1 전극(1510), 상기 제1 전원 전압 배선(1520), 상기 브릿지 패턴(1530) 및 상기 제4 도전 패턴(1540)을 형성할 수 있다. 예를 들어, 상기 제1 전극(1510), 상기 제1 전원 전압 배선(1520), 상기 브릿지 패턴(1530) 및 상기 제4 도전 패턴(1540)은 전체적으로 형성된 예비 제4 도전 패턴을 패터닝하여 형성될 수 있다.
상기 표시 장치(10)의 상기 제조 방법에서, 상기 제2 도전 패턴(1300)은 상기 액티브 패턴(1210)과 함께 형성될 수 있고, 상기 제3 도전 패턴(1420)은 상기 게이트 전극(1410)과 함께 형성될 수 있으며, 상기 제4 도전 패턴(1540)은 상기 제1 전극(1510)과 함께 형성될 수 있다. 따라서, 상기 제조 방법은 상기 제2, 제3 및 제4 도전 패턴들(1300, 1420, 1540)을 형성하기 위한 마스크들을 추가하지 않고도 수행될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 표시 장치 PNL : 표시 패널
CST1, CST2, CST3 : 제1 내지 제3 스토리지 커패시터
C11, C21, C31 : 제1 커패시터 단자들
C12, C22, C32 : 제2 커패시터 단자들
1120 : 제1 도전 패턴 1300 : 제2 도전 패턴
1420 : 제3 도전 패턴 1540 : 제4 도전 패턴

Claims (20)

  1. 기판 상에 배치되는 광 차단 패턴, 상기 광 차단 패턴 상에 배치되는 액티브 패턴, 및 상기 액티브 패턴 상에 배치되는 게이트 전극을 포함하는 제1 트랜지스터;
    게이트 신호에 응답하여 상기 제1 트랜지스터로 데이터 전압을 제공하는 제2 트랜지스터; 및
    상기 게이트 전극 및 상기 광 차단 패턴과 전기적으로 연결되는 스토리지 커패시터를 포함하고,
    상기 스토리지 커패시터는
    상기 광 차단 패턴과 동일한 층에 배치되는 제1 도전 패턴;
    상기 제1 도전 패턴 상에 배치되고, 상기 제1 도전 패턴과 중첩하는 제2 도전 패턴;
    상기 게이트 전극과 동일한 층에 배치되고, 상기 제2 도전 패턴과 중첩하며, 상기 제1 도전 패턴과 전기적으로 연결되는 제3 도전 패턴; 및
    상기 제3 도전 패턴 상에 배치되고, 상기 제3 도전 패턴과 중첩하며, 상기 제2 도전 패턴과 전기적으로 연결되는 제4 도전 패턴을 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 제1 도전 패턴 및 상기 제2 도전 패턴은 제1 커패시턴스를 형성하는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서, 상기 제2 도전 패턴 및 상기 제3 도전 패턴은 제2 커패시턴스를 형성하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서, 상기 제3 도전 패턴 및 상기 제4 도전 패턴은 제3 커패시턴스를 형성하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서, 상기 제1 도전 패턴, 상기 제2 도전 패턴 및 상기 제3 도전 패턴은 서로 중첩하는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서, 상기 제1 도전 패턴, 상기 제2 도전 패턴 및 상기 제4 도전 패턴은 서로 중첩하는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서, 상기 제1 도전 패턴, 상기 제3 도전 패턴 및 상기 제4 도전 패턴은 서로 중첩하는 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서, 상기 제2 도전 패턴, 상기 제3 도전 패턴 및 상기 제4 도전 패턴은 서로 중첩하는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 액티브 패턴과 동일한 층에 배치되고, 상기 제2 도전 패턴과 접촉하는 반도체 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서,
    상기 게이트 전극 상에 배치되는 제1 전극;
    상기 제1 전극 상에 배치되는 발광층; 및
    상기 발광층 상에 배치되는 제2 전극을 더 포함하고,
    상기 제4 도전 패턴은 상기 제1 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 전극과 동일한 층에 배치되고, 상기 제1 도전 패턴 및 상기 제3 도전 패턴을 전기적으로 연결시키는 브릿지 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제1 항에 있어서, 상기 제1 도전 패턴, 상기 제3 도전 패턴 및 상기 게이트 전극으로 제1 신호가 제공되고,
    상기 제2 도전 패턴, 상기 제4 도전 패턴 및 상기 광 차단 패턴으로 제2 신호가 제공되는 것을 특징으로 하는 표시 장치.
  13. 제1 항에 있어서, 상기 제1 도전 패턴 및 상기 제3 도전 패턴은 동일한 물질을 포함하는 것을 특징으로 하는 표시 장치.
  14. 기판 상에 광 차단 패턴 및 제1 도전 패턴을 함께 형성하는 단계;
    상기 제1 도전 패턴 상에 예비 액티브 패턴을 형성하는 단계;
    상기 예비 액티브 패턴 상에 예비 제2 도전 패턴을 형성하는 단계;
    제1 식각 공정을 통해 액티브 패턴 및 상기 제1 도전 패턴과 중첩하는 제2 도전 패턴을 함께 형성하는 단계;
    상기 액티브 패턴 상에 게이트 전극 및 상기 제2 도전 패턴 상에 상기 제2 도전 패턴과 중첩하는 제3 도전 패턴을 함께 형성하는 단계; 및
    상기 제3 도전 패턴 상에 상기 제3 도전 패턴과 중첩하는 제4 도전 패턴을 형성하는 단계를 포함하고,
    상기 제1 도전 패턴 및 상기 제3 도전 패턴은 전기적으로 연결되며,
    상기 제2 도전 패턴 및 상기 제4 도전 패턴은 전기적으로 연결되는 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 제3 도전 패턴 상에 비아 절연층을 형성하는 단계;
    상기 비아 절연층에 상기 제1 도전 패턴의 제1 부분 및 상기 제2 도전 패턴의 제2 부분 및 상기 제3 도전 패턴의 제3 부분을 노출시키는 콘택홀들을 형성하는 단계; 및
    상기 비아 절연층 상에 상기 제1 부분 및 상기 제3 부분과 접촉하는 브릿지 패턴을 형성하는 단계를 더 포함하고,
    상기 제4 도전 패턴은 상기 제2 부분과 접촉하는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제14 항에 있어서, 상기 제1 식각 공정을 통해 상기 액티브 패턴 및 상기 제1 도전 패턴과 중첩하는 상기 제2 도전 패턴을 함께 형성하는 단계는,
    상기 예비 제2 도전 패턴 상에 제1 포토레지스트 및 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제1 식각 공정을 통해 제2 포토레지스트 패턴과 중첩하는 상기 제2 도전 패턴을 형성하는 단계;
    상기 제1 식각 공정을 통해 상기 제1 포토레지스트 패턴과 중첩하는 상기 액티브 패턴을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 제거하는 단계; 및
    제2 식각 공정을 통해 상기 제2 포토레지스트 패턴과 중첩하지 않는 상기 예비 제2 도전 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서, 상기 예비 제2 도전 패턴 상에 상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트 패턴을 형성하는 단계는
    예비 포토레지스트 패턴을 형성하는 단계; 및
    하프톤 마스크를 이용하여 제1 두께를 갖는 상기 제1 포토레지스트 패턴 및 상기 제1 두께보다 큰 제2 두께를 갖는 제2 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제16 항에 있어서, 상기 제1 식각 공정은 상기 예비 액티브 패턴 및 상기 예비 제2 도전 패턴을 식각하는 제1 에천트(etchant)를 사용하여 수행되고,
    상기 제2 식각 공정은 상기 예비 제2 도전 패턴을 식각하는 제2 에천트를 사용하여 수행되는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서, 상기 예비 액티브 패턴은 산화물 반도체를 포함하고,
    상기 예비 제2 도전 패턴은 인듐 주석 산화물을 포함하며,
    상기 제1 에천트는 과황산나트륨(sodium persulfate)을 포함하고,
    상기 제2 에천트는 황산계 화합물 또는 질산계 화합물을 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제14 항에 있어서, 상기 제2 도전 패턴 상에 상기 제2 도전 패턴과 중첩하는 상기 제3 도전 패턴을 형성하는 단계 이후에,
    상기 액티브 패턴을 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
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