KR20240022000A - 표시 장치 및 이의 제조 방법 - Google Patents

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Abstract

표시 장치는 기판, 기판 상에 배치되는 박막 트랜지스터, 기판 상에 배치되고, 제1 도전층 및 제1 도전층의 상면으로부터 이격되는 돌출부를 포함하는 제2 도전층을 포함하는 전원 배선, 기판 상에 배치되고, 박막 트랜지스터와 전기적으로 연결되는 화소 전극, 화소 전극 상에 배치되는 발광층, 발광층 상에 배치되고, 전원 배선과 접촉하는 공통 전극 및 전원 배선과 동일한 층에 배치되고, 화소 전극과 동일한 물질을 포함하는 더미 전극들을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명 표시 장치 및 상기 표시 장치의 제조 방법에 관한 것이다.
표시 장치는 발광 소자들을 포함하며, 상기 발광 소자들은 통판 전극으로 형성되는 공통 전극을 포함한다. 상기 표시 장치의 크기가 증가함에 따라, 상기 공통 전극으로 제공되는 전압의 강하로 인해, 상기 표시 장치의 표시 품질이 저하되는 문제가 발생할 수 있다. 이에, 상기 공통 전극으로 제공되는 전압의 강하를 방지하기 위한 구조가 개발되고 있다.
본 발명의 일 목적은 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치를 제조하는 방법을 제공하기 위한 것이다.
다만, 본 발명의 목적들이 이와 같은 목적에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되는 박막 트랜지스터, 상기 기판 상에 배치되고, 제1 도전층 및 상기 제1 도전층의 상면으로부터 이격되는 돌출부를 포함하는 제2 도전층을 포함하는 전원 배선, 상기 기판 상에 배치되고, 상기 박막 트랜지스터와 전기적으로 연결되는 화소 전극, 상기 화소 전극 상에 배치되는 발광층, 상기 발광층 상에 배치되고, 상기 전원 배선과 접촉하는 공통 전극 및 상기 전원 배선과 동일한 층에 배치되고, 상기 화소 전극과 동일한 물질을 포함하는 더미 전극들을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전층의 측면은 계단 형상의 단차를 가질 수 있다.
일 실시예에 있어서, 상기 제1 도전층은 테이퍼 형상을 가지고, 제1 폭의 상면을 가지는 제1 테이퍼부 및 상기 제1 테이퍼부 상에 위치하고, 테이퍼 형상을 가지며, 상기 제1 폭보다 작은 제2 폭의 하면을 가지는 제2 테이퍼부를 포함할 수 있다.
일 실시예에 있어서, 상기 전원 배선은 상기 제1 테이퍼부의 상기 상면, 상기 제2 테이퍼부의 측면 및 상기 제2 도전층의 상기 돌출부의 하면에 의해 정의되는 함몰부를 가지고, 상기 공통 전극은 상기 함몰부 내에서 상기 제1 도전층의 상기 측면과 접촉할 수 있다.
일 실시예에 있어서, 상기 제1 도전층의 측면은 곡선 형태를 가질 수 있다.
일 실시예에 있어서, 상기 전원 배선은 상기 제1 도전층의 상기 측면 및 제2 도전층의 상기 돌출부의 하면에 의해 정의되는 함몰부를 가지고, 상기 공통 전극은 상기 함몰부 내에서 상기 제1 도전층의 상기 측면과 접촉할 수 있다.
일 실시예에 있어서, 상기 돌출부의 하면의 길이는 대략 0.1um 내지 대략 1.0um 인 것을 특징으로 하는 표시 장치.
일 실시예에 있어서, 상기 더미 전극들 각각은 상기 전원 배선과 접촉할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제2 도전층 상에 배치되고, 상기 화소 전극 및 상기 더미 전극들과 동일한 물질을 포함하는 제1 커버부, 상기 제1 커버부 상에 배치되고, 상기 발광층과 동일한 물질을 포함하는 제2 커버부, 상기 제2 커버부 상에 배치되고, 상기 공통 전극과 동일한 물질을 포함하는 제3 커버부를 더 포함할 수 있다.
일 실시예에 있어서, 상기 발광층은 상기 전원 배선과 접촉할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 제1 도전층의 하부에 배치되는 제3 도전층을 더 포함할 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 표시 장치의 제조 방법은 기판 상에 제1 도전층 및 상기 제1 도전층 상에 배치되는 제2 도전층을 포함하는 전원 배선 및 박막 트랜지스터를 형성하는 단계, 상기 기판 상에 상기 전원 배선을 노출시키는 개구를 정의하는 복수의 절연층들을 형성하는 단계, 상기 복수의 절연층들 및 상기 전원 배선을 커버하는 제1 예비층을 형성하는 단계, 상기 제1 예비층 상에 포토레지스트막을 도포하고, 노광 마스크를 이용하여 상기 제1 예비층의 일부를 노출시키는 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 예비층 중 상기 제1 포토레지스트 패턴에 의해 노출된 부분을 제거하여, 상기 박막 트랜지스터와 전기적으로 연결되는 화소 전극, 및 상기 전원 배선을 커버하는 제2 예비층을 형성하는 단계, 상기 제1 포토레지스트 패턴을 애싱하여, 상기 제2 예비층의 일부를 노출시키는 제2 포토레지스트 패턴을 형성하는 단계, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하여, 상기 전원 배선과 동일한 층에 배치되고, 상기 화소 전극과 동일한 물질을 포함하는 더미 전극들을 형성하고, 상기 전원 배선의 일부를 노출시키는 단계, 상기 제2 포토 레지스트 패턴을 제거하는 단계, 상기 화소 전극 상에 배치되는 발광층을 형성하는 단계 및 상기 발광층 상에 배치되고, 상기 전원 배선과 접촉하는 공통 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 노광 마스크는, 광을 차광하는 차광부, 제1 광 투과율을 가지는 제1 광 투과부 및 상기 제1 광 투과율보다 낮은 제2 광 투과율을 가지는 제2 광 투과부를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분은 에천트에 의한 식각 공정을 이용하여 제거될 수 있고, 상기 에천트에 대해 상기 제2 도전층의 식각률은 상기 제1 도전층의 식각률보다 낮을 수 있다.
일 실시예에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하는 단계에서, 상기 제1 도전층의 일부는 상기 제2 예비층과 함께 제거될 수 있다.
일 실시예에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하는 단계 이후에, 상기 제1 도전층의 측면은 계단 형상의 단차를 가질 수 있다.
일 실시예에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하는 단계 이후에, 상기 제1 도전층은, 테이퍼 형상을 가지고, 제1 폭의 상면을 가지는 제1 테이퍼부 및 상기 제1 테이퍼부 상에 위치하고, 테이퍼 형상을 가지며, 상기 제1 폭보다 작은 제2 폭의 하면을 가지는 제2 테이퍼부를 포함할 수 있다.
일 실시예에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하는 단계 이후에, 상기 제1 도전층의 측면은 곡선 형태를 가질 수 있다.
일 실시예에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하는 단계에서, 상기 제2 도전층 상에 배치되고, 상기 더미 전극들과 동일한 물질을 포함하는 제1 커버부가 형성될 수 있다.
일 실시예에 있어서, 상기 발광층을 형성하는 단계에서, 상기 제1 커버부 상에 배치되고, 상기 발광층과 동일한 물질을 포함하는 제2 커버부가 형성되고, 상기 공통 전극을 형성하는 단계에서, 상기 제2 커버부 상에 배치되고, 상기 공통 전극과 동일한 물질을 포함하는 제3 커버부가 형성될 수 있다.
본 발명의 실시예들에 따른 표시 장치는 전원 배선 및 공통 전극을 포함할 수 있다. 상기 전원 배선은 함몰부를 포함하고, 상기 공통 전극은 상기 함몰부 내에서 상기 전원 배선의 전원 배선과 접촉할 수 있다. 이에 따라, 상기 공통 전극으로 제공되는 전압의 강하가 방지될 수 있다.
또한, 본 발명의 실시예들에 따른 표시 장치의 제조 방법에 의하면, 상기 전원 배선의 상기 함몰부는 별도의 레이저 드릴링 공정 없이, 포토레지스트를 활용한 애싱 및 식각 공정 등으로부터 형성될 수 있다. 이에 따라, 상기 표시 장치의 제조 공정의 효율성이 향상될 수 있다.
다만, 본 발명의 효과가 상기 효과들로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 표시 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 4는 도 1의 표시 장치에 포함된 하부 구조물을 설명하기 위한 사시도이다.
도 5는 도 1의 표시 장치에 포함된 하부 구조물을 설명하기 위한 단면도이다.
도 6은 도 5의 ‘A’영역을 확대 도시한 확대도이다.
도 7은 도 1의 표시 장치에 포함된 상부 구조물을 설명하기 위한 단면도이다.
도 8 내지 도 22는 도 5의 하부 구조물을 제조하는 방법을 설명하기 위한 단면도들이다.
도 23 및 도 24는 본 발명의 다른 실시예에 따른 하부 구조물을 설명하기 위한 도면들이다.
도 25 및 도 26은 본 발명의 또 다른 실시예에 따른 하부 구조물을 설명하기 위한 도면들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 하부 구조물(LRS) 및 상부 구조물(UPS)을 포함할 수 있다.
상기 하부 구조물(LRS)은 적어도 하나의 발광 소자를 포함할 수 있으며, 발광 기판, 표시 기판 등으로 지칭될 수 있다. 상기 하부 구조물(LRS)은 소정의 색을 갖는 광을 방출할 수 있다.
상기 상부 구조물(UPS)은 상기 하부 구조물(LRS) 상에 배치될 수 있다. 상기 상부 구조물(UPS)은 적어도 하나의 색 변환 패턴을 포함할 수 있으며, 색 변환 기판 등으로 지칭될 수 있다. 상기 상부 구조물(UPS)은 상기 하부 구조물(LRS)에서 방출된 광의 색을 변환할 수 있다.
도 2는 도 1의 표시 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 상기 표시 장치(DD)는 표시 패널(PNL), 데이터 구동부(DDV), 게이트 구동부(GDV), 제어부(CON), 및 전압 공급부(VP)를 포함할 수 있다.
상기 표시 패널(PNL)은 적어도 하나의 화소(PX)를 포함할 수 있다.
상기 화소(PX)는 제1 게이트 배선(GL1)을 통해 제1 게이트 신호(SC)를 제공받고, 제2 게이트 배선(GL2)을 통해 제2 게이트 신호(SS)를 제공받을 수 있다. 또한, 상기 화소(PX)는 데이터 배선(DL)을 통해 데이터 전압(DATA)을 제공받을 수 있고, 초기화 전압 배선(VTL)을 통해 초기화 전압(VINT)을 제공받을 수 있다. 상기 화소(PX)에는 상기 제1 게이트 신호(SC)에 응답하여 상기 데이터 전압(DATA)이 기입될 수 있고, 상기 제2 게이트 신호(SS)에 응답하여 상기 초기화 전압(VINT)이 기입될 수 있다.
상기 데이터 구동부(DDV)는 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)에 기초하여 상기 데이터 전압(DATA)을 생성할 수 있다. 예를 들어, 상기 데이터 구동부(DDV)는 상기 출력 영상 데이터(ODAT)에 상응하는 상기 데이터 전압(DATA)을 생성하고, 상기 데이터 제어 신호(DCTRL)에 응답하여 상기 데이터 전압(DATA)을 출력할 수 있다. 상기 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있다.
상기 게이트 구동부(GDV)는 게이트 제어 신호(GCTRL)에 기초하여 상기 제1 및 제2 게이트 신호들(SC, SS)를 생성할 수 있다. 예를 들어, 각각의 제1 게이트 신호(SC) 및 상기 제2 게이트 신호(SS)는 트랜지스터를 턴온시키는 게이트 온 전압 및 상기 트랜지스터를 턴오프시키는 게이트 오프 전압을 포함할 수 있다. 게이트 제어 신호(GCTRL)는 수직 개시 신호, 클록 신호 등을 포함할 수 있다.
상기 제어부(CON)(예를 들어, 타이밍 컨트롤러(T-CON))는 외부의 호스트 프로세서(예를 들어, GPU)로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 예를 들어, 상기 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 테이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다. 상기 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있다. 상기 제어부(CON)는 상기 입력 영상 데이터(IDAT) 및 상기 제어 신호(CTRL)에 기초하여, 상기 게이트 제어 신호(GCTRL), 상기 데이터 제어 신호(DCTRL), 및 상기 출력 영상 데이터(ODAT)를 생성할 수 있다.
상기 전압 공급부(VP)는 상기 화소(PX)로 구동 전압(ELVDD), 공통 전압(ELVSS), 및 상기 초기화 전압(VINT)을 제공할 수 있다. 상기 구동 전압(ELVDD)은 구동 배선(PL)을 통해 상기 화소(PX)로 제공될 수 있다. 상기 공통 전압(ELVSS)은 전원 배선(VL) 및 공통 전극(예를 들어, 도 4의 공통 전극(CTE))을 통해 상기 화소(PX)로 제공될 수 있다.
도 3은 도 2의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 3을 참조하면, 상기 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 및 스토리지 커패시터(CST)를 포함할 수 있다. 상기 화소(PX)는 발광 소자(LED)와 전기적으로 연결될 수 있다.
상기 제1 트랜지스터(T1)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 구동 전압(ELVDD)을 제공받을 수 있다. 상기 제2 단자는 상기 발광 소자(LED)와 연결될 수 있다. 상기 게이트 단자는 상기 제2 트랜지스터(T2)와 연결될 수 있다. 상기 제1 트랜지스터(T1)는 상기 구동 전압(ELVDD) 및 상기 데이터 전압(DATA)에 기초하여 구동 전류를 생성할 수 있다.
상기 제2 트랜지스터(T2)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 데이터 전압(DATA)을 제공받을 수 있다. 상기 제2 단자는 상기 제1 트랜지스터(T1)와 연결될 수 있다. 상기 게이트 단자는 상기 제1 게이트 신호(SC)를 제공받을 수 있다. 상기 제2 트랜지스터(T2)는 상기 제1 게이트 신호(SC)에 응답하여 상기 데이터 전압(DATA)을 전달할 수 있다.
상기 제3 트랜지스터(T3)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)와 연결될 수 있다. 상기 제2 단자는 상기 초기화 전압(VINT)을 제공받을 수 있다. 상기 게이트 단자는 상기 제2 게이트 신호(SS)를 제공받을 수 있다. 상기 제3 트랜지스터(T3)는 상기 제2 게이트 신호(SS)에 응답하여 상기 초기화 전압(VINT)을 전달할 수 있다.
상기 스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)의 상기 게이트 단자와 연결될 수 있다. 상기 제2 단자는 상기 제3 트랜지스터(T3)의 상기 제1 단자와 연결될 수 있다. 상기 스토리지 커패시터(CST)는 상기 제1 게이트 신호(SC)의 비활성화 구간 동안 상기 제1 트랜지스터(T1)의 상기 게이트 단자의 전압 레벨을 유지시킬 수 있다.
상기 발광 소자(LED)는 제1 단자 및 제2 단자를 포함할 수 있다. 상기 제1 단자는 상기 제1 트랜지스터(T1)의 상기 제2 단자와 연결될 수 있다. 상기 제2 단자는 상기 공통 전압(ELVSS)을 제공받을 수 있다. 상기 발광 소자(LED)는 상기 구동 전류에 상응하는 휘도를 갖는 광을 방출할 수 있다. 상기 발광 소자(LED)는 유기 물질을 발광층으로 활용하는 유기 발광 소자, 무기 물질을 발광층으로 활용하는 무기 발광 소자 등을 포함할 수 있다.
도 4는 도 1의 표시 장치에 포함된 하부 구조물을 설명하기 위한 사시도이다.
하부 기판(SUB1)은 제1 방향(예를 들어, X 방향)(D1) 및 상기 제1 방향(D1)과 교차하는 제2 방향(예를 들어, Y 방향)(D2)으로 이루어진 평면과 평행할 수 있고, 상기 평면과 수직하는 제3 방향(예를 들어, Z 방향)(D3)으로의 두께를 가질 수 있다.
상기 하부 기판(SUB1)은 투명한 또는 불투명한 물질을 포함할 수 있다. 일 실시예에서, 상기 하부 기판(SUB1)으로 사용될 수 있는 물질의 예로는 유리, 석영, 플라스틱 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 전원 배선(VL)은 상기 하부 기판(SUB1) 상에 배치될 수 있다. 일 실시예에서, 상기 전원 배선(VL)은 상기 제2 방향(D2)으로 연장하고, 상기 제1 방향(D1)으로 이격할 수 있다. 상기 전원 배선(VL)은 상기 공통 전압(ELVSS)을 상기 공통 전극(CTE)으로 전달할 수 있다. 상기 전원 배선(VL)은 상기 공통 전압(ELVSS)의 전압 강하를 방지할 수 있다.
다른 실시예에서, 상기 전원 배선(VL)은 상기 제1 방향(D1)으로 연장하고, 상기 제2 방향(D2)으로 이격할 수 있다. 또 다른 실시예에서, 상기 전원 배선(VL)은 제1 전원 배선 및 상기 제1 전원 배선 상에 배치되는 제2 전원 배선을 포함할 수 있다. 상기 제1 및 제2 전원 배선들은 서로 교차할 수 있다.
상기 공통 전극(CTE)은 상기 전원 배선(VL) 상에 배치될 수 있다. 일 실시예에서, 상기 공통 전극(CTE)은 통판 전극으로 형성될 수 있다. 상기 공통 전극(CTE)은 상기 전원 배선(VL)으로부터 상기 공통 전압(ELVSS)을 제공받을 수 있다. 예를 들어, 상기 공통 전극(CTE)은 도 3을 참조하여 설명한 상기 발광 소자(LED)의 상기 제2 단자와 대응할 수 있다.
도 5는 도 1의 표시 장치에 포함된 하부 구조물을 설명하기 위한 단면도이다.
도 5를 참조하면, 상기 하부 구조물(LRS)은 상기 하부 기판(SUB1), 하부 금속 패턴(BML), 버퍼층(BFR), 액티브 패턴(ACT), 게이트 절연 패턴(GI), 게이트 전극(GAT), 층간 절연층(ILD), 제1 연결 전극(CE1), 제2 연결 전극(CE2), 전원 배선(VL), 더미 전극들(DE), 패시베이션층(PVX), 비아 절연층(VIA), 화소 전극(ADE), 화소 정의막(PDL), 발광층(EL), 상기 공통 전극(CTE) 및 제1 내지 제3 커버부(CV1, CV2, CV3)를 포함할 수 있다.
상기 하부 금속 패턴(BML)은 상기 하부 기판(SUB1) 상에 배치될 수 있다. 일 실시예에 있어서, 상기 하부 금속 패턴(BML)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 하부 금속 패턴(BML)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 하부 금속 패턴(BML)은 단층으로 또는 서로 조합하여 다층으로 구성될 수 있다.
상기 버퍼층(BFR)은 상기 하부 기판(SUB1) 상에 배치되고, 상기 하부 금속 패턴(BML)을 커버할 수 있다. 상기 버퍼층(BFR)은 상기 하부 기판(SUB1)을 통해 산소, 수분 등과 같은 불순물이 상기 하부 기판(SUB1) 상부로 확산되는 것을 방지할 수 있다. 상기 버퍼층(BFR)은 실리콘 화합물, 금속 산화물 등의 무기 절연 물질을 포함할 수 있다. 상기 무기 절연 물질의 예시로는, 실리콘 산화물(SiO), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN), 알루미늄 산화물(AlO), 알루미늄 질화물(AlN), 탄탈륨 산화물(TaO), 하프늄 산화물(HfO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO) 등이 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 상기 버퍼층(BFR)은 단층 구조를 가지거나, 복수의 절연층들을 포함하는 다층 구조를 가질 수 있다.
상기 액티브 패턴(ACT)은 상기 버퍼층(BFR) 상에 배치될 수 있다. 일 실시예에 있어서, 상기 액티브 패턴(ACT)은 실리콘 반도체 물질 또는 산화물 반도체 물질로 형성될 수 있다. 상기 액티브 패턴(ACT)으로 사용될 수 있는 상기 실리콘 반도체 물질의 예로는 비정질 실리콘, 다결정 실리콘 등이 있을 수 있다. 액티브 패턴(ACT)으로 사용될 수 있는 상기 산화물 반도체 물질의 예로는 IGZO(InGaZnO), ITZO(InSnZnO) 등일 수 있다. 또한, 상기 산화물 반도체 물질은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti), 아연(Zn)을 더 포함할 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 게이트 절연 패턴(GI) 상기 액티브 패턴(ACT) 상에 배치될 수 있다. 일 실시예에서, 상기 게이트 절연 패턴(GI)은 절연 물질로 형성될 수 있다. 상기 게이트 절연 패턴(GI)으로 사용될 수 있는 절연 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 게이트 전극(GAT)은 상기 게이트 절연 패턴(GI) 상에 배치될 수 있다. 일 실시예에 있어서, 상기 게이트 전극(GAT)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 게이트 전극(GAT)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 층간 절연층(ILD)은 상기 버퍼층(BFR) 및 상기 게이트 절연 패턴(GI) 상에 배치될 수 있다. 제1 층간 절연층(ILD)은 게이트 전극(GAT)을 커버할 수 있다. 제1 층간 절연층(ILD)에는 컨택홀이 정의될 수 있다. 상기 컨택홀은 액티브 패턴(ACT)의 일부를 노출시킬 수 있다. 일 실시예에 있어서, 제1 층간 절연층(ILD)은 무기 절연 물질로 형성될 수 있다. 제1 층간 절연층(ILD)으로 사용될 수 있는 무기 절연 물질의 예로는, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2)은 상기 층간 절연층(ILD) 상에 배치될 수 있다. 상기 제1 연결 전극(CE1)은 상기 층간 절연층(ILD)을 통해 형성되는 컨택홀을 통해 상기 액티브 패턴(ACT)에 전기적으로 연결될 수 있다. 또한, 상기 제1 연결 전극(CE1)은 상기 층간 절연층(ILD) 및 상기 버퍼층(BFR)을 통해 형성되는 컨택홀을 통해 상기 하부 금속 패턴(BML)과 전기적으로 연결될 수 있다. 상기 제2 연결 전극(CE2)은 상기 층간 절연층(ILD)을 통해 형성되는 컨택홀을 통해 상기 액티브 패턴(ACT)에 전기적으로 연결될 수 있다. 일 실시예에 있어서, 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2) 각각은 복수의 도전층들을 포함할 수 있다.
상기 하부 금속 패턴(BML), 상기 액티브 패턴(ACT), 상기 게이트 전극(GE), 상기 제1 연결 전극(CE1), 및 상기 제2 연결 전극(CE2)은 박막 트랜지스터(TFT)를 구성할 수 있다. 예를 들어, 상기 박막 트랜지스터(TFT)는 도 3을 참조하여 설명한 상기 제1 내지 제3 트랜지스터(T1, T2, T3) 중 적어도 하나와 대응할 수 있다.
상기 전원 배선(VL)은 상기 층간 절연층(ILD) 상에 배치될 수 있다. 일 실시예에 있어서, 상기 전원 배선(VL)은 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2)과 함께 형성될 수 있다. 다시 말하면, 상기 전원 배선(VL)은 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2)과 동일한 층에 배치될 수 있다.
도 6은 도 5의 'A'영역을 확대 도시한 확대도이다.
도 5 및 도 6을 참조하면, 일 실시예에 있어서, 상기 전원 배선(VL)은 제1 도전층(VL1) 및 상기 제1 도전층(VL1) 상에 배치되는 제2 도전층(VL2)을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전층(VL1) 및 상기 제2 도전층(VL2)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전층(VL1)은 구리(Cu)를 포함하고, 상기 제2 도전층(VL2)은 인듐 주석 산화물(ITO) 또는 티타늄(Ti)을 포함할 수 있다.
일 실시예에 있어서, 상기 제1 도전층(VL1)은 상기 제2 도전층(VL2)에서 상기 층간 절연층(ILD) 측으로 갈수록 폭이 넓어질 수 있다. 일 실시예에 있어서, 상기 제1 도전층(VL1)의 측면(VL1-S)은 계단 형상의 단차를 가질 수 있다.
일 실시예에 있어서, 상기 제1 도전층(VL1)은 제1 테이퍼부(TP1) 및 상기 제1 테이퍼부(TP1) 상에 위치하는 제2 테이퍼부(TP2)를 포함할 수 있다. 상기 제1 테이퍼부(TP1) 및 상기 제2 테이퍼부(TP2) 각각은 테이퍼 형상을 가질 수 있다. 다시 말하면, 상기 제1 테이퍼부(TP1) 및 상기 제2 테이퍼부(TP2) 각각은 상면의 폭이 하면의 폭보다 좁을 수 있다. 다시 말하면, 상기 제1 테이퍼부(TP1) 및 상기 제2 테이퍼부(TP2) 각각은 상기 제2 도전층(VL2)에서 상기 층간 절연층(ILD) 측으로 갈수록 폭이 넓어질 수 있다.
일 실시예에 있어서, 상기 제1 테이퍼부(TP1)의 상면(TP1-U)은 제1 폭을 가지고, 상기 제2 테이퍼부(TP2)의 하면(TP2-L)은 상기 제1 폭보다 작은 제2 폭을 가질 수 있다. 다시 말하면, 상기 제1 테이퍼부(TP1)의 상기 상면(TP1-U)의 일부는 상기 제2 테이퍼부(TP2)로부터 노출될 수 있다. 다시 말하면, 상기 제1 테이퍼부(TP1)의 측면(TP1-S)은 상기 제2 테이퍼부(TP2)의 측면(TP2-S)에 대해 돌출되도록 형성될 수 있다.
이 경우, 상기 제1 테이퍼부(TP1)의 상기 측면(TP1-S), 상기 제1 테이퍼부(TP1)의 상기 상면(TP1-U) 및 상기 제2 테이퍼부(TP2)의 상기 측면(TP2-S)은 상기 제1 도전층(VL1)의 측면(VL1-S)을 구성할 수 있다.
일 실시예에 있어서, 상기 제2 도전층(VL2)은 테이퍼 형상을 가질 수 있다. 다시 말하면, 상기 제2 도전층(VL2)은 상면의 폭이 하면의 폭보다 좁을 수 있다. 일 실시예에 있어서, 상기 제2 도전층(VL2)은 상기 제1 도전층(VL1)의 상면(VL1-U)으로부터 이격되는 돌출부(PP)를 포함할 수 있다. 다시 말하면, 상기 제2 도전층(VL2)은 상기 제1 도전층(VL1)의 상기 제2 테이퍼부(TP2)의 상기 측면(TP2-S)에 대해 돌출될 수 있다.
일 실시예에 있어서, 상기 전원 배선(VL)은 상기 제1 테이퍼부(TP1)의 상기 상면(TP1-U), 상기 제2 테이퍼부(TP2)의 상기 측면(TP2-S) 및 상기 제2 도전층(VL2)의 상기 돌출부(PP)의 하면(PP-L)에 의해 정의되는 함몰부(DP)를 가질 수 있다. 다시 말하면, 상기 전원 배선(VL)에 언더컷 형상이 형성될 수 있다. 상기 언더컷 형상은 상기 제1 도전층(VL1) 및 상기 제2 도전층(VL2)이 동일한 식각 공정에 대해, 서로 상이한 식각률을 가지는 특징을 이용하여 형성될 수 있다. 일 실시예에 있어서, 상기 발광층(EL) 및 상기 공통 전극(CTE)은 상기 함몰부(DP) 내에 배치될 수 있다. 예를 들어, 상기 발광층(EL) 및 상기 공통 전극(CTE)은 상기 함몰부(DP) 내에서 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉할 수 있다.
일 실시예에 있어서, 상기 돌출부(PP)의 상기 하면(PP-L)의 길이는 대략 0.1um 내지 대략 1.0um일 수 있다. 구체적으로, 상기 돌출부(PP)의 상기 하면(PP-L)의 길이는 대략 0.2um 내지 대략 0.3um일 수 있다.
상기 패시베이션층(PVX)은 상기 층간 절연층(ILD) 상에 배치될 수 있다. 상기 패시베이션층(PVX)은 제1 연결 전극(CE1) 및 제2 연결 전극(CE2)을 커버할 수 있다. 일 실시예에 있어서, 상기 패시베이션층(PVX)은 절연 물질로 형성될 수 있다. 상기 패시베이션층(PVX)으로 사용될 수 있는 절연 물질의 예로는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 패시베이션층(PVX)은 단층 및 다층으로 구성될 수 있다.
상기 비아 절연층(VIA)은 상기 패시베이션층(PVX) 상에 배치될 수 있다. 일 실시예에서, 상기 비아 절연층(VIA)은 절연 물질로 형성될 수 있다. 상기 비아 절연층(VIA)으로 사용될 수 있는 절연 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 패시베이션층(PVX) 및 상기 비아 절연층(VIA)에는 상기 층간 절연층(ILD)의 상면 및 상기 전원 배선(VL)을 노출시키는 개구가 형성될 수 있다. 이에 따라, 상기 전원 배선(VL)은 상기 공통 전극(CTE)과 접촉할 수 있다.
상기 화소 전극(ADE)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 상기 화소 전극(ADE)은 상기 비아 절연층(VIA)을 통해 형성되는 컨택홀을 통해, 상기 박막 트랜지스터(TFT)와 전기적으로 연결될 수 있다. 예를 들어, 상기 화소 전극(ADE)은 도 3을 참조하여 설명한 상기 발광 소자(LED)의 상기 제1 단자와 대응할 수 있다. 일 실시예에 있어서, 상기 화소 전극(ADE)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 화소 전극(ADE)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다.
한편, 상기 패시베이션층(PVX) 및 상기 비아 절연층(VIA)에 의해 노출되는 상기 층간 절연층(ILD) 상에는 더미 전극들(DE)이 배치될 수 있다. 다시 말하면, 상기 더미 전극들(DE)은 상기 전원 배선(VL)과 동일한 층에 배치될 수 있다. 일 실시예에 있어서, 상기 더미 전극들(DE)은 상기 화소 전극(ADE)과 동일한 물질로 형성될 수 있다. 상기 더미 전극들(DE)로 사용될 수 있는 물질의 예로는, 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다.
일 실시예에 있어서, 상기 더미 전극들(DE) 각각은 상기 전원 배선(VL)과 접촉할 수 있다. 구체적으로, 상기 더미 전극들(DE) 각각은 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉할 수 있다. 다만, 본 발명이 반드시 이에 한정되는 것은 아니며, 다른 실시예에 있어서, 상기 더미 전극들(DE) 각각은 상기 전원 배선(VL)과 이격될 수도 있다. 또한, 상기 더미 전극들(DE) 중 일부는 상기 전원 배선(VL)과 접촉하고, 나머지는 상기 전원 배선(VL)과 이격될 수도 있다.
한편, 상기 전원 배선(VL)의 상기 제2 도전층(VL2) 상에는 상기 제1 커버부(CV1)가 배치될 수 있다. 상기 제1 커버부(CV1)는 상기 화소 전극(ADE) 및 상기 더미 전극들(DE)과 동일한 물질로 형성될 수 있다. 일 실시예에 있어서, 상기 제1 커버부(CV1)는 상기 전원 배선(VL)의 상기 함몰부(DP)에 의해 상기 더미 전극들(DE)과 단절될 수 있다. 다시 말하면, 상기 제1 커버부(CV1)는 상기 전원 배선(VL)의 상기 언더컷 형상에 의해 상기 더미 전극들(DE)과 단절될 수 있다.
상기 화소 정의막(PDL)은 상기 비아 절연층(VIA) 상에 배치될 수 있다. 일 실시예에서, 상기 화소 정의막(PDL)은 절연 물질로 형성될 수 있다. 상기 화소 정의막(PDL)으로 사용될 수 있는 절연 물질의 예로는 포토레지스트, 폴리아크릴계 수지, 폴리이미드계 수지, 아크릴계 수지 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 일 실시예에서, 상기 화소 정의막(PDL)에는 상기 화소 전극(PE)의 상면을 노출시키는 개구가 형성될 수 있다.
상기 발광층(EL)은 상기 화소 전극(ADE), 상기 더미 전극들(DE), 상기 화소 정의막(PDL), 및 상기 비아 절연층(VIA) 상에 배치될 수 있다. 일 실시예에 있어서, 상기 발광층(EL)은 정공 주입층, 정공 수송층, 유기 발광층, 전자 수송층 및 전자 주입층 등을 포함하는 다층 구조를 가질 수 있다.
일 실시예에 있어서, 상기 발광층(EL)은 상기 전원 배선(VL)과 접촉할 수 있다. 구체적으로, 상기 발광층(EL)은 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉할 수 있다. 예를 들어, 상기 발광층(EL)은 상기 제1 도전층(VL1)의 함몰부(DP) 내에서, 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉할 수 있다.
한편, 상기 제1 커버부(CV1) 상에는 상기 제2 커버부(CV2)가 배치될 수 있다. 상기 제2 커버부(CV2)는 상기 발광층(EL)과 함께 형성될 수 있다. 다시 말하면, 상기 제2 커버부(CV2)는 상기 발광층(EL)과 동일한 물질로 형성될 수 있다. 일 실시예에 있어서, 상기 제2 커버부(CV2)는 상기 전원 배선(VL)의 함몰부(DP)에 의해 상기 발광층(EL)과 단절될 수 있다. 다시 말하면, 상기 제2 커버부(CV2)는 상기 전원 배선(VL)의 상기 언더컷 형상에 의해 상기 발광층(EL)과 단절될 수 있다.
상기 공통 전극(CTE)은 상기 발광층(EL) 상에 배치될 수 있다. 일 실시예에 있어서, 상기 공통 전극(CTE)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 공통 전극(CTE)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다. 또한, 상기 공통 전극(CTE)은 단층 및 다층으로 구성될 수 있다.
일 실시예에 있어서, 상기 공통 전극(CTE)은 상기 전원 배선(VL)과 접촉할 수 있다. 구체적으로, 상기 공통 전극(CTE)은 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉할 수 있다. 예를 들어, 상기 공통 전극(CTE)은 상기 제1 도전층(VL1)의 함몰부(DP) 내에서, 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉할 수 있다. 이에 따라, 상기 공통 전극(CTE)은 상기 전원 배선(VL)과 전기적으로 연결될 수 있다.
한편, 상기 제2 커버부(CV2) 상에는 상기 제3 커버부(CV3)가 배치될 수 있다. 상기 제3 커버부(CV3)는 상기 공통 전극(CTE)과 함께 형성될 수 있다. 다시 말하면, 상기 제3 커버부(CV3)는 상기 공통 전극(CTE)과 동일한 물질로 형성될 수 있다. 일 실시예에 있어서, 상기 제3 커버부(CV3)는 상기 전원 배선(VL)의 상기 함몰부(DP)에 의해 상기 공통 전극(CTE)과 단절될 수 있다. 다시 말하면, 상기 제3 커버부(CV3)는 상기 전원 배선(VL)의 상기 언더컷 형상에 의해 상기 공통 전극(CTE)과 단절될 수 있다.
상기 박막 봉지층(TFE)은 상기 공통 전극(CTE) 상에 배치될 수 있다. 상기 박막 봉지층(TFE)은 외부의 습기 및 산소의 침투를 방지할 수 있다. 상기 박막 봉지층(TFE)은 적어도 하나의 유기 봉지층과 적어도 하나의 무기 봉지층을 구비할 수 있다.
실시예들에 의하면, 상기 표시 장치(DD)는 전원 배선(VL) 및 공통 전극(CTE)을 포함하고, 상기 전원 배선(VL)은 상기 함몰부(DP)를 가지며, 상기 공통 전극(CTE)은 상기 함몰부(DP) 내에서 상기 전원 배선(VL)과 접촉할 수 있다. 이에 따라, 상기 공통 전극(CTE)으로 제공되는 전압의 전압 강하가 방지될 수 있다.
도 7은 도 1의 표시 장치에 포함된 상부 구조물을 설명하기 위한 단면도이다.
도 7을 참조하면, 상기 상부 구조물(UPS)은 상부 기판(SUB2), 제1 컬러 필터(CF1), 제2 컬러 필터(CF2), 제3 컬러 필터(CF3), 굴절층(LR), 굴절 캡핑층(LRC), 뱅크층(BK), 제1 색변환 패턴(CVL1), 제2 색변환 패턴(CVL2), 제3 색변환 패턴(CVL3), 및 색변환 캡핑층(QDC)을 포함할 수 있다.
상기 상부 기판(SUB2)은 투명한 또는 불투명한 물질을 포함할 수 있다. 일 실시예에서, 상기 상부 기판(SUB2)으로 사용될 수 있는 물질의 예로는 유리, 석영, 플라스틱 등이 있을 수 있다. 이들은 단독으로 또는 서로 조합하여 사용될 수 있다.
상기 제1 컬러 필터(CF1), 상기 제2 컬러 필터(CF2), 및 상기 제3 컬러 필터(CF3)는 상기 상부 기판(SUB2)의 하부에 배치될 수 있다. 일 실시예에서, 상기 제1 컬러 필터(CF1)는 적색 광에 대응하는 파장의 광을 투과시킬 수 있고, 상기 제2 컬러 필터(CF2)는 녹색 광에 대응하는 파장의 광을 투과시킬 수 있으며, 상기 제3 컬러 필터(CF3)는 청색 광에 대응하는 파장의 광을 투과시킬 수 있다. 상기 제1 컬러 필터(CF1), 상기 제2 컬러 필터(CF2), 및 상기 제3 컬러 필터(CF3)가 중첩하는 영역은 차광층으로 기능할 수 있다.
상기 굴절층(LR)은 상기 제1 내지 제3 컬러 필터들(CF1, CF2, CF3)의 하부에 배치될 수 있다. 상기 굴절층(LR)은 소정의 굴절률을 가질 수 있다. 그에 따라, 상기 표시 장치(DD)의 광 효율이 향상될 수 있다. 다른 실시예에서, 상기 굴절층(LR)은 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3)의 하부에 배치될 수 있다. 또 다른 실시예에서, 상기 굴절층(LR)은 제1 및 제2 굴절층들을 포함하고, 상기 제1 굴절층은 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3) 상에 배치되며, 상기 제2 굴절층은 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3)의 하부에 배치될 수 있다.
상기 굴절 캡핑층(LRC)은 상기 굴절층(LR)의 하부에 배치될 수 있다. 상기 굴절 캡핑층(LRC)은 상기 굴절층(LR)을 보호할 수 있다. 다른 실시예에서, 캡핑층은 상기 굴절층(LR)의 상부에 배치될 수 있다. 또 다른 실시예에서, 제1 캡핑층은 상기 굴절층(LR)의 하부에 배치되고, 제2 캡핑층은 상기 굴절층(LR)의 상부에 배치될 수 있다.
상기 뱅크층(BK)은 상기 굴절 캡핑층(LRC)의 하부에 배치될 수 있다. 상기 뱅크층(BK)은 차광 물질로 형성될 수 있고, 하부에서 방출되는 광을 차단할 수 있다. 또한, 상기 뱅크층(BK)에는 상기 굴절 캡핑층(LRC)을 노출시키는 개구가 형성될 수 있다.
상기 제1 색변환 패턴(CVL1)은 상기 제1 컬러 필터(CF1)의 하부에 배치될 수 있고, 상기 발광층(ELL)에서 방출된 광의 파장을 변환시킬 수 있다. 예를 들어, 상기 제1 색변환 패턴(CVL1)은 형광체, 산란체, 양자점 등을 포함할 수 있다. 상기 발광층(ELL)에서 방출된 광이 상기 제1 색변환 패턴(CVL1)을 통과함에 따라, 적색 광이 방출될 수 있다.
상기 제2 색변환 패턴(CVL2)은 상기 제2 컬러 필터(CF2)의 하부에 배치될 수 있고, 상기 발광층(ELL)에서 방출된 광의 파장을 변환시킬 수 있다. 예를 들어, 상기 제2 색변환 패턴(CVL2)은 형광체, 산란체, 양자점 등을 포함할 수 있다. 상기 발광층(ELL)에서 방출된 광이 상기 제2 색변환 패턴(CVL2)을 통과함에 따라, 녹색 광이 방출될 수 있다.
상기 제3 색변환 패턴(CVL3)은 상기 제3 컬러 필터(CF3)의 하부에 배치될 수 있고, 상기 발광층(ELL)에서 방출된 광의 파장을 산란시킬 수 있다. 예를 들어, 상기 제3 색변환 패턴(CVL3)은 형광체, 산란체, 양자점 등을 포함할 수 있다. 상기 발광층(ELL)에서 방출된 광이 상기 제3 색변환 패턴(CVL3)을 통과함에 따라, 청색 광이 방출될 수 있다.
일 실시예에서, 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3) 각각은 오목한 단면 형상을 가질 수 있다.
상기 색변환 캡핑층(QDC)은 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3)의 하부에 배치될 수 있다. 상기 색변환 캡핑층(QDC)은 상기 제1 내지 제3 색변환 패턴들(CVL1, CVL2, CVL3)을 보호할 수 있다.
도 8 내지 도 22는 도 5의 하부 구조물을 제조하는 방법을 설명하기 위한 단면도들이다. 예를 들어, 도 19는 도 18의 'B' 영역을 확대 도시한 확대도이고, 도 21은 도 20의 'C' 영역을 확대 도시한 확대도이다.
도 8을 참조하면, 상기 하부 기판(SUB1) 상에 상기 하부 금속 패턴(BML), 상기 버퍼층(BFR), 상기 액티브 패턴(ACT), 상기 게이트 절연 패턴(GI), 상기 게이트 전극(GE), 상기 층간 절연층(ILD), 상기 제1 연결 전극(CE1), 상기 제2 연결 전극(CE2) 및 상기 전원 배선(VL)을 형성할 수 있다. 상기 제1 연결 전극(CE1), 상기 제2 연결 전극(CE2) 및 상기 전원 배선(VL)은 상기 층간 절연층(ILD) 상에 금속층을 도포하고, 상기 금속층을 패터닝하여 형성할 수 있다. 일 실시예에 있어서, 상기 금속층은 제1 금속층 및 제2 금속층을 포함할 수 있다. 예를 들어, 상기 전원 배선(VL)은 상기 제1 금속층으로부터 형성된 상기 제1 도전층(VL1) 및 상기 제2 금속층으로부터 형성된 상기 제2 도전층(VL2)을 포함할 수 있다. 일 실시예에 있어서, 상기 제1 도전층(VL1) 및 상기 제2 도전층(VL2)은 서로 다른 물질로 형성될 수 있다.
도 9를 참조하면, 상기 층간 절연층(ILD) 상에 상기 층간 절연층(ILD)의 상면 및 상기 전원 배선(VL)을 노출시키는 개구를 정의하는 복수의 절연층들이 형성될 수 있다. 일 실시예에 있어서, 상기 복수의 절연층들은 상기 제1 연결 전극(CE1) 및 상기 제2 연결 전극(CE2)을 커버할 수 있다. 일 실시예에 있어서, 상기 복수의 절연층들은 상기 층간 절연층(ILD) 상에 배치되는 패시베이션층(PVX) 및 상기 패시베이션층(PVX) 상에 배치되는 비아 절연층(VIA)을 포함할 수 있다.
일 실시예에 있어서, 상기 복수의 절연층들이 정의하는 상기 개구는, 상기 층간 절연층(ILD) 상에 패시베이션층(PVX)을 형성하고, 상기 패시베이션층(PVX) 상에 상기 패시베이션층(PVX)의 일부를 노출시키는 비아 절연층(VIA)을 형성한 후, 상기 비아 절연층(VIA)을 마스크로하여, 상기 패시베이션층(PVX)을 패터닝함으로써 형성될 수 있다. 이에 따라, 상기 복수의 절연층들은 단일의 마스크 공정을 이용하여 형성될 수 있다. 따라서, 상기 표시 장치(DD)의 제조 공정의 경제성이 향상될 수 있다.
도 10을 참조하면, 상기 층간 절연층(ILD), 상기 패시베이션층(PVX), 상기 비아 절연층(VIA) 및 상기 전원 배선(VL)을 커버하는 제1 예비층(RL1)이 형성될 수 있다. 상기 제1 예비층(RL1)은 상기 패시베이션층(PVX), 상기 비아 절연층(VIA)을 통해 형성되는 컨택홀을 통해 상기 제2 연결 전극(CE2)과 전기적으로 연결될 수 있다. 일 실시예에 있어서, 상기 제1 예비층(RL1)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등으로 형성될 수 있다. 상기 제1 예비층(RL1)으로 사용될 수 있는 물질의 예로는 은(Ag), 은을 함유하는 합금, 몰리브데늄(Mo), 몰리브데늄을 함유하는 합금, 알루미늄(Al), 알루미늄을 함유하는 합금, 알루미늄 질화물(AlN), 텅스텐(W), 텅스텐 질화물(WN), 구리(Cu), 니켈(Ni), 크롬(Cr), 크롬 질화물(CrN), 티타늄(Ti), 탄탈륨(Ta), 백금(Pt), 스칸듐(Sc), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 등이 있을 수 있다.
도 11 및 도 12를 참조하면, 상기 제1 예비층(RL1) 상에 포토레지스트막(PRF)을 도포하고, 상기 포토레지스트막(PRF)을 패터닝하여 제1 포토레지스트 패턴(PRP1)이 형성될 수 있다. 도 12에 도시된 바와 같이, 상기 제1 포토레지스트 패턴(PRP1)은 상기 제1 예비층(RL1)의 일부를 노출시키도록 형성될 수 있다.
일 실시예에 있어서, 상기 제1 포토레지스트 패턴(PRP1)은 상기 포토레지스트막(PRF) 상에 노광 마스크(MSK)를 배치하고, 상기 포토레지스트막(PRF)을 노광 및 현상하여 형성될 수 있다.
이때, 상기 노광 마스크(MSK)는 차광부(LS), 제1 광 투과부(TS) 및 제2 광 투과부(HTS)를 포함할 수 있다. 일 실시예에 있어서, 상기 차광부(LS)는 상기 노광 마스크(MSK)에 입사되는 입사광을 차단하는 영역일 수 있고, 상기 제1 광 투과부(TS) 및 상기 제2 광 투과부(HTS)는 상기 입사광이 투과되는 영역일 수 있다.
일 실시예에 있어서, 상기 제1 광 투과부(TS)는 제1 광 투과율을 가지고, 상기 제2 광 투과부(HTS)는 상기 제1 광 투과율보다 낮은 제2 광 투과율을 가질 수 있다. 예를 들어, 상기 제1 광 투과부(TS)는 상기 입사광을 그대로 투과시키고, 상기 제2 광 투과부(HTS)는 상기 입사광의 일부만을 투과시킬 수 있다. 예를 들어, 상기 제2 광 투과부(HTS)는 상기 제2 광 투과부(HTS)에 입사하는 입사광의 대략 50% 이하만큼을 투과시킬 수 있다.
이에 따라, 상기 차광부(LS)에 대응하는 상기 포토레지스트막(PRF)의 영역에는 상기 입사광이 조사되지 않을 수 있다. 또한, 상기 제1 광 투과부(TS)에 대응하는 상기 포토레지스트막(PRF)의 영역에는 상기 입사광의 대부분이 조사될 수 있다. 또한, 상기 제2 광 투과부(HTS)에 대응하는 상기 포토레지스트막(PRF)의 영역에는 상기 입사광의 일부만이 조사될 수 있다.
일 실시예에 있어서, 상기 전원 배선(VL)은 상기 제1 광 투과부(TS)에 대응하는 상기 포토레지스트막(PRF)의 영역 중 일부와 중첩하고, 상기 제2 광 투과부(HTS)에 대응하는 상기 포토레지스트막(PRF)의 영역 및 상기 차광부(LS)에 대응하는 상기 포토레지스트막(PRF)와의 영역과는 이격될 수 있다.
이에 따라, 상기 포토레지스트막(PRF)을 현상하는 경우, 상기 차광부(LS)에 대응하는 상기 포토레지스트막(PRF)은 모두 제거되고, 상기 제1 광 투과부(TS)에 대응하는 상기 포토레지스트막(PRF)은 모두 잔존하며, 상기 제2 광 투과부(HTS)에 대응하는 상기 포토레지스트막(PRF)은 일부만이 제거될 수 있다. 따라서, 도 12에 도시된 바와 같이, 상기 제1 예비층(RL1)의 일부를 노출시키는 제1 포토레지스트 패턴(PRP1)이 형성될 수 있다.
한편, 도 11 및 도 12에서는, 상기 포토레지스트막(PRF)이 네거티브 감광성 물질을 포함하는 경우를 예로 하여 설명하였지만, 본 발명이 반드시 이에 한정되는 것은 아니며, 다른 실시예에 있어서, 상기 포토레지스트막(PRF)은 포지티브 감광성 물질을 포함할 수도 있다. 이 경우, 상기 노광 마스크(MSK)는 상기 차광부(LS)와 상기 제1 광 투과부(TS)에 대응되는 영역이 반대가 될 수 있다.
도 13을 참조하면, 상기 제1 포토레지스트 패턴(PRP1)에 의해 노출된 상기 제1 예비층(RL1)을 제거하여, 상기 화소 전극(ADE) 및 제2 예비층(RL2)이 형성될 수 있다. 상기 화소 전극(ADE)은 상기 비아 절연층(VIA) 상에 형성되고, 상기 패시베이션층(PVX), 상기 비아 절연층(VIA)을 통해 형성되는 컨택홀을 통해 상기 제2 연결 전극(CE2)과 전기적으로 연결될 수 있다. 상기 제2 예비층(RL2)은 상기 전원 배선(VL)을 커버하도록 형성될 수 있다. 일 실시예에 있어서, 상기 제1 포토레지스트 패턴(PRP1)에 의해 노출된 상기 제1 예비층(RL1)은 반복적인 습식 식각 공정을 통해 제거될 수 있지만, 본 발명이 반드시 이에 한정되는 것은 아니다.
도 14 및 도 15를 참조하면, 상기 제1 포토레지스트 패턴(PRP1)을 애싱(ashing)하여, 제2 포토레지스트 패턴(PRP2)이 형성될 수 있다. 도 15에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(PRP2)은 애싱에 의해 상기 제1 포토레지스트 패턴(PRP1)의 두께가 감소된 형태일 수 있다. 이에 따라, 도 15에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(PRP2)은 상기 제2 예비층(RL2)의 일부를 노출시키도록 형성될 수 있다. 예를 들어, 상기 제2 예비층(RL2)의 측면의 일부가 상기 제2 포토레지스트 패턴(PRP2)으로부터 노출될 수 있다.
일 실시예에 있어서, 상기 제2 포토레지스트 패턴(PRP2)을 형성하는 애싱은 건식 애싱일 수 있지만, 본 발명이 반드시 이에 한정되는 것은 아니다. 일 실시예에 있어서, 상기 제1 포토레지스트 패턴(PRP1)을 애싱하는 과정에서, 상기 비아 절연층(VIA)의 일부가 함께 애싱될 수도 있다.
도 16 내지 도 19를 참조하면, 상기 제2 포토레지스트 패턴(PRP2)에 의해 노출된 상기 제2 예비층(RL2)이 제거된 후, 상기 제2 포토레지스트 패턴(PRP2)이 제거될 수 있다.
일 실시예에 있어서, 도 16에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(PRP2)에 의해 노출된 상기 제2 예비층(RL2)은 식각 공정에 의해 제거될 수 있다. 다시 말하면, 상기 제2 예비층(RL2)은 에천트(ECT)와 반응하여 제거될 수 있다. 이에 따라, 상기 전원 배선(VL)의 일부가 노출될 수 있다. 구체적으로, 상기 전원 배선(VL)의 측면이 노출될 수 있다. 일 실시예에 있어서, 상기 식각 공정은 습식 식각 공정일 수 있다.
일 실시예에 있어서, 동일한 식각 공정에 대해, 상기 제2 도전층(VL2)의 식각률은 상기 제1 도전층(VL1)의 식각률보다 낮을 수 있다. 예를 들어, 상기 에천트(ECT)에 대한 상기 제2 도전층(VL2)의 식각률은 상기 제1 도전층(VL1)의 식각률보다 낮을 수 있다. 이에 따라, 상기 제2 예비층(RL2)을 상기 에천트(ECT)에 의해 제거하는 과정에서, 상기 전원 배선(VL)의 상기 제1 도전층(VL1)의 일부는 상기 제2 예비층(RL2)과 함께 제거될 수 있다. 예를 들어, 상기 제1 도전층(VL1)의 상부의 일부가 상기 에천트(ECT)에 의해 제거될 수 있다. 반면, 상기 제2 예비층(RL2)을 상기 에천트(ECT)에 의해 제거하는 과정에서, 상기 제2 도전층(VL2)은 상기 에천트(ECT)로부터 영향을 받지 않을 수 있다.
이에 따라, 상기 제2 포토레지스트 패턴(PRP2)에 의해 노출된 상기 제2 예비층(RL2)이 제거된 이후, 상기 제1 도전층(VL1)의 상기 측면(VL1-S)은 계단 형상의 단차를 가질 수 있다. 또한, 상기 제2 도전층(VL2)은 상기 제1 도전층(VL1)의 상기 상면(VL1-U)으로부터 이격되는 상기 돌출부(PP)를 포함할 수 있다. 다시 말하면, 상기 제2 도전층(VL2)은 상기 제1 도전층(VL1)의 상기 제2 테이퍼부(TP2)의 상기 측면(TP2-S)에 대해 돌출될 수 있다.
일 실시예에 있어서, 도 19에 도시된 바와 같이, 상기 제1 도전층(VL1)은 상기 제1 테이퍼부(TP1) 및 상기 제1 테이퍼부(TP1) 상에 위치하는 상기 제2 테이퍼부(TP2)를 포함할 수 있다. 이때, 상기 제1 테이퍼부(TP1)의 상기 상면(TP1-U)은 제1 폭을 가지며, 상기 제2 테이퍼부(TP2)의 상기 하면(TP2-L)은 상기 제1 폭보다 작은 제2 폭을 가질 수 있다. 다시 말하면, 상기 제1 테이퍼부(TP1)의 상기 상면(TP1-U)은 상기 제2 테이퍼부(TP2)로부터 노출될 수 있다. 이 경우, 상기 제1 테이퍼부(TP1)의 상기 측면(TP1-S), 상기 제1 테이퍼부(TP1)의 상기 상면(TP1-U) 및 상기 제2 테이퍼부(TP2)의 상기 측면(TP2-S)은 상기 제1 도전층(VL1)의 상기 측면(VL1-S)을 구성할 수 있다.
이에 따라, 상기 전원 배선(VL)은 상기 제1 테이퍼부(TP1)의 상기 상면(TP1-U), 상기 제2 테이퍼부(TP2)의 상기 측면(TP2-S) 및 상기 제2 도전층(VL2)의 상기 돌출부(PP)의 상기 하면(PP-L)에 의해 정의되는 함몰부(DP)를 가질 수 있다. 다시 말하면, 상기 전원 배선(VL)에 상기 언더컷 형상이 형성될 수 있다.
일 실시예에 있어서, 상기 제2 포토레지스트 패턴(PRP2)에 의해 노출된 상기 제2 예비층(RL2)이 제거됨에 따라, 상기 더미 전극들(DE) 및 상기 제1 커버부(CV1)가 형성될 수 있다. 일 실시예에 있어서, 상기 더미 전극들(DE)은 상기 층간 절연층(ILD) 상에 형성될 수 있다. 다시 말하면, 상기 더미 전극들(DE)은 상기 전원 배선(VL)과 동일한 층에 형성될 수 있다.
일 실시예에 있어서, 상기 더미 전극들(DE) 각각은 상기 전원 배선(VL)과 접촉하도록 형성될 수 있다. 구체적으로, 상기 더미 전극들(DE) 각각은 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉하도록 형성될 수 있다. 예를 들어, 상기 더미 전극들(DE) 각각은 상기 제1 도전층(VL1)의 상기 제1 테이퍼부(TP1)의 상기 측면(TP1-S)과 접촉할 수 있다. 다만, 본 발명이 반드시 이에 한정되는 것은 아니며, 다른 실시예에 있어서, 상기 더미 전극들(DE) 각각은 상기 전원 배선(VL)과 이격될 수도 있다. 또한, 상기 더미 전극들(DE) 중 일부는 상기 전원 배선(VL)과 접촉하고, 나머지는 전원 배선(VL)과 이격될 수도 있다.
일 실시예에 있어서, 상기 제1 커버부(CV1)는 상기 제2 도전층(VL2) 상에 형성될 수 있다. 상기 제1 커버부(CV1)는 상기 전원 배선(VL)의 상기 함몰부(DP)에 의해 상기 더미 전극들(DE)과 단절될 수 있다. 다시 말하면, 상기 제1 커버부(CV1)는 상기 전원 배선(VL)의 상기 언더컷 형상에 의해 상기 더미 전극들(DE)과 단절될 수 있다. 일 실시예에 있어서, 상기 더미 전극들(DE) 및 상기 제1 커버부(CV1)는 모두 상기 화소 전극(ADE)과 동일한 물질로 형성될 수 있다.
도 20 및 도 21을 참조하면, 상기 화소 전극(ADE)이 형성된 상기 비아 절연층(VIA) 상에 상기 화소 정의막(PDL)이 형성될 수 있다. 이후, 상기 화소 정의막(PDL)이 형성된 상기 하부 기판(SUB1) 상에 상기 발광층(EL), 상기 공통 전극(CTE), 상기 제2 커버부(CV2) 및 상기 제3 커버부(CV3)가 형성될 수 있다.
일 실시예에 있어서, 상기 발광층(EL)은 상기 화소 전극(ADE), 상기 더미 전극들(DE), 상기 화소 정의막(PDL), 및 상기 비아 절연층(VIA) 상에 형성될 수 있다. 일 실시예에 있어서, 상기 발광층(EL)은 상기 전원 배선(VL)과 접촉할 수 있다. 구체적으로, 상기 발광층(EL)은 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉할 수 있다. 예를 들어, 상기 발광층(EL)은 상기 제1 도전층(VL1)의 상기 함몰부(DP) 내에서, 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉할 수 있다.
일 실시예에 있어서, 상기 제2 커버부(CV2)는 상기 제1 커버부(CV1) 상에 형성될 수 있다. 예를 들어, 상기 제2 커버부(CV2)는 상기 제1 커버부(CV1)를 커버하도록 형성될 수 있다. 일 실시예에 있어서, 상기 제2 커버부(CV2)는 상기 전원 배선(VL)의 상기 함몰부(DP)에 의해 상기 발광층(EL)과 단절될 수 있다. 다시 말하면, 상기 제2 커버부(CV2)는 상기 전원 배선(VL)의 상기 언더컷 형상에 의해 상기 발광층(EL)과 단절될 수 있다.
일 실시예에 있어서, 상기 발광층(EL) 및 상기 제2 커버부(CV2)는 함께 형성될 수 있다. 다시 말하면, 상기 발광층(EL) 및 상기 제2 커버부(CV2)는 동일한 물질로 형성될 수 있다.
일 실시예에 있어서, 상기 공통 전극(CTE)은 상기 발광층(EL) 상에 형성될 수 있다. 일 실시예에 있어서, 상기 공통 전극(CTE)은 상기 전원 배선(VL)과 접촉할 수 있다. 구체적으로, 상기 공통 전극(CTE)은 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉할 수 있다. 예를 들어, 상기 공통 전극(CTE)은 상기 제1 도전층(VL1)의 상기 함몰부(DP) 내에서, 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉할 수 있다. 이에 따라, 상기 공통 전극(CTE)은 상기 전원 배선(VL)과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 제3 커버부(CV3)는 상기 제2 커버부(CV2) 상에 형성될 수 있다. 예를 들어, 상기 제3 커버부(CV3)는 상기 제2 커버부(CV2)를 커버하도록 형성될 수 있다. 일 실시예에 있어서, 상기 제3 커버부(CV3)는 상기 전원 배선(VL)의 상기 함몰부(DP)에 의해 상기 공통 전극(CTE)과 단절될 수 있다. 다시 말하면, 상기 제3 커버부(CV3)는 상기 전원 배선(VL)의 상기 언더컷 형상에 의해 상기 공통 전극(CTE)과 단절될 수 있다.
일 실시예에 있어서, 상기 공통 전극(CTE) 및 상기 제3 커버부(CV3)는 함께 형성될 수 있다. 다시 말하면, 상기 공통 전극(CTE) 및 상기 제3 커버부(CV3)는 동일한 물질로 형성될 수 있다.
도 22를 참조하면, 상기 공통 전극(CTE) 및 상기 제3 커버부(CV3) 상에 박막 봉지층(TFE)이 형성될 수 있다. 일 실시예에 있어서, 박막 봉지층(TFE)은 적어도 하나의 유기 봉지층과 적어도 하나의 무기 봉지층을 구비할 수 있다.
실시예들에 의하면, 상기 표시 장치(DD)는 상기 전원 배선(VL) 및 상기 공통 전극(CTE)을 포함하고, 상기 전원 배선(VL)은 상기 함몰부(DP)를 가지며, 상기 공통 전극(CTE)은 상기 함몰부(DP) 내에서 상기 전원 배선(VL)과 접촉할 수 있다. 이때, 상기 전원 배선(VL)의 상기 함몰부(DP)는 별도의 레이저 드릴링 공정 없이, 포토레지스트를 활용한 애싱 및 식각 공정 등으로부터 형성될 수 있다. 이에 따라, 상기 표시 장치(DD)의 제조 공정의 효율성이 향상될 수 있다.
도 23 및 도 24는 본 발명의 다른 실시예에 따른 하부 구조물을 설명하기 위한 도면들이다. 예를 들어, 도 23은 도 5의 단면도에 대응되고, 도 24는 도 23의 'D' 영역을 확대 도시한 확대도일 수 있다.
도 23 및 도 24를 참조하면, 하부 구조물(LRS-1)은 제3 도전층(VL3)을 제외하고는 도 5를 참조하여 상술한 하부 구조물(LRS)과 실질적으로 동일할 수 있다.
일 실시예에 있어서, 상기 전원 배선(VL)은 상기 제3 도전층(VL3)을 더 포함할 수 있다. 상기 제3 도전층(VL3)은 상기 제2 도전층(VL2)의 하부에 배치될 수 있다. 일 실시예에 있어서, 상기 제3 도전층(VL3)은 테이퍼 형상을 가질 수 있다. 다시 말하면, 상기 제3 도전층(VL3)은 상면의 폭이 하면의 폭보다 좁을 수 있다.
일 실시예에 있어서, 상기 제3 도전층(VL3)은 상기 제1 도전층(VL1) 및 상기 제2 도전층(VL2)과 상이한 물질을 포함할 수 있다. 예를 들어, 상기 제1 도전층(VL1)은 구리(Cu)를 포함하고, 상기 제2 도전층(VL2)은 인듐 주석 산화물(ITO)을 포함하며, 상기 제3 도전층(VL3)은 티타늄(Ti)을 포함할 수 있다. 다만, 본 발명이 반드시 이에 한정되는 것은 아니며, 다른 실시예에 있어서, 상기 제2 도전층(VL2) 및 상기 제3 도전층(VL3)은 동일한 물질로 형성되고, 상기 제1 도전층(VL1)은 상기 제2 도전층(VL2) 및 상기 제3 도전층(VL3)과 상이한 물질로 형성될 수도 있다. 예를 들어, 상기 제1 도전층(VL1)은 구리(Cu)를 포함하고, 상기 제2 도전층(VL2) 및 상기 제3 도전층(VL3)은 인듐 주석 산화물(ITO)을 포함할 수도 있다. 또한, 상기 제1 도전층(VL1)은 구리(Cu)를 포함하고, 상기 제2 도전층(VL2) 및 상기 제3 도전층(VL3)은 티타늄(Ti)을 포함할 수도 있다.
도 25 및 도 26은 본 발명의 또 다른 실시예에 따른 하부 구조물을 설명하기 위한 도면들이다. 예를 들어, 도 25는 도 5의 단면도에 대응되고, 도 26은 도 25의 ‘E’ 영역을 확대 도시한 확대도일 수 있다.
도 25 및 도 26을 참조하면, 하부 구조물(LRS-2)은 상기 전원 배선(VL)의 상기 제1 도전층(VL1)의 측면(VL1-S)의 형태를 제외하고는, 도 5를 참조하여 상술한 하부 구조물(LRS)와 실질적으로 동일할 수 있다.
일 실시예에 있어서, 상기 제1 도전층(VL1)의 상기 측면(VL1-S)은 곡선 형태를 가질 수 있다. 다시 말하면, 상기 제1 도전층(VL1)의 상기 측면(VL1-S)은 별도의 단차 없이, 연속적으로 이어질 수 있다. 다만, 이 경우에도, 상기 제1 도전층(VL1)은 상기 제2 도전층(VL2)에서 상기 층간 절연층(ILD) 측으로 갈수록 폭이 넓어질 수 있다.
이 경우, 상기 함몰부(DP)는 상기 제1 도전층(VL1)의 상기 측면(VL1-S) 및 상기 제2 도전층(VL2)의 상기 돌출부(PP)의 하면(PP-L)에 의해 정의되고, 상기 공통 전극(CTE)은 상기 함몰부(DP) 내에서 상기 제1 도전층(VL1)의 상기 측면(VL1-S)과 접촉할 수 있다.
실시예들에 의하면, 상기 표시 장치는 상기 전원 배선(VL) 및 상기 공통 전극(CTE)을 포함하고, 상기 전원 배선(VL)은 상기 함몰부(DP)를 가지며, 상기 공통 전극(CTE)은 상기 함몰부(DP) 내에서 상기 전원 배선(VL)과 접촉할 수 있다. 이에 따라, 상기 공통 전극(CTE)으로 제공되는 전압의 강하가 방지될 수 있다.
또한, 상기 전원 배선(VL)의 상기 함몰부(DP)는 별도의 레이저 드릴링 공정 없이, 포토레지스트를 활용한 애싱 및 식각 공정 등으로부터 형성될 수 있다. 이에 따라, 상기 표시 장치의 제조 공정의 효율성이 향상될 수 있다.
본 발명은 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
DD: 표시 장치 LRS, LRS-1, LRS-2: 하부 구조물
VL: 전원 배선 VL1: 제1 도전층
VL2: 제2 도전층 VL3: 제3 도전층
TP1: 제1 테이퍼부 TP2: 제2 테이퍼부
DP: 함몰부 PP: 돌출부
ADE: 화소 전극 EL: 발광층
CTE: 공통 전극 DE: 더미 전극들
CV1: 제1 커버부 CV2: 제2 커버부
CV3: 제3 커버부 RL1: 제1 예비층
RL2: 제2 예비층 PRF: 포토레지스트막
PFP1: 제1 포토레지스트 패턴 PFP2: 제2 포토레지스트 패턴
MSK: 노광 마스크 LS: 차광부
TS: 제1 광 투과부 HTS: 제2 광 투과부
에천트: ECT

Claims (20)

  1. 기판;
    상기 기판 상에 배치되는 박막 트랜지스터;
    상기 기판 상에 배치되고, 제1 도전층 및 상기 제1 도전층의 상면으로부터 이격되는 돌출부를 포함하는 제2 도전층을 포함하는 전원 배선;
    상기 기판 상에 배치되고, 상기 박막 트랜지스터와 전기적으로 연결되는 화소 전극;
    상기 화소 전극 상에 배치되는 발광층;
    상기 발광층 상에 배치되고, 상기 전원 배선과 접촉하는 공통 전극; 및
    상기 전원 배선과 동일한 층에 배치되고, 상기 화소 전극과 동일한 물질을 포함하는 더미 전극들을 포함하는 것을 특징으로 하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 도전층의 측면은 계단 형상의 단차를 가지는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서, 상기 제1 도전층은,
    테이퍼 형상을 가지고, 제1 폭의 상면을 가지는 제1 테이퍼부; 및
    상기 제1 테이퍼부 상에 위치하고, 테이퍼 형상을 가지며, 상기 제1 폭보다 작은 제2 폭의 하면을 가지는 제2 테이퍼부를 포함하는 것을 특징으로 하는 표시 장치.
  4. 제3 항에 있어서, 상기 전원 배선은 상기 제1 테이퍼부의 상기 상면, 상기 제2 테이퍼부의 측면 및 상기 제2 도전층의 상기 돌출부의 하면에 의해 정의되는 함몰부를 가지고,
    상기 공통 전극은 상기 함몰부 내에서 상기 제1 도전층의 상기 측면과 접촉하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서,
    상기 제1 도전층의 측면은 곡선 형태를 가지는 것을 특징으로 하는 표시 장치.
  6. 제5 항에 있어서, 상기 전원 배선은 상기 제1 도전층의 상기 측면 및 제2 도전층의 상기 돌출부의 하면에 의해 정의되는 함몰부를 가지고,
    상기 공통 전극은 상기 함몰부 내에서 상기 제1 도전층의 상기 측면과 접촉하는 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서, 상기 돌출부의 하면의 길이는 0.1um 내지 1.0um 인 것을 특징으로 하는 표시 장치.
  8. 제1 항에 있어서, 상기 더미 전극들 각각은 상기 전원 배선과 접촉하는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서,
    상기 제2 도전층 상에 배치되고, 상기 화소 전극 및 상기 더미 전극들과 동일한 물질을 포함하는 제1 커버부;
    상기 제1 커버부 상에 배치되고, 상기 발광층과 동일한 물질을 포함하는 제2 커버부;
    상기 제2 커버부 상에 배치되고, 상기 공통 전극과 동일한 물질을 포함하는 제3 커버부를 더 포함하는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서, 상기 발광층은 상기 전원 배선과 접촉하는 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서, 상기 제1 도전층의 하부에 배치되는 제3 도전층을 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 기판 상에 제1 도전층 및 상기 제1 도전층 상에 배치되는 제2 도전층을 포함하는 전원 배선 및 박막 트랜지스터를 형성하는 단계;
    상기 기판 상에 상기 전원 배선을 노출시키는 개구를 정의하는 복수의 절연층들을 형성하는 단계;
    상기 복수의 절연층들 및 상기 전원 배선을 커버하는 제1 예비층을 형성하는 단계;
    상기 제1 예비층 상에 포토레지스트막을 도포하고, 노광 마스크를 이용하여 상기 제1 예비층의 일부를 노출시키는 제1 포토레지스트 패턴을 형성하는 단계;
    상기 제1 예비층 중 상기 제1 포토레지스트 패턴에 의해 노출된 부분을 제거하여, 상기 박막 트랜지스터와 전기적으로 연결되는 화소 전극, 및 상기 전원 배선을 커버하는 제2 예비층을 형성하는 단계;
    상기 제1 포토레지스트 패턴을 애싱하여, 상기 제2 예비층의 일부를 노출시키는 제2 포토레지스트 패턴을 형성하는 단계;
    상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하여, 상기 전원 배선과 동일한 층에 배치되고, 상기 화소 전극과 동일한 물질을 포함하는 더미 전극들을 형성하고, 상기 전원 배선의 일부를 노출시키는 단계;
    상기 제2 포토 레지스트 패턴을 제거하는 단계;
    상기 화소 전극 상에 배치되는 발광층을 형성하는 단계; 및
    상기 발광층 상에 배치되고, 상기 전원 배선과 접촉하는 공통 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  13. 제12 항에 있어서, 상기 노광 마스크는,
    광을 차광하는 차광부;
    제1 광 투과율을 가지는 제1 광 투과부; 및
    상기 제1 광 투과율보다 낮은 제2 광 투과율을 가지는 제2 광 투과부를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  14. 제12 항에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분은 에천트에 의한 식각 공정을 이용하여 제거될 수 있고,
    상기 에천트에 대해 상기 제2 도전층의 식각률은 상기 제1 도전층의 식각률보다 낮은 것을 특징으로 하는 표시 장치의 제조 방법.
  15. 제14 항에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하는 단계에서,
    상기 제1 도전층의 일부는 상기 제2 예비층과 함께 제거되는 것을 특징으로 하는 표시 장치의 제조 방법.
  16. 제15 항에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하는 단계 이후에,
    상기 제1 도전층의 측면은 계단 형상의 단차를 가지는 것을 특징으로 하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하는 단계 이후에,
    상기 제1 도전층은,
    테이퍼 형상을 가지고, 제1 폭의 상면을 가지는 제1 테이퍼부; 및
    상기 제1 테이퍼부 상에 위치하고, 테이퍼 형상을 가지며, 상기 제1 폭보다 작은 제2 폭의 하면을 가지는 제2 테이퍼부를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  18. 제15 항에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하는 단계 이후에,
    상기 제1 도전층의 측면은 곡선 형태를 가지는 것을 특징으로 하는 표시 장치의 제조 방법.
  19. 제12 항에 있어서, 상기 제2 예비층 중 상기 제2 포토레지스트 패턴에 의해 노출된 부분을 제거하는 단계에서,
    상기 제2 도전층 상에 배치되고, 상기 더미 전극들과 동일한 물질을 포함하는 제1 커버부가 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  20. 제19 항에 있어서, 상기 발광층을 형성하는 단계에서, 상기 제1 커버부 상에 배치되고, 상기 발광층과 동일한 물질을 포함하는 제2 커버부가 형성되고,
    상기 공통 전극을 형성하는 단계에서, 상기 제2 커버부 상에 배치되고, 상기 공통 전극과 동일한 물질을 포함하는 제3 커버부가 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
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