KR20240099531A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20240099531A
KR20240099531A KR1020220180274A KR20220180274A KR20240099531A KR 20240099531 A KR20240099531 A KR 20240099531A KR 1020220180274 A KR1020220180274 A KR 1020220180274A KR 20220180274 A KR20220180274 A KR 20220180274A KR 20240099531 A KR20240099531 A KR 20240099531A
Authority
KR
South Korea
Prior art keywords
layer
display device
protective layer
auxiliary power
opening
Prior art date
Application number
KR1020220180274A
Other languages
English (en)
Inventor
김지훈
강동한
문성권
손승석
양신혁
Original Assignee
삼성디스플레이 주식회사
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to US18/362,687 priority Critical patent/US20240215350A1/en
Priority to EP23195873.7A priority patent/EP4391770A1/en
Priority to CN202311264824.5A priority patent/CN118231437A/zh
Publication of KR20240099531A publication Critical patent/KR20240099531A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/82—Cathodes
    • H10K50/822—Cathodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/11—OLEDs or polymer light-emitting diodes [PLED] characterised by the electroluminescent [EL] layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/81—Anodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass

Abstract

표시 장치는 기판 상의 표시 영역에 배치되는 보조 전원 배선, 기판 상에 배치되고, 보조 전원 배선의 상면의 적어도 일부를 노출시키는 개구부가 정의된 보호층, 보호층 상의 표시 영역에 배치되고, 개구부에 연결되는 비아 콘택홀이 정의되며, 단부가 비아 콘택홀의 중심을 향해 돌출된 돌출부를 포함하는 비아 절연층 및 비아 절연층 상에 배치되고, 보조 전원 배선과 전기적으로 연결되는 공통 전극을 포함한다.

Description

표시 장치 및 이의 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다. 더욱 상세하게는, 본 발명은 시각 정보를 제공하는 표시 장치 및 이의 제조 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시 장치의 중요성이 부각되고 있다. 이에 따라, 액정 표시 장치(liquid crystal display device, LCD), 유기 발광 표시 장치(organic light emitting display device, OLED), 플라즈마 표시 장치(plasma display device, PDP) 등과 같은 표시 장치의 사용이 증가하고 있다.
한편, 표시 장치는 복수의 발광 소자들을 포함하며, 복수의 발광 소자들은 통판 전극으로 공통 전극을 포함한다. 표시 장치의 크기가 증가함에 따라, 공통 전극으로 제공되는 전압의 강하로 인해 표시 장치의 품질이 저하되는 문제점이 발생할 수 있다. 이에 대해, 공통 전극으로 제공되는 전압의 강하를 방지하기 위한 구조가 개발되고 있다.
본 발명의 일 목적은 표시 품질이 개선된 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 제조 방법을 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 기판 상의 표시 영역에 배치되는 보조 전원 배선, 상기 기판 상에 배치되고, 상기 보조 전원 배선의 상면의 적어도 일부를 노출시키는 개구부가 정의된 보호층, 상기 보호층 상의 상기 표시 영역에 배치되고, 상기 개구부에 연결되는 비아 콘택홀이 정의되며, 단부가 상기 비아 콘택홀의 중심을 향해 돌출된 돌출부를 포함하는 비아 절연층 및 상기 비아 절연층 상에 배치되고, 상기 보조 전원 배선과 전기적으로 연결되는 공통 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 비아 절연층의 상기 돌출부는 상기 보호층의 상기 개구부의 제1 측면과 함께 언더컷 형상을 정의할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 비아 절연층 상에 배치되고, 상기 보호층의 상기 개구부의 내부까지 연장되어 상기 개구부의 상기 제1 측면과 마주보는 제2 측면을 커버하는 화소 정의막을 더 포함할 수 있다.
일 실시예에 있어서, 상기 보호층은 무기 물질을 포함하고, 상기 비아 절연층은 유기 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 공통 전극은 상기 돌출부에 의해 단절될 수 있다.
일 실시예에 있어서, 상기 보호층은 상기 보조 전원 배선의 가장자리를 커버하고, 제2 두께를 갖는 뱅크부 및 상기 보호층에서 상기 뱅크부를 제외한 나머지 부분이고, 제1 두께를 갖는 평탄부를 포함하고, 상기 제2 두께는 상기 제1 두께보다 두꺼울 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 비아 절연층 및 상기 보조 전원 배선 상에 배치되는 발광층을 더 포함하고, 상기 발광층은 상기 돌출부에 의해 단절될 수 있다.
일 실시예에 있어서, 상기 공통 전극은 상기 발광층의 측면을 커버할 수 있다.
일 실시예에 있어서, 상기 공통 전극은 상기 보조 전원 배선의 상면의 일부와 직접적으로 접촉할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 보조 전원 배선과 상기 돌출부 사이의 빈 공간을 채우는 유기층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 보호층과 접촉하지 않는 상기 돌출부의 저면은 곡선 형태를 가질 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상의 상기 표시 영역에 배치되는 하부 금속층, 상기 하부 금속층 상에 배치되는 액티브 패턴, 상기 액티브 패턴 상에 배치되는 게이트 전극, 상기 액티브 패턴에 접속되는 제1 전극, 상기 액티브 패턴 및 상기 하부 금속층에 접속되고, 상기 제1 전극과 동일한 층에 배치되는 제2 전극 및 상기 제2 전극에 접속되는 화소 전극을 더 포함할 수 있다.
일 실시예에 있어서, 상기 보조 전원 배선은 상기 제1 전극 및 상기 제2 전극과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 및 상기 보호층 사이에 배치되고, 상기 보조 전원 배선의 가장자리를 커버하며, 상기 보조 전원 배선의 상면의 적어도 일부를 노출시키는 개구부가 정의된 층간 절연층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 층간 절연층의 상기 개구부와 상기 보호층의 상기 개구부는 서로 연결되고, 상기 비아 절연층의 상기 돌출부는 상기 층간 절연층의 상기 개구부의 제1 측면 및 상기 보호층의 상기 개구부의 제1 측면과 함께 언더컷 형상을 정의할 수 있다.
일 실시예에 있어서, 상기 보조 전원 배선은 상기 게이트 전극과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 비아 절연층의 상기 돌출부는 상기 층간 절연층의 상기 개구부의 제1 측면 및 상기 보호층의 상기 개구부의 제1 측면과 함께 언더컷 형상을 정의할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 보조 전원 배선 상에 배치되고, 상기 보호층의 상기 돌출부에 의해 단절되며, 상기 화소 전극과 동일한 물질을 포함하는 커버 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 공통 전극은 상기 커버 패턴을 통해 상기 보조 전원 배선과 전기적으로 연결될 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 기판 상의 표시 영역에 배치되는 보조 전원 배선, 상기 기판 상에 배치되고, 상기 보조 전원 배선의 상면의 적어도 일부를 노출시키는 개구부가 정의된 제1 보호층, 상기 제1 보호층 상에 배치되고, 상기 개구부에 연결된 콘택홀이 정의되며, 단부가 상기 콘택홀의 중심을 향해 돌출된 돌출부를 포함하는 제2 보호층, 상기 제2 보호층 상의 상기 표시 영역에 배치되는 비아 절연층 및 상기 비아 절연층 상에 배치되고, 상기 보조 전원 배선과 전기적으로 연결되는 공통 전극을 포함할 수 있다.
일 실시예에 있어서, 상기 제2 보호층의 상기 돌출부는 상기 제1 보호층의 상기 개구부의 제1 측면과 함께 언더컷 형상을 정의할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 비아 절연층 상에 배치되고, 상기 제1 보호층의 상기 개구부의 내부까지 연장되어 상기 개구부의 상기 제1 측면과 마주보는 제2 측면을 커버하는 화소 정의막을 더 포함할 수 있다.
일 실시예에 있어서, 상기 개구부의 상기 제2 측면은 단차를 가질 수 있다.
일 실시예에 있어서, 상기 제1 및 제2 보호층들은 무기 물질을 포함하고, 상기 비아 절연층은 유기 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 공통 전극은 상기 돌출부에 의해 단절되고, 상기 보조 전원 배선의 상면의 일부와 직접적으로 접촉할 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 보조 전원 배선과 상기 제2 보호층의 상기 돌출부 사이의 빈 공간을 채우는 유기층을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1 보호층과 접촉하지 않는 상기 돌출부의 저면은 곡선 형태를 가질 수 있다.
일 실시예에 있어서, 상기 표시 장치는 상기 기판 상의 상기 표시 영역에 배치되는 트랜지스터, 상기 트랜지스터에 전기적으로 연결되는 화소 전극, 상기 보조 전원 배선 상에 배치되고, 상기 제2 보호층의 상기 돌출부에 의해 단절되며, 상기 화소 전극과 동일한 물질을 포함하는 커버 패턴을 더 포함할 수 있다.
일 실시예에 있어서, 상기 공통 전극은 상기 커버 패턴을 통해 상기 보조 전원 배선에 전기적으로 연결될 수 있다.
전술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 제조 방법은 기판 상의 표시 영역에 보조 전원 배선을 형성하는 단계, 상기 기판 상에, 상기 보조 전원 배선의 상면의 적어도 일부를 노출시키는 개구부가 형성된 보호층을 형성하는 단계, 상기 개구부를 채우는 희생층을 형성하는 단계, 상기 보호층 및 상기 희생층 상의 상기 표시 영역에, 상기 희생층의 상면의 적어도 일부를 노출시키며, 상기 개구부에 연결되는 비아 콘택홀이 형성된 비아 절연층을 형성하는 단계, 상기 비아 절연층의 일부가 상기 비아 콘택홀의 중심을 향해 돌출된 돌출부를 포함하도록 상기 희생층을 제거하는 단계 및 상기 비아 절연층 상에, 상기 보조 전원 배선과 전기적으로 연결되는 공통 전극을 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 보호층을 형성하는 단계는 상기 기판 상에 예비 보호층을 형성하는 단계, 상기 예비 보호층 상에, 하프톤 마스크를 통해 포토레지스트를 노광 및 현상하여 감광성 유기층을 형성하는 단계 및 건식 식각 공정을 통해 상기 감광성 유기층과 중첩하지 않는 상기 예비 보호층의 부분을 제거하여 상기 보호층의 상기 개구부를 형성하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 보호층은 무기 물질을 사용하여 형성되고, 상기 비아 절연층은 유기 물질을 사용하여 형성될 수 있다.
일 실시예에 있어서, 상기 희생층은 유기 물질을 사용하여 형성될 수 있다.
일 실시예에 있어서, 상기 희생층을 제거하는 단계는 애싱(ashing) 공정을 통해 상기 희생층이 제거되고, 상기 애싱 공정에서 사용되는 플라즈마 가스에 대한 상기 희생층의 애싱율은 상기 비아 절연층의 애싱율보다 클 수 있다.
일 실시예에 있어서, 상기 희생층의 상면은 곡선 형태를 가질 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 공통 전극을 형성하는 단계 이전에, 상기 보조 전원 배선 상에, 상기 돌출부에 의해 단절되도록 발광층을 형성하는 단계를 더 포함하고, 상기 발광층이 증착되는 제1 각도는 상기 공통 전극이 증착되는 제2 각도보다 클 수 있다.
일 실시예에 있어서, 상기 표시 장치의 제조 방법은 상기 보호층을 형성하는 단계 전에, 상기 기판 상의 상기 표시 영역에 트랜지스터를 형성하는 단계, 상기 비아 절연층이 형성된 후에, 상기 트랜지스터에 전기적으로 연결되는 화소 전극을 형성하는 단계 및 상기 보조 전원 배선 상에, 상기 돌출부에 의해 단절되도록 커버 패턴을 형성하는 단계를 더 포함하고, 상기 커버 패턴은 상기 화소 전극과 동일한 공정을 통해 형성될 수 있다.
본 발명의 실시예들에 따른 표시 장치는 기판 상의 표시 영역에 배치되는 보조 전원 배선, 기판 상에 배치되고, 보조 전원 배선의 상면의 적어도 일부를 노출시키는 개구부가 정의된 무기층(예를 들어, 보호층), 무기층 상의 표시 영역에 배치되고, 개구부에 연결되는 콘택홀이 정의되며, 단부가 콘택홀의 중심을 향해 돌출된 돌출부를 포함하는 절연층 및 절연층 상에 배치되고, 보조 전원 배선과 전기적으로 연결되는 공통 전극을 포함할 수 있다. 절연층은 무기 물질 또는 유기 물질을 포함할 수 있다. 절연층의 돌출부는 개구부의 일 측면과 함께 언더컷 형상을 정의할 수 있다. 공통 전극은 언더컷 형상에 의해 단락되어 보조 전원 배선에 전기적으로 연결될 수 있다. 이에 따라, 공통 전극으로 제공되는 공통 전압의 전압 강하가 방지될 수 있다.
다만, 본 발명의 효과가 상기 효과로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 도 1의 표시 장치를 개략적으로 나타내는 블록도이다.
도 3는 도 1의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 4는 도 1의 I-I' 라인을 따라 자른 단면도이다.
도 5는 도 4의 A 영역을 확대 도시한 단면도이다.
도 6 내지 도 21은 도 4의 표시 장치의 제조 방법의 일 예를 설명하기 위한 단면도들이다.
도 22 내지 도 24는 도 4의 표시 장치의 제조 방법의 다른 예를 설명하기 위한 단면도들이다.
도 25는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 26은 도 25의 A' 영역을 확대 도시한 단면도이다.
도 27 내지 도 31은 도 25의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 32는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 33은 도 32의 A'' 영역을 확대 도시한 단면도이다.
도 34 내지 도 47은 도 32의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 48은 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 49는 도 47의 A''' 영역을 확대 도시한 단면도이다.
도 50 내지 도 52는 도 49의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 53은 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 54는 도 53의 A'''' 영역을 확대 도시한 단면도이다.
도 55 내지 도 65는 도 53의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치 및 이의 제조 방법에 대하여 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대한 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 표시 영역(DA) 및 패드 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 광을 생성하거나, 외부의 광원으로부터 제공된 광의 투과율을 조절하여 영상을 표시할 수 있는 영역일 수 있다.
표시 영역(DA)에는 복수의 화소들(PX)이 배치될 수 있다. 예를 들어, 복수의 화소들(PX)은 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)을 따라 매트릭스 형태로 배치될 수 있다.
복수의 화소들(PX) 각각은 광을 생성하는 발광 소자 및 상기 발광 소자를 구동하는 트랜지스터를 포함할 수 있다. 예를 들어, 상기 발광 소자는 유기 발광 다이오드를 포함할 수 있다. 선택적으로, 상기 발광 소자는 나노 발광 다이오드를 포함할 수도 있다. 한편, 상기 트랜지스터는 박막 트랜지스터(thin film transistor, TFT)를 포함할 수 있다. 상기 발광 소자 및 상기 트랜지스터를 포함하는 복수의 화소들(PX)을 통해 표시 장치(100)의 표시 영역(DA)에 영상이 표시될 수 있다.
패드 영역(PA)은 표시 영역(DA)의 적어도 일 측에 위치할 수 있다. 예를 들어, 패드 영역(PA)은 표시 영역(DA)의 하측에 위치할 수 있다. 패드 영역(PA)에는 복수의 패드 전극들(PE)이 배치될 수 있다. 복수의 패드 전극들(PE)은 제1 방향(DR1)을 따라 서로 이격할 수 있다. 복수의 패드 전극들(PE)은 외부 장치와 전기적으로 연결될 수 있다. 즉, 복수의 패드 전극들(PE)은 상기 외부 장치와 복수의 화소들(PX)을 전기적으로 연결시킬 수 있다. 예를 들어, 복수의 패드 전극들(PE) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
외부 장치는 표시 장치(100)와 회로 기판을 통해 전기적으로 연결될 수 있다. 예를 들어, 상기 회로 기판은 인쇄 회로 기판(printed circuit board, PCB) 또는 연성 인쇄 회로 기판(flexible printed circuit board, FPCB)을 포함할 수 있다. 상기 회로 기판의 일측은 복수의 패드 전극들(PE)과 직접적으로 접촉하고, 상기 회로 기판의 타측은 상기 외부 장치와 직접적으로 접촉할 수 있다. 상기 외부 장치는 데이터 신호, 게이트 신호, 발광 제어 신호, 초기화 전압, 전원 전압 등을 표시 장치(100)에 제공할 수 있다. 또한, 상기 회로 기판에는 구동 집적 회로(integrated circuit, IC)가 실장될 수 있다. 선택적으로, 상기 구동 집적 회로는 표시 장치(100)에 실장될 수도 있다.
도 1에는 패드 영역(PA)의 제1 방향(DR1)으로의 폭이 표시 영역(DA)의 제1 방향(DR1)으로의 폭과 동일한 것으로 도시되어 있으나, 본 발명은 이에 한정되는 것은 아니다. 예를 들어, 패드 영역(PA)의 제1 방향(DR1)으로의 폭은 표시 영역(DA)의 제1 방향(DR1)으로의 폭보다 작을 수도 있다.
표시 장치(100)는 직사각형의 평면 형상을 가질 수 있다. 다만, 본 발명은 이에 한정되는 것은 아니며, 표시 장치(100)는 다양한 평면 형상(예를 들어, 모서리가 둥근 직사각형의 평면 형상)을 가질 수도 있다.
본 명세서에서, 제1 방향(DR1) 및 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 평면이 정의될 수 있다. 예를 들어, 제1 방향(DR1)은 제2 방향(DR2)과 수직일 수 있다. 또한, 제3 방향(DR3)은 상기 평면과 수직일 수 있다.
도 2는 도 1의 표시 장치를 개략적으로 나타내는 블록도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 표시 패널(PNL), 데이터 구동부(DDV), 게이트 구동부(GDV), 제어부(CON) 및 전압 공급부(VP)를 포함할 수 있다.
표시 패널(PNL)은 복수의 화소들(PX)을 포함할 수 있다.
화소(PX)는 제1 게이트 배선(GL1)을 통해 제1 게이트 신호(SC)를 제공받고, 제2 게이트 배선(GL2)을 통해 제2 게이트 신호(SS)를 제공받을 수 있다. 또한, 화소(PX)는 데이터 배선(DL)을 통해 데이터 전압(DATA)을 제공받고, 초기화 전압 배선(VTL)을 통해 초기화 전압(VINT)을 제공받을 수 있다. 화소(PX)에는 제1 게이트 신호(SC)에 응답하여 데이터 전압(DATA)이 기입되고, 제2 게이트 신호(SS)에 응답하여 초기화 전압(VINT)이 기입될 수 있다.
데이터 구동부(DDV)는 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)에 기초하여 데이터 전압(DATA)을 생성할 수 있다. 예를 들어, 데이터 구동부(DDV)는 출력 영상 데이터(ODAT)에 상응하는 데이터 전압(DATA)을 생성하고, 데이터 제어 신호(DCTRL)에 응답하여 데이터 전압(DATA)을 출력할 수 있다. 예를 들어, 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호, 로드 신호 등을 포함할 수 있다.
게이트 구동부(GDV)는 게이트 제어 신호(GCTRL)에 기초하여 제1 및 제2 게이트 신호들(SC, SS)을 생성할 수 있다. 예를 들어, 제1 및 제2 게이트 신호들(SC, SS) 각각은 상기 트랜지스터를 턴 온 시키는 게이트 온 전압 및 상기 트랜지스터를 턴 오프 시키는 게이트 오프 전압을 포함할 수 있다. 예를 들어, 게이트 제어 신호(GCTRL)는 수직 개시 신호, 클록 신호 등을 포함할 수 있다.
제어부(CON)는 외부의 호스트 프로세스(예를 들어, GPU)로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 예를 들어, 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 데이터일 수 있다. 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있다. 제어부(CON)는 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)에 기초하여, 게이트 제어 신호(GCTRL), 데이터 제어 신호(DCTRL) 및 출력 영상 데이터(ODAT)를 생성할 수 있다.
전압 공급부(VP)는 화소(PX)로 구동 전압(ELVDD), 공통 전압(ELVSS), 및 초기화 전압(VINT)을 제공할 수 있다. 구동 전압(ELVDD)은 구동 배선(PL)을 통해 화소(PX)로 제공될 수 있다. 공통 전압(ELVSS)은 전원 배선(VL) 및 공통 전극(예를 들어, 도 4의 공통 전극(CME))을 통해 화소 (PX)로 제공될 수 있다. 다시 말하면, 전원 배선(VL)은 공통 전압(ELVSS)을 공통 전극(CTE)으로 전달할 수 있다.
도 3는 도 1의 표시 장치에 포함된 화소를 설명하기 위한 회로도이다.
도 3을 참조하면, 화소(PX)는 화소 회로(PC) 및 발광 소자(LED)를 포함할 수 있다. 화소 회로(PC)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3) 및 스토리지 커패시터(CST)를 포함할 수 있다. 화소 회로(PC)는 발광 소자(LED)와 전기적으로 연결될 수 있다.
제1 트랜지스터(T1)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 제1 트랜지스터(T1)의 상기 제1 단자는 구동 전압(ELVDD)을 제공받을 수 있다. 제1 트랜지스터(T1)의 상기 제2 단자는 발광 소자(LED)와 연결될 수 있다. 제1 트랜지스터(T1)의 상기 게이트 단자는 제2 트랜지스터(T2)와 연결될 수 있다. 제1 트랜지스터(T1)는 구동 전압(ELVDD) 및 데이터 전압(DATA)에 기초하여 구동 전류를 생성할 수 있다.
제2 트랜지스터(T2)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 제2 트랜지스터(T2)의 상기 제1 단자는 데이터 전압(DATA)을 제공받을 수 있다. 제2 트랜지스터(T2)의 상기 제2 단자는 제1 트랜지스터(T1)와 연결될 수 있다. 제2 트랜지스터(T2)의 상기 게이트 단자는 제1 게이트 신호(SC)를 제공받을 수 있다. 제2 트랜지스터(T2)는 제1 게이트 신호(SC)에 응답하여 데이터 전압(DATA)을 전달할 수 있다.
제3 트랜지스터(T3)는 제1 단자, 제2 단자, 및 게이트 단자를 포함할 수 있다. 제3 트랜지스터(T3)의 상기 제1 단자는 제1 트랜지스터(T1)와 연결될 수 있다. 제3 트랜지스터(T3)의 상기 제2 단자는 초기화 전압(VINT)을 제공받을 수 있다. 제3 트랜지스터(T3)의 상기 게이트 단자는 제2 게이트 신호(SS)를 제공받을 수 있다. 제3 트랜지스터(T3)는 제2 게이트 신호(SS)에 응답하여 초기화 전압(VINT)을 전달할 수 있다.
스토리지 커패시터(CST)는 제1 단자 및 제2 단자를 포함할 수 있다. 스토리지 커패시터(CST)의 상기 제1 단자는 제1 트랜지스터(T1)의 상기 게이트 단자와 연결될 수 있다. 스토리지 커패시터(CST)의 상기 제2 단자는 제3 트랜지스터(T3)의 상기 제1 단자와 연결될 수 있다. 스토리지 커패시터(CST)는 제1 게이트 신호(SC)의 비활성화 구간 동안 제1 트랜지스터(T1)의 상기 게이트 단자의 전압 레벨을 유지시킬 수 있다.
발광 소자(LED)는 제1 단자 및 제2 단자를 포함할 수 있다. 발광 소자(LED)의 상기 제1 단자는 제1 트랜지스터(T1)의 상기 제2 단자와 연결될 수 있다. 발광 소자(LED)의 상기 제2 단자는 공통 전압(ELVSS)을 제공받을 수 있다. 발광 소자(LED)는 상기 구동 전류에 상응하는 휘도를 갖는 광을 방출할 수 있다. 발광 소자(LED)는 유기 물질을 발광층으로 활용하는 유기 발광 소자, 무기 물질을 발광층으로 활용하는 무기 발광 소자 등을 포함할 수 있다.
다만, 도 3에서는, 화소 회로(PC)가 3개의 트랜지스터들 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 화소 회로(PC)는 다양한 개수의 트랜지스터 및 다양한 개수의 스토리지 커패시터를 포함할 수 있다.
도 4는 도 1의 I-I' 라인을 따라 자른 단면도이다. 도 5는 도 4의 A 영역을 확대 도시한 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 기판(SUB), 하부 금속층(BML), 전원 배선(VL), 버퍼층(BUF), 게이트 절연층(GI), 층간 절연층(ILD), 트랜지스터(TR), 패드 전극(PE), 보조 전원 배선(AL), 보호층(PVX), 비아 절연층(VIA), 발광 소자(LED), 화소 정의막(PDL), 유기층(OL) 및 봉지층(ENC)을 포함할 수 있다.
여기서, 트랜지스터(TR)는 액티브 패턴(ACT), 게이트 전극(GAT), 제1 전극(CE1) 및 제2 전극(CE2)을 포함할 수 있다. 발광 소자(LED)는 화소 전극(PXE), 발광층(EL) 및 공통 전극(CME)을 포함할 수 있다. 봉지층(ENC)은 제1 무기 봉지층(EN1), 유기 봉지층(EN2) 및 제2 무기 봉지층(EN3)을 포함할 수 있다.
기판(SUB)은 투명한 물질 또는 불투명한 물질을 포함할 수 있다. 기판(SUB)은 투명 수지 기판으로 이루어질 수 있다. 상기 투명 수지 기판의 예로는, 폴리이미드 기판 등을 들 수 있다. 이러한 경우, 기판(SUB)은 제1 유기층, 제1 배리어층, 제2 유기층 등을 포함할 수 있다. 선택적으로, 기판(SUB)은 석영(quartz) 기판, 합성 석영(synthetic quartz) 기판, 불화칼슘(calcium fluoride) 기판, 불소가 도핑된 석영(F-doped quartz) 기판, 소다라임 유리(soda-lime) 기판, 무알칼리(non-alkali) 유리 기판 등을 포함할 수도 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
기판(SUB) 상의 표시 영역(DA)의 하부 금속층(BML)이 배치될 수 있다. 하부 금속층(BML)은 트랜지스터(TR)에 입사하는 외부 광을 차단할 수 있다. 예를 들어, 하부 금속층(BML)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
기판(SUB) 상의 표시 영역(DA)에 전원 배선(VL)이 배치될 수 있다. 전원 배선(VL)은 하부 금속층(BML)과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다. 전원 배선(VL)에는 공통 전압(예를 들어, 도 2 및 도 3의 공통 전압(ELVSS))이 인가될 수 있다.
기판(SUB) 상에 버퍼층(BUF)이 배치될 수 있다. 버퍼층(BUF)은 하부 금속층(BML) 및 전원 배선(VL)을 커버할 수 있다. 버퍼층(BUF)은 기판(SUB)으로부터 금속 원자들이나 불순물들이 트랜지스터(TR)로 확산되는 현상을 방지할 수 있다. 또한, 버퍼층(BUF)은 기판(SUB)의 표면이 균일하지 않을 경우, 기판(SUB)의 표면의 평탄도를 향상시킬 수 있다. 예를 들어, 버퍼층(BUF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 등과 같은 무기 절연 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 선택적으로, 버퍼층(BUF)은 생략될 수도 있다.
버퍼층(BUF) 상의 표시 영역(DA)에 액티브 패턴(ACT)이 배치될 수 있다. 예를 들어, 액티브 패턴(ACT)은 무기물 반도체(예를 들어, 비정질 실리콘, 다결정 실리콘 등), 유기물 반도체 또는 금속 산화물 반도체를 포함할 수 있다. 예를 들어, 상기 금속 산화물 반도체는 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 티타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함할 수 있다. 예를 들어, 상기 금속 산화물 반도체는 아연 산화물(ZnOx), 갈륨 산화물(GaOx), 주석 산화물(SnOx), 인듐 산화물(InOx), 인듐 갈륨 산화물(IGO), 인듐 아연 산화물(IZO), 인듐 주석 산화물(ITO), 인듐 아연 주석 산화물(IZTO), 인듐 갈륨 아연 산화물(IGZO) 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
액티브 패턴(ACT) 상에 게이트 절연층(GI)이 배치될 수 있다. 게이트 절연층(GI)은 무기 물질을 포함할 수 있다. 예를 들어, 게이트 절연층(GI)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 일 실시예에 있어서, 게이트 절연층(GI)은 액티브 패턴(ACT)을 전체적으로 커버하지 않고 액티브 패턴(ACT)의 일부와만 중첩하도록 패터닝될 수 있다. 다른 실시예에 있어서, 게이트 절연층(GI)은 액티브 패턴(ACT)을 커버하도록 버퍼층(BUF) 상에 전체적으로 배치될 수 있다.
게이트 절연층(GI) 상에 게이트 전극(GAT)이 배치될 수 있다. 게이트 전극(GAT)은 게이트 절연층(GI)과 중첩할 수 있다. 예를 들어, 게이트 전극(GAT)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
버퍼층(BUF), 게이트 절연층(GI) 및 게이트 전극(GAT) 상에 층간 절연층(ILD)이 배치될 수 있다. 층간 절연층(ILD)은 게이트 전극(GAT)을 충분히 커버할 수 있다. 층간 절연층(ILD)은 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 배치될 수 있다. 층간 절연층(ILD)은 무기 물질을 포함할 수 있다. 예를 들어, 층간 절연층(ILD)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 층간 절연층(ILD)은 단층 구조를 가지거나, 복수의 절연층들을 포함하는 다층 구조를 가질 수 있다.
층간 절연층(ILD) 상의 표시 영역(DA)에 제1 전극(CE1) 및 제2 전극(CE2)이 배치될 수 있다. 제1 및 제2 전극들(CE1, CE2) 각각은 층간 절연층(ILD)을 관통하는 콘택홀을 통해 액티브 패턴(ACT)에 접속될 수 있다. 또한, 제2 전극(CE2)은 층간 절연층(ILD) 및 버퍼층(BUF)을 관통하는 콘택홀을 통해 하부 금속층(BML)에 접속될 수 있다. 예를 들어, 제1 및 제2 전극들(CE1, CE2) 각각은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 일 실시예에 있어서, 제1 및 제2 전극들(CE1, CE2) 각각은 복수의 도전층들을 포함할 수 있다. 예를 들어, 제1 및 제2 전극들(CE1, CE2) 각각은 구리(Cu)를 포함하는 제1 도전층 및 인듐 주석 산화물(ITO)을 포함하는 제2 도전층을 포함할 수 있다.
이에 따라, 액티브 패턴(ACT), 게이트 전극(GAT), 제1 전극(CE1) 및 제2 전극(CE2)을 포함하는 트랜지스터(TR)가 기판(SUB) 상의 표시 영역(DA)에 배치될 수 있다. 예를 들어, 트랜지스터(TR)는 도 3에 도시된 제1 트랜지스터(T1)에 대응될 수 있다.
층간 절연층(ILD) 상의 표시 영역(DA)에 보조 전원 배선(AL)이 배치될 수 있다. 보조 전원 배선(AL)은 층간 절연층(ILD) 및 버퍼층(BUF)을 관통하는 콘택홀을 통해 전원 배선(VL)에 접속될 수 있다. 보조 전원 배선(AL)에는 전원 배선(VL)을 통해 공통 전압(예를 들어, 도 2 및 도 3의 공통 전압(ELVSS))이 인가될 수 있다. 보조 전원 배선(AL)은 제1 및 제2 전극들(CE1, CE2)과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
일 실시예에 있어서, 보조 전원 배선(AL)은 제1 도전층(CL1) 및 제1 도전층(CL1) 상에 배치되는 제2 도전층(CL2)을 포함하는 2층 구조를 가질 수 있다. 다만, 본 발명의 구성은 이에 한정되는 것은 아니며, 보조 전원 배선(AL)은 3개의 도전층들을 포함하는 다층 구조를 가질 수도 있다.
제1 및 제2 도전층들(CL1, CL2)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 제1 도전층(CL1)은 금속을 포함하고, 제2 도전층(CL2)은 금속, 투명 도전성 물질 등을 포함할 수 있다. 제1 도전층(CL1)은 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 일 실시예에 있어서, 제1 도전층(CL1)은 구리(Cu)를 포함할 수 있다. 제2 도전층(CL2)은 티타늄, 몰리브덴(Mo) 등과 같은 금속을 포함할 수 있다. 제2 도전층(CL2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO), 인듐 산화물(In2O3), 인듐 갈륨 산화물(IGO), 알루미늄 아연 산화물(AZO) 등과 같은 투명 도전성 물질을 포함할 수 있다. 일 실시예에 있어서, 제2 도전층(CL2)은 인듐 주석 산화물(ITO)을 포함할 수 있다.
층간 절연층(ILD) 상의 패드 영역(PA)에 패드 전극(PE)이 배치될 수 있다. 패드 전극(PE)은 제1 전극(CE1), 제2 전극(CE2) 및 보조 전원 배선(AL)과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
층간 절연층(ILD) 상에 보호층(PVX)이 배치될 수 있다. 보호층(PVX)은 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 배치될 수 있다. 보호층(PVX)은 외부로부터 불순물 등이 침투하여 제1 및 제2 전극들(CE1, CE2)이 손상되는 것을 방지할 수 있다. 보호층(PVX)은 무기 물질을 포함할 수 있다. 예를 들어, 보호층(PVX)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 보호층(PVX)은 단층 구조를 가지거나, 복수의 절연층들을 포함하는 다층 구조를 가질 수 있다.
일 실시예에 있어서, 표시 영역(DA)에서, 보호층(PVX)에는 제2 전극(CE2)의 상면의 적어도 일부를 노출시키는 제1 콘택홀(CNT1) 및 보조 전원 배선(AL)의 상면의 적어도 일부를 노출시키는 개구부(OP)가 정의될 수 있다. 구체적으로, 개구부(OP)는 보조 전원 배선(AL)의 제2 도전층(CL2)의 상면의 적어도 일부를 노출시킬 수 있다. 또한, 패드 영역(PA)에서, 보호층(PVX)에는 패드 전극(PE)의 상면의 적어도 일부를 노출시키는 제2 콘택홀(CNT2)이 정의될 수 있다. 제2 콘택홀(CNT2)을 통해 상기 외부 장치가 패드 전극(PE)과 전기적으로 연결될 수 있다.
일 실시예에 있어서, 보호층(PVX)은 평탄부(FP) 및 뱅크부(BP)를 포함할 수 있다. 뱅크부(BP)는 보조 전원 배선(AL)의 가장자리를 커버하고, 평탄부(FP)는 보호층(PVX)에서 뱅크부(BP)를 제외한 나머지 부분일 수 있다.
평탄부(FP)의 제1 두께(TH1)는 뱅크부(BP)의 제2 두께(TH2)와 상이할 수 있다. 일 실시예에 있어서, 뱅크부(BP)의 제2 두께(TH2)는 평탄부(FP)의 제1 두께(TH1)보다 두꺼울 수 있다. 즉, 뱅크부(BP)는 평탄부(FP)보다 두께 방향(예를 들어, 제3 방향(DR3))으로 더 돌출될 수 있다. 제1 두께(TH1)는 평탄부(FP)의 저면에서 평탄부(FP)의 상면까지의 높이로 정의되고, 제2 두께(TH2)는 뱅크부(BP)의 저면에서 뱅크부(BP)의 상면까지의 높이로 정의될 수 있다.
보호층(PVX)의 개구부(OP)는 제1 측면(S1_P) 및 제2 측면(S2_P)을 가질 수 있다. 제1 측면(S1_P) 및 제2 측면(S2_P)은 서로 마주볼 수 있다. 제1 측면(S1_P) 및 제2 측면(S2_P) 각각은 보조 전원 배선(AL)의 상면으로부터 제3 방향(DR3)으로 소정의 경사각을 가지며 연장될 수 있다.
보호층(PVX) 상의 표시 영역(DA)에 비아 절연층(VIA)이 배치될 수 있다. 비아 절연층(VIA)은 유기 물질을 포함할 수 있다. 예를 들어, 비아 절연층(VIA)은 폴리이미드 수지, 폴리아미드 수지, 실록산 수지, 에폭시 수지 등과 같은 유기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
일 실시예에 있어서, 표시 영역(DA)에서, 비아 절연층(VIA)에는 제1 콘택홀(CNT1)과 연결되는 제1 비아 콘택홀(VCNT1) 및 개구부(OP)와 연결되는 제2 비아 콘택홀(VCNT2)이 정의될 수 있다. 이에 따라, 제1 콘택홀(CNT1) 및 제1 비아 콘택홀(VCNT1)은 제1 그루브(GV1)를 구성하고, 개구부(OP) 및 제2 비아 콘택홀(VCNT2)은 제2 그루브(GV2)를 구성할 수 있다. 제1 그루브(GV1)는 제2 전극(CE2)의 상면의 적어도 일부를 노출시킬 수 있다. 제2 그루브(GV2)는 보조 전원 배선(AL)의 상면의 적어도 일부를 노출시킬 수 있다.
비아 절연층(VIA)의 제2 비아 콘택홀(VCNT2)은 제1 측면(S1_V) 및 제2 측면(S2_V)을 가질 수 있다. 제1 측면(S1_V) 및 제2 측면(S2_V)은 서로 마주볼 수 있다. 일 실시예에 있어서, 제2 비아 콘택홀(VCNT2)의 제1 측면(S1_V)은 개구부(OP)의 제1 측면(S1_P)보다 제2 그루브(GV2)의 중심을 향해 더 돌출될 수 있다. 여기서, 제2 비아 콘택홀(VCNT2)의 제1 측면(S1_V)과 인접하는 비아 절연층(VIA)의 부분을 돌출부(PP)로 정의할 수 있다. 즉, 비아 절연층(VIA)은 단부가 제2 비아 콘택홀(VCNT2)의 중심을 향해 돌출된 돌출부(PP)를 포함할 수 있다.
여기서, 제1 측면들(S1_P, S1_V)은 모두 동일한 방향을 향하고, 제2 측면들(S2_P, S2_V)은 모두 동일한 방향을 향할 수 있다.
일 실시예에 있어서, 비아 절연층(VIA)의 돌출부(PP)는 보호층(PVX)의 개구부(OP)의 제1 측면(S1_P)과 함께 언더컷 형상(UC)을 구성할 수 있다. 즉, 비아 절연층(VIA)의 돌출부(PP) 및 보호층(PVX)의 개구부(OP)의 제1 측면(S1_P)에 의해 언더컷 형상(UC)이 정의될 수 있다. 언더컷 형상(UC)은 보조 전원 배선(AL)과 부분적으로 중첩할 수 있다.
일 실시예에 있어서, 보호층(PVX)과 접촉하지 않는 비아 절연층(VIA)의 돌출부(PP)의 저면(LS)은 곡선 형태를 가질 수 있다. 예를 들어, 돌출부(PP)의 저면(LS)은 보조 전원 배선(AL)을 향해 볼록한 곡선 형태를 가질 수 있다. 선택적으로, 돌출부(PP)의 저면(LS)은 보조 전원 배선(AL)을 향해 오목한 곡선 형태를 가질 수 있다.
비아 절연층(VIA) 상의 표시 영역(DA)에 화소 전극(PXE)이 배치될 수 있다. 화소 전극(PXE)은 제1 그루브를 통해 제2 전극에 접속될 수 있다. 이에 따라, 화소 전극(PXE)은 트랜지스터(TR)와 전기적으로 연결될 수 있다. 화소 전극(PXE)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 화소 전극(PXE)은 애노드(anode)로 작동할 수 있다.
비아 절연층(VIA) 상의 표시 영역(DA)에 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)의 적어도 일부를 커버할 수 있다. 또한, 화소 정의막(PDL)에는 화소 전극(PXE)의 상면의 적어도 일부를 노출시키는 화소 개구부가 정의될 수 있다. 일 실시예에 있어서, 화소 정의막(PDL)은 비아 절연층(VIA) 상에 배치되고, 제2 그루브(GV2)의 내부까지 연장될 수 있다. 구체적으로, 화소 정의막(PDL)은 개구부(OP)의 제2 측면(S2_P) 및 제2 비아 콘택홀(VCNT2)의 제2 측면(S2_V)을 커버하도록 보조 전원 배선(AL)의 상면의 일부까지 연장될 수 있다.
화소 정의막(PDL)은 무기 물질 및/또는 유기 물질을 포함할 수 있다. 일 실시예에 있어서, 화소 정의막(PDL)은 에폭시 수지, 실록산 수지 등과 같은 유기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 다른 실시예에 있어서, 화소 정의막(PDL)은 블랙 안료, 블랙 염료 등을 함유하는 차광 물질을 더 포함할 수도 있다.
화소 전극(PXE), 비아 절연층(VIA)의 돌출부(PP), 화소 정의막(PDL) 및 보조 전원 배선(AL) 상의 표시 영역(DA)에 발광층(EL)이 배치될 수 있다. 즉, 발광층(EL)은 표시 영역(DA)의 전면(whole surface)에 배치될 수 있다. 발광층(EL)은 보조 전원 배선(AL) 상에서 보조 전원 배선(AL)의 상면의 적어도 일부를 노출시키도록 배치될 수 있다. 예를 들어, 발광층(EL)은 정공 주입층, 정공 수송층, 유기 발광층, 전자 수송층 및 전자 주입층 등을 포함하는 다층 구조를 가질 수 있다. 일 실시예에 있어서, 발광층(EL)은 비아 절연층(VIA)의 돌출부(PP)에 의해 단절될 수 있다. 즉, 발광층(EL)은 언더컷 형상(UC)에 의해 단절될 수 있다.
발광층(EL) 상의 표시 영역(DA)에 공통 전극(CME)이 배치될 수 있다. 즉, 공통 전극(CME)의 표시 영역(DA)의 전면에 배치될 수 있다. 공통 전극(CME)은 보조 전원 배선(AL)으로부터 공통 전압(예를 들어, 도 2 및 도 3의 공통 전압(ELVSS))을 제공받을 수 있다. 예를 들어, 공통 전극(CME)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 공통 전극(CME)은 캐소드(cathode)로 작동할 수 있다.
일 실시예에 있어서, 공통 전극(CME)은 언더컷 형상(UC)에 의해 단절될 수 있다. 이에 따라, 공통 전극(CME)은 보조 전원 배선(AL)과 전기적으로 연결될 수 있다. 구체적으로, 공통 전극(CME)은 발광층(EL)에 의해 노출된 보조 전원 배선(AL)과 직접적으로 접촉할 수 있다. 예를 들어, 공통 전극(CME)은 보조 전원 배선(AL)의 상면의 일부와 접촉할 수 있다. 또한, 공통 전극(CME)은 보조 전원 배선(AL)에 인접하는 발광층(EL)의 측면을 커버할 수 있다. 공통 전극(CME)이 보조 전원 배선(AL)과 전기적으로 연결됨에 따라, 공통 전극(CME)으로 제공되는 상기 공통 전압의 전압 강하가 방지될 수 있다.
이에 따라, 화소 전극(PXE), 발광층(EL) 및 공통 전극(CME)을 포함하는 발광 소자(LED)가 기판(SUB) 상의 표시 영역(DA)에 배치될 수 있다. 발광 소자(LED)는 트랜지스터(TR)에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 언더컷 형상(UC)의 내부에 유기층(OL)이 채워질 수 있다. 구체적으로, 유기층(OL)은 제2 그루브(GV2)의 빈 공간을 채울 수 있다. 다시 말하면, 유기층(OL)은 보조 전원 배선(AL)과 돌출부(PP) 사이의 빈 공간을 채울 수 있다. 이에 따라, 언더컷 형상(UC)의 내부에 보이드(void)가 형성되는 것을 방지할 수 있다.
공통 전극(CME) 및 유기층(OL) 상의 표시 영역(DA)에 봉지층(ENC)이 배치될 수 있다. 봉지층(ENC)은 발광 소자(LED)를 커버할 수 있다. 봉지층(ENC)은 표시 영역(DA)을 밀봉하여 외부의 불순물로부터 발광 소자(LED)를 보호할 수 있다.
봉지층(ENC)은 적어도 하나의 무기 봉지층 및 적어도 하나의 유기 봉지층을 포함할 수 있다. 예를 들어, 상술한 바와 같이, 봉지층(ENC)은 제1 무기 봉지층(EN1), 제1 무기 봉지층(EN1) 상에 배치되는 유기 봉지층(EN2) 및 유기 봉지층(EN2) 상에 배치되는 제2 무기 봉지층(EN3)을 포함할 수 있다.
제1 무기 봉지층(EN1)은 공통 전극(CME) 상에 배치될 수 있다. 예를 들어, 제1 무기 봉지층(EN1)은 실질적으로 균일한 두께를 가지도록 공통 전극의 프로파일을 따라 배치될 수 있다.
제1 무기 봉지층(EN1) 상에 유기 봉지층(EN2)이 배치될 수 있다. 유기 봉지층(EN2)은 제1 무기 봉지층(EN1)의 주위에 단차를 생성시키지 않고 실질적으로 평탄한 상면을 가질 수 있다.
유기 봉지층(EN2) 상에 제2 유기 봉지층(EN3)이 배치될 수 있다. 제2 무기 봉지층(EN3)은 실질적으로 균일한 두께를 가지며, 실질적으로 평탄한 상면을 가질 수 있다.
도 6 내지 도 21은 도 4의 표시 장치의 제조 방법의 일 예를 설명하기 위한 단면도들이다. 예를 들어, 도 14는 도 13의 B 영역을 확대 도시한 단면도이고, 도 18은 도 17의 C 영역을 확대 도시한 단면도이며, 도 20은 도 19의 D 영역을 확대 도시한 단면도이다.
도 6을 참조하면, 기판(SUB) 상에 하부 금속층(BML), 전원 배선(VL), 버퍼층(BUF), 액티브 패턴(ACT), 게이트 절연층(GI), 게이트 전극(GAT), 층간 절연층(ILD), 제1 전극(CE1), 제2 전극(CE2), 보조 전원 배선(AL) 및 패드 전극(PE)이 순차적으로 형성될 수 있다.
도 7을 참조하면, 층간 절연층(ILD) 상에 예비 보호층(PVX_A)이 형성될 수 있다. 예비 보호층(PVX_A)은 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 형성되고, 제1 전극(CE1), 제2 전극(CE2), 보조 전원 배선(AL) 및 패드 전극(PE)을 커버할 수 있다. 예를 들어, 예비 보호층(PVX_A)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다.
도 8 및 도 9를 참조하면, 예비 보호층(PVX_A) 상에 제1 감광성 유기층(PR1)이 형성될 수 있다. 예를 들어, 제1 감광성 유기층(PR1)은 포토레지스트를 사용하여 형성될 수 있다. 일 실시예에 있어서, 제1 감광성 유기층(PR1)은 하프톤 마스크를 통해 포토레지스트를 노광 및 현상하여 형성될 수 있다. 이에 따라, 표시 영역(DA)에서, 제1 감광성 유기층(PR1)에는 예비 보호층(PVX_A)의 상면의 일부를 노출시키는 제1 개구부(OP1) 및 제2 개구부(OP2)가 형성될 수 있다. 또한, 패드 영역(PA)에서, 제1 감광성 유기층(PR1)에는 예비 보호층(PVX_A)의 상면의 일부를 노출시키는 제3 개구부(OP3)가 형성될 수 있다.
식각 공정을 통해 제1 개구부(OP1)와 중첩하는 예비 보호층(PVX_A)의 부분이 제거되어 제1 콘택홀(CNT1)이 형성되고, 제2 개구부(OP2)와 중첩하는 예비 보호층(PVX_A)의 부분이 제거되어 개구부(OP)가 형성되며, 제3 개구부(OP3)와 중첩하는 예비 보호층(PVX_A)의 부분이 제거되어 제2 콘택홀(CNT2)이 형성될 수 있다. 이 경우, 제1 감광성 유기층(PR1)에서 상대적으로 두께가 얇은 제1 부분이 함께 제거되고, 상대적으로 두께가 두꺼운 제2 부분의 일부가 제거될 수 있다. 이에 따라, 제1 콘택홀(CNT1), 개구부(OP) 및 제2 콘택홀(CNT2)이 형성되고, 평탄부(FP) 및 뱅크부(BP)를 포함하는 보호층(PVX)이 형성될 수 있다. 평탄부(FP)는 제1 감광성 유기층(PR1)의 상기 제1 부분에 대응하는 예비 보호층(PVX_A)의 일부가 제거되어 형성되고, 뱅크부(BP)는 제1 감광성 유기층(PR1)의 상기 제2 부분에 대응하는 예비 보호층(PVX_A)이 남아서 형성될 수 있다. 일 실시예에 있어서, 상기 식각 공정은 건식 식각 공정일 수 있다.
상기 식각 공정을 수행한 이후에, 제1 감광성 유기층(PR1)의 상기 제2 부분의 일부가 제거되어 제1 감광성 유기 패턴(PR1')이 형성될 수 있다. 제1 감광성 유기 패턴(PR1')은 보호층(PVX)의 뱅크부(BP) 상에 형성될 수 있다.
도 10을 참조하면, 제1 감광성 유기 패턴(PR1')은 제거될 수 있다. 일 실시예에 있어서, 제1 감광성 유기 패턴(PR1')은 애싱(ashing) 공정을 통해 제거될 수 있다. 예를 들어, 상기 애싱 공정은 산소(O2), 질소(N2) 가스를 포함하는 플라즈마를 사용할 수 있다.
도 11을 참조하면, 일 실시예에 있어서, 보호층(PVX)의 개구부(OP)에 희생층(SL)이 채워질 수 있다. 예를 들어, 희생층(SL)은 유기 물질을 사용하여 형성될 수 있다. 일 실시예에 있어서, 희생층(SL)은 잉크젯 프린팅(inkjet printing) 공정을 통해 형성될 수 있다.
일 실시예에 있어서, 희생층(SL)을 제거하는 애싱 공정에서 사용되는 플라즈마 가스에 대한 희생층(SL)의 애싱율은 비아 절연층(VIA)의 애싱율보다 클 수 있다. 즉, 희생층(SL)은 비아 절연층(VIA)보다 애싱률이 높은 유기 물질을 사용하여 형성될 수 있다.
일 실시예에 있어서, 희생층(SL)의 상면(US)은 메니스커스(meniscus) 현상에 의해 곡선 형태를 가질 수 있다. 예를 들어, 희생층(SL)의 상면(US)은 오목한 곡선 형태를 가질 수 있다.
도 12를 참조하면, 보호층(PVX) 상의 표시 영역(DA)에 비아 절연층(VIA)이 형성될 수 있다. 비아 절연층(VIA)에는 제1 콘택홀(CNT1)에 연결되는 제1 비아 콘택홀(VCNT1) 및 개구부(OP)에 연결되는 제2 비아 콘택홀(VCNT2)이 형성될 수 있다. 제2 비아 콘택홀(VCNT2)은 희생층(SL)의 상면(US)의 적어도 일부를 노출시킬 수 있다. 예를 들어, 비아 절연층(VIA)은 유기 물질을 사용하여 형성될 수 있다.
도 13 및 도 14를 참조하면, 희생층(SL)이 제거될 수 있다. 일 실시예에 있어서, 희생층(SL)은 애싱 공정을 통해 제거될 수 있다. 이때, 비아 절연층(VIA)은 제거되지 않을 수 있다.
개구부(OP)는 제1 측면(S1_P) 및 제2 측면(S2_P)을 갖고, 제2 비아 콘택홀(VCNT2)은 제1 측면(S1_V) 및 제2 측면(S2_V)을 가질 수 있다. 희생층(SL)이 제거됨에 따라, 비아 절연층(VIA)의 일부가 제2 비아 콘택홀(VCNT2)의 중심을 향해 돌출될 수 있다. 비아 절연층(VIA)은 단부가 제2 비아 콘택홀(VCNT2)의 중심을 향해 돌출된 돌출부(PP)를 포함할 수 있다. 비아 절연층(VIA)이 돌출부(PP)를 포함함에 따라, 비아 절연층(VIA)의 돌출부(PP)는 개구부(OP)의 제1 측면(S1_P)과 함께 언더컷 형상(UC)을 형성할 수 있다.
한편, 제1 비아 콘택홀(VCNT1)은 제1 콘택홀(CNT1)과 연결되어 제1 그루브(GV1)를 형성하고, 제1 비아 콘택홀(VCNT1)은 개구부(OP)와 연결되어 제2 그루브(GV2)를 형성할 수 있다. 제1 그루브(GV1)는 제2 전극(CE2)의 상면의 적어도 일부를 노출시키고, 제2 그루브(GV2)는 보조 전원 배선(AL)의 상면의 적어도 일부를 노출시킬 수 있다.
일 실시예에 있어서, 희생층(SL)의 상면(US)이 곡선 형태를 가짐에 따라, 희생층(SL)의 상면(US)과 접촉하는 돌출부(PP)의 저면(LS)도 곡선 형태를 가질 수 있다. 예를 들어, 돌출부(PP)의 저면(LS)은 보조 전원 배선(AL)을 향해 볼록한 곡선 형태를 가질 수 있다.
도 15를 참조하면, 비아 절연층(VIA) 상에 화소 전극(PXE)이 형성될 수 있다. 화소 전극(PXE)은 제1 그루브(GV1)를 통해 제2 전극(CE2)에 접속될 수 있다.
도 16을 참조하면, 비아 절연층(VIA) 상에 화소 정의막(PDL)이 형성될 수 있다. 구체적으로, 화소 정의막(PDL)은 화소 전극(PXE)의 적어도 일부를 커버하고, 제2 그루브(GV2)의 내부까지 연장되도록 형성될 수 있다. 예를 들어, 화소 정의막(PDL)은 유기 물질을 사용하여 형성될 수 있다.
도 17 및 도 18을 참조하면, 화소 정의막(PDL), 비아 절연층(VIA), 화소 전극(PXE) 및 보조 전원 배선(AL) 상에 발광층(EL)이 형성될 수 있다. 발광층(EL)은 표시 영역(DA)의 전면에 형성될 수 있다. 발광층(EL)은 언더컷 형상(UC)에 의해 단절될 수 있다. 일 실시예에 있어서, 발광층(EL)은 제1 각도(DG1)로 증착될 수 있다.
도 19 및 도 20을 참조하면, 발광층(EL) 상에 공통 전극(CME)이 형성될 수 있다. 공통 전극(CME)은 표시 영역(DA)의 전면에 형성될 수 있다. 공통 전극(CME)은 언더컷 형상(UC)에 의해 단절될 수 있다. 예를 들어, 공통 전극(CME)은 보조 전원 배선(AL)의 상면의 일부와 직접적으로 접촉할 수 있다. 일 실시예에 있어서, 공통 전극(CME)은 제2 각도(DG2)로 증착될 수 있다. 예를 들어, 제1 각도(DG1)는 제2 각도(DG2)보다 클 수 있다. 즉, 공통 전극(CME)은 발광층(EL)보다 낮은 증착 각도로 증착될 수 있다. 이에 따라, 공통 전극(CME)은 발광층(EL)의 측면을 커버할 수 있다.
도 21을 참조하면, 언더컷 형상(UC)의 내부에 유기층(OL)이 채워질 수 있다. 구체적으로, 유기층(OL)은 제2 그루브(GV2)의 빈 공간을 채울 수 있다.
도 4를 다시 참조하면, 공통 전극(CME) 및 유기층(OL) 상의 표시 영역(DA)에 봉지층(ENC)이 형성될 수 있다. 봉지층(ENC)은 공통 전극(CME) 상에 형성되는 제1 무기 봉지층(EN1), 제1 무기 봉지층(EN1) 상에 형성되는 유기 봉지층(EN2) 및 유기 봉지층(EN2) 상에 형성되는 제2 무기 봉지층(EN3)을 포함할 수 있다.
이에 따라, 도 4 및 도 5에 도시된 표시 장치(100)가 제조될 수 있다.
도 22 내지 도 24는 도 4의 표시 장치의 제조 방법의 다른 예를 설명하기 위한 단면도들이다. 예를 들어, 도 22 내지 도 24는 도 11 내지 도 13를 참조하여 설명한 표시 장치의 제조 방법의 다른 예를 나타낸다. 이하에서, 중복되는 설명은 생략하거나 간략화한다.
도 22를 참조하면, 일 실시예에 있어서, 보호층(PVX)의 개구부(OP)에 희생층(SL)이 채워질 수 있다. 예를 들어, 희생층(SL)은 유기 물질을 사용하여 형성될 수 있다.
일 실시예에 있어서, 희생층(SL)의 상면(US)은 메니스커스 현상에 의해 곡선 형태를 가질 수 있다. 예를 들어, 희생층(SL)의 상면(US)은 볼록한 곡선 형태를 가질 수 있다.
도 23을 참조하면, 보호층(PVX) 상의 표시 영역(DA)에 비아 절연층(VIA)이 형성될 수 있다. 비아 절연층(VIA)에는 제1 콘택홀(CNT1)에 연결되는 제1 비아 콘택홀(VCNT1) 및 개구부(OP)에 연결되는 제2 비아 콘택홀(VCNT2)이 형성될 수 있다. 제2 비아 콘택홀(VCNT2)은 희생층(SL)의 상면(US)의 적어도 일부를 노출시킬 수 있다. 예를 들어, 비아 절연층(VIA)은 유기 물질을 사용하여 형성될 수 있다.
도 23 및 도 24를 참조하면, 희생층(SL)이 제거될 수 있다. 일 실시예에 있어서, 희생층(SL)은 애싱 공정을 통해 제거될 수 있다. 이때, 비아 절연층(VIA)은 제거되지 않을 수 있다.
희생층(SL)이 제거됨에 따라, 비아 절연층(VIA)의 일부가 제2 비아 콘택홀(VCNT2)의 중심을 향해 돌출될 수 있다. 비아 절연층(VIA)은 단부가 제2 비아 콘택홀(VCNT2)의 중심을 향해 돌출된 돌출부(PP)를 포함할 수 있다. 비아 절연층(VIA)이 돌출부(PP)를 포함함에 따라, 비아 절연층(VIA)의 돌출부(PP)는 개구부(OP)의 제1 측면(예를 들어, 도 14의 제1 측면(S1_P))과 함께 언더컷 형상(UC)을 형성할 수 있다.
일 실시예에 있어서, 희생층(SL)의 상면(US)이 곡선 형태를 가짐에 따라, 희생층(SL)의 상면(US)과 접촉하는 돌출부(PP)의 저면(LS)도 곡선 형태를 가질 수 있다. 예를 들어, 돌출부(PP)의 저면(LS)은 보조 전원 배선(AL)을 향해 오목한 곡선 형태를 가질 수 있다.
희생층(SL)이 제거된 후에 형성되는 표시 장치(100)의 구성들은 도 14 내지 도 21을 참조하여 설명한 표시 장치의 제조 방법과 동일한 방법으로 형성될 수 있다.
도 25는 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 단면도이다. 도 26은 도 25의 A' 영역을 확대 도시한 단면도이다.
도 25 및 도 26을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(100)는 기판(SUB), 하부 금속층(BML), 전원 배선(VL), 버퍼층(BUF), 게이트 절연층(GI), 층간 절연층(ILD), 트랜지스터(TR), 패드 전극(PE), 보조 전원 배선(AL), 보호층(PVX), 비아 절연층(VIA), 발광 소자(LED), 커버 패턴(CP), 화소 정의막(PDL), 유기층(OL) 및 봉지층(ENC)을 포함할 수 있다. 다만, 도 25 및 도 26을 참조하여 설명하는 표시 장치(110)는 커버 패턴(CP)을 더 포함하는 것을 제외하고는 도 4 및 도 5를 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사할 수 있다. 이하에서, 중복되는 설명은 생략하거나 간략화한다.
일 실시예에 있어서, 보조 전원 배선(AL) 및 비아 절연층(VIA) 상에 커버 패턴(CP)이 배치될 수 있다. 구체적으로, 커버 패턴(CP)은 보조 전원 배선(AL)의 상면의 일부와 직접적으로 접촉할 수 있다. 커버 패턴(CP)은 화소 전극(PXE)과 동일한 물질을 포함할 수 있다. 커버 패턴(CP)은 비아 절연층(VIA)의 돌출부(PP)에 의해 단절될 수 있다. 즉, 커버 패턴(CP)은 언더컷 형상(UC)에 의해 단절될 수 있다.
일 실시예에 있어서, 커버 패턴(CP)은 보호층(PVX)의 개구부(OP)의 제2 측면(S2_P)까지 연장될 수 있다. 또한, 커버 패턴(CP)은 보호층(PVX)의 개구부(OP)의 제1 측면(S1_P)의 적어도 일부까지 연장될 수 있다.
공통 전극(CME)은 커버 패턴(CP)을 통해 보조 전원 배선(AL)과 전기적으로 연결될 수 있다. 즉, 공통 전극(CME)은 보조 전원 배선(AL)과 직접적으로 접촉하지 않을 수 있다.
도 27 내지 도 31은 도 25의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다. 이하에서, 도 6 내지 도 24를 참조하여 설명한 표시 장치(100)의 제조 방법과 중복되는 설명은 생략하거나 간략화한다.
도 27을 참조하면, 비아 절연층(VIA) 상에 화소 전극(PXE)이 형성될 수 있다. 화소 전극(PXE)은 제1 그루브(GV1)를 통해 제2 전극(CE2)에 접속될 수 있다.
보조 전원 배선(AL) 및 비아 절연층(VIA) 상에 커버 패턴(CP)이 형성될 수 있다. 커버 패턴(CP)은 화소 전극(PXE)과 동일한 공정을 통해 동시에 형성될 수 있다. 즉, 커버 패턴(CP)은 화소 전극(PXE)과 동일한 물질을 사용하여 형성될 수 있다. 커버 패턴(CP)은 언더컷 형상(UC)에 의해 단절될 수 있다. 또한, 커버 패턴(CP)은 보조 전원 배선(AL)의 상면과 직접적으로 접촉할 수 있다.
도 28을 참조하면, 비아 절연층(VIA) 상에 화소 정의막(PDL)이 형성될 수 있다. 구체적으로, 화소 정의막(PDL)은 화소 전극(PXE) 및 커버 패턴(CP) 각각의 적어도 일부를 커버하고, 제2 그루브(GV2)의 내부까지 연장되도록 형성될 수 있다. 예를 들어, 화소 정의막(PDL)은 유기 물질을 사용하여 형성될 수 있다.
도 29를 참조하면, 화소 정의막(PDL), 비아 절연층(VIA), 화소 전극(PXE) 및 커버 패턴(CP) 상에 발광층(EL)이 형성될 수 있다. 발광층(EL)은 표시 영역(DA)의 전면에 형성될 수 있다. 발광층(EL)은 언더컷 형상(UC)에 의해 단절될 수 있다. 발광층(EL)은 커버 패턴(CP)의 상면과 직접적으로 접촉할 수 있다.
도 30을 참조하면, 발광층(EL) 상에 공통 전극(CME)이 형성될 수 있다. 공통 전극(CME)은 표시 영역(DA)의 전면에 형성될 수 있다. 공통 전극(CME)은 언더컷 형상(UC)에 의해 단절될 수 있다. 예를 들어, 공통 전극(CME)은 커버 패턴(CP)의 일부와 직접적으로 접촉할 수 있다.
도 31을 참조하면, 언더컷 형상(UC)의 내부에 유기층(OL)이 채워질 수 있다. 구체적으로, 유기층(OL)은 제2 그루브(GV2)의 빈 공간을 채울 수 있다.
도 25를 다시 참조하면, 공통 전극(CME) 상의 표시 영역(DA)에 봉지층(ENC)이 형성될 수 있다. 봉지층(ENC)은 공통 전극(CME) 상에 형성되는 제1 무기 봉지층(EN1), 제1 무기 봉지층(EN1) 상에 형성되는 유기 봉지층(EN2) 및 유기 봉지층(EN2) 상에 형성되는 제2 무기 봉지층(EN3)을 포함할 수 있다.
이에 따라, 도 25 및 도 26에 도시된 표시 장치(110)가 제조될 수 있다.
도 32는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다. 도 33은 도 32의 A'' 영역을 확대 도시한 단면도이다.
도 32 및 도 33을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치(120)는 기판(SUB), 하부 금속층(BML), 전원 배선(VL), 버퍼층(BUF), 게이트 절연층(GI), 층간 절연층(ILD), 트랜지스터(TR), 패드 전극(PE), 보조 전원 배선(AL), 제1 보호층(PVX1), 제2 보호층(PVX2), 비아 절연층(VIA), 발광 소자(LED), 화소 정의막(PDL), 유기층(OL) 및 봉지층(ENC)을 포함할 수 있다. 다만, 도 32 및 도 33을 참조하여 설명하는 표시 장치(120)는 보호층의 개수 및 보호층이 언더컷 형상을 정의하는 것을 제외하고는 도 4 및 도 5를 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사할 수 있다. 이하에서, 중복되는 설명은 생략하거나 간략화한다.
층간 절연층(ILD) 상에 제1 보호층(PVX1)이 배치될 수 있다. 제1 보호층(PVX1)은 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 배치될 수 있다. 제1 보호층(PVX1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제1 보호층(PVX1)은 단층 구조를 가지거나, 복수의 절연층들을 포함하는 다층 구조를 가질 수 있다.
일 실시예에 있어서, 표시 영역(DA)에서, 제1 보호층(PVX1)에는 제2 전극(CE2)의 상면의 적어도 일부를 노출시키는 제1 콘택홀 및 보조 전원 배선(AL)의 상면의 적어도 일부를 노출시키는 개구부(OP')가 정의될 수 있다. 또한, 패드 영역(PA)에서, 제1 보호층(PVX1)에는 패드 전극(PE)의 상면의 적어도 일부를 노출시키는 제2 콘택홀이 정의될 수 있다.
일 실시예에 있어서, 제1 보호층(PVX1)은 평탄부(FP) 및 뱅크부(BP)를 포함할 수 있다. 뱅크부(BP)는 보조 전원 배선(AL)의 가장자리를 커버하고, 평탄부(FP)는 제1 보호층(PVX1)에서 뱅크부(BP)를 제외한 나머지 부분일 수 있다.
평탄부(FP)의 제1 두께(TH1)는 뱅크부(BP)의 제2 두께(TH2)와 상이할 수 있다. 일 실시예에 있어서, 뱅크부(BP)의 제2 두께(TH2)는 평탄부(FP)의 제1 두께(TH1)보다 두꺼울 수 있다.
제1 보호층(PVX1)의 개구부(OP')는 제1 측면(S1_P1) 및 제2 측면(S2_P1)을 가질 수 있다. 제1 측면(S1_P1) 및 제2 측면(S2_P1)을 서로 마주볼 수 있다. 일 실시예에 있어서, 개구부(OP')의 제2 측면(S2_P1)은 단차를 가질 수 있다.
제1 보호층(PVX1) 상에 제2 보호층(PVX2)이 배치될 수 있다. 제2 보호층(PVX2)은 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 배치될 수 있다. 제2 보호층(PVX2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 제2 보호층(PVX2)은 단층 구조를 가지거나, 복수의 절연층들을 포함하는 다층 구조를 가질 수 있다. 제1 보호층(PVX1) 및 제2 보호층(PVX2)은 다층막(ML)을 구성할 수 있다.
일 실시예에 있어서, 표시 영역(DA)에서, 제2 보호층(PVX2)에는 제2 전극(CE2)의 상면의 적어도 일부를 노출시키는 제1 콘택홀 및 보조 전원 배선(AL)의 상면의 적어도 일부를 노출시키는 제3 콘택홀(CNT3)이 정의될 수 있다. 또한, 패드 영역(PA)에서, 제2 보호층(PVX2)에는 패드 전극(PE)의 상면의 적어도 일부를 노출시키는 제2 콘택홀이 정의될 수 있다.
제1 및 제2 보호층들(PVX1, PVX2)의 상기 제1 콘택홀들은 서로 연결되고, 제1 및 제2 보호층들(PVX1, PVX2)의 상기 제2 콘택홀들은 서로 연결될 수 있다. 즉, 제1 보호층(PVX1) 및 제2 보호층(PVX2)을 포함하는 다층막(ML)에는 표시 영역(DA)에서 제2 전극(CE2)의 상면의 적어도 일부를 노출시키는 제1 콘택홀(MCNT1) 및 패드 영역(PA)에서 패드 전극(PE)의 상면의 적어도 일부를 노출시키는 제2 콘택홀(MCNT2)이 정의될 수 있다.
제2 보호층(PVX2)의 제3 콘택홀(CNT3)은 제1 측면(S1_P2) 및 제2 측면(S2_P2)을 가질 수 있다. 제1 측면(S1_P2) 및 제2 측면(S2_P2)은 서로 마주볼 수 있다. 일 실시예에 있어서, 제3 콘택홀(CNT3)의 제1 측면(S1_P2) 은 개구부(OP')의 제1 측면(S1_P1)보다 제3 콘택홀(CNT3)의 중심을 향해 더 돌출될 수 있다. 여기서, 제3 콘택홀(CNT3)의 제1 측면(S1_P2)과 인접하는 제2 보호층(PVX2)의 부분을 돌출부(PP_P)로 정의할 수 있다. 즉, 제2 보호층(PVX2)은 단부가 제3 콘택홀(CNT3)의 중심을 향해 돌출된 돌출부(PP_P)를 포함할 수 있다.
여기서, 제1 측면들(S1_P1, S1_P2)은 모두 동일한 방향을 향하고, 제2 측면들(S2_P1, S2_P2)은 모두 동일한 방향을 향할 수 있다.
일 실시예에 있어서, 제2 보호층(PVX2)의 돌출부(PP_P)는 제1 보호층(PVX1)의 개구부(OP')의 제1 측면(S1_P1)과 함께 언더컷 형상을 구성할 수 있다. 즉, 제2 보호층(PVX2)이 돌출부(PP_P) 및 제1 보호층(PVX1)의 개구부(OP')의 제1 측면(S1_P1)에 의해 언더컷 형상(UC)이 정의될 수 있다. 언더컷 형상(UC)은 보조 전원 배선(AL)과 부분적으로 중첩할 수 있다.
일 실시예에 있어서, 제1 보호층(PVX1)과 접촉하지 않는 제2 보호층(PVX2)의 돌출부(PP_P)의 저면(LS_P)은 곡선 형태를 가질 수 있다. 예를 들어, 돌출부(PP_P)의 저면(LS_P)은 보조 전원 배선(AL)을 향해 볼록한 곡선 형태를 가질 수 있다. 선택적으로, 돌출부(PP_P)의 저면(LS_P)은 보조 전원 배선(AL)을 향해 오목한 곡선 형태를 가질 수 있다.
제2 보호층(PVX2) 상에 비아 절연층(VIA)이 배치될 수 있다. 예를 들어, 비아 절연층(VIA)은 유기 물질을 포함할 수 있다. 일 실시예에 있어서, 표시 영역(DA)에서, 비아 절연층(VIA)에는 제1 콘택홀(MCNT1)과 연결되는 제1 비아 콘택홀(VCNT1') 및 제3 콘택홀과 연결되는 제2 비아 콘택홀(VCNT2')이 정의될 수 있다. 이에 따라, 제1 콘택홀(MCNT1) 및 제1 비아 콘택홀(VCNT1')은 제1 그루브(GV1')를 구성하고, 개구부(OP'), 제3 콘택홀(CNT3) 및 제2 비아 콘택홀(VCNT2')은 제2 그루브(GV2')를 구성할 수 있다. 제1 그루브(GV1')는 제2 전극(CE2)의 상면의 적어도 일부를 노출시킬 수 있다. 제2 그루브(GV2')는 보조 전원 배선(AL)의 상면의 적어도 일부를 노출시킬 수 있다.
비아 절연층(VIA) 및 화소 전극(PXE) 상에 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(PXE)의 적어도 일부를 커버하고, 제2 그루브(GV2')의 내부까지 연장될 수 있다. 즉, 화소 정의막(PDL)은 개구부(OP')의 제2 측면(S2_P1) 및 제3 콘택홀(CNT3)의 제2 측면(S2_P2)을 커버할 수 있다.
발광층(EL)은 비아 절연층(VIA), 화소 전극(PXE), 화소 정의막(PDL) 및 보조 전원 배선(AL) 상에 배치되고, 언더컷 형상(UC')에 의해 단절될 수 있다. 공통 전극(CME)은 발광층(EL) 상에 배치되고, 언더컷 형상(UC')에 의해 단절될 수 있다. 공통 전극(CME)은 보조 전원 배선(AL)과 직접적으로 접촉할 수 있다.
도 34 내지 도 47은 도 32의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다. 이하에서, 도 6 내지 도 24를 참조하여 설명한 표시 장치(100)의 제조 방법과 중복되는 설명은 생략하거나 간략화한다.
도 34를 참조하면, 층간 절연층(ILD) 상에 제1 예비 보호층(PVX1_A)이 형성될 수 있다. 제1 예비 보호층(PVX1_A)은 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 형성될 수 있다. 예를 들어, 제1 예비 보호층(PVX1_A)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다.
도 35 및 도 36을 참조하면, 제1 예비 보호층(PVX1_A) 상에 제2 감광성 유기층(PR2)이 형성될 수 있다. 예를 들어, 제2 감광성 유기층(PR2)은 포토레지스트를 사용하여 형성될 수 있다. 일 실시예에 있어서, 제2 감광성 유기층(PR2)은 하프톤 마스크를 통해 포토레지스트를 노광 및 현상하여 형성될 수 있다. 이에 따라, 표시 영역(DA)에서, 제2 감광성 유기층(PR2)에는 제1 예비 보호층(PVX1_A)의 상면의 일부를 노출시키는 제4 개구부(OP4)가 형성될 수 있다.
제1 식각 공정을 통해 제4 개구부(OP4)와 중첩하는 제1 예비 보호층(PVX1_A)의 부분이 제거되어 개구부(OP')가 형성될 수 있다. 이 경우, 제2 감광성 유기층(PR2)에서 상대적으로 두께가 얇은 제1 부분이 함께 제거되고, 상대적으로 두께가 두꺼운 제2 부분의 일부가 제거될 수 있다. 이에 따라, 보조 전원 배선(AL)의 상면의 적어도 일부를 노출시키는 개구부(OP')가 형성되고, 평탄부(FP) 및 뱅크부(BP)를 포함하는 제1 보호층(PVX1)이 형성될 수 있다. 평탄부(FP)는 제2 감광성 유기층(PR2)의 상기 제1 부분에 대응하는 제1 예비 보호층(PVX1_A)의 일부가 제거되어 형성되고, 뱅크부(BP)는 제2 감광성 유기층(PR2)의 상기 제2 부분에 대응하는 예비 보호층(PVX1_A)이 남아서 형성될 수 있다. 일 실시예에 있어서, 상기 제1 식각 공정은 건식 식각 공정일 수 있다.
상기 제1 식각 공정을 수행한 이후에, 제2 감광성 유기층(PR2)의 상기 제2 부분의 일부가 제거되어 제2 감광성 유기 패턴(PR2')이 형성될 수 있다. 제2 감광성 유기 패턴(PR2')은 제2 보호층(PVX2)의 뱅크부(BP) 상에 형성될 수 있다.
도 37을 참조하면, 제2 감광성 유기 패턴(PR2')은 제거될 수 있다. 일 실시예에 있어서, 제2 감광성 유기 패턴(PR2')은 애싱 공정을 통해 제거될 수 있다.
도 38을 참조하면, 일 실시예에 있어서, 보호층(PVX)의 개구부(OP)에 희생층(SL')이 채워질 수 있다. 예를 들어, 희생층(SL')은 유기 물질을 사용하여 형성될 수 있다.
일 실시예에 있어서, 희생층(SL')을 제거하는 애싱 공정에서 사용되는 플라즈마 가스에 대한 희생층(SL')의 애싱율은 제2 보호층(PVX2)의 애싱율보다 클 수 있다. 즉, 희생층(SL')은 제2 보호층(PVX2)보다 애싱률이 높은 유기 물질을 사용하여 형성될 수 있다.
일 실시예에 있어서, 희생층(SL')의 상면(US')은 메니스커스 현상에 의해 곡선 형태를 가질 수 있다. 예를 들어, 희생층(SL')의 상면(US')은 오목한 곡선 형태를 가질 수 있다. 선택적으로, 희생층(SL')의 상면(US')은 볼록한 곡선 형태를 가질 수도 있다.
도 39 및 도 40을 참조하면, 제1 보호층(PVX1) 및 희생층(SL) 상에 제2 예비 보호층(PVX2_A)이 형성될 수 있다. 제2 예비 보호층(PVX2_A)은 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 형성될 수 있다. 예를 들어, 제2 예비 보호층(PVX2_A)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다.
제2 식각 공정을 통해 표시 영역(DA)에서 제1 보호층(PVX1) 및 제2 예비 보호층(PVX2_A)의 일부가 제거되어 제2 전극(CE2)의 상면의 적어도 일부를 노출시키는 제1 콘택홀(MCNT1)이 형성되고, 패드 영역(PA)에서 제1 보호층(PVX1) 및 제2 예비 보호층(PVX2_A)의 일부가 제거되어 패드 전극(PE)의 상면의 적어도 일부를 노출시키는 제2 콘택홀(MCNT2)이 형성될 수 있다. 이에 따라, 제1 보호층(PVX1) 상에 제2 보호층(PVX2)이 형성되고, 제1 및 제2 보호층들(PVX1, PVX2)은 다층막(ML)을 구성할 수 있다. 다층막(ML)에는 제1 콘택홀(MCNT1) 및 제2 콘택홀(MCNT2)이 형성될 수 있다.
일 실시예에 있어서, 상기 제2 식각 공정을 통해 표시 영역(DA)서 제2 예비 보호층(PVX2_A) 및 희생층(SL') 각각의 일부가 제거될 수 있다. 제2 예비 보호층(PVX2_A)의 일부가 제거되어 제3 콘택홀(CNT3)이 형성될 수 있다. 즉, 제3 콘택홀(CNT3)은 제2 보호층(PVX2)에 형성될 수 있다. 제3 콘택홀(CNT3)은 희생층(SL')의 상면의 적어도 일부를 노출시킬 수 있다.
상기 제2 식각 공정을 통해 희생층(SL')은 상부의 일부만 제거될 수 있다. 이 경우, 제1 보호층(PVX1)의 일 측면의 일부까지 제거될 수 있다. 이에 따라, 제1 보호층(PVX1)의 일 측면(즉, 도 32의 개구부(OP')의 제2 측면(S1_P1))에는 단차가 형성될 수 있다.
도 41을 참조하면, 희생층(SL')은 제거될 수 있다. 일 실시예에 있어서, 희생층(SL')은 애싱 공정을 통해 제거될 수 있다. 이때, 제2 보호층(PVX2)은 제거되지 않을 수 있다.
개구부(OP')는 제1 측면(S1_P1) 및 제2 측면(S2_P1)을 가지고, 제3 콘택홀(CNT3)은 제1 측면(S1_P2) 및 제2 측면(S2_P2)을 가질 수 있다(도 33 참조). 희생층(SL')이 제거됨에 따라, 제2 보호층(PVX2)의 일부가 제3 콘택홀(CNT3)의 중심을 향해 돌출될 수 있다. 제2 보호층(PVX2)은 단부가 제3 콘택홀(CNT3)의 중심을 향해 돌출된 돌출부(PP_P)를 포함할 수 있다. 제2 보호층(PVX2)이 돌출부(PP_P)를 포함함에 따라, 제2 보호층(PVX2)의 돌출부(PP_P)는 개구부(OP')의 제1 측면(S1_P1)과 함께 언더컷 형상(UC')을 형성할 수 있다.
일 실시예에 있어서, 희생층(SL')의 상면(US')이 곡선 형태를 가짐에 따라, 희생층(SL')의 상면(US')과 접촉하는 돌출부(PP_P)의 저면(LS')도 곡선 형태를 가질 수 있다. 예를 들어, 돌출부(PP_P)의 저면(LS')은 보조 전원 배선(AL)을 향해 볼록한 곡선 형태를 가질 수 있다.
도 42를 참조하면, 제2 보호층(PVX2) 상의 표시 영역(DA)에 비아 절연층(VIA)이 형성될 수 있다. 비아 절연층(VIA)에는 제1 콘택홀(MCNT1)에 연결되는 제1 비아 콘택홀(VCNT1') 및 제3 콘택홀(CNT3)에 연결되는 제2 비아 콘택홀(VCNT2')이 형성될 수 있다.
도 43을 참조하면, 비아 절연층(VIA) 상에 화소 전극(PXE)이 형성될 수 있다. 화소 전극(PXE)은 제1 그루브(GV1')를 통해 제2 전극(CE2)에 접속될 수 있다.
도 44를 참조하면, 비아 절연층(VIA) 상에 화소 정의막(PDL)이 형성될 수 있다. 구체적으로, 화소 정의막(PDL)은 화소 전극(PXE)의 적어도 일부를 커버하고, 제2 그루브(GV2')의 내부까지 연장되도록 형성될 수 있다.
도 45를 참조하면, 화소 정의막(PDL), 비아 절연층(VIA), 화소 전극(PXE) 및 보조 전원 배선(AL) 상에 발광층(EL)이 형성될 수 있다. 발광층(EL)은 표시 영역(DA)의 전면에 형성될 수 있다. 발광층(EL)은 언더컷 형상(UC)에 의해 단절될 수 있다.
도 46을 참조하면, 발광층(EL) 상에 공통 전극(CME)이 형성될 수 있다. 공통 전극(CME)은 표시 영역(DA)의 전면에 형성될 수 있다. 공통 전극(CME)은 언더컷 형상(UC)에 의해 단절될 수 있다. 예를 들어, 공통 전극(CME)은 보조 전원 배선(AL)의 상면의 일부와 직접적으로 접촉할 수 있다.
도 47을 참조하면, 언더컷 형상(UC)의 내부에 유기층(OL)이 채워질 수 있다. 구체적으로, 유기층(OL)은 제2 그루브(GV2')의 빈 공간을 채울 수 있다. 다시 말하면, 유기층(OL)은 보조 전원 배선(AL)과 제2 보호층(PVX2)의 돌출부(PP_P) 사이의 빈 공간을 채울 수 있다.
도 32를 다시 참조하면, 공통 전극(CME) 상의 표시 영역(DA)에 봉지층(ENC)이 형성될 수 있다.
이에 따라, 도 32 및 도 33에 도시된 표시 장치(120)가 제조될 수 있다.
도 48은 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다. 도 49는 도 47의 A''' 영역을 확대 도시한 단면도이다.
도 48 및 도 49를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(130)는 기판(SUB), 하부 금속층(BML), 전원 배선(VL), 버퍼층(BUF), 게이트 절연층(GI), 층간 절연층(ILD), 트랜지스터(TR), 패드 전극(PE), 보조 전원 배선(AL), 제1 보호층(PVX1), 제2 보호층(PVX2), 비아 절연층(VIA), 발광 소자(LED), 커버 패턴(CP'), 화소 정의막(PDL), 유기층(OL) 및 봉지층(ENC)을 포함할 수 있다. 다만, 도 32 및 도 33을 참조하여 설명하는 표시 장치(130)는 커버 패턴(CP')을 더 포함하는 것을 제외하고는 도 32 및 도 33을 참조하여 설명한 표시 장치(120)와 실질적으로 동일하거나 유사할 수 있다. 이하에서, 중복되는 설명은 생략하거나 간략화한다.
일 실시예에 있어서, 보조 전원 배선(AL) 및 비아 절연층(VIA) 상에 커버 패턴(CP)이 배치될 수 있다. 구체적으로, 커버 패턴(CP)은 보조 전원 배선(AL)의 상면의 일부와 직접적으로 접촉할 수 있다. 커버 패턴(CP)은 화소 전극(PXE)과 동일한 물질을 포함할 수 있다. 커버 패턴(CP)은 비아 절연층(VIA)의 돌출부(PP)에 의해 단절될 수 있다. 즉, 커버 패턴(CP)은 언더컷 형상(UC)에 의해 단절될 수 있다.
일 실시예에 있어서, 커버 패턴(CP)은 제1 보호층(PVX1)의 개구부(OP')의 제2 측면(S2_P1) 및 제2 보호층(PVX2)의 제3 콘택홀(CNT3)의 제2 측면(S2_P2)까지 연장될 수 있다. 또한, 제1 보호층(PVX1)의 개구부(OP')의 제1 측면(S1_P1)의 적어도 일부까지 연장될 수 있다.
공통 전극(CME)은 커버 패턴(CP)을 통해 보조 전원 배선(AL)과 전기적으로 연결될 수 있다. 즉, 공통 전극(CME)은 보조 전원 배선(AL)과 직접적으로 접촉하지 않을 수 있다.
도 50 내지 도 52는 도 49의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 50을 참조하면, 비아 절연층(VIA) 상에 화소 전극(PXE)이 형성될 수 있다. 화소 전극(PXE)은 제1 그루브(GV1)를 통해 제2 전극(CE2)에 접속될 수 있다.
보조 전원 배선(AL) 및 비아 절연층(VIA) 상에 커버 패턴(CP)이 형성될 수 있다. 커버 패턴(CP)은 화소 전극(PXE)과 동일한 공정을 통해 동시에 형성될 수 있다. 즉, 커버 패턴(CP)은 화소 전극(PXE)과 동일한 물질을 사용하여 형성될 수 있다. 커버 패턴(CP)은 언더컷 형상(UC)에 의해 단절될 수 있다. 또한, 커버 패턴(CP)은 보조 전원 배선(AL)의 상면과 직접적으로 접촉할 수 있다.
도 51을 참조하면, 비아 절연층(VIA) 상에 화소 정의막(PDL)이 형성될 수 있다. 구체적으로, 화소 정의막(PDL)은 화소 전극(PXE) 및 커버 패턴(CP) 각각의 적어도 일부를 커버하고, 제2 그루브(GV2)의 내부까지 연장되도록 형성될 수 있다.
도 52를 참조하면, 화소 정의막(PDL), 비아 절연층(VIA), 화소 전극(PXE) 및 커버 패턴(CP) 상에 발광층(EL)이 형성될 수 있다. 발광층(EL)은 표시 영역(DA)의 전면에 형성될 수 있다. 발광층(EL)은 언더컷 형상(UC)에 의해 단절될 수 있다. 발광층(EL)은 커버 패턴(CP)의 상면과 직접적으로 접촉할 수 있다.
발광층(EL) 상에 공통 전극(CME)이 형성될 수 있다. 공통 전극(CME)은 표시 영역(DA)의 전면에 형성될 수 있다. 공통 전극(CME)은 언더컷 형상(UC)에 의해 단절될 수 있다. 예를 들어, 공통 전극(CME)은 커버 패턴(CP)의 일부와 직접적으로 접촉할 수 있다.
도 48를 다시 참조하면, 언더컷 형상(UC)의 내부에 유기층(OL)이 채워질 수 있다. 구체적으로, 유기층(OL)은 제2 그루브(GV2)의 빈 공간을 채울 수 있다. 공통 전극(CME) 및 유기층(OL) 상의 표시 영역(DA)에 봉지층(ENC)이 형성될 수 있다.
이에 따라, 도 48 및 도 49에 도시된 표시 장치(130)가 제조될 수 있다.
도 53은 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 단면도이다. 도 54는 도 53의 A'''' 영역을 확대 도시한 단면도이다.
도 53 및 도 54를 참조하면, 본 발명의 또 다른 실시예에 따른 표시 장치(140)는 기판(SUB), 하부 금속층(BML), 전원 배선(VL), 버퍼층(BUF), 게이트 절연층(GI), 층간 절연층(ILD), 트랜지스터(TR), 보조 전원 배선(AL'), 연결 패턴(CNP), 패드 전극(PE), 보호층(PVX), 비아 절연층(VIA), 발광 소자(LED), 커버 패턴(CP''), 화소 정의막(PDL), 유기층(OL) 및 봉지층(ENC)을 포함할 수 있다. 다만, 도 53 및 도 54를 참조하여 설명하는 표시 장치(140)는 보조 전원 배선(AL'), 연결 패턴(CNP), 층간 절연층(ILD) 및 커버 패턴(C'')을 제외하고는 도 4 및 도 5를 참조하여 설명한 표시 장치(100)와 실질적으로 동일하거나 유사할 수 있다. 이하에서, 중복되는 설명은 생략하거나 간략화한다.
버퍼층(BUF) 상의 표시 영역(DA)에 보조 전원 배선(AL')이 배치될 수 있다. 보조 전원 배선(AL')에는 전원 배선(VL)을 통해 공통 전압(예를 들어, 도 2 및 도 3의 공통 전압(ELVSS))이 인가될 수 있다. 보조 전원 배선(AL')은 게이트 전극(GAT)과 동일한 물질을 포함할 수 있다.
층간 절연층(ILD) 상의 표시 영역(DA)에 연결 패턴(CNP)이 배치될 수 있다. 연결 패턴(CNP)은 층간 절연층(ILD) 및 버퍼층(BUF)을 관통하는 콘택홀을 통해 전원 배선(VL)에 접속될 수 있다. 또한, 연결 패턴(CNP)은 층간 절연층(ILD)을 관통하는 콘택홀을 통해 보조 전원 배선(AL')에 접속될 수 있다. 이에 따라, 연결 패턴(CNP)을 통해 전원 배선(VL) 및 보조 전원 배선(AL')이 전기적으로 연결될 수 있다. 연결 패턴(CNP)은 제1 및 제2 전극들(CE1, CE2)과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다.
층간 절연층(ILD)은 보조 전원 배선(AL)의 가장자리를 커버할 수 있다. 일 실시예에 있어서, 층간 절연층(ILD)에는 보조 전원 배선(AL)의 상면의 적어도 일부를 노출시키는 개구부(OP_I)가 정의될 수 있다. 층간 절연층(ILD)의 개구부(OP_I)는 제1 측면(S1_I) 및 제2 측면(S2_I)을 가질 수 있다. 제1 측면(S1_I) 및 제2 측면(S2_I)은 서로 마주볼 수 있다.
층간 절연층(ILD) 상에 보호층(PVX)이 배치될 수 있다. 예를 들어, 보호층(PVX)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등과 같은 무기 물질을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다. 보호층(PVX)은 단층 구조를 가지거나, 복수의 절연층들을 포함하는 다층 구조를 가질 수 있다.
일 실시예에 있어서, 표시 영역(DA)에서, 보호층(PVX)에는 제2 전극(CE2)의 상면의 적어도 일부를 노출시키는 제1 콘택홀(CNT1') 및 보조 전원 배선(AL')의 상면의 적어도 일부를 노출시키는 개구부(OP'')가 정의될 수 있다. 또한, 패드 영역(PA)에서, 보호층(PVX)에는 패드 전극(PE)의 상면의 적어도 일부를 노출시키는 제2 콘택홀(CNT2')이 정의될 수 있다. 보호층(PVX)의 개구부(OP'')는 층간 절연층(ILD)의 개구부(OP_I)에 연결될 수 있다.
보호층(PVX)의 개구부(OP'')는 제1 측면(S1_P') 및 제2 측면(S2_P')을 가질 수 있다. 제1 측면(S1_P') 및 제2 측면(S2_P')은 서로 마주볼 수 있다.
일 실시예에 있어서, 보호층(PVX)은 평탄부(FP) 및 뱅크부(BP)를 포함할 수 있다. 뱅크부(BP)는 보조 전원 배선(AL)의 가장자리를 커버하고, 평탄부(FP)는 보호층(PVX)에서 뱅크부(BP)를 제외한 나머지 부분일 수 있다.
평탄부(FP)의 제1 두께(TH1)는 뱅크부(BP)의 제2 두께(TH2)와 상이할 수 있다. 일 실시예에 있어서, 뱅크부(BP)의 제2 두께(TH2)는 평탄부(FP)의 제1 두께(TH1)보다 두꺼울 수 있다.
보호층(PVX) 상의 표시 영역(DA)에 비아 절연층(VIA)이 배치될 수 있다. 비아 절연층(VIA)은 유기 물질을 포함할 수 있다. 일 실시예에 있어서, 표시 영역(DA)에서, 비아 절연층(VIA)에는 제1 콘택홀(CNT1')과 연결되는 제1 비아 콘택홀(VCNT1'') 및 개구부(OP'')와 연결되는 제2 비아 콘택홀(VCNT2'')이 정의될 수 있다. 이에 따라, 제1 콘택홀(CNT1') 및 제1 비아 콘택홀(VCNT1'')은 제1 그루브(GV1'')를 구성하고, 개구부들(OP_I, OP'') 및 제2 비아 콘택홀(VCNT2'')은 제2 그루브(GV2'')를 구성할 수 있다. 제1 그루브(GV1'')는 제2 전극(CE2)의 상면의 적어도 일부를 노출시킬 수 있다. 제2 그루브(GV2'')는 보조 전원 배선(AL')의 상면의 적어도 일부를 노출시킬 수 있다.
비아 절연층(VIA)의 제2 비아 콘택홀(VCNT2'')은 제1 측면(S1_V') 및 제2 측면(S2_V')을 가질 수 있다. 제1 측면(S1_V') 및 제2 측면(S2_V')은 서로 마주볼 수 있다. 일 실시예에 있어서, 제2 비아 콘택홀(VCNT2'')의 제1 측면(S1_V')은 개구부들(OP_I, OP'')의 제1 측면(S1_I, S1_P')보다 제2 그루브(GV2'')의 중심을 향해 더 돌출될 수 있다. 여기서, 제2 비아 콘택홀(VCNT2'')의 제1 측면(S1_V')에 인접하는 비아 절연층(VIA)의 부분을 돌출부(PP')로 정의할 수 있다. 즉, 비아 절연층(VIA)은 단부가 제2 비아 콘택홀(VCNT2'')의 중심을 향해 돌출된 돌출부(PP')를 포함할 수 있다.
여기서, 제1 측면들(S1_I, S1_P', S1_V')은 모두 동일한 방향을 향하고, 제2 측면들(S1_I, S1_P', S1_V')은 모두 동일한 방향을 향할 수 있다.
일 실시예에 있어서, 비아 절연층(VIA)의 돌출부(PP')는 층간 절연층(ILD)의 개구부(OP_I)의 제1 측면(S1_I) 및 보호층(PVX)의 개구부(OP'')의 제1 측면(S1_P')과 함께 언더컷 형상(UC'')을 구성할 수 있다. 즉, 비아 절연층(VIA)의 돌출부(PP), 층간 절연층(ILD)의 개구부(OP_I)의 제1 측면(S1_I), 보호층(PVX)의 개구부(OP'')의 제1 측면(S1_P')에 의해 언더컷 형상(UC'')이 정의될 수 있다. 언더컷 형상(UC'')은 보조 전원 배선(AL')과 부분적으로 중첩할 수 있다.
일 실시예에 있어서, 보호층(PVX)과 접촉하지 않는 돌출부(PP')의 저면(LS')은 곡선 형태를 가질 수 있다. 예를 들어, 돌출부(PP')의 저면(LS')은 보조 전원 배선(AL')을 향해 볼록한 곡선 형태를 가질 수 있다. 선택적으로, 돌출부(PP')의 저면(LS')은 보조 전원 배선(AL')을 향해 오목한 곡선 형태를 가질 수도 있다.
일 실시예에 있어서, 보조 전원 배선(AL') 및 비아 절연층(VIA) 상에 커버 패턴(CP'')이 배치될 수 있다. 구체적으로, 커버 패턴(CP'')은 보조 전원 배선(AL')의 상면의 일부와 직접적으로 접촉할 수 있다. 보조 전원 배선이 구리(Cu)를 포함하는 경우, 커버 패턴(CP'')은 보조 전원 배선(AL')에 포함된 구리가 산화되는 것을 방지할 수 있다.
커버 패턴(CP'')은 화소 전극(PXE)과 동일한 물질을 포함할 수 있다. 커버 패턴(CP'')은 비아 절연층(VIA)의 돌출부(PP')에 의해 단절될 수 있다. 즉, 커버 패턴(CP'')은 언더컷 형상(UC)에 의해 단절될 수 있다.
일 실시예에 있어서, 커버 패턴(CP'')은 층간 절연층(ILD)의 개구부(OP_I)의 제2 측면(S2_I) 및 보호층(PVX)의 개구부(OP'')의 제2 측면(S2_P')까지 연장될 수 있다. 또한, 커버 패턴(CP'')은 보호층(PVX)의 개구부(OP'')의 제1 측면(S1_P')의 적어도 일부까지 연장될 수 있다.
공통 전극(CME)은 커버 패턴(CP'')을 통해 보조 전원 배선(AL')과 전기적으로 연결될 수 있다. 즉, 공통 전극(CME)은 보조 전원 배선(AL')과 직접적으로 접촉하지 않을 수 있다.
도 55 내지 도 65는 도 53의 표시 장치의 제조 방법을 설명하기 위한 단면도들이다. 이하에서, 도 6 내지 도 24를 참조하여 설명한 표시 장치(100)의 제조 방법과 중복되는 설명은 생략하거나 간략화한다.
도 55를 참조하면, 층간 절연층(ILD) 상에 예비 보호층(PVX_A')이 형성될 수 있다. 예비 보호층(PVX_A')은 표시 영역(DA) 및 패드 영역(PA)에 전체적으로 형성될 수 있다. 예를 들어, 예비 보호층(PVX_A')은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 형성될 수 있다.
도 56 및 도 57을 참조하면, 예비 보호층(PVX_A') 상에 제3 감광성 유기층(PR3)이 형성될 수 있다. 예를 들어, 제3 감광성 유기층(PR3)은 포토레지스트를 사용하여 형성될 수 있다. 일 실시예에 있어서, 제3 감광성 유기층(PR3)은 하프톤 마스크를 통해 포토레지스트를 노광 및 현상하여 형성될 수 있다. 이에 따라, 표시 영역(DA)에서, 제3 감광성 유기층(PR3)에는 예비 보호층(PVX_A')의 상면의 일부를 노출시키는 제5 개구부(OP5) 및 제6 개구부(OP6)가 형성될 수 있다. 또한, 패드 영역(PA)에서, 제3 감광성 유기층(PR3)에는 예비 보호층(PVX_A')의 상면의 일부를 노출시키는 제7 개구부(OP7)가 형성될 수 있다.
식각 공정을 통해 제5 개구부(OP5)와 중첩하는 예비 보호층(PVX_A')의 부분이 제거되어 제1 콘택홀(CNT1')이 형성되고, 제6 개구부(OP6)와 중첩하는 예비 보호층(PVX_A')의 부분이 제거되어 개구부들(OP_I, OP'')가 형성되며, 제7 개구부(OP7)와 중첩하는 예비 보호층(PVX_A')의 부분이 제거되어 제2 콘택홀(CNT2')이 형성될 수 있다. 이 경우, 제3 감광성 유기층(PR3)에서 상대적으로 두께가 얇은 제1 부분이 함께 제거되고, 상대적으로 두께가 두꺼운 제2 부분의 일부가 제거될 수 있다. 이에 따라, 제1 콘택홀(CNT1'), 개구부(OP'') 및 제2 콘택홀(CNT2)이 형성되고, 평탄부(FP) 및 뱅크부(BP)를 포함하는 보호층(PVX)이 형성될 수 있다. 또한, 층간 절연층(ILD)에도 개구부(OP_I)가 형성될 수 있다. 평탄부(FP)는 제3 감광성 유기층(PR3)의 상기 제1 부분에 대응하는 예비 보호층(PVX_A')의 일부가 제거되어 형성되고, 뱅크부(BP)는 제3 감광성 유기층(PR3)의 상기 제2 부분에 대응하는 예비 보호층(PVX_A')이 남아서 형성될 수 있다. 일 실시예에 있어서, 상기 식각 공정은 건식 식각 공정일 수 있다.
상기 식각 공정을 수행한 이후에, 제3 감광성 유기층(PR3)의 상기 제2 부분의 일부가 제거되어 제3 감광성 유기 패턴(PR3')이 형성될 수 있다. 제3 감광성 유기 패턴(PR3')은 보호층(PVX)의 뱅크부(BP) 상에 형성될 수 있다.
도 58을 참조하면, 제3 감광성 유기 패턴(PR3')은 제거될 수 있다. 일 실시예에 있어서, 제3 감광성 유기 패턴(PR3')은 애싱 공정을 통해 제거될 수 있다.
도 59를 참조하면, 일 실시예에 있어서, 층간 절연층(ILD)의 개구부(OP_I) 및 보호층(PVX)의 개구부(OP'')에 희생층(SL'')이 채워질 수 있다. 예를 들어, 희생층(SL'')은 유기 물질을 사용하여 형성될 수 있다.
일 실시예에 있어서, 희생층(SL'')을 제거하는 애싱 공정에서 사용되는 플라즈마 가스에 대한 희생층(SL'')의 애싱율은 비아 절연층(VIA)의 애싱율보다 클 수 있다. 즉, 희생층(SL'')은 비아 절연층(VIA)보다 애싱률이 높은 유기 물질을 사용하여 형성될 수 있다.
일 실시예에 있어서, 희생층(SL'')의 상면(US'')은 메니스커스 현상에 의해 곡선 형태를 가질 수 있다. 예를 들어, 희생층(SL'')의 상면(US'')은 오목한 곡선 형태를 가질 수 있다.
도 60을 참조하면, 보호층(PVX) 상의 표시 영역(DA)에 비아 절연층(VIA)이 형성될 수 있다. 비아 절연층(VIA)에는 제1 콘택홀(CNT1')에 연결되는 제1 비아 콘택홀(VCNT1'') 및 개구부(OP'')에 연결되는 제2 비아 콘택홀(VCNT2'')이 형성될 수 있다. 제2 비아 콘택홀(VCNT2'')은 희생층(SL'')의 상면(US'')의 적어도 일부를 노출시킬 수 있다.
도 61을 참조하면, 희생층(SL'')이 제거될 수 있다. 일 실시예에 있어서, 희생층(SL'')은 애싱 공정을 통해 제거될 수 있다. 이때, 비아 절연층(VIA)은 제거되지 않을 수 있다.
개구부(OP_I)는 제1 측면(S1_I) 및 제2 측면(S2_I)을 가지고, 개구부(OP'')는 제1 측면(S1_P') 및 제2 측면(S2_P')을 가지고, 제2 비아 콘택홀(VCNT2'')은 제1 측면(S1_V') 및 제2 측면(S2_ V')을 가질 수 있다 (도 54 참조). 희생층(SL')이 제거됨에 따라, 비아 절연층(VIA)의 일부가 제2 비아 콘택홀(VCNT2'')의 중심을 향해 돌출될 수 있다. 비아 절연층(VIA)은 단부가 제2 비아 콘택홀(VCNT2'')의 중심을 향해 돌출된 돌출부(PP')를 포함할 수 있다. 비아 절연층(VIA)이 돌출부(PP')를 포함함에 따라, 비아 절연층(VIA)의 돌출부(PP')는 개구부들(OP_I, OP')의 제1 측면들(S1_I, S1_P')과 함께 언더컷 형상(UC'')을 형성할 수 있다.
한편, 제1 비아 콘택홀(VCNT1'')은 제1 콘택홀(CNT1')과 연결되어 제1 그루브(GV1'')를 형성하고, 제1 비아 콘택홀(VCNT1'')은 개구부들(OP_I, OP'')와 연결되어 제2 그루브(GV2'')를 형성할 수 있다.
일 실시예에 있어서, 희생층(SL'')의 상면(US'')이 곡선 형태를 가짐에 따라, 희생층(SL'')의 상면(US'')과 접촉하는 돌출부(PP')의 저면(LS')도 곡선 형태를 가질 수 있다. 예를 들어, 돌출부(PP')의 저면(LS')은 보조 전원 배선(AL')을 향해 볼록한 곡선 형태를 가질 수 있다.
도 62를 참조하면, 절연층(VIA) 상에 화소 전극(PXE)이 형성될 수 있다. 화소 전극(PXE)은 제1 그루브(GV1)를 통해 제2 전극(CE2)에 접속될 수 있다.
보조 전원 배선(AL') 및 비아 절연층(VIA) 상에 커버 패턴(CP'')이 형성될 수 있다. 커버 패턴(CP'')은 화소 전극(PXE)과 동일한 공정을 통해 동시에 형성될 수 있다. 커버 패턴(CP'')은 언더컷 형상(UC)에 의해 단절될 수 있다. 또한, 커버 패턴(CP'')은 보조 전원 배선(AL)의 상면과 직접적으로 접촉할 수 있다.
비아 절연층(VIA) 및 커버 패턴(CP'') 상에 화소 정의막(PDL)이 형성될 수 있다. 구체적으로, 화소 정의막(PDL)은 화소 전극(PXE) 및 커버 패턴(CP'') 각각의 적어도 일부를 커버하고, 제2 그루브(GV2'')의 내부까지 연장되도록 형성될 수 있다.
도 63을 참조하면, 화소 정의막(PDL), 비아 절연층(VIA), 화소 전극(PXE), 커버 패턴(CP''), 보조 전원 배선(AL') 상에 발광층(EL)이 형성될 수 있다. 발광층(EL)은 언더컷 형상(UC'')에 의해 단절될 수 있다.
도 64를 참조하면, 발광층(EL) 상에 공통 전극(CME)이 형성될 수 있다. 공통 전극(CME)은 언더컷 형상(UC'')에 의해 단절될 수 있다. 예를 들어, 공통 전극(CME)은 커버 패턴(CP'')의 일부와 직접적으로 접촉할 수 있다.
도 65를 참조하면, 언더컷 형상(UC'')의 내부에 유기층(OL)이 채워질 수 있다. 구체적으로, 유기층(OL)은 제2 그루브(GV2'')의 빈 공간을 채울 수 있다.
도 53을 다시 참조하면, 공통 전극(CME) 상의 표시 영역(DA)에 봉지층(ENC)이 형성될 수 있다.
이에 따라, 도 53 및 도 54에 도시된 표시 장치(140)가 제조될 수 있다.
도 4 내지 도 65를 다시 참조하면, 본 발명의 실시예들에 따른 표시 장치(100, 110, 120, 130, 140)는 기판 상의 표시 영역에 배치되는 보조 전원 배선, 상기 기판 상에 배치되고, 상기 보조 전원 배선의 상면의 적어도 일부를 노출시키는 개구부가 정의된 무기층(예를 들어, 도 2의 보호층(PVX) 또는 도 32의 제1 보호층(PVX1)), 상기 무기층 상의 상기 표시 영역에 배치되고, 상기 개구부에 연결되는 콘택홀(예를 들어, 도 2의 제2 비아 콘택홀(VCNT2) 또는 도 32의 제3 콘택홀(CNT3))이 정의되며, 단부가 상기 콘택홀의 중심을 향해 돌출된 돌출부를 포함하는 절연층(예를 들어, 도 2의 비아 절연층(VIA) 또는 도 32의 제2 보호층(PVX2)) 및 상기 절연층 상에 배치되고, 상기 보조 전원 배선과 전기적으로 연결되는 공통 전극을 포함할 수 있다. 상기 절연층은 무기 물질 또는 유기 물질을 포함할 수 있다. 상기 절연층의 상기 돌출부는 상기 개구부의 일 측면과 함께 언더컷 형상을 정의할 수 있다. 공통 전극은 상기 언더컷 형상에 의해 단락되어 상기 보조 전원 배선에 전기적으로 연결될 수 있다. 이에 따라, 상기 공통 전극으로 제공되는 공통 전압의 전압 강하가 방지될 수 있다.
상술한 바에서는, 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
본 발명은 표시 장치를 구비할 수 있는 다양한 디스플레이 기기들에 적용될 수 있다. 예를 들어, 본 발명은 고해상도 스마트폰, 휴대폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북 등에 적용될 수 있다.
100, 110, 120, 130, 140: 표시 장치
SUB: 기판 BUF: 버퍼층
ILD: 층간 절연층 PVX: 보호층
FP: 평탄부 BP: 뱅크부
PVX1, PVX2: 제1 및 제2 보호층들
VIA: 비아 절연층 PDL: 화소 정의막
AL, AL': 보조 전원 배선 OL: 유기층
UC, UC', UC'': 언더컷 형상 LED: 발광 소자
PXE: 화소 전극 EL: 발광층
CME: 공통 전극 CP, CP', CP'': 커버 패턴
SL', SL'', SL''': 희생층

Claims (37)

  1. 기판 상의 표시 영역에 배치되는 보조 전원 배선;
    상기 기판 상에 배치되고, 상기 보조 전원 배선의 상면의 적어도 일부를 노출시키는 개구부가 정의된 보호층;
    상기 보호층 상의 상기 표시 영역에 배치되고, 상기 개구부에 연결되는 비아 콘택홀이 정의되며, 단부가 상기 비아 콘택홀의 중심을 향해 돌출된 돌출부를 포함하는 비아 절연층; 및
    상기 비아 절연층 상에 배치되고, 상기 보조 전원 배선과 전기적으로 연결되는 공통 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서, 상기 비아 절연층의 상기 돌출부는 상기 보호층의 상기 개구부의 제1 측면과 함께 언더컷 형상을 정의하는 것을 특징으로 하는 표시 장치.
  3. 제2 항에 있어서,
    상기 비아 절연층 상에 배치되고, 상기 보호층의 상기 개구부의 내부까지 연장되어 상기 개구부의 상기 제1 측면과 마주보는 제2 측면을 커버하는 화소 정의막을 더 포함하는 것을 특징으로 하는 표시 장치.
  4. 제1 항에 있어서, 상기 보호층은 무기 물질을 포함하고, 상기 비아 절연층은 유기 물질을 포함하는 것을 특징으로 하는 표시 장치.
  5. 제1 항에 있어서, 상기 공통 전극은 상기 돌출부에 의해 단절되는 것을 특징으로 하는 표시 장치.
  6. 제1 항에 있어서, 상기 보호층은,
    상기 보조 전원 배선의 가장자리를 커버하고, 제2 두께를 갖는 뱅크부; 및
    상기 보호층에서 상기 뱅크부를 제외한 나머지 부분이고, 제1 두께를 갖는 평탄부를 포함하고,
    상기 제2 두께는 상기 제1 두께보다 두꺼운 것을 특징으로 하는 표시 장치.
  7. 제1 항에 있어서,
    상기 비아 절연층 및 상기 보조 전원 배선 상에 배치되는 발광층을 더 포함하고,
    상기 발광층은 상기 돌출부에 의해 단절되는 것을 특징으로 하는 표시 장치.
  8. 제7 항에 있어서, 상기 공통 전극은 상기 발광층의 측면을 커버하는 것을 특징으로 하는 표시 장치.
  9. 제1 항에 있어서, 상기 공통 전극은 상기 보조 전원 배선의 상면의 일부와 직접적으로 접촉하는 것을 특징으로 하는 표시 장치.
  10. 제1 항에 있어서,
    상기 보조 전원 배선과 상기 돌출부 사이의 빈 공간을 채우는 유기층을 더 포함하는 것을 특징으로 하는 표시 장치.
  11. 제1 항에 있어서, 상기 보호층과 접촉하지 않는 상기 돌출부의 저면은 곡선 형태를 갖는 것을 특징으로 하는 표시 장치.
  12. 제1 항에 있어서,
    상기 기판 상의 상기 표시 영역에 배치되는 하부 금속층;
    상기 하부 금속층 상에 배치되는 액티브 패턴;
    상기 액티브 패턴 상에 배치되는 게이트 전극;
    상기 액티브 패턴에 접속되는 제1 전극;
    상기 액티브 패턴 및 상기 하부 금속층에 접속되고, 상기 제1 전극과 동일한 층에 배치되는 제2 전극; 및
    상기 제2 전극에 접속되는 화소 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  13. 제12 항에 있어서, 상기 보조 전원 배선은 상기 제1 전극 및 상기 제2 전극과 동일한 물질을 포함하는 것을 특징으로 하는 표시 장치.
  14. 제12 항에 있어서,
    상기 기판 및 상기 보호층 사이에 배치되고, 상기 보조 전원 배선의 가장자리를 커버하며, 상기 보조 전원 배선의 상면의 적어도 일부를 노출시키는 개구부가 정의된 층간 절연층을 더 포함하는 것을 특징으로 하는 표시 장치.
  15. 제14 항에 있어서, 상기 층간 절연층의 상기 개구부와 상기 보호층의 상기 개구부는 서로 연결되고,
    상기 비아 절연층의 상기 돌출부는 상기 층간 절연층의 상기 개구부의 제1 측면 및 상기 보호층의 상기 개구부의 제1 측면과 함께 언더컷 형상을 정의하는 것을 특징으로 하는 표시 장치.
  16. 제14 항에 있어서, 상기 보조 전원 배선은 상기 게이트 전극과 동일한 물질을 포함하는 것을 특징으로 하는 표시 장치.
  17. 제14 항에 있어서, 상기 비아 절연층의 상기 돌출부는 상기 층간 절연층의 상기 개구부의 제1 측면 및 상기 보호층의 상기 개구부의 제1 측면과 함께 언더컷 형상을 정의하는 것을 특징으로 하는 표시 장치.
  18. 제12 항에 있어서,
    상기 보조 전원 배선 상에 배치되고, 상기 보호층의 상기 돌출부에 의해 단절되며, 상기 화소 전극과 동일한 물질을 포함하는 커버 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18 항에 있어서, 상기 공통 전극은 상기 커버 패턴을 통해 상기 보조 전원 배선과 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  20. 기판 상의 표시 영역에 배치되는 보조 전원 배선;
    상기 기판 상에 배치되고, 상기 보조 전원 배선의 상면의 적어도 일부를 노출시키는 개구부가 정의된 제1 보호층;
    상기 제1 보호층 상에 배치되고, 상기 개구부에 연결된 콘택홀이 정의되며, 단부가 상기 콘택홀의 중심을 향해 돌출된 돌출부를 포함하는 제2 보호층;
    상기 제2 보호층 상의 상기 표시 영역에 배치되는 비아 절연층; 및
    상기 비아 절연층 상에 배치되고, 상기 보조 전원 배선과 전기적으로 연결되는 공통 전극을 포함하는 표시 장치.
  21. 제20 항에 있어서, 상기 제2 보호층의 상기 돌출부는 상기 제1 보호층의 상기 개구부의 제1 측면과 함께 언더컷 형상을 정의하는 것을 특징으로 하는 표시 장치.
  22. 제21 항에 있어서,
    상기 비아 절연층 상에 배치되고, 상기 제1 보호층의 상기 개구부의 내부까지 연장되어 상기 개구부의 상기 제1 측면과 마주보는 제2 측면을 커버하는 화소 정의막을 더 포함하는 것을 특징으로 하는 표시 장치.
  23. 제22 항에 있어서, 상기 개구부의 상기 제2 측면은 단차를 갖는 것을 특징으로 하는 표시 장치.
  24. 제20 항에 있어서, 상기 제1 및 제2 보호층들은 무기 물질을 포함하고, 상기 비아 절연층은 유기 물질을 포함하는 것을 특징으로 하는 표시 장치.
  25. 제20 항에 있어서, 상기 공통 전극은 상기 돌출부에 의해 단절되고, 상기 보조 전원 배선의 상면의 일부와 직접적으로 접촉하는 것을 특징으로 하는 표시 장치.
  26. 제20 항에 있어서,
    상기 보조 전원 배선과 상기 제2 보호층의 상기 돌출부 사이의 빈 공간을 채우는 유기층을 더 포함하는 것을 특징으로 하는 표시 장치.
  27. 제20 항에 있어서, 상기 제1 보호층과 접촉하지 않는 상기 돌출부의 저면은 곡선 형태를 갖는 것을 특징으로 하는 표시 장치.
  28. 제20 항에 있어서,
    상기 기판 상의 상기 표시 영역에 배치되는 트랜지스터;
    상기 트랜지스터에 전기적으로 연결되는 화소 전극;
    상기 보조 전원 배선 상에 배치되고, 상기 제2 보호층의 상기 돌출부에 의해 단절되며, 상기 화소 전극과 동일한 물질을 포함하는 커버 패턴을 더 포함하는 것을 특징으로 하는 표시 장치.
  29. 제28 항에 있어서, 상기 공통 전극은 상기 커버 패턴을 통해 상기 보조 전원 배선에 전기적으로 연결되는 것을 특징으로 하는 표시 장치.
  30. 기판 상의 표시 영역에 보조 전원 배선을 형성하는 단계;
    상기 기판 상에, 상기 보조 전원 배선의 상면의 적어도 일부를 노출시키는 개구부가 형성된 보호층을 형성하는 단계;
    상기 개구부를 채우는 희생층을 형성하는 단계;
    상기 보호층 및 상기 희생층 상의 상기 표시 영역에, 상기 희생층의 상면의 적어도 일부를 노출시키며, 상기 개구부에 연결되는 비아 콘택홀이 형성된 비아 절연층을 형성하는 단계;
    상기 비아 절연층의 일부가 상기 비아 콘택홀의 중심을 향해 돌출된 돌출부를 포함하도록 상기 희생층을 제거하는 단계; 및
    상기 비아 절연층 상에, 상기 보조 전원 배선과 전기적으로 연결되는 공통 전극을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  31. 제30 항에 있어서, 상기 보호층을 형성하는 단계는,
    상기 기판 상에 예비 보호층을 형성하는 단계;
    상기 예비 보호층 상에, 하프톤 마스크를 통해 포토레지스트를 노광 및 현상하여 감광성 유기층을 형성하는 단계; 및
    건식 식각 공정을 통해 상기 감광성 유기층과 중첩하지 않는 상기 예비 보호층의 부분을 제거하여 상기 보호층의 상기 개구부를 형성하는 단계를 포함하는 것을 특징으로 하는 표시 장치의 제조 방법.
  32. 제30 항에 있어서, 상기 보호층은 무기 물질을 사용하여 형성되고, 상기 비아 절연층은 유기 물질을 사용하여 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  33. 제30 항에 있어서, 상기 희생층은 유기 물질을 사용하여 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
  34. 제30 항에 있어서, 상기 희생층을 제거하는 단계는,
    애싱(ashing) 공정을 통해 상기 희생층이 제거되고,
    상기 애싱 공정에서 사용되는 플라즈마 가스에 대한 상기 희생층의 애싱율은 상기 비아 절연층의 애싱율보다 큰 것을 특징으로 하는 표시 장치의 제조 방법.
  35. 제30 항에 있어서, 상기 희생층의 상면은 곡선 형태를 갖는 것을 특징으로 하는 표시 장치의 제조 방법.
  36. 제30 항에 있어서, 상기 공통 전극을 형성하는 단계 이전에,
    상기 보조 전원 배선 상에, 상기 돌출부에 의해 단절되도록 발광층을 형성하는 단계를 더 포함하고,
    상기 발광층이 증착되는 제1 각도는 상기 공통 전극이 증착되는 제2 각도보다 큰 것을 특징으로 하는 표시 장치의 제조 방법.
  37. 제30 항에 있어서,
    상기 보호층을 형성하는 단계 전에, 상기 기판 상의 상기 표시 영역에 트랜지스터를 형성하는 단계;
    상기 비아 절연층이 형성된 후에, 상기 트랜지스터에 전기적으로 연결되는 화소 전극을 형성하는 단계; 및
    상기 보조 전원 배선 상에, 상기 돌출부에 의해 단절되도록 커버 패턴을 형성하는 단계를 더 포함하고,
    상기 커버 패턴은 상기 화소 전극과 동일한 공정을 통해 형성되는 것을 특징으로 하는 표시 장치의 제조 방법.
KR1020220180274A 2022-12-21 2022-12-21 표시 장치 및 이의 제조 방법 KR20240099531A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US18/362,687 US20240215350A1 (en) 2022-12-21 2023-07-31 Display device and method for manufacturing the same
EP23195873.7A EP4391770A1 (en) 2022-12-21 2023-09-07 Display device and method for manufacturing the same
CN202311264824.5A CN118231437A (zh) 2022-12-21 2023-09-27 显示装置和用于制造该显示装置的方法

Publications (1)

Publication Number Publication Date
KR20240099531A true KR20240099531A (ko) 2024-07-01

Family

ID=

Similar Documents

Publication Publication Date Title
CN111554727B (zh) 显示面板和显示装置
US11943976B2 (en) Display device
US11574970B2 (en) Display device with gate conductive layer forming wire pad in pad area and method of fabricating the same
KR20160119395A (ko) 표시 패널 및 이의 제조 방법
KR20210126187A (ko) 표시 장치 및 표시 장치의 제조 방법
CN114497143A (zh) 显示装置
KR20220051097A (ko) 표시 장치
KR20240099531A (ko) 표시 장치 및 이의 제조 방법
KR20230067762A (ko) 표시 장치 및 이의 제조 방법
EP4391770A1 (en) Display device and method for manufacturing the same
KR20240109334A (ko) 표시 장치 및 이의 제조 방법
CN221103940U (zh) 显示装置
US20240224669A1 (en) Display device and method for manufacturing the same
US20240107857A1 (en) Display device and method of manufacturing the same
US20240224643A1 (en) Display device and method of manufacturing the same
KR20240109333A (ko) 표시 장치 및 이의 제조 방법
KR20240109649A (ko) 표시 장치 및 이의 제조방법
US20230292550A1 (en) Display device and method of fabricating the same
CN219555561U (zh) 显示装置
US20240237479A9 (en) Display device and method of manufacturing the same
US20240138231A1 (en) Display device and method of manufacturing the same
US20240224614A1 (en) Display device and method of manufacturing the same
KR20240094208A (ko) 표시 장치 및 이의 제조방법
KR20240065627A (ko) 표시 장치
KR20240003790A (ko) 표시 장치